JP2013045833A - 誘電体分離基板および半導体装置 - Google Patents

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Abstract

【課題】深い不純物拡散層の形成が容易な誘電体分離基板および半導体装置を提供する。
【解決手段】誘電体分離基板１０では、半導体基板１１に第１の厚さｔ１を有する絶縁膜１２が設けられている。絶縁膜１２上に第２の厚さｔ２を有する第１導電型の半導体層１３が設けられている。半導体層１３の下部に絶縁膜１２に接して第２導電型の不純物拡散層１４が部分的に設けられている。
【選択図】 図１

Description

本発明の実施形態は、誘電体分離基板および半導体装置に関する。
従来、高耐圧半導体素子には、誘電体分離基板に設けられているものがある。この誘電体分離基板は、素子が形成されるシリコン層が絶縁膜を介して支持基板上に設けられているＳＯＩ（Silicon On Insulator）構造を有している。
この高耐圧半導体素子は、目的の耐圧に応じて厚さが数μｍから１０μｍの厚いシリコン層が必要である。そのため、この誘電体分離基板は、シリコン酸化膜を介して２枚のシリコンウェーハを貼り合わせた後、一方のシリコンウェーハを厚さが数μｍから１０μｍになるまで研削することにより製造されている。
然しながら、シリコン層が厚くなると、シリコン層の表面からシリコン酸化膜に至る深い不純物拡散層を形成する場合、不純物の拡散に長い時間を要する問題がある。更に、不純物が横方向にも拡散するので、所望の不純物拡散層を得るのが困難になる。
また、シリコン層の表面からシリコン酸化膜に至る深い素子分離層を形成する場合、素子分離溝の形成に長い時間を要する問題がある。更に、エッチング速度のバラツキにより、所望の素子分離層を得るのが困難になる。
その結果、高耐圧半導体素子の素子特性および素子分離特性の低下を招く問題がある。製造歩留まりの低下、製造コストの上昇を招き、高耐圧半導体素子の安定した製造が困難になる。
特開平６−３３８６０４号公報 特開平４−１４４１１３号公報
本発明は、深い不純物拡散層の形成が容易な誘電体分離基板および半導体装置を提供する。
一つの実施形態によれば、誘電体分離基板は、半導体基板に第１の厚さを有する絶縁膜が設けられている。前記絶縁膜上に第２の厚さを有する第１導電型の半導体層が設けられている。前記半導体層の下部に前記絶縁膜に接して第２導電型の不純物拡散層が部分的に設けられている。
別の実施形態によれば、半導体装置は、半導体基板に第１の厚さを有する絶縁膜を介して第２の厚さおよび第１不純物濃度を有する第１導電型の半導体層が設けられている。前記半導体層の上部に前記第１不純物濃度より高い第２不純物濃度を有する第１導電型の第１不純物拡散層が設けられている。前記第１不純物拡散層を囲むように前記第１半導体層の上部に第３不純物濃度を有する第２導電型の第２不純物拡散層が設けられている。前記第１不純物拡散層を囲むように前記第１半導体層の下部に前記絶縁膜および前記第２不純物拡散層に接して第４不純物濃度を有する第２導電型の第３不純物拡散層が設けられている。
実施例１に係る誘電体分離基板を示す図。 実施例１に係る誘電体分離基板の製造工程を順に示す断面図。 実施例１に係る半導体装置を示す図。 実施例１に係る半導体装置の製造工程を順に示す断面図。 実施例１に係る比較例の半導体装置を示す図。 実施例１に係る別の半導体装置を示す図。 実施例１に係る別の半導体装置を示す図。 実施例１に係る別の半導体装置の不純物拡散層の不純物濃度分布を示す図。 実施例１に係る半導体装置を用いたモータドライブ回路を示す回路図。 実施例２に係る誘電体分離基板を示す図。 実施例２に係る誘電体分離基板の製造工程の要部を順に示す断面図。 実施例２に係る比較例の誘電体分離基板を示す図。 実施例２に係る半導体装置を示す図。 実施例２に係る別の半導体装置を示す図。 実施例２に係る別の半導体装置を示す図。 実施例２に係る別の誘電体分離基板を示す図。
以下、本発明の実施例について図面を参照しながら説明する。
本実施例の誘電体分離基板について図１乃至図３を用いて説明する。図１は誘電体分離基板を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図である。
図１に示すように、本実施例の誘電体分離基板１０では、支持基板１１に第１の厚さｔ１を有する絶縁膜１２が設けられている。絶縁膜１２上には、第２の厚さｔ２を有するｎ型（第１導電型）の半導体層１３が設けられている。半導体層１３の第２の厚さｔ２は、絶縁膜１２の第１の厚さｔ１より大きく設定されている。
支持基板１１は、例えば直径２００ｍｍ、厚さ７００μｍのシリコン基板である。絶縁膜１２は、例えば第１の厚さｔ１が３μｍのシリコン熱酸化膜である。半導体層１３は、例えば第２の厚さｔ２が７乃至１０μｍのシリコン層である。
半導体層１３の下部には、ｐ型（第２導電型）の不純物拡散層１４が部分的に設けられている。不純物拡散層１４の下面は絶縁膜１２に接している。不純物拡散層１４の厚さｔ３は、例えば第２の厚さｔ２の１／２乃至２／３程度に設定されている。
不純物拡散層１４は、半導体層１３の表面から絶縁膜１２に到る深いｐ型の不純物拡散層を形成する際に、その一部となるように予め誘電体分離基板１０に設けられたものである。
半導体層１３の表面から絶縁膜１２に到る深いｐ型の不純物拡散層とは、例えば半導体層１３の上部に設けられるｎ型の不純物拡散層が半導体層１３を挟んで取り囲まれるように設けられるものである。
部分的に設けられた不純物拡散層１４は、角が丸められた矩形状の開口１５が格子状に配列されたパターンを有している。開口１５に対応する半導体層１３に、ｎ型の不純物拡散層が設けられる。開口１５の周りの半導体層１３に、不純物拡散層１４に接続されるｐ型の不純物拡散層が設けられる。
ここでは、開口１５は４個で１つのユニット１６を構成している。このユニット１６は、支持基板１１のオリエンテーションフラット１７に平行な方向（紙面のＸ方向）にピッチＰ１で配列され、支持基板１１のオリエンテーションフラット１７に直交する方向（紙面のＹ方向）にはピッチＰ２で配列されている。
ユニット１６内の開口１５は、Ｙ方向にピッチＰ３で配列されている。Ｙ方向に隣接するユニット１６の間がダイシングライン１８である。Ｘ方向に隣接するユニット１６の間がダイシングライン１９である。
支持基板１１は、ダイシンクライン１８、１９に沿って切断され、個々のチップに分離される。
本実施例の誘電体分離基板１０は、半導体層１３の下部に不純物拡散層１４を予め部分的に設けておくことにより、目的の深い不純物拡散層を容易に形成できるように構成されている。
次に、誘電体分離基板１０の製造方法について説明する。図２は誘電体分離基板１０の製造工程を順に示す断面図である。
初めに、支持基板１１と、半導体層１３となるｎ型の半導体基板２１を用意する。半導体基板２１は支持基板１１と同じサイズであることが好ましい。支持基板１１はｎ型でもｐ型でも構わない。
次に、半導体基板２１上に、フォトリソグラフィー法により不純物拡散層１４のパターンに対応する開口２２ａを有するマスク材２２を形成する。マスク材２２は、例えばシリコン酸化膜を介して半導体基板２１上に形成されたレジスト膜である。
次に、マスク材２２の開口２２ａを通して半導体基板２１に、ｐ型不純物、例えばホウ素（Ｂ）をイオン注入し、不純物注入層２３を形成する。
次に、マスク材２２を、例えばアッシャーを用いて除去する。次に、熱酸化法により、支持基板１１および半導体基板２１に厚さが１．５μｍ程度の熱酸化膜２４、２５を形成する。熱酸化膜２４、２５は、支持基板１１および半導体基板２１の裏面および側面にも形成される。
この段階で、不純物注入層２３のＢが活性化されるとともに熱拡散し、不純物拡散層１４が形成される。
次に、支持基板１１と半導体基板２１を洗浄した後、清浄な雰囲気中で支持基板１１と半導体基板２１の不純物拡散層１４側を対向させて重ね合わせる。この段階で、支持基板１１と半導体基板２１は、自らの力で密着する。
更に、例えば水素雰囲気中で１０００℃程度に加熱することにより、支持基板１１と半導体基板２１は接合強度が増加し、強固に貼り合わされる。この段階で、熱酸化膜２４、２５が合体して、絶縁膜１２となる。
次に、半導体基板２１の表面を研削して、半導体基板２１を薄化する。更に、ＣＭＰ（Chemical Mechanical Polishing）法により、半導体基板２１の表面を平坦化し、厚さを７μｍ乃至１０μｍに調整する。この段階で、半導体基板２１が第２の厚さｔ２を有する半導体層１３になる。
これにより、図１に示す半導体層１３の下部に絶縁膜１２に接して部分的に設けられた不純部拡散層１４を備えた誘電体基板１０が得られる。
次に、誘電体分離基板１０に設けられた半導体装置について説明する。図３は半導体装置を示す図で、図３（ａ）はその要部を示す平面図、図３（ｂ）は図３（ａ）のＣ−Ｃ線に沿って切断し矢印方向に眺めた断面図、図３（ｃ）はその等価回路である。
図３に示すように、本実施例の半導体装置３０は、誘電体分離基板１０に設けられたプレーナ型のダイオードである。
半導体装置３０は、ダイオードを４個含む、所謂４ｉｎ１の半導体装置である。４個のダイオードは、アノードが内部で共通接続され、カソードは配線（図示せず）により外部で共通接続される。
図３（ａ）および図３（ｂ）は、図１に示すユニット１６内の一つの開口１５に対応する半導体層１３に設けられたダイオードを示している。図３（ａ）では、アノードの外周は、便宜的に内周に倣って表示してある。
半導体装置３０では、半導体層１３の上部にｐ型の不純物拡散層１４（第３不純物拡散層）に至るｐ型の不純物拡散層３１（第２不純物拡散層）が設けられている。
不純物拡散層３１は不純物拡散層１４と一体化し、半導体層１３の表面から絶縁膜１２に至る深い不純物拡散層３２となり、アノードとして機能する。
不純物拡散層３１の不純物濃度（第３不純物濃度）は、例えば約１Ｅ１８ｃｍ−３で、不純物拡散層１４の不純物濃度（第４不純物濃度）とほぼ等しく設定されている。
不純物拡散層３２に囲まれた半導体層１３の中央部であって、半導体層１３の上部にｎ型の不純物拡散層３３（第１不純物拡散層）が設けられている。不純物拡散層３３は、カソードとして機能する。
不純物拡散層３３の不純物濃度（第２不純物濃度）は、例えば約１Ｅ１８ｃｍ−３で、半導体層１３の不純物濃度（第１不純物濃度）、例えば約１Ｅ１６ｃｍ−３より高く設定されている。
不純物拡散層３２と不純物拡散層３３に挟まれた半導体層１３は、電子が走行するドリフト層であり、半導体装置３０の耐圧を決める要素である。なお、各層の角部が丸められているのは、角部に電界が集中して耐圧が低下するのを防止するためである。
半導体層１３の表面は保護膜３４、例えばシリコン酸化膜で覆われている。保護膜３４には、不純物拡散層３１、３２の一部を露出する開口３４ａ、３４ｂが設けられている。開口３４ａに露出した不純物拡散層３１にアノードメタル３４、例えばアルミニウム（Ａｌ）が設けられている。開口３４ｂに露出した不純物拡散層３３にカソードメタル３６、例えばＡｌが設けられている。
次に、半導体装置３０の製造方法について説明する。図４は半導体装置３０の製造工程を順に示す断面図である。
図４（ａ）に示すように、誘電体分離基板１０の半導体層１３上に不純物拡散層３１に対応する開口４０ａを有するマスク材４０を形成する。マスク材４０を用いて半導体層１３にＢをイオン注入し、不純物注入層４１を形成する。
次に、図４（ｂ）に示すように、マスク材４０を除去した後、半導体層１３上に不純物拡散層３３に対応する開口４２ａを有するマスク材４２を形成する。マスク材４２を用いて半導体層１３に燐（Ｐ）をイオン注入し、不純物注入層４３を形成する。
次に、図４（ｃ）に示すように、イオン注入されたＢ、Ｐの活性化熱処理を行い、不純物拡散層１４に接続されるｐ型の不純物拡散層３１と、ｎ型の不純物拡散層３３を同時に形成する。
半導体装置３０では、半導体層１３の下部に予めｐ型の不純物拡散層１４が部分的に設けられているので、短時間で半導体層１３の表面から絶縁膜１２に至る深い不純物拡散層３２を容易に形成することが可能である。
図５は比較例の半導体装置を示す断面図である。ここで比較例の半導体装置とは、予め不純物拡散層１４が部分的に設けられていない誘電体分離基板に設けられた半導体装置のことである。
図４に示すように、比較例の半導体装置４５では、不純物拡散層３１は半導体層１３の表面から途中までであり、半導体層１３の表面から絶縁膜１２に至る深い不純物拡散層３２は得られない。
その結果、不純物拡散層３１は側面および底面が半導体層１３に接しているので、ｐｎ接合面積が大きくなる。一方、図３に示す本実施例の半導体装置１０では、半導体層１３に接しているのは不純物拡散層３２の側面のみである。これにより、ｐｎ接合面積が低減し、動作速度を向上させることが可能である。
また、不純物拡散層３１を単に絶縁膜１２まで延在させることは、長い熱処理時間を要するだけでなく、ｎ型不純物拡散層３３と同時に形成できなくなり工程数が増加するため、現実的に困難である。
以上説明したように、本実施例では、誘電体分離基板１０は半導体層１３の下部に絶縁膜１２に接して部分的に設けられた不純物拡散層１４を有している。半導体装置３０は、半導体層１３の表面から不純物拡散層１４に到る不純物拡散層３１を有している。
その結果、短時間で半導体層１３の表面から絶縁膜１２に到る深い不純物拡散層３２が得られる。ｐｎ接合面積が低減し、動作速度を向上させることができる。従って、深い不純物拡散層の形成が容易な誘電体分離基板および半導体装置が得られる。
ここでは、部分的に設けられた不純物拡散層１４が、開口１５が格子状に配列されたパターンを有する場合について説明したが、特に限定されず、その他のパターンでも同様に実施することができる。
開口１５は４つで１つのユニット１６を構成している場合について説明したが、ユニットを構成していなくても構わない。その場合は、開口１５はＸ方向およびＹ方向に均等に配列され、隣り合う開口１５の間がダイシングライン１７、１８となる。
半導体装置がダイオードである場合について説明したが、その他の半導体装置、例えば絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であっても同様に実施することができる。
図６は誘電体分離基板１０に設けられたＭＯＳトランジスタを示す図で、図６（ａ）はその要部を示す平面図、図６（ｂ）は図６（ａ）のＤ−Ｄ線に沿って切断し矢印方向に眺め断面図である。
図６に示すように、半導体装置５０は、プレーナ型のｎチャネルＭＯＳトランジスタである。半導体装置５０では、不純物拡散層１４、３１を有する半導体層１３の表面から絶縁膜１２に至る深い不純物拡散層３２はｐ型のベース層５１として機能する。
ｐ型のベース層５１の上部には、ｎ＋型の不純物拡散層５２が２重リング状に設けられている。不純物拡散層５２は、ソースとして機能する。
不純物拡散層３３は、ドレインとして機能する。不純物拡散層３３の側面および底面を囲むようにｎ型のバッファ層５３（第５不純物拡散層）が設けられている。バッファ層５３は、不純物拡散層３３と半導体層１３の間の電界を緩和するために設けられているが、なくても構わない。
不純物拡散層３３、バッファ層５３および半導体層１３の不純物プロファイルにより耐圧が決定される。バッファ層５３の不純物濃度は、例えば約１Ｅ１７ｃｍ−３で、半導体層１３の不純物濃度より大きく、不純物拡散層３３の不純物濃度より小さく設定されている。
半導体層１３と不純物拡散層５２の間のベース層５１を跨ぐようにゲート絶縁膜（図示せず）を介してゲート電極５４が設けられている。ゲート絶縁膜直下のベース層５１にチャネルが生成される。
ちなみに、アノードメタル３５は、ソースメタルと称される。カソードメタル３６は、ドレインメタルと称される。
図７は誘電体分離基板１０に設けられたＩＧＢＴを示す図で、図７（ａ）はその要部を示す平面図、図７（ｂ）は図７（ａ）のＥ−Ｅ線に沿って切断し矢印方向に眺め断面図である。
図７に示すように、半導体装置６０は、プレーナ型のＩＧＢＴである。半導体装置６０では、図６に示すｎ型の不純物拡散層３３がｐ＋型の不純物拡散層６１に置き換えられている。
ｎ−型の半導体層１３、ｐ型のベース層５１、ｎ＋型の不純物拡散層５２およびゲート電極５４により、ｎチャネルＭＯＳトランジスタが構成されている。
ｐ＋型の不純物拡散層６１、ｎ型のバッファ層５３およびｐ型のベース層５１により、ｐｎｐバイポーラトランジスタが構成されている。ｎ＋型の不純物拡散層５２は、エミッタとして機能する。ｐ＋型の不純物拡散層６１は、コレクタとして機能する。
ｎ型のバッファ層５３は、耐圧とコレクタ・エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）、ＩＧＢＴがオフするまでの時間ｔｆを調整するために設けられている。ｐ＋型の不純物拡散層６１とｎ型のバッファ層５３の不純物濃度の差により、Ｖｃｅ（ｓａｔ）とｔｆのトレードオフを調整する。ｎ型のバッファ層５３とｎ−型の半導体層１３の不純物濃度プロファイルにより、耐圧を調整する。
ＩＧＢＴでは、ｐｎｐバイポーラトランジスタが伝導度変調を起こすことにより、低飽和電圧特性を実現している。
図８に示すように、不純物拡散層１４の不純物濃度は、不純物拡散層３１の不純物濃度より高く設定されている。これにより、半導体装置６０のしきい値が低くても、半導体装置６０がラッチアップし難くなる利点が得られる。
ｐ型の不純物拡散層６１、ｎ型のバッファ層５３＋ｎ−型の半導体層１３、ｐ型のベース層５１、ｎ＋型の不純物拡散層５２で構成されるｐｎｐｎサイリスタ構造において、ｐ型のベース層５１に電源電圧変動、サージ等によるトリガー電流が発生するとサイリスタがオン状態になり、コレクタとエミッタ間に大電流が流れ続けるラッチアップ現象が生じる。
これを防止するために、不純物拡散層１４の不純物濃度を不純物拡散層３１の不純物濃度より高くしてベース抵抗をできるだけ下げておくことが望ましい。
ちなみに、アノードメタル３５は、エミッタメタルと称される。カソードメタル３６は、コレクタメタルと称される。
図９は上述した半導体装置を用いた回路、例えばモータドライブ回路を示す回路図である。図９に示すように、モータドライブ回路６５には半導体装置３０（ダイオード）と半導体装置６０（ＩＧＢＴ）が用いられている。モータドライブ回路については周知であるが以下簡単に説明する。
モータドライブ回路６５は、ブラシレスモータ６６の誘起電圧Ｖｍと基準電圧Ｖｒｅｆとを比較してブラシレスモータ６６の位置を検出し、ブラシレスモータ６６の位置に応じてブラシレスモータ６６に流れる電流を制御する電流制御手段６７を有している。
ブラシレスモータ６６の回転数の制御は、電気子巻線Ｕ、Ｖ、Ｗに直流電流を所定のキャリア周波数で断続してパルス幅変調（Pulse Width Modulation）された電流（以下、ＰＷＭ電流という）を流し、ＰＷＭ電流のデューティを変えることにより行われる。
電流制御手段６７は、ブラシレスモータ６６の電気子巻線Ｕ、Ｖ、ＷにＰＷＭ電流を供給するインバータ回路６８を有している。インバータ回路６８は、２のトランジスタ（ＩＧＢＴ）の直列回路が電源Ｖ０に３個並列接続されている。また、トランジスタＵａ、Ｖａ、Ｗａ、Ｘ、Ｙ、Ｚのコレクタとエミッタ間に、還流ダイオードＤ１〜Ｄ６がそれぞれ並列接続されている。
本実施例の誘電体分離基板について図１０を用いて説明する。図１０は誘電体分離基板を示す図で、図１０（ａ）はその平面図、図１０（ｂ）は図１０（ａ）のＦ−Ｆ線に沿って切断し矢印方向に眺めた断面図である。
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、半導体層を囲む素子分離層を設けたことにある。
即ち、図１０に示すように、本実施例の誘電体分離基板７０では、半導体層１３の表面から不純物拡散層１４に至る素子分離層７１が設けられている。素子分離層７１は、例えばシリコン酸化膜である。
半導体層１３の上部は、素子分離層７１により隣接する半導体層１３と電気的に分離されている。半導体層１３の下部は、不純物拡散層１４と半導体層１３のｐｎ接合により隣接する半導体層１３と電気的に分離されている。
次に、誘電体分離基板７０の製造方法について説明する。図１１は誘電体分離基板７０の製造工程の要部を順に示す断面図である。
図１１（ａ）に示すように、半導体層１３上に素子分離層７１に対応する開口７５ａを有するマスク材７５を形成する。
次に、図１１（ｂ）に示すように、例えばフッ素系ガスを用いたＲＩＥ（Reactive Ion Etching）法により半導体層１３を異方性エッチングし、不純物拡散層１４の上部に至るトレンチ７６を形成する。
トレンチ７６は、不純物拡散層１４に到達していればよいので、トレンチ７６の形成工程は短時間で済むとともに、エッチング速度のバラツキに対して十分なマージンを有している。
次に、図１１（ｃ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法によりトレンチ７６を埋め込むように半導体層１３上にシリコン酸化膜７７を形成する。
次に、例えばＣＭＰ法により半導体層１３が露出するまでシリコン酸化膜７７を除去する。これにより、図１０に示す素子分離層７１が形成され、誘電体分離基板７０が得られる。
図１２は比較例の誘電体分離基板を示す図である。ここで、比較例の誘電体分離基板とは、半導体層の表面から絶縁膜に到る素子分離層が設けられている誘電体分離基板のことである。
図１２に示すように、比較例の誘電体分離基板８０では、半導体層１３の表面から絶縁膜１２に到る深い素子分離層８１が設けられている。素子分離層８１は図１１に示す工程に従って形成されるが、深いトレンチを形成するために長い時間を要する。
エッチング速度のバラツキ等により、絶縁膜１２に到達しない素子分離層８１ａが生じると、素子分離特性が低下する。
これを防止するためには、絶縁膜１２をストッパーとして十分なエッチングを行えばよいが、更に長い時間を要するだけでなく、サイドエッチングが無視できなくなるので、現実的には困難である。
更に、素子分離層８１と絶縁膜１２の接合部の角には応力が集中する。そのため、接合部を起点として、破線で囲われた接合部付近の半導体層１３に結晶欠陥８２、例えばスリップ、転位などが発生する問題がある。
結晶欠陥８２はキャリアのライフタイムキラーとなるので、半導体装置の性能、信頼性が低下する恐れが生じる。
一方、図１０に示す本実施例の誘電体分離基板７０では、短時間で確実に素子分離層７１を形成することが可能である。また、素子分離層７１と絶縁膜１２の接合を回避することで結晶欠陥の発生を抑制することが可能である。
次に、誘電体分離基板７０に設けられた半導体装置について説明する。図１３は半導体装置を示す図で、図１３（ａ）はその要部を示す平面図、図１３（ｂ）は図１３（ａ）のＧ−Ｇ線に沿って切断し矢印方向に眺めた断面図、図１３（ｃ）はその等価回路である。
図１３に示すように、本実施例の半導体装置９０は、誘電体分離基板７０に設けられたプレーナ型のダイオードである。
半導体装置９０では、４個のダイオードが素子分離層７１により電気的に分離されている。各ダイオードは、アノードおよびカソードを配線（図示せず）により外部に自由に接続することができる。
以上説明したように、本実施例では、誘電体分離基板７０は、半導体層１３を囲み、半導体層１３の下部に絶縁膜１２に接して設けられた不純物拡散層１４に到る素子分離層７１を有している。
半導体層１３の上部は素子分離層７１により、半導体層１３の下部はｐｎ接合により隣接する半導体層１３と電気的に分離されている。
短時間で確実に素子分離層７１が形成できるとともに、素子分離層７１と絶縁膜１２の接合を回避することで結晶欠陥の発生が抑制できる利点がある。
ここでは、半導体装置がダイオードである場合について説明したが、その他の半導体装置、例えばＭＯＳトランジスタ、ＩＧＢＴであっても同様に実施することができる。
図１４は誘電体基板７０に設けられた別の半導体装置を示す図で、図１４（ａ）はその要部を示す平面図、図１４（ｂ）は図１４（ａ）のＨ−Ｈ線に沿って切断し矢印方向に眺め断面図である。
図１４に示すように、半導体装置９４は、プレーナ型のＭＯＳトランジスタである。４個のＭＯＳトランジスタが素子分離層７１で電気的に分離されている他は、図６に示す半導体装置５０と同様であり、その説明は省略する。
図１５は誘電体基板７０に設けられた別の半導体装置を示す図で、図１５（ａ）はその要部を示す平面図、図１５（ｂ）は図１５（ａ）のＩ−Ｉ線に沿って切断し矢印方向に眺め断面図である。
図１５に示すように、半導体装置９７は、プレーナ型のＩＧＢＴである。４個のＩＧＢＴが素子分離層７１で電気的に分離されている他は、図７に示す半導体装置６０と同様であり、その説明は省略する。
素子分離層が開口１５に対応する半導体層１３を囲むように設けられている場合について説明したが、素子分層を形成する領域は特に限定されない。素子分離層は、ユニット１６を囲むように設けられていてもよい。
図１６は、ユニット１６の周りを囲む素子分離層を有する誘電体分離基板を示す図で、図１６（ａ）はその平面図、図１６（ｂ）は図１６（ａ）のＪ−Ｊ線に沿って切断し矢印方向に眺めた断面図、図１６（ｃ）は図１６（ａ）のＫ−Ｋ線に沿って切断し矢印方向に眺めた断面図である。
図１６に示すように、誘電体分離基板９０では、各ユニット１６を囲むように素子分離層９１が設けられている。各ユニット１６は、素子分離層９１により互いに電気的に分離されている。
誘電体分離基板９０では、ユニット１６内に、例えば図７に示すＩＧＢＴを形成することにより、隣接する６個のユニット１６で図９に示すインバータ回路６８のトランジスタＵａ、Ｖａ、Ｗａ、Ｘ、Ｙ、Ｚをワンチップに集積することも可能である。
更に、ユニット１６内に図４に示すダイオードと図７に示すＩＧＢＴの両方を形成し、ダイオードＤ１乃至Ｄ６もワンチップに集積することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 前記半導体層の上面側から前記第２不純物拡散層を貫通して前記第３不純物拡散層に到る素子分離層を有する請求項５に記載の半導体装置。
（付記２） 前記第２不純物拡散層の上部に設けられた第１導電型の第４不純物拡散層と、
前記半導体層と前記第４不純物拡散層の間の前記第２不純物拡散層を跨ぐようにゲート絶縁膜を介して設けられたゲート電極と、
を具備する請求項５に記載の半導体装置。
（付記３） 第１導電型の前記第１不純物拡散層にかえて、第２導電型の第６不純物拡散層が設けられている付記２に記載の半導体装置。
（付記４） 前記第１不純物拡散層と前記半導体層の間に、不純物濃度が前記第１不純物濃度より大きく、前記第２不純物濃度より小さい第１導電型の第５不純物拡散層を有する付記２または付記３に記載の半導体装置。
（付記５） 前記素子分離層は、前記パターンを囲むように設けられている請求項４に記載の誘電体分離基板。
１０、７０、８０、９０ 誘電体分離基板
１１ 支持基板
１２ 絶縁膜
１３ 半導体層
１４、３１、３２、３３、５２、６１ 不純物拡散層
１５ 開口
１６ ユニット
１７ オリエンテーションフラット
１８、１９ ダイシングライン
２１ 半導体基板
２２、４０、４２、７５ マスク材
２３、４１、４３ 不純物注入層
２４、２５ 熱酸化膜
３０、４５、５０、６０、９０、９４、９７ 半導体装置
３４ 保護膜
３５ アノードメタル
３６ カソードメタル
５１ ベース層
５３ バッファ層
５４ ゲート電極
６５ モータドライブ回路
６６ ブラシレスモータ
６７ 電流制御手段
６８ インバータ回路
７１、８１、９１ 素子分離層
７６ トレンチ
７７ シリコン酸化膜
８２ 結晶欠陥

Claims (7)

  1. 半導体基板と、
    前記半導体基板に設けられ、第１の厚さを有する絶縁膜と、
    前記絶縁膜上に設けられ、第２の厚さを有する第１導電型の半導体層と、
    前記半導体層の下部に前記絶縁膜に接して部分的に設けられた第２導電型の不純物拡散層と、
    を具備することを特徴とする誘電体分離基板。
  2. 前記不純物拡散層は、格子状に配列されていることを特徴とする請求項１に記載の誘電体分離基板。
  3. 前記第２の厚さが、前記第１の厚さより大きいことを特徴とする請求項１に記載の誘電体分離基板。
  4. 前記半導体層の上面側から前記不純物拡散層に到る素子分離層を有することを特徴とする請求項１に記載の誘電体分離基板。
  5. 半導体基板に第１の厚さを有する絶縁膜を介して設けられ、第２の厚さおよび第１不純物濃度を有する第１導電型の半導体層と、
    前記半導体層の上部に設けられ、前記第１不純物濃度より高い第２不純物濃度を有する第１導電型の第１不純物拡散層と、
    前記第１不純物拡散層を囲むように前記第１半導体層の上部に設けられ、第３不純物濃度を有する第２導電型の第２不純物拡散層と、
    前記第１不純物拡散層を囲むように前記第１半導体層の下部に前記絶縁膜および前記第２不純物拡散層に接して設けられ、第４不純物濃度を有する第２導電型の第３不純物拡散層と、
    を具備することを特徴とする半導体装置。
  6. 前記第４不純物濃度が、前記第３不純物濃度より大きいことを特徴とする請求項５に記載の半導体装置。
  7. 前記第２の厚さが、前記第１の厚さより大きいことを特徴とする請求項５に記載の半導体装置。
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