JP2006041476A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 半導体基板上にBOX層を介在させてN−層3が形成されている。そのN−層3には素子形成領域となるN−層3aを取囲むようにトレンチ分離領域4が形成されている。トレンチ分離領域4はN−層3の表面からBOX層に達するように形成されている。トレンチ分離領域4の外側には、他の素子形成領域となるN−層3bが位置している。トレンチ分離領域4とN−層3aとの間には、P型拡散領域10aが形成されている。P型拡散領域10aは、素子形成領域を取囲むトレンチ分離領域4の内側側壁の全面に接するように切れ目なく連続して形成されている。N−層3a等の素子形成領域には、所定の半導体素子が形成される。
【選択図】 図1
Description
トランジスタが形成されている。
本発明の実施の形態1に係る半導体装置について説明する。図1および図2に示すように、半導体基板1上にBOX層2が形成されている。そのBOX層2上に、たとえばエピタキシャル層からなるN−層3が形成されている。そのN−層3には素子形成領域となるN−層3の部分(N−層3a)を取囲むようにトレンチ分離領域4が形成されている。トレンチ分離領域4はN−層3の表面からBOX層2に達するように形成されている。トレンチ分離領域4の外側には、他の素子形成領域となるN−層3bが位置している。N−層3上に、たとえばシリコン酸化膜などの絶縁膜15が形成されている。
域10aとのPN接合によって電気的に分離されることになる。
前述した半導体装置では、トレンチ分離領域の内側側壁に沿ってP型拡散領域が形成されている場合を説明した。ここでは、トレンチ分離領域の内側側壁と外側側壁とのそれぞれの全面に接するようにP型拡散領域が形成されている場合を例に挙げる。
本発明の実施の形態3に係る半導体装置として、P型拡散領域を所定の電位に保持する半導体装置の一例について説明する。図7に示すように、絶縁膜15上には、P型拡散領域10aに電気的に接続される電極20aが形成されている。なお、これ以外の構成については、図2に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
ここでは、P型拡散領域を所定の電位に保持する半導体装置の他の例について説明する。図8に示すように、絶縁膜15上には、P型拡散領域10aに電気的に接続される電極20aに加えて、P型拡散領域10bに電気的に接続される電極20bが形成されている。なお、これ以外の構成については、図6に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
体素子を具体的に挙げて説明する。
ここでは、素子形成領域に形成される半導体素子としてnチャネル型MOSトランジスタを例に挙げる。図9に示すように、トレンチ分離領域4の内側の領域には素子形成領域となるN−層3aが位置している。トレンチ分離領域4の外側の領域には他の素子形成領域となるN−層3bが位置している。
ここでは、素子形成領域に形成される半導体素子としてpチャネル型MOSトランジスタを例に挙げる。図10に示すように、素子形成領域に位置するN−層3aの表面には、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aに接続されるように、ドレインとなるP型拡散領域5が形成されている。
ここでは、素子形成領域に形成される半導体素子としてダイオードを例に挙げる。図11に示すように、素子形成領域に位置するN−層3aの表面には、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aに接続されるように、アノードとなるP型拡散領域5が形成されている。そのP型拡散領域5と距離を隔ててカソードとなるN型拡散領域7が形成されている。
ここでは、素子形成領域に形成される半導体素子としてバイポーラトランジスタを例に挙げる。図12に示すように、素子形成領域に位置するN−層3aの表面には、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aに接
続されるように、ベースとなるP型拡散領域5が形成されている。そのP型拡散領域5の表面にはエミッタとなるN+拡散領域6が形成されている。P型拡散領域5と距離を隔ててコレクタとなるN型拡散領域7が形成されている。
トレンチ分離領域4の内側側壁に沿って形成されたP型拡散領域10の不純物濃度が比較的低い場合には、P型拡散領域が空乏化して、トレンチ分離領域4の内部に電界が及ぶことになる。そのため、半導体装置の長期的な信頼性を確保することが難しくなる。
て形成されるP型拡散領域10aの不純物濃度が十分に高いため、トレンチ分離領域4にまで電界が及ぶことが阻止されて、たとえトレンチ分離領域4の近傍に結晶欠陥が発生した場合でも、リーク電流の発生を防ぐことができる。
上述した各実施の形態に説明した半導体装置においては、トレンチ分離領域の内側側壁の全面に接するように連続してP型拡散領域10aが形成されている。そのP型拡散領域10aを素子形成領域に形成された素子の動作時に完全に空乏化しないためには、P型拡散領域10aの不純物濃度を素子を構成する各拡散領域の不純物濃度よりも高くすればよい。
次に、上述した各実施の形態におけるトレンチ分離領域を備えた半導体装置の製造方法の一例について説明する。まず、図14に示すように、支持基板となるシリコンの半導体基板1上にたとえば厚さ約1μmのBOX層2を介在させて、たとえば厚さ5μmのN−層3が形成された基板(SOI基板)が用意される。
示せず)が形成されて半導体装置が完成する。
ここでは、トレンチ分離領域の内側側壁と外側側壁のそれぞれに接するようにP型拡散領域が形成されている半導体装置の素子形成領域に形成される半導体素子として、nチャネル型のMOSトランジスタとpチャネル型のMOSトランジスタとの双方が形成されたCMOSトランジスタを例に挙げて説明する。
図20に示すように、P型ウェル領域60は、P型拡散領域10aおよびP型ウェル領域60aとはN型ウェル領域61を介して電気的に分離されている。つまり、P型ウェル領域60の側方はN型ウェル領域61によって囲まれ、また、P型ウェル領域60の底にはN−層3aが位置している。そのP型ウェル領域60には、P型ウェル領域60を所定の電位に固定するための電極(図示せず)が形成され、N型ウェル領域61についても、N型ウェル領域61を所定の電位に固定するための電極(図示せず)が形成されている。
ここでは、より具体的に、P型ウェル領域、N型ウェル領域およびP型拡散領域のそれぞれの電位を独立に設定できる半導体装置について説明する。図21に示すように、P型ウェル領域60にはP+拡散領域81が形成され、N型ウェル領域61にはN+拡散領域82が形成されている。P型拡散領域10aと繋がっているP型ウェル領域60aにはP+拡散領域80が形成されている。
ここでは、トレンチ分離領域の内側側壁と外側側壁のそれぞれに接するようにP型拡散領域が形成されている半導体装置の素子形成領域に形成される半導体素子として、フラッシュメモリ素子を例に挙げて説明する。
図23に示すように、P型ウェル60は、P型拡散領域10aおよびP型ウェル領域60aとはN型ウェル61を介して電気的に分離されている。つまり、P型ウェル領域60の側方はN型ウェル領域61によって囲まれ、また、P型ウェル領域60の底にはN−層3aが位置している。そのP型ウェル領域60にはP+拡散領域81が形成され、そのP+拡散領域81には、P型ウェル領域60を所定の電位に固定するための電極76が接続されている。
ここでは、より具体的に、P型ウェル領域およびP型拡散領域のそれぞれの電位を独立に設定できる半導体装置について説明する。図24に示すように、P型ウェル領域60にはP+拡散領域81が形成され、P型拡散領域10aと繋がっているP型ウェル領域60aにはP+拡散領域80が形成されている。P+拡散領域81には、P型ウェル領域60を所定の電位に固定するための電極76が接続され、P+拡散領域80には、P型拡散領域10aを所定の電位に固定するための電極75が接続されている。
Claims (15)
- 所定の基板の主表面上に形成された絶縁膜と、
前記絶縁膜上に形成された第1導電型の半導体層と、
前記半導体層において素子形成領域となる所定の領域を連続して取囲むとともに、前記半導体層の表面から前記絶縁膜の表面にわたって形成され、内側側壁および外側側壁を有する分離領域と、
前記分離領域の前記内側側壁の全面に接するように連続して形成され、前記所定の領域に位置する前記半導体層の部分と前記分離領域との間に位置する第2導電型の第1不純物領域と
を備えた、半導体装置。 - 前記第1不純物領域に電気的に接続されるように形成され、前記第1不純物領域を所定の電位に保持するための第1電極を備えた、請求項1記載の半導体装置。
- 前記半導体層において前記分離領域の外側に位置し他の素子形成領域となる他の所定の領域と、
前記分離領域の前記外側側壁の全面に接するように形成され、前記他の所定の領域に位置する前記半導体層の部分と前記分離領域との間に位置する第2導電型の第2不純物領域と
を備えた、請求項1または2に記載の半導体装置。 - 前記第2不純物領域に電気的に接続されるように形成され、前記第2不純物領域を所定の電位に保持するための第2電極を備えた、請求項3記載の半導体装置。
- 前記所定の領域に形成された素子を備えた、請求項1〜4のいずれかに記載の半導体装置。
- 前記素子として、所定の前記領域には、
ソース領域と、
ドレイン領域と、
チャネルとなるボディ領域と
前記ボディ領域上にゲート絶縁膜を介在させて形成されたゲートと、
を含むトランジスタが形成され、
前記第1不純物領域は前記ボディ領域および前記ドレイン領域のいずれかを含む、請求項5記載の半導体装置。 - 前記素子として、所定の前記領域には、
カソード領域と、
アノード領域と
を含むダイオードが形成され、
前記第1不純物領域は前記アノード領域および前記カソード領域のいずれかを含む、請求項5記載の半導体装置。 - 前記素子として、所定の前記領域には、
エミッタ領域と、
コレクタ領域と、
ベース領域と
を含むバイポーラトランジスタが形成され、
前記第1不純物領域は前記ベース領域および前記コレクタ領域のいずれかを含む、請求項5記載の半導体装置。 - 前記第1不純物領域は、動作時において前記第1不純物領域と前記所定の領域に位置する前記半導体層の部分との界面から延びる空乏層の端が前記分離領域に到達しないように所定の不純物濃度を有して形成された、請求項1〜8のいずれかに記載の半導体装置。
- 前記第1不純物領域の不純物濃度は、前記素子をなす領域の不純物濃度よりも高い濃度に設定された、請求項5〜9のいずれかに記載の半導体装置。
- 前記所定の領域に形成され、第1導電型および第2導電型の少なくともいずれかの導電型からなるウェル領域と、
前記半導体層上に前記ウェル領域の表面を露出するように形成された他の絶縁膜と
を備え、
前記素子として、露出した前記ウェル領域には、
前記ウェル領域の導電型とは反対の導電型のソース領域およびドレイン領域と、
ゲート電極部と
を含むトランジスタが形成された、請求項5記載の半導体装置。 - 前記ゲート電極部は、
下層電極と、
前記下層電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上層電極と
を含む、請求項11記載の半導体装置。 - 所定の基板上に絶縁膜を介在させて形成された第1導電型の半導体層に、素子形成領域となる領域を連続して取囲むとともに、前記絶縁膜の表面を露出するように溝を形成する工程と、
前記溝内に露出している、少なくとも前記所定の領域が位置する側の前記半導体層の部分の全面に第2導電型の不純物を導入することにより第2導電型の第1不純物領域を形成する工程と、
前記溝に絶縁材料を埋め込む工程と、
を備えた、半導体装置の製造方法。 - 前記素子形成領域となる領域に、所定量の不純物を導入することにより所定の素子を形成する工程を備え、
前記第1不純物領域を形成する工程では、前記所定量の不純物より多い不純物が導入される、請求項13記載の半導体装置の製造方法。 - 前記第1不純物領域を形成する工程は、イオン注入法により不純物を斜め注入する工程を含む、請求項13または14に記載の半導体装置の製造方法。
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