JP2005217202A - トレンチ横型半導体装置およびその製造方法 - Google Patents

Abstract

【課題】横型ＭＯＳトランジスタとバイポーラトランジスタを融合したデバイスにおいて、高耐圧で、大電流での駆動を可能とし、ラッチアップ耐量を高くし、単位面積あたりのオン抵抗を低くすること。
【解決手段】半導体装置の表面側にエミッタ領域６とトレンチゲート構造のゲート電極８を設ける。コレクタ領域１２ａを第２および第３のトレンチ１８，１９よりなる深いトレンチの底に設けることによって、耐圧を保持する部分を半導体装置の深さ方向に設ける。コレクタ領域１２ａからトレンチ１８，１９を通って半導体装置の表面にプラグ１０ａ，１０ｂを引き出し、コレクタ電極１０とする。コレクタ電極１０とこれに最も近いゲート電極８との間に、ベース領域４とドリフト領域３とのＰＮ接合面よりも深い位置まで、導電性領域１５を設け、その電位をフローティングにしてフィールドプレートとする。
【選択図】 図１

Description

この発明は、半導体装置およびその製造方法に関し、特に単位面積あたりのオン抵抗が低く、かつ短絡耐量が高いトレンチ構造を有する横型のＭＯＳ（金属−酸化膜−半導体）トランジスタとバイポーラトランジスタを融合したパワーデバイスを構成するトレンチ横型半導体装置およびその製造方法に関する。

ＭＯＳトランジスタとバイポーラトランジスタを融合したデバイスは、ＭＯＳ素子のように駆動回路の構成が簡素であり、かつ、バイポーラトランジスタのように耐圧部分の伝導度変調によりオン抵抗が低いという利点を有する。それゆえ、高耐圧と大電力レベルを必要とする分野で重要視されている。デバイスの構造には、基板表面上にゲート絶縁膜を介してゲート電極を有するプレーナゲート型と、基板に形成されたトレンチ内にゲート電極を埋め込んだトレンチゲート型がある。トレンチゲート型のデバイス構造には、チャネルの高密度化が可能である、寄生サイリスタが動作しにくいなどの優れた特徴がある（たとえば、非特許文献１参照。）。

以下に、従来のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の構成について説明する。なお、本明細書および添付図面において、ｎまたはｐを冠記した層や領域は、それぞれ電子または正孔がキャリアであることを意味する。また、ｎやｐに付す⁺または^-は、それぞれ比較的高不純物濃度または比較的低不純物濃度であることを表す。

図５３は、従来のトレンチゲートＩＧＢＴの構成を示す断面図である。図５３に示すように、コレクタ電極１１０上に導電度の高いｐ⁺半導体層１１２が設けられており、さらにその上に、ｎ半導体層１１１が積層されている。ｎ半導体層１１１の上には、ｎ半導体層１１１よりも導電度の低いｎ^-半導体層１０３が積層されている。ｎ^-半導体層１０３の表面層には、ｐ半導体領域１０４が設けられている。

トレンチは、半導体表面からｐ半導体領域１０４を貫通して、ｎ^-半導体層１０３に達している。トレンチ内には、絶縁膜１０９を介してゲート電極１０８が埋め込まれている。また、ｐ半導体領域１０４の表面層には、トレンチ内の絶縁膜１０９に接してｎ⁺半導体領域１０６が設けられているとともに、このｎ⁺半導体領域１０６に接してｐ⁺半導体領域１０５が設けられている。エミッタ電極１０７は、ｐ⁺半導体領域１０５およびｎ⁺半導体領域１０６の両方に接触し、かつ絶縁膜１０９によりゲート電極１０８から絶縁されている。

図５３に示す構成のＩＧＢＴでは、ｐ⁺半導体層１１２と、ｎ半導体層１１１およびｎ^-半導体層１０３よりなるｎ領域と、ｐ半導体領域１０４およびｐ⁺半導体領域１０５よりなるｐ領域とで構成されるＰＮＰバイポーラトランジスタと、ｎ⁺半導体領域１０６とｐ半導体領域１０４とｎ^-半導体層１０３とで構成されるＮＰＮバイポーラトランジスタにより、寄生サイリスタが構成される。この寄生サイリスタは、ｐ半導体領域１０４、ｐ⁺半導体領域１０５およびｎ⁺半導体領域１０６からなる接合がオンしない限り、作動しない。

そのオン電圧値は、ｐ⁺半導体領域１０５の抵抗に比例する。トレンチゲート構造にすることによって、ｐ⁺半導体領域１０５を薄くするとともに、大面積化することができるので、ｐ⁺半導体領域１０５の抵抗は小さくなり、ｐ半導体領域１０４からエミッタ電極１０７へ至る電流経路の抵抗が低くなる。それによって、トレンチゲートＩＧＢＴのラッチアップ耐量は、通常のＤＭＯＳ（ダブルディフューズドＭＯＳ）構造のゲートを有するＩＧＢＴの４倍ほど高い（たとえば、非特許文献１参照。）。

一般に、ロジック制御回路と高圧回路を集積したプレーナ構造のパワーＩＣでは、高電圧を担持するドリフト領域は、ウェハ表面に対して平行に設けられる。また、高圧回路に起因する、低圧ロジック回路へのノイズの影響を低減するためには、低圧ロジック回路を高圧回路部分から隔離する必要がある。その隔離構造として、接合分離構造および誘電体分離構造がある。張り合わせＳＯＩウェハを用いた誘電体分離構造は、チップをより小さくすることができるので、プラズマディスプレイパネル等のフラットディスプレイパネル用ドライバＩＣや、車載用スイッチングＩＣなどに広く使われている（たとえば、非特許文献２参照。）。

図５４は、従来の厚膜ＳＯＩ基板を用いて作製されたＩＧＢＴの断面構成を示す図である。図５４に示すように、ＳＯＩ基板は、支持基板２０１上に絶縁層２０２を介して活性層となる抵抗率の高いｎ^-半導体層２０３を積層した構成となっている。ｎ^-半導体層２０３の表面層の一部に、ｐ半導体領域２０４が設けられている。このｐ半導体領域２０４の表面層の一部には、ｎ⁺半導体領域２０６と、これに接する第１のｐ⁺半導体領域２０５が設けられている。第１のｐ⁺半導体領域２０５の一部は、ｎ⁺半導体領域２０６の下の部分を占めている。

また、ｎ^-半導体層２０３の表面層の一部に、ｎ半導体領域２１１が、ｐ半導体領域２０４から離れて設けられている。ｎ半導体領域２１１の抵抗率は、ｎ^-半導体層２０３よりも低い。このｎ半導体領域２１１の表面層の一部には、第２のｐ⁺半導体領域２１２が設けられている。エミッタ電極２０７は、第１のｐ⁺半導体領域２０５とｎ⁺半導体領域２０６の両方に接触する。また、ｎ^-半導体層２０３とｎ⁺半導体領域２０６で挟まれるｐ半導体領域２０４の表面上には、絶縁膜２０９を介してゲート電極２０８が設けられている。また、第２のｐ⁺半導体領域２１２には、コレクタ電極２１０が接触している。

図５４に示す構成のＩＧＢＴでは、第２のｐ⁺半導体領域２１２と、ｎ半導体領域２１１およびｎ^-半導体層２０３よりなるｎ領域と、ｐ半導体領域２０４および第１のｐ⁺半導体領域２０５よりなるｐ領域とで構成されるＰＮＰバイポーラトランジスタと、ｎ⁺半導体領域２０６とｐ半導体領域２０４とｎ^-半導体層２０３とで構成されるＮＰＮバイポーラトランジスタにより、寄生サイリスタが構成される。この寄生サイリスタによるラッチアップを避けるため、オン電流に上限が設定される。このオン電流の上限値を高くするには、前記ＮＰＮバイポーラトランジスタが作動しないようにすればよい。そのためには、チャネル端側からｎ⁺半導体領域２０６の下を通って第１のｐ⁺半導体領域２０５に至る電流経路の抵抗を低く抑える必要がある。

これに関して、イオン注入により前記電流経路の抵抗を下げる方法が報告されている（たとえば、非特許文献３参照。）。また、第１のｐ⁺半導体領域２０５を形成する際にマスク整合により不確定さを除去し、前記電流経路の長さを最小限にし、ゲート電極と自己整合をとることができるトレンチエミッタ電極を形成する方法が報告されている（たとえば、非特許文献４参照。）。また、素子がオン状態のときに、第２のｐ⁺半導体領域２１２からｎ^-半導体層２０３に流れ込むキャリアの一部を、前記電流経路を通さずに第１のｐ⁺半導体領域２０５に到達させる構造が報告されている（たとえば、非特許文献５、非特許文献６参照。）。

また、図５４に示す構成のＩＧＢＴでは、電界は、ｎ^-半導体層２０３とｐ半導体領域２０４のウェハ表面付近の界面、およびｎ^-半導体層２０３とｎ半導体領域２１１のウェハ表面付近の界面に集中する。この電界の集中を緩和するため、フィールドプレートとして、エミッタ電極２０７およびコレクタ電極２１０を、絶縁膜２０９を介して前記界面をオーバラップするように延ばすことがある。より一層、高い耐圧を必要とする場合や、ドリフト領域の上に電源ライン等の配線がある場合の構造として、ウェハ表面のドリフト領域の上面またはドリフト領域の内部に、容量結合型のフィールドプレートを設けたものが公知である（たとえば、特許文献１、特許文献２、特許文献３参照。）。

また、ＨＶ（ハイボルテージ）ＩＣにおいては、高電圧の金属配線がＰＮ接合を横切る場合にブレークダウンが起こりやすいことの対策として、ＨＶＩＣの配線に、フィールドプレートとして働く電気的にフローティングな導電領域を用いることが報告されている（たとえば、非特許文献７参照。）。また、耐圧を担うドリフト領域をウェハ表面に対して垂直方向に配置し、ドレイン領域が基板内部でドリフト領域に接する構造とすることによって、単位デバイスのピッチの減少を図った横型ＭＯＳ素子を含む半導体装置が公知である（たとえば、特許文献４参照。）。

また、ＳＯＩウェハを作製するにあたって、チョクラルスキー法によるウェハ引き出し過程において形成される原子空孔と格子間原子のバランスは、たとえばボロンを高ドーズ量で注入することによって崩される。最初のアニール処理を９００℃以下の温度でおこなうと、ＯＳＦ（酸化導入積層欠陥）やＢＭＤ（バルク微細欠陥）が多く発生してしまうが、最初のアニール処理を高温（１０５０℃）でおこなうと、これらの欠陥の発生を抑制することができるという報告がある（たとえば、非特許文献８参照。）。

また、張り合わせＳＯＩウェハを作製する際、張り合わせるウェハの表面は、ウェハ同士の結合に必要なミラー品質の表面となる。シリコンウェハ同士の結合のメカニズムとしては、ウェハ同士が、互いの表面の「Ｓｉ−ＯＨ−」に吸着されるＨ₂Ｏを介して、一体となることが知られている。２００℃以上に加熱されると、水分子はテトラマークラスターとなる。そして、７００℃以上に加熱されると水クラスターが蒸発し、「Ｓｉ−Ｏ−Ｓｉ」を介してウェハ同士が結合される。さらに、１１００℃で加熱されると、ＳＯＩウェハの絶縁層（埋込酸化膜層）がリフローして、ウェハ同士の結合強度が一層高くなるという報告がある（たとえば、非特許文献９参照。）。

また、ウェハ同士の結合は、その結合前のミラー品質のウェハ表面に水酸基（「−ＯＨ」）があれば可能である。デバイスの形成に供されるウェハ（以下、デバイスウェハとする）を高濃度フッ酸で処理した直後に脱イオン化水に浸すことにより、デバイスウェハの表面に付着している面密度の高い「−Ｆ」を「−ＯＨ」に置換することができる。この置換をおこなってから、デバイスウェハを、絶縁層が形成されたウェハ（以下、ハンドルウェハとする）と結合させる方法が報告されている（たとえば、非特許文献１０参照。）。

また、ＳＯＩ基板の絶縁層と、活性層となるｎ^-半導体層との間に、ｎ^-半導体層よりも抵抗率の低いｎ⁺半導体層を設けることによって、金属汚染に対するゲッタリング効果が得られる。このゲッタリング効果によって、ゲートの信頼性が向上するとの報告がある（たとえば、非特許文献１１参照。）。

特公昭６３−５０８７１号公報 特開平５−１９０６９３号公報 特開２００３−８００６号公報 特許第３３９５６０３号公報 ビー・ジャーヤント・バリガ（B. Jayant Baliga）、「パワー セミコンダクタ デバイシズ（Power Semiconductor Devices）」、（米国）、ピー・ダブリュ・エス・パブリシング・カンパニー（PWS Publishing Company）、１９９６年、ｐ．４９６−４９８ エッチ・スミダ（H. Sumida）、外２名、「ア ハイ−ボルテージ ラテラル ＩＧＢＴ ウィズ シグニフィカントリィ インプルーブド オン−ステート キャラクタリスティクス オン ＳＯＩ フォア アン アドバンスト ＰＤＰ スキャン ドライバ ＩＣ（A High-Voltage Lateral IGBT with Significantly Improved On-State Characteristics on SOI for an Advanced PDP Scan Driver IC」、（米国）、２００２ アイ・トリプル・イー インターナショナル ＳＯＩ カンファレンス，１０／０２（2002 IEEE International SOI Conference,10/02）、２００２年、ｐ．６４−６５ ディ・アール・ディズニー（D. R. Disney）、外１名、「ＳＯＩ ＬＩＧＢＴ デバイシズ ウィズ ア デュアル Ｐ−ウェル インプラント フォア インプルーブド ラッチング キャラクタリスティクス（SOI LIGBT Devices with a Dual P-Well Implant for Improved Latching Characteristics）」、（米国）、５ｔｈ インターナショナル シンポジウム オン パワー セミコンダクタ デバイシズ アンド ＩＣｓ（5th International Symposium on Power Semiconductor Devices and ICs）、１９９３年、ｐ．２５４−２５８ フィリップ・ケイ・ティー・モク（Philip K. T. Mok）、外２名、「ア セルフ−アラインド トレンチド カソード ラテラル インシュレイテッド ゲート バイポーラ トランジスタ ウィズ ハイ ラッチ−アップ レジスタンス（A Self-Aligned Trenched Cathode Lateral Insulated Gate Bipolar Transistor with High Latch-Up Resistance）」、（米国）、アイ・トリプル・イー トランザクション オン エレクトロン デバイシズ（IEEE TRANSACTION ON ELECTRON DEVICES）、１９９５年１２月、第４２巻、第１２号、ｐ．２２３６−２２３９ エッチ・スミダ（H. Sumida）、外２名、「ザ モディファイド ストラクチャ オブ ザ ラテラル ＩＧＢＴ オン ザ ＳＯＩ ウェハ フォア インプルービング ザ ダイナミック ラッチ−アップ キャラクタリスティクス（The Modified Structure of the Lateral IGBT on the SOI Wafer for Improving the Dynamic Latch-up Characteristics）」、（米国）、アイ・トリプル・イー トランザクション オン エレクトロン デバイシズ（IEEE TRANSACTION ON ELECTRON DEVICES）、１９９５年、第４２巻、第２号、ｐ．３６７−３７０ ジュン・カイ（Jun Cai）、外４名、「ア ニュー ラテラル トレンチ−ゲート コンダクティビティ モジュレイテッド パワー トランジスタ（A New Lateral Trench-Gate Conductivity Modulated Power Transistor）」、（米国）、アイ・トリプル・イー トランザクション オン エレクトロン デバイシズ（IEEE TRANSACTION ON ELECTRON DEVICES）、１９９９年８月、第４６巻、第８号、ｐ．１７８８−１７９３ フィリップ・ケイ・ティー・モク（Philip K. T. Mok）、外１名、「インターコネクト インデュースト ブレークダウン イン ＨＶＩＣ’ｓ（Interconnect Induced Breakdown in HVIC's）」、（米国）、プロシーディングス オブ ザ シンポジウム オン ハイ ボルテージ アンド スマートパワー Ｉｃｓ（Proceedings of the Symposium on High Voltage and Smart Power Ics）、１９８９年、ｐ．２０６−２１７ ジオング−ミン・キム（Jeong-Min Kim）、外４名、「ビヘイビュア オブ サーマリ インデュースト ディフェクツ イン ヘビリ ボロン−ドープド シリコン クリスタルズ（Behavior of Thermally Induced Defects in Heavily Boron-Doped Silicon Crystals）」、ジャパニーズ ジャーナル オブ アプライド フィズィックス（Japanese Journal of Applied Physics）、２００１年３月、第４０巻、第１部、第３Ａ号、ｐ．１３７０−１３７４ ビー・ステングル（B. Stengl）、外２名、「ア モデル フォア ザ シリコン ウェハ ボンディング プロセス（A Model for the Silicon Wafer Bonding Process）」、ジャパニーズ ジャーナル オブ アプライド フィズィックス（Japanese Journal of Applied Physics）、１９８９年１０月、第２８巻、第１０号、ｐ．１７３５−１７４１ ヒロアキ・ヒミ（Hiroaki Himi）、外３名、「シリコン ウェハ ダイレクト ボンディング ウィズアウト ハイドロフィリック ネイティブ オキサイヅ（Silicon Wafer Direct Bonding without Hydrophilic Native Oxides）」、ジャパニーズ ジャーナル オブ アプライド フィズィックス（Japanese Journal of Applied Physics）、１９９４年１月、第３３巻、第１部、第１Ａ号、ｐ．６−１０ ピー・パパコンスタンチノウ（P. Papakonstaninou）、外６名著、シー・イー・フント（C. E. Hunt）、外３名編、「ジ エレクトロケミカル ソサイエティ プロシーディングス シリーズ（The Electrochemical Society Proceedings Series）（ＰＶ９９−３５）イン セミコンダクタ ウェハ ボンディング： サイエンス、テクノロジ アンド アプリケーションズ Ｖ／１９９９（in Semiconductor Wafer Bonding: Science, Technology and Applications V/1999）」、（米国）、ニュージャージ州ペニントン（Pennington,Nj）、２０００年

しかしながら、ドリフト領域をデバイスのウェハの表面方向に沿って設けたデバイスでは、耐圧を上げようとするとドリフト領域をウェハの表面方向に延ばさなければならない。そのため、高集積化の妨げとなるという問題点がある。また、ドリフト領域をウェハの表面方向に延ばすとデバイスピッチが増大し、単位面積あたりのオン抵抗が増大するという問題点がある。一方、ドリフト領域をウェハ表面に対して垂直方向に配置したデバイスでは、耐圧が高くなるのに伴ってドリフト領域とドレイン領域との間の絶縁領域が厚くなる。そのため、デバイスピッチが増大し、単位面積あたりのオン抵抗が増大するという問題点がある。

この発明は、上述した従来技術による問題点を解消するため、横型ＭＯＳトランジスタとバイポーラトランジスタを融合したデバイスであって、高耐圧で、大電流での駆動が可能であり、かつラッチアップ耐量が高く、単位面積あたりのオン抵抗が低いデバイスを提供するとともに、そのデバイスの製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかるトレンチ横型半導体装置は、支持基板上に絶縁層を介して第１導電型の下側半導体層が設けられ、かつ該下側半導体層上に第２導電型の上側半導体層が設けられ、さらに該上側半導体層上に、同上側半導体層よりも抵抗率の高い第２導電型の第１の半導体領域が設けられたＳＯＩ基板と、前記第１の半導体領域の表面層に設けられた第１導電型の第２の半導体領域と、前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチの内面に絶縁膜を有し、かつ該絶縁膜の内側に第１の電極を有する１または２以上のトレンチゲート部と、前記第２の半導体領域の表面層に、前記トレンチゲート部に接して選択的に設けられた第２導電型の第３の半導体領域と、前記第２の半導体領域の表面層に選択的に設けられた第１導電型の第４の半導体領域と、前記第３の半導体領域および前記第４の半導体領域に接触し、かつ前記第１の電極から絶縁された第２の電極と、前記トレンチゲート部から離れた位置で、前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチ内に設けられた第３の電極と、前記第３の電極と前記トレンチゲート部との間で、前記第１の半導体領域および前記第２の半導体領域にまたがり、かつ前記第３の電極よりも浅い位置まで設けられた導電性領域と、前記導電性領域を周囲の半導体から絶縁する第１の絶縁膜と、前記第３の電極を前記導電性領域および前記第１の半導体領域から絶縁する第２の絶縁膜と、前記第３の電極の下端および前記ＳＯＩ基板の前記下側半導体層に接続する第１導電型の第５の半導体領域と、前記第５の半導体領域を囲み、前記ＳＯＩ基板の前記上側半導体層に接続する第２導電型の第６の半導体領域と、を備えることを特徴とする。

請求項２の発明にかかるトレンチ横型半導体装置は、支持基板上に絶縁層を介して第１導電型の半導体層が設けられ、該半導体層上に、同半導体層よりも抵抗率の高い第１導電型の第１の半導体領域が設けられたＳＯＩ基板と、前記第１の半導体領域の表面層に設けられた第２導電型の第２の半導体領域と、前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチの内面に絶縁膜を有し、かつ該絶縁膜の内側に第１の電極を有する１または２以上のトレンチゲート部と、前記第２の半導体領域の表面層に、前記トレンチゲート部に接して選択的に設けられた第１導電型の第３の半導体領域と、前記第２の半導体領域の表面層に選択的に設けられた第２導電型の第４の半導体領域と、前記第３の半導体領域および前記第４の半導体領域に接触し、かつ前記第１の電極から絶縁された第２の電極と、前記トレンチゲート部から離れた位置で、前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチ内に設けられた第３の電極と、前記第３の電極と前記トレンチゲート部との間で、前記第１の半導体領域および前記第２の半導体領域にまたがり、かつ前記第３の電極よりも浅い位置まで設けられた導電性領域と、前記導電性領域を周囲の半導体から絶縁する第１の絶縁膜と、前記第３の電極を前記導電性領域および前記第１の半導体領域から絶縁する第２の絶縁膜と、前記第３の電極の下端および前記ＳＯＩ基板の前記半導体層に接続する第１導電型の第５の半導体領域と、を備えることを特徴とする。

請求項３の発明にかかるトレンチ横型半導体装置は、支持基板上に絶縁層を介して第１導電型の下側半導体層が設けられ、かつ該下側半導体層上に第２導電型の上側半導体層が設けられ、さらに該上側半導体層上に、同上側半導体層よりも抵抗率の高い第２導電型の第１の半導体領域が設けられたＳＯＩ基板と、前記第１の半導体領域の表面層に選択的に設けられた第１導電型の第２の半導体領域と、前記第２の半導体領域の一部の表面上に絶縁膜を介して第１の電極を有する１または２以上のプレーナゲート部と、前記第２の半導体領域の表面層に、前記第１の電極の終端に整合して選択的に設けられた第２導電型の第３の半導体領域と、前記第２の半導体領域の表面層に、前記第１の電極の終端に整合して設けられ、かつ前記第３の半導体領域の下側に延びる第１導電型の第４の半導体領域と、前記第３の半導体領域および前記第４の半導体領域に接触し、かつ前記第１の電極から絶縁された第２の電極と、前記プレーナゲート部から離れた位置で、前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチ内に設けられた第３の電極と、前記第３の電極と前記プレーナゲート部との間で、前記第１の半導体領域および前記第２の半導体領域にまたがり、かつ前記第３の電極よりも浅い位置まで設けられた導電性領域と、前記導電性領域を周囲の半導体から絶縁する第１の絶縁膜と、前記第３の電極を前記導電性領域および前記第１の半導体領域から絶縁する第２の絶縁膜と、前記第３の電極の下端および前記ＳＯＩ基板の前記下側半導体層に接続する第１導電型の第５の半導体領域と、前記第５の半導体領域を囲み、前記ＳＯＩ基板の前記上側半導体層に接続する第２導電型の第６の半導体領域と、を備えることを特徴とする。

請求項４の発明にかかるトレンチ横型半導体装置は、支持基板上に絶縁層を介して第１導電型の半導体層が設けられ、該半導体層上に、同半導体層よりも抵抗率の高い第１導電型の第１の半導体領域が設けられたＳＯＩ基板と、前記第１の半導体領域の表面層に選択的に設けられた第２導電型の第２の半導体領域と、前記第２の半導体領域の一部の表面上に絶縁膜を介して第１の電極を有する１または２以上のプレーナゲート部と、前記第２の半導体領域の表面層に、前記第１の電極の終端に整合して選択的に設けられた第１導電型の第３の半導体領域と、前記第２の半導体領域の表面層に、前記第１の電極の終端に整合して設けられ、かつ前記第３の半導体領域の下側に延びる第２導電型の第４の半導体領域と、前記第３の半導体領域および前記第４の半導体領域に接触し、かつ前記第１の電極から絶縁された第２の電極と、前記プレーナゲート部から離れた位置で、前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチ内に設けられた第３の電極と、前記第３の電極と前記プレーナゲート部との間で、前記第１の半導体領域および前記第２の半導体領域にまたがり、かつ前記第３の電極よりも浅い位置まで設けられた導電性領域と、前記導電性領域を周囲の半導体から絶縁する第１の絶縁膜と、前記第３の電極を前記導電性領域および前記第１の半導体領域から絶縁する第２の絶縁膜と、前記第３の電極の下端および前記ＳＯＩ基板の前記半導体層に接続する第１導電型の第５の半導体領域と、を備えることを特徴とする。

請求項１乃至４の発明によれば、耐圧を保持する部分が半導体装置の深さ方向に設けられており、また第３の電極が、ＳＯＩ基板の表面から第１の半導体領域に達するトレンチを通って半導体装置の表面に引き出されていることにより、単位セルが占める面積を従来の横型ＩＧＢＴよりも小さくすることができる。したがって、単位面積あたりのオン抵抗を低減することができる。ここで、第３の電極は、個々のセルに一つずつ設けられていてもよいし、複数のセルが一つの第３の電極を共用する構成としてもよい。

また、請求項１乃至４の発明によれば、第３の電極を有するトレンチの側面に、第１の絶縁膜と第２の絶縁膜との間に導電性領域が挟まれた構成の複合領域が設けられているので、この導電性領域を電気的にフローティングにしてフィールドプレートとする。このフィールドプレートによって、デバイスが逆バイアスされたときに、第３の電極からくる基板表面に平行な電界が遮蔽されるので、第１の半導体領域と第２の半導体領域との界面で形成されるＰＮ接合（以下、ＰＮ接合Ａとする）の、第３の電極を有するトレンチの側壁側で生じる基板表面に平行な高電界を緩和することができる。したがって、前記ＰＮ接合Ａが保護され、耐圧が向上する。

フィールドプレートがない場合には、基板表面に平行な高電界が緩和されないので、デバイスが逆バイアスされたときに、前記ＰＮ接合Ａが破壊しやすい。なお、前記複合領域を設ける場合よりも低い耐圧でよい場合には、複合領域の代わりに厚い絶縁膜を設けてもよい。

また、第１の半導体領域と第２の絶縁膜と第３の電極は、ＭＯＳキャパシタを構成しており、第３の電極の印加電圧の増加に伴って第１の半導体領域と第２の絶縁膜との界面に蓄積層が形成され、ドリフト領域の電界集中を招き、耐圧が低下する。これに対して、請求項１乃至４の発明によれば、電気的にフローティングな導電性領域が設けられていることにより、蓄積層の形成されやすい箇所における蓄積層の形成を抑制することができるので、耐圧が向上する。

ここで、フィールドプレートとなる導電性領域をフローティングにする理由は、つぎの通りである。すなわち、導電性領域を接地してしまうと、導電性領域は、接地電位とされる第２の電極と同じ電位になる。そうすると、デバイスがオン状態のときに、導電性領域と第１の半導体領域とが第１の絶縁膜を挟むことにより構成される比較的に大きい容量が、素子に並列に接続された寄生容量となり、素子の有効スイッチング電流能力を低下させてしまう。これを避けるため、導電性領域は、フローティングであるのが望ましい。

また、請求項１または３の発明によれば、ＳＯＩ基板の下側半導体層が金属汚染に対するゲッタ層となるので、ゲッタリング効果が得られる。同様に、請求項２または４の発明によれば、ＳＯＩ基板の半導体層が金属汚染に対するゲッタ層となるので、ゲッタリング効果が得られる。また、請求項１または２の発明によれば、第１の電極がトレンチゲート構造になっていることにより、寄生サイリスタのトリガーとなる第３の半導体領域と第２の半導体領域と第１の半導体領域からなるトランジスタが作動しにくくなるので、デバイスのラッチアップ耐量および短絡耐量を高くすることができる。

請求項５の発明にかかるトレンチ横型半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記第３の電極と前記第５の半導体領域との接触面積は、内部に前記第３の電極を設けるために前記ＳＯＩ基板に形成したトレンチ内に絶縁膜を充填し、該絶縁膜の中央部分を自己整合エッチングにより除去して前記第２の絶縁膜を形成した際に、当該トレンチ底に露出した半導体領域の面積で決まることを特徴とする。

請求項６の発明にかかるトレンチ横型半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記第３の電極と前記ゲート部との間に設けられた前記導電性領域は、ポリシリコンでできていることを特徴とする。

請求項７の発明にかかるトレンチ横型半導体装置の製造方法は、上記請求項１に記載されたトレンチ横型半導体装置を製造するにあたって、前記ＳＯＩ基板の表面から前記第１の半導体領域に達するトレンチを形成した後、該トレンチ内に絶縁膜を堆積し、該絶縁膜の内側に導電膜を堆積し、該導電膜および前記絶縁膜を、同導電膜の上端が前記ＳＯＩ基板の表面よりも低くなるまで異方性エッチングによる自己整合エッチングをおこなって、前記第１の絶縁膜および前記導電性領域を形成することを特徴とする。

請求項８の発明にかかるトレンチ横型半導体装置の製造方法は、請求項７に記載の発明において、前記第１の絶縁膜および前記導電性領域を形成した後、同導電性領域の内側に同導電性領域を被覆する絶縁膜を自己整合エッチングにより形成し、該絶縁膜をマスクとしてトレンチ底にさらに深いトレンチを形成することを特徴とする。

請求項９の発明にかかるトレンチ横型半導体装置の製造方法は、上記請求項２に記載されたトレンチ横型半導体装置を製造するにあたって、前記ＳＯＩ基板の表面から前記第１の半導体領域に達するトレンチを形成した後、該トレンチ内に絶縁膜を堆積し、該絶縁膜の内側に導電膜を堆積し、該導電膜および前記絶縁膜を、同導電膜の上端が前記ＳＯＩ基板の表面よりも低くなるまで異方性エッチングによる自己整合エッチングをおこなって、前記第２の絶縁膜および前記導電性領域を形成することを特徴とする。

請求項１０の発明にかかるトレンチ横型半導体装置の製造方法は、請求項９に記載の発明において、前記第１の絶縁膜および前記導電性領域を形成した後、同導電性領域の内側に同導電性領域を被覆する絶縁膜を自己整合エッチングにより形成し、該絶縁膜をマスクとしてトレンチ底にさらに深いトレンチを形成することを特徴とする。

請求項１１の発明にかかるトレンチ横型半導体装置の製造方法は、上記請求項３に記載されたトレンチ横型半導体装置を製造するにあたって、前記ＳＯＩ基板の表面から前記第１の半導体領域に達するトレンチを形成した後、該トレンチ内に絶縁膜を堆積し、該絶縁膜の内側に導電膜を堆積し、該導電膜および前記絶縁膜を、同導電膜の上端が前記ＳＯＩ基板の表面よりも低くなるまで異方性エッチングによる自己整合エッチングをおこなって、前記第２の絶縁膜および前記導電性領域を形成することを特徴とする。

請求項１２の発明にかかるトレンチ横型半導体装置の製造方法は、請求項１１に記載の発明において、前記第１の絶縁膜および前記導電性領域を形成した後、同導電性領域の内側に同導電性領域を被覆する絶縁膜を自己整合エッチングにより形成し、該絶縁膜をマスクとしてトレンチ底にさらに深いトレンチを形成することを特徴とする。

請求項１３の発明にかかるトレンチ横型半導体装置の製造方法は、上記請求項４に記載されたトレンチ横型半導体装置を製造するにあたって、前記ＳＯＩ基板の表面から前記第１の半導体領域に達するトレンチを形成した後、該トレンチ内に絶縁膜を堆積し、該絶縁膜の内側に導電膜を堆積し、該導電膜および前記絶縁膜を、同導電膜の上端が前記ＳＯＩ基板の表面よりも低くなるまで異方性エッチングによる自己整合エッチングをおこなって、前記第２の絶縁膜および前記導電性領域を形成することを特徴とする。

請求項１４の発明にかかるトレンチ横型半導体装置の製造方法は、請求項１３に記載の発明において、前記第１の絶縁膜および前記導電性領域を形成した後、同導電性領域の内側に同導電性領域を被覆する絶縁膜を自己整合エッチングにより形成し、該絶縁膜をマスクとしてトレンチ底にさらに深いトレンチを形成することを特徴とする。

請求項１５の発明にかかるトレンチ横型半導体装置の製造方法は、上記請求項１に記載されたトレンチ横型半導体装置を製造するにあたって、第２導電型の半導体ウェハに第２導電型の不純物を注入して、該半導体ウェハの表面層に同半導体ウェハよりも抵抗率の低い第２導電型の前記上側半導体層を形成した後、該上側半導体層に第１導電型の不純物を注入して、該上側半導体層の表面層に第１導電型の前記下側半導体層を形成することによって、第１のウェハを作製する工程と、支持ウェハの表面に絶縁層を形成することにより第２のウェハを作製する工程と、前記第２のウェハの前記絶縁層の表面に、前記第１のウェハの前記下側半導体層の表面を張り合わせて、前記第１のウェハと前記第２のウェハを一体化する工程と、前記第１のウェハの裏面を研磨する工程と、を含むことを特徴とする。

請求項１６の発明にかかるトレンチ横型半導体装置の製造方法は、上記請求項２に記載されたトレンチ横型半導体装置を製造するにあたって、第１導電型の半導体ウェハに第１導電型の不純物を注入して、該半導体ウェハの表面層に同半導体ウェハよりも抵抗率の低い第１導電型の前記半導体層を形成することによって、第１のウェハを作製する工程と、支持ウェハの表面に絶縁層を形成することにより第２のウェハを作製する工程と、前記第２のウェハの前記絶縁層の表面に、前記第１のウェハの前記半導体層の表面を張り合わせて、前記第１のウェハと前記第２のウェハを一体化する工程と、前記第１のウェハの裏面を研磨する工程と、を含むことを特徴とする。

請求項１７の発明にかかるトレンチ横型半導体装置の製造方法は、上記請求項３に記載されたトレンチ横型半導体装置を製造するにあたって、第２導電型の半導体ウェハに第２導電型の不純物を注入して、該半導体ウェハの表面層に同半導体ウェハよりも抵抗率の低い第２導電型の前記上側半導体層を形成した後、該上側半導体層に第１導電型の不純物を注入して、該上側半導体層の表面層に第１導電型の前記下側半導体層を形成することによって、第１のウェハを作製する工程と、支持ウェハの表面に絶縁層を形成することにより第２のウェハを作製する工程と、前記第２のウェハの前記絶縁層の表面に、前記第１のウェハの前記下側半導体層の表面を張り合わせて、前記第１のウェハと前記第２のウェハを一体化する工程と、前記第１のウェハの裏面を研磨する工程と、を含むことを特徴とする。

請求項１８の発明にかかるトレンチ横型半導体装置の製造方法は、上記請求項４に記載されたトレンチ横型半導体装置を製造するにあたって、第１導電型の半導体ウェハに第１導電型の不純物を注入して、該半導体ウェハの表面層に同半導体ウェハよりも抵抗率の低い第１導電型の前記半導体層を形成することによって、第１のウェハを作製する工程と、支持ウェハの表面に絶縁層を形成することにより第２のウェハを作製する工程と、前記第２のウェハの前記絶縁層の表面に、前記第１のウェハの前記半導体層の表面を張り合わせて、前記第１のウェハと前記第２のウェハを一体化する工程と、前記第１のウェハの裏面を研磨する工程と、を含むことを特徴とする。

本発明によれば、従来のＳＯＩ基板を用いた横型半導体装置と同等以上の耐圧と駆動電流を有し、かつラッチアップ耐量が高く、さらに単位面積あたりのオン抵抗が低いトレンチ横型半導体装置が得られるという効果を奏する。また、ＳＯＩ基板を用いることにより、容易にＣＭＯＳデバイスと集積することができるという効果を奏する。

以下に添付図面を参照して、この発明にかかるトレンチ横型半導体装置の好適な実施の形態を詳細に説明する。以下の説明および添付図面において、ｎまたはｐを冠記した半導体は、それぞれ電子または正孔がキャリアであることを意味する。また、ｎやｐに付す⁺または^-は、それぞれそれらが付されていないものよりも比較的高不純物濃度または比較的低不純物濃度であることを表す。なお、すべての添付図面において同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１．
図１は、実施の形態１の半導体装置を示す断面図である。図１に示すように、ｎチャネルＩＧＢＴは、ＳＯＩ基板を用いて作製されている。ＳＯＩ基板は、支持基板１の上に、酸化膜等からなる絶縁層２、ｐ⁺半導体からなるコレクタ層（下側半導体層）１２、ｎ半導体からなるバッファ層（上側半導体層）１１、ｎ^-半導体からなるドリフト領域（第１の半導体領域）３を、この順に積層した構成となっている。ドリフト領域３の抵抗率は、バッファ層１１の抵抗率よりも高い。コレクタ層１２は、金属汚染に対するゲッタリング効果を有しており、ゲッター層を兼ねている。

ｐ半導体からなるベース領域（第２の半導体領域）４は、ドリフト領域３の表面層に設けられている。ｎ⁺半導体からなるエミッタ領域（第３の半導体領域）６は、ベース領域４の表面層の一部に設けられている。ベース領域４よりも導電率の高いｐ⁺半導体からなる低抵抗領域（第４の半導体領域）５は、ベース領域４の表面層の一部に、エミッタ領域６に接して設けられている。

ＳＯＩ基板の表面層には、１または２以上のトレンチゲート部が設けられている。トレンチゲート部は、ＳＯＩ基板の表面からエミッタ領域６およびベース領域４を貫通してドリフト領域３にまで達する第１のトレンチ１７を、絶縁膜９の一部よりなるゲート絶縁膜を介してゲート電極（第１の電極）８で埋め込んだ構成となっている。エミッタ領域６は、トレンチゲート部に接して設けられている。エミッタ電極（第２の電極）７は、その周囲にバリアメタル１６を有しており、エミッタ領域６と低抵抗領域５に接触している。エミッタ電極７は、絶縁膜９の一部よりなる層間絶縁膜によりゲート電極８から絶縁されている。

トレンチゲート部から離れた位置には、ＳＯＩ基板の表面からベース領域４を貫通してドリフト領域３の浅い位置にまで達する第２のトレンチ１８が設けれている。第２のトレンチ１８の側面には、酸化膜等からなる第１の絶縁膜２０が設けられている。第１の絶縁膜２０の内側には、ポリシリコンまたはその他の導電材よりなる導電性領域１５が、ベース領域４とドリフト領域３とから形成されるＰＮ接合面よりも深い位置まで設けられている。この導電性領域１５は、第１の絶縁膜２０および後述する第２の絶縁膜１４により他の半導体部分や電極等から絶縁されていて、電気的にフローティング状態となっており、フィールドプレートとして働く。

第２のトレンチ１８の、導電性領域１５を除く底面からは、さらにドリフト領域３の深い位置にまで達する第３のトレンチ１９が形成されている。第２のトレンチ１８および第３のトレンチ１９の内側には、ＳＯＩ基板の表面から第３のトレンチ１９の底面に至るまで、酸化膜等からなる第２の絶縁膜１４が設けられている。第２のトレンチ１８および第３のトレンチ１９において、第２の絶縁膜１４の内側領域は、コレクタ電極（第３の電極）１０になっている。コレクタ電極１０は、第１のプラグ１０ａおよび第２のプラグ１０ｂと、各プラグ１０ａ，１０ｂを覆うバリアメタル１３により構成されている。

ドリフト領域３内において第３のトレンチ１９の下には、ｎ半導体からなるバッファ領域（第６の半導体領域）１１ａが設けられている。バッファ領域１１ａは、バッファ層１１に接続している。また、ドリフト領域３内において第３のトレンチ１９の下には、ｐ⁺半導体からなるコレクタ領域（第５の半導体領域）１２ａが設けられている。コレクタ領域１２ａは、コレクタ電極１０のバリアメタル１３に接触するとともに、バッファ領域１１ａを貫通してコレクタ層１２に接続している。

バッファ層１１およびバッファ領域１１ａは、ドリフト領域３よりも不純物濃度が高く、コレクタ層１２およびコレクタ領域１２ａをドリフト領域３から隔離している。本デバイスは、これらバッファ層１１およびバッファ領域１１ａを有するパンチスルー型のＩＧＢＴである。コレクタ層１２およびコレクタ領域１２ａは、電導度変調のためのキャリア注入層となる。バッファ層１１およびバッファ領域１１ａは、コレクタ層１２およびコレクタ領域１２ａからドリフト領域３に注入される電導度変調キャリア量を制御し、素子のオン抵抗とターンオフロスとのトレードオフ関係を生んでいる。なお、第３のトレンチ１９の底がバッファ層１１に達するようにすれば、バッファ領域１１ａを設けない構成とすることもできるが、製造上の信頼性を高めるには、バッファ領域１１ａを有する構成とするのが望ましい。

以上の構成において、ゲート電極８に印加されるゲート電圧が閾値電圧を超えると、第１のトレンチ１７の側壁とベース領域４との界面のゲート絶縁膜に沿ってチャネルが形成される。また、図１に示す構成のデバイスでは、コレクタ層１２およびコレクタ領域１２ａよりなるｐ領域と、バッファ層１１、バッファ領域１１ａおよびドリフト領域３よりなるｎ領域と、ベース領域４のｐ領域とで構成されるＰＮＰバイポーラトランジスタと、エミッタ領域６のｎ領域と、低抵抗領域５およびベース領域４よりなるｐ領域と、ドリフト領域３のｎ領域とで構成されるＮＰＮバイポーラトランジスタにより、寄生サイリスタが構成される。

しかし、本デバイスのゲート構造がトレンチゲート構造であることにより、寄生サイリスタのトリガーとなる上記ＮＰＮバイポーラトランジスタが作動しにくくなる。したがって、デバイスのラッチアップ耐量が高くなり、短絡耐量も高くなる。また、導電性領域１５のフィールドプレート電位がフローティングであるので、フィールドプレート電位をエミッタ電位に固定する場合に比べて、エミッタ−コレクタ間容量が小さくなり、スイッチング速度が向上する。

つぎに、本発明者が、上述した構成のデバイスの特性等を調べた結果について説明する。以下の説明では、図１に示す構成のデバイスにおいて、各部の長さをつぎの通りとする。ドリフト領域３とベース領域４との界面のＰＮ接合から第３のトレンチ１９の底面（バリアメタル１３とコレクタ領域１２ａとの接触面）までの長さを、ドリフト領域の長さＬ_Dとする。ドリフト領域３とベース領域４との界面のＰＮ接合から導電性領域１５の下端までの長さを、フィールドプレートの長さＬ_FPとする。ドリフト領域３と導電性領域１５との間の第１の絶縁膜２０の厚さを、Ｄ１とする。導電性領域１５とコレクタ電極１０の第１のプラグ１０ａとの間の長さを、Ｄ２とする。

図２は、オフ耐圧（ブレークダウン電圧）とＬ_Dとの関係を調べた結果を示す特性図である。ここでは、Ｄ１を１μｍ、Ｄ２を０．８μｍ、Ｌ_FPをＬ_Dの１／２とした。また、第１の絶縁膜２０をＳｉＯ₂とした。図２より明らかなように、ドリフト領域のドーピング濃度が１×１０¹⁴ｃｍ^-3であるときと５×１０¹⁴ｃｍ^-3であるとき、ドリフト領域の長さＬ_Dが大きくなるほど耐圧が大きくなることがわかる。

具体的には、ドリフト領域のドーピング濃度が１×１０¹⁴ｃｍ^-3であるときには、Ｌ_Dが８μｍ、１２μｍおよび１７μｍであるときにそれぞれブレークダウン電圧は１７２Ｖ、１８４Ｖおよび２０５Ｖであり、ドリフト領域のドーピング濃度が５×１０¹⁴ｃｍ^-3であるときには、ブレークダウン電圧はそれぞれ１６８Ｖ、１７７Ｖおよび１９７Ｖである。ドリフト領域のドーピング濃度が１×１０¹⁴ｃｍ^-3程度で、かつＬ_Dが１２μｍ以上であれば、１８０Ｖ以上の耐圧を確保することができることがわかる。一般にスキャンドライバＩＣに要求されるオフ状態の耐圧は１６５Ｖであるので、図２にプロットした６つのデバイスはすべて実用上、問題がない。

図３は、オフ耐圧（ブレークダウン電圧）とＬ_FPとの関係を示すシミュレーション結果である。このシミュレーションでは、Ｌ_Dを１２μｍ、Ｄ１を０．３μｍまたは１μｍ、Ｄ２を０．８μｍとした。また、第１の絶縁膜２０をＳｉＯ₂とした。図３より明らかなように、Ｌ_FPがおおよそＬ_Dの半分程度であるときにブレークダウン電圧が最大となることがわかる。

具体的には、Ｄ１が１μｍであり、ドリフト領域のドーピング濃度が１×１０¹⁴ｃｍ^-3であるときには、Ｌ_FPが２μｍ、５μｍ、６μｍ、７μｍ、８μｍおよび１０μｍであるときにそれぞれブレークダウン電圧は１６０Ｖ、１７２Ｖ、１８０Ｖ、１９０Ｖ、１６３Ｖおよび１４８Ｖである。また、Ｄ１が０．３μｍであり、ドリフト領域のドーピング濃度が３×１０¹⁴ｃｍ^-3であるときには、フィールドプレートの長さＬ_FPが２μｍ、４μｍ、６μｍ、８μｍおよび１０μｍであるときにそれぞれブレークダウン電圧は９３Ｖ、９７Ｖ、１０８Ｖ、９５Ｖおよび９０Ｖである。

図４は、オフ耐圧（ブレークダウン電圧）とドリフト領域のドーピング濃度との関係を、フィールドプレートがある場合とない場合について調べた結果である。ここでは、Ｌ_Dを１２μｍ、Ｌ_FPを６μｍとした。また、フィールドプレートがある場合には、フィールドプレートとなる導電性領域１５をｎ型のポリシリコンとした。フィールドプレートがない場合には、導電性領域１５となる領域も酸化膜とした。

図４より明らかなように、フィールドプレートがあると、フィールドプレートがない場合よりもブレークダウン電圧が５０Ｖ程度、高くなることがわかる。また、図４に関して例示した条件では、ドリフト領域のドーピング濃度が１×１０¹⁴ｃｍ^-3程度であれば、１８０Ｖ以上の耐圧を確保することができることがわかる。

図５は、オフ耐圧（ブレークダウン電圧）とＤ１との関係を示す特性図である。ただし、Ｄ２を０．８μｍ、Ｌ_Dを１２μｍ、Ｌ_FPを６μｍとした。また、第１の絶縁膜２０および第２の絶縁膜１４をＳｉＯ₂とした。導電性領域１５よりなるフィールドプレートは、ドリフト領域３との間に第１の絶縁膜２０を挟むことにより、ドリフト領域３と静電結合しており、素子の降伏電圧と関わっている。図５より明らかなように、第１の絶縁膜２０が厚く、導電性領域１５とドリフト領域３との間の容量が小さい方が、高い耐圧を確保することができることがわかる。具体的には、Ｄ１が０．３μｍ、０．５μｍ、０．８μｍおよび１μｍであるときにそれぞれブレークダウン電圧は１０９Ｖ、１３３Ｖ、１６４Ｖおよび１８０Ｖである。

導電性領域１５がｎ型のドープドポリシリコンでできている場合、フィールドプレートとその周囲の絶縁膜との界面に蓄積層が形成される。本実施の形態では、フィールドプレート電位はフローティングであるので、表面平衡状態より余分な電子が、外部電極からフィールドプレートに供給されることはない。そのため、表面の非平衡状態層と釣り合いをとる空間電荷層ができ、双極子層が形成される。それによって、ドリフト領域３と導電性領域１５との間の有効誘電層厚さが大きくなる。

一方、導電性領域１５がｐ型のドープドポリシリコンでできている場合には、フィールドプレートの界面で空乏層が形成される。導電性領域１５の界面の空乏層から排除されたホールは、空乏層の付近で堆積し、空乏層の電荷と双極子を形成する。それによって、ドリフト領域３と導電性領域１５との間の有効誘電層厚さは、第１の絶縁膜２０の物理的な厚さよりも大きくなる。

図６は、オフ耐圧（ブレークダウン電圧）とＤ２との関係を示す特性図である。ただし、Ｄ１を１μｍ、Ｌ_Dを１２μｍ、Ｌ_FPを６μｍとした。また、第１の絶縁膜２０および第２の絶縁膜１４をＳｉＯ₂とした。図６より、Ｄ２が１μｍ以上になると、耐圧は１９０Ｖ以上になることがわかる。具体的には、Ｄ２が０．８μｍ、１μｍ、１．３μｍ、１．５μｍおよび２μｍであるときにそれぞれブレークダウン電圧は１８０Ｖ、１９１Ｖ、１９８Ｖ、２０３Ｖおよび２０８Ｖである。

また、図１に示す構成のデバイスについて、単位セルデバイスの電流駆動能力は、デバイス構造と製造プロセスの最適化により、従来の横型デバイスと同程度になる。図７は、図１に示す構成のデバイスにおいて、トレンチゲート部ごとにコレクタ電極１０が配置され、かつ設計ルールが１μｍである場合の各部の寸法を示している。この場合、図７のデバイスの上方に「０」、「０．５」、「２」、「４．５」、「７」および「８」で示すように、ゲート電極８の中心を始点として「０」とし、この始点から、絶縁膜９の一部であるゲート絶縁膜とゲート電極８との界面までの距離が０．５μｍであり、エミッタ電極７の中心までの距離が２μｍであり、ドリフト領域３およびベース領域４と第１の絶縁膜２０との界面までの距離が４．５μｍであり、コレクタ電極１０の第２のプラグ１０ｂとバリアメタル１３との界面までの距離が７μｍであり、コレクタ電極１０（第１のプラグ１０ａおよび第２のプラグ１０ｂ）の中心までの距離が８μｍである。つまり、セルピッチは８μｍとなる。

それに対して、図５４に示す従来のデバイスでは、セルピッチは２５μｍである。したがって、図７に示す寸法のデバイスでは、セルピッチが従来の半分よりも小さいので、単位面積あたりのオン抵抗は、従来のデバイスのオン抵抗（５００ｍΩ・ｍｍ²）の半分の２５０ｍΩ・ｍｍ²程度になる。

一方、図１に示す構成のデバイスにおいて、複数のゲートが一つのコレクタ電極１０を共用する場合には、コレクタ層１２の抵抗を考慮する必要がある。図８は、コレクタ層１２の有効抵抗を導出するための説明図である。図８に示すように、コレクタ層１２からバッファ層１１に均一な電流密度ｊの電流が流れるとする。この場合のコレクタ層１２の抵抗Ｒ_p+は、つぎの（１）式で表される。

ただし、（１）式において、Ｗは、図１の図面に垂直な方向のゲート幅である。Ｌは、コレクタ電極１０の中心から、このコレクタ電極１０を共有する複数のゲート電極８のうちの最もコレクタ電極１０から遠いゲート電極８の中心までの距離である。ρ_shは、領域１２のシート抵抗である。ｘは、コレクタ電極１０の中心からの距離である。したがって、つぎの（２）式が得られる。

ただし、（２）式において、Ａは、デバイスの表面積である。Ｎは図１に示す距離ΔＬの繰り返し回数である。Ｌ_pは、コレクタ電極１０の中心から、このコレクタ電極１０を共有する複数のゲート電極８のうちのコレクタ電極１０に最も近いゲート電極８の中心までの距離である。ΔＬは、コレクタ電極１０を共有する隣り合うゲート電極８の中心間の距離である。コレクタ層１２とバリアメタル１３とのコンタクト抵抗Ｒ_cは、つぎの（３）式で表される。その（３）式より（４）式が得られる。

ただし、（３）式および（４）式において、ρ_cは、比コンタクト抵抗または単位面積あたりのコンタクト抵抗であり、Ｗ_cは、図１に示すコレクタ電極の幅である。バリアメタル１３のバリア層をＴｉ／ＴｉＮとすると、そのＲ_onＡは、つぎの（５）式となる。

ただし、（５）式において、Ｔ_TiおよびＴ_TiNは、それぞれＴｉおよびＴｉＮの厚さである。ρ_Tiおよびρ_TiNは、それぞれＴｉおよびＴｉＮの抵抗率である。第１のプラグ１０ａおよび第２のプラグ１０ｂの金属をＷ（タングステン）とすると、そのＲ_onＡは、つぎの（６）式となる。

ただし、（６）式において、ρ_Wは、タングステンの抵抗率である。Ｄ_cは、第２のプラグ１０ｂの上端から第１のプラグ１０ａの下端までの距離である（図１参照）。Ｗ_Cは、図１に示すコレクタ電極の幅である。このように、Ｎが増えるのに伴って、寄生Ｒ_onＡが大きくなる。

一方、ハーフセルピッチに２以上のチャンネル数を有する場合、図７に示すチャンネル数が１である場合のセルピッチよりも短い距離でデバイスチャネルができるので、電流を増大することができる。それゆえ、デバイス自身のオン抵抗Ｒ_onＡが小さくなる。単位面積あたりのオン抵抗Ｒ_onＡまたは比抵抗Ｒ_onＡがデバイスのチャネル数に反比例すると仮定する。図７に示すデバイスのセルピッチをＬ_pとし、そのＲ_onＡを（Ｒ_onＡ）’とすると、つぎの（７）式が得られる。

ただし、（７）式において、（２Ｎ＋１）は、デバイスのハーフセルピッチ［（ＮΔＬ＋Ｌ_p）］に含まれるチャンネル数である。以上を合計したトータルのＲ_onＡは、つぎの（８）式で表される。

（Ｒ_onＡ）_Tを最小にするＮの値は、つぎの（９）式によって求められる。

したがって、つぎの（１０）式が得られる。

ただし、（１０）式において、（２Ｎ＋１）_optは、デバイスのハーフセルピッチに含まれる最適なチャンネル数である。以上より、最適なセルピッチＬ_{cell opt}は、つぎの（１１）式で表される。ただし、Ｎ_optは、最適な図１に示す距離ΔＬの繰り返し回数である。

上記（８）式とＮの関係をプロットすると、図９のようになる。ただし（Ｒ_onＡ）’＝１５０ｍΩ・ｍｍ²、Ｌ_p＝８μｍ、ΔＬ＝５μｍ、コレクタ層１２の厚さＴ（図８参照）＝１μｍ、ρ_Ti＝６５μΩ・ｃｍ、Ｔ_Ti＝０．１μｍ、Ｔ_TiN＝０．２μｍ、Ｄ_c＝１３μｍとする。また、コレクタ電極１０の第１のプラグ１０ａとバリアメタル１３を合わせた幅をＷ_cとし（図１参照）、Ｗ_c＝１．４μｍとする。

さらに、シリコンの抵抗率ρ_Siを５×１０^-4Ω・ｃｍとし、ρ_c＝１×１０^-6Ω・ｃｍ²、ρ_TiN＝１６０μΩ・ｃｍ、ρ_W＝５．７μΩ・ｃｍとする。なお、ρ_Siについては、S. M. Szeの「Physics of Semiconductor Devices」（ 2nd ed., Wiley, 1982. P. 32.）による。ρ_cについては、D. K. Schroderの「Semiconductor Material and Device Characterization」（ 2nd ed., Wiley, 1998. P. 141.）による。ρ_TiN＝１６０μΩ・ｃｍについては、C. Y. Changらの「ULSI Technology」（ McGraw Hill, 1996．P. 384.）による。ρ_Wについては、S. A. Campbellの「The Science and Engineering of Microelectronic Fabrication」（Oxford University Press, 1996. P. 411.）による。

このような条件の場合、Ｎ_optは５となる。したがって、前記（１１）式より、最適なセルピッチは１３６μｍとなるので、コレクタ電極１０を設けるためのトレンチのエッチングから素子信頼性に対する影響は小さいことが期待される。

つぎに、図１に示す構成のデバイスの製造プロセスについて図１０〜図３３を参照しながら説明する。まず、図１０に示すように、ドリフト領域３となるｎ^-半導体でできたウェハの表面にスクリーン酸化膜３１を形成し、ｎ型不純物であるＡｓ（ヒ素）またはアンチモン（Ｓｂ）をイオン注入して、図１１に示すように、ウェハ表面にバッファ層１１を形成する。ついで、図１２に示すように、ウェハ表面に、ｐ型不純物であるＢ（ボロン）をイオン注入して、図１３に示すように、バッファ層１１の表面にコレクタ層１２を形成する。そして、図１４に示すように、スクリーン酸化膜３１を除去する。ここまでで、第１のウェハであるデバイスウェハができあがる。

一方、図１５に示すように、支持基板１を用意する。そして、図１６に示すように、支持基板１の表面に酸化膜等の絶縁層２を形成し、第２のウェハであるハンドルウェハとする。ついで、図１７に示すように、ハンドルウェハの絶縁層２の表面と、デバイスウェハのコレクタ層１２の表面とを張り合わせる。その際、デバイスウェハの表面の自然酸化膜を介して、デバイスウェハとハンドルウェハが結合され、一体化される。そして、図１８に示すように、一体化されたＳＯＩウェハのドリフト領域３を所定の厚さまで研磨する。ここまでで、ＳＯＩウェハが完成する。

ついで、図１９に示すように、ＳＯＩウェハの表面、すなわちドリフト領域３の表面にスクリーン酸化膜３２を形成し、ドリフト領域３の表面にボロンをイオン注入して、図２０に示すように、ベース領域４を形成する。つづいて、ウェハ表面にＡｓをイオン注入して、図２１に示すように、エミッタ領域６を形成する。その後、スクリーン酸化膜３２を除去する。ついで、図２２に示すように、ウェハ表面に酸化膜３３を堆積し、その上にフォトレジスト３４を塗布する。そして、フォトリソグラフィによりフォトレジスト３４にエッチングパターンを作成し、酸化膜３３をエッチングして、トレンチエッチングのマスクを形成する。

フォトレジスト３４を灰化した後、図２３に示すように、異方性エッチングをおこなって、第１のトレンチ１７を形成する。犠牲酸化等によりトレンチエッチングのダメージを除去し、図示しない犠牲酸化膜を除去してから、ゲート絶縁膜となる絶縁膜９を形成する。ついで、図２４に示すように、ウェハ表面にドープドポリシリコンを堆積し、このドープドポリシリコンを、ＳＯＩウェハの表面よりも低くなるまでエッチバックして、ゲート電極８を形成する。その後、残ったポリシリコンの表面を酸化する。

ついで、図２５に示すように、ウェハ表面にフォトレジスト３５を塗布し、フォトリソグラフィによりイオン注入パターンを作成する。そして、ボロンをイオン注入して、図２６に示すように、低抵抗領域５を形成する。フォトレジスト３５を灰化した後、ウェハ表面に酸化膜３６を堆積し、その上にフォトレジスト３７を塗布する。そして、フォトリソグラフィによりフォトレジスト３７にエッチングパターンを作成し、酸化膜３６をエッチングして、トレンチエッチングのマスクを形成する。

フォトレジスト３７を灰化した後、図２７に示すように、異方性エッチングをおこなって、第２のトレンチ１８を形成する。そして、犠牲酸化等によりトレンチエッチングのダメージを除去し、図示しない犠牲酸化膜を除去する。ついで、図２８に示すように、ウェハ全面に絶縁膜とポリシリコン膜を堆積し、これらポリシリコン膜と絶縁膜を自己整合エッチングにより順次エッチングして、第２のトレンチ１８の側壁に、第１の絶縁膜２０およびポリシリコン膜よりなる導電性領域１５を残す。

ついで、図２９に示すように、ウェハ全面に酸化膜を堆積し、この酸化膜を自己整合エッチングによりエッチングして、導電性領域１５の上側および内側を覆う酸化膜２１を形成する。そして、この酸化膜２１をトレンチエッチングのマスクとして異方性エッチングをおこない、第２のトレンチ１８の底に第３のトレンチ１９を形成する。犠牲酸化等によりエッチングダメージを除去した後、Ｐ（リン）またはＡｓをイオン注入して、図３０に示すように、第３のトレンチ１９の底にバッファ領域１１ａを形成する。

その後、絶縁膜を堆積し、この絶縁膜を自己整合エッチングによりエッチングして、第２のトレンチ１８内の酸化膜２１の内側および第３のトレンチ１９の側壁に、第２の絶縁膜１４を残す。そして、第２の絶縁膜１４をマスクとしてボロンをイオン注入し、図３１に示すように、第３のトレンチ１９の底にコレクタ領域１２ａを形成する。つづいて、バリアメタル１３となるＴｉ／ＴｉＮ層を形成してから、Ｗ（タングステン）を堆積して、第２のトレンチ１８および第３のトレンチ１９をタングステンで埋める。そして、Ｔｉ／ＴｉＮ層およびタングステンをエッチバックして、ウェハ表面のＴｉ／ＴｉＮ層およびタングステンを除去することによって、第２のトレンチ１８および第３のトレンチ１９内の第２の絶縁膜１４の内側が、バリアメタル１３および第１のプラグ１０ａで埋まる。

ついで、図３２に示すように、ウェハ全面に酸化膜を堆積し、ＣＭＰ（化学的機械研磨）により上面を平坦化する。その平坦化した酸化膜に、コンタクトホールを開口する。ついで、図３３に示すように、メタルをスパッタして、バリアメタル１３，１６を形成し、エミッタ電極７を形成するとともに、コレクタ電極１０の第２のプラグ１０ｂを形成して、フロントエンド工程を完了する。

実施の形態２．
図３４は、実施の形態２の半導体装置を示す断面図である。図３４に示すように、実施の形態２は、図１に示す実施の形態１と相補的なｐチャネルＩＧＢＴであり、半導体の導電型が実施の形態１と異なることを除いて、実施の形態１と同じ構成である。したがって、実施の形態１と同様の構成については同一の符号を付して、詳細な説明を省略する。また、製造方法については、イオン注入する際の不純物の導電型が実施の形態１と異なることを除いて、実施の形態１と同じであるので、説明を省略する。

実施の形態３．
図３５は、実施の形態３の半導体装置を示す断面図である。図３５に示すように、実施の形態３は、ｎチャネルのＭＯＳトランジスタである。図１に示す実施の形態１と異なるのは、バッファ層１１およびバッファ領域１１ａが設けられていないことと、コレクタ層１２およびコレクタ領域１２ａの導電型がドリフト領域３と同じｎ型であることである。その他の構成は実施の形態１と同じであるので、実施の形態１と同様の構成については同一の符号を付して、詳細な説明を省略する。また、製造方法については、バッファ層１１およびバッファ領域１１ａを形成するためのイオン注入工程を省略することと、コレクタ層１２およびコレクタ領域１２ａを形成するためにイオン注入する不純物の導電型が実施の形態１と異なることを除いて、実施の形態１と同じであるので、説明を省略する。

実施の形態４．
図３６は、実施の形態４の半導体装置を示す断面図である。図３６に示すように、実施の形態４は、図３５に示す実施の形態３と相補的なｐチャネルＭＯＳトランジスタであり、半導体の導電型が実施の形態３と異なることを除いて、実施の形態３と同じ構成である。したがって、実施の形態４では、バッファ層１１およびバッファ領域１１ａは設けられていない。また、コレクタ層１２およびコレクタ領域１２ａの導電型は、ドリフト領域３と同じｐ型である。実施の形態１および実施の形態３と同様の構成については同一の符号を付して、詳細な説明を省略する。製造方法については、バッファ層１１およびバッファ領域１１ａを形成するためのイオン注入工程を省略することと、イオン注入する際の不純物の導電型が実施の形態１と異なる（コレクタ層１２およびコレクタ領域１２ａを除く）ことを除いて、実施の形態１と同じであるので、説明を省略する。

実施の形態５．
図３７は、実施の形態５の半導体装置を示す断面図である。図３７に示すように、実施の形態５は、図１に示す実施の形態１において、ゲート構造を、トレンチゲート構造に代えて、ＤＭＯＳ構造にしたものである。したがって、実施の形態５には、第１のトレンチ１７はない。コレクタ電極１０を基板表面に引き出す構造は、実施の形態１と同じである。また、導電性領域１５よりなるフィールドプレートが設けられていること、並びに絶縁層２上にｐ⁺コレクタ層１２、ｎバッファ層１１およびｎ^-ドリフト領域３がこの順に積層されたＳＯＩ基板を用いてｎチャネルＩＧＢＴが作製されていることも、実施の形態１と同じである。実施の形態１と同様の構成については同一の符号を付して、詳細な説明を省略し、以下には実施の形態１と異なる点についてのみ説明する。

ＤＭＯＳ型のゲート構造は、つぎのように構成されている。ｐ半導体からなるベース領域（第２の半導体領域）４ａは、ドリフト領域３の表面層に選択的に設けられている。ベース領域４ａとドリフト領域３とから形成されるＰＮ接合面は、導電性領域１５の下端よりも浅い。ドリフト領域３の表面層において、ベース領域４ａ以外の領域は、ドリフト領域３よりも導電率の高いｎ半導体からなる表面ドリフト領域３ａとなっている。ｎ⁺半導体からなるエミッタ領域（第３の半導体領域）６ａは、ベース領域４ａの表面層の一部に設けられている。ベース領域４ａ内においてエミッタ領域６ａの下側には、ベース領域４ａよりも導電率の高いｐ⁺半導体からなる低抵抗領域（第４の半導体領域）５ａが設けられている。

ゲート電極（第１の電極）８ａは、表面ドリフト領域３ａとエミッタ領域６ａとの間に露出するベース領域４ａの表面上に、ゲート絶縁膜９ａを介して設けられている。エミッタ電極（第２の電極）７ａは、その周囲にバリアメタル１６ａを有しており、エミッタ領域６ａに接触しているとともに、ベース領域４ａよりも導電率の高いｐ⁺半導体からなる低抵抗領域５ｂを介して、低抵抗領域５ａに電気的に接続している。エミッタ電極７ａは、層間絶縁膜９ｂによりゲート電極８ａから絶縁されている。

以上の構成において、ゲート電極８ａに印加されるゲート電圧が閾値電圧を超えると、エミッタ領域６ａと表面ドリフト領域３ａとの間で、ベース領域４ａとゲート絶縁膜９ａとの界面にチャネルが形成される。また、図３７に示す構成のデバイスでは、コレクタ層１２およびコレクタ領域１２ａよりなるｐ領域と、バッファ層１１、バッファ領域１１ａおよびドリフト領域３よりなるｎ領域と、ベース領域４ａおよび低抵抗領域５ａ，５ｂよりなるｐ領域とで構成されるＰＮＰバイポーラトランジスタと、エミッタ領域６ａのｎ領域と、低抵抗領域５ａ，５ｂおよびベース領域４ａよりなるｐ領域と、ドリフト領域３のｎ領域とで構成されるＮＰＮバイポーラトランジスタにより、寄生サイリスタが構成される。

しかし、チャネル側から流入したホールが抵抗率の低い低抵抗領域５ａ，５ｂを通ることにより、ここでの電圧降下がＰＮ接合のターンオン電圧よりも低くなるので、寄生サイリスタのトリガーとなる上記ＮＰＮバイポーラトランジスタが作動しにくくなる。したがって、デバイスのラッチアップ耐量が高くなり、短絡耐量も高くなる。また、表面ドリフト領域３ａのドーピング濃度がドリフト領域３よりも高いので、ＪＦＥＴ（接合形ＦＥＴ）効果が生じにくく、オン抵抗の低減とセルピッチの縮小を実現することができる。

つぎに、図３７に示す構成のデバイスの製造プロセスについて図３８〜図４９を参照しながら説明する。まず、実施の形態１と同様にして、ＳＯＩウェハを作製する（図１０〜図１８参照）。ついで、図３８に示すように、ＳＯＩウェハの表面、すなわちドリフト領域３の表面にスクリーン酸化膜３２を形成し、ドリフト領域３の表面にリンをイオン注入して、図３９に示すように、表面ドリフト領域３ａを形成する。

スクリーン酸化膜３２を除去した後、ウェハ表面にゲート絶縁膜９ａとなるたとえば酸化膜を成長させる。その酸化膜の上にゲート電極８ａとなるドープドポリシリコンを堆積し、さらにその上に酸化膜４１を堆積する。そして、フォトリソグラフィおよびＲＩＥ（反応性イオンエッチング）により酸化膜４１、ドープドポリシリコンおよびゲート絶縁膜９ａとなる酸化膜等をエッチングしてゲートスタック構造を形成する。つづいて、ポリシャドウ酸化をおこなってから、ゲートスタック構造に対してボロンの斜めイオン注入をおこなう。

そして、熱拡散をおこなって、図４０に示すように、ベース領域４ａを形成する。ついで、セルフアライン（自己整合技術）によりＡｓのイオン注入をおこない、図４１に示すように、エミッタ領域６ａを形成する。ついで、ウェハ全面に酸化膜を堆積し、自己整合エッチングによりゲートスタック構造の側面にサイドウォールスペーサとなるスペーサ酸化膜４２を形成する。その後、高エネルギーでボロンのイオン注入をおこなって、図４２に示すように、エミッタ領域６ａの下側に低抵抗領域５ａを形成する。

ついで、ウェハ表面にフォトレジスト４３を塗布し、フォトリソグラフィによりフォトレジスト４３にイオン注入パターンを作成する。そして、ボロンをイオン注入して、図４３に示すように、低抵抗領域５ｂを形成する。フォトレジスト４３を灰化した後、ウェハ表面に酸化膜３６を堆積し、その上にフォトレジスト３７を塗布する。そして、フォトリソグラフィによりフォトレジスト３７にエッチングパターンを作成し、酸化膜３６をエッチングして、トレンチエッチングのマスクを形成する。

フォトレジスト３７を灰化した後、図４４に示すように、異方性エッチングをおこなって、第２のトレンチ１８を形成する。そして、犠牲酸化等によりトレンチエッチングのダメージを除去し、図示しない犠牲酸化膜を除去する。ついで、図４５に示すように、ウェハ全面に絶縁膜とポリシリコン膜を堆積し、これらポリシリコン膜と絶縁膜を自己整合エッチングにより順次エッチングして、第２のトレンチ１８の側壁に、第１の絶縁膜２０およびポリシリコン膜よりなる導電性領域１５を残す。

ついで、図４６に示すように、ウェハ全面に酸化膜を堆積し、この酸化膜を自己整合エッチングによりエッチングして、導電性領域１５の上側および内側を覆う酸化膜２１を形成する。そして、この酸化膜２１をトレンチエッチングのマスクとして異方性エッチングをおこない、第２のトレンチ１８の底に第３のトレンチ１９を形成する。犠牲酸化等によりエッチングダメージを除去した後、Ｐ（リン）またはＡｓをイオン注入して、図４７に示すように、第３のトレンチ１９の底にバッファ領域１１ａを形成する。

その後、絶縁膜を堆積し、この絶縁膜を自己整合エッチングによりエッチングして、第２のトレンチ１８内の酸化膜２１の内側および第３のトレンチ１９の側壁に、第２の絶縁膜１４を残す。そして、第２の絶縁膜１４をマスクとしてボロンをイオン注入し、図４８に示すように、第３のトレンチ１９の底にコレクタ領域１２ａを形成する。つづいて、バリアメタル１３となるＴｉ／ＴｉＮ層を形成してから、Ｗ（タングステン）を堆積して、第２のトレンチ１８および第３のトレンチ１９をタングステンで埋める。そして、Ｔｉ／ＴｉＮ層およびタングステンをエッチバックして、ウェハ表面のＴｉ／ＴｉＮ層およびタングステンを除去することによって、第２のトレンチ１８および第３のトレンチ１９内の第２の絶縁膜１４の内側が、バリアメタル１３および第１のプラグ１０ａで埋まる。

ついで、図４９に示すように、ウェハ全面に酸化膜を堆積し、ＣＭＰ（化学的機械研磨）により上面を平坦化する。その平坦化した酸化膜に、コンタクトホールを開口する。ついで、図３７に示すように、メタルをスパッタして、バリアメタル１３，１６ａを形成し、エミッタ電極７ａを形成するとともに、コレクタ電極１０の第２のプラグ１０ｂを形成して、フロントエンド工程を完了する。

実施の形態６．
図５０は、実施の形態６の半導体装置を示す断面図である。図５０に示すように、実施の形態６は、図３７に示す実施の形態５と相補的なｐチャネルＩＧＢＴであり、半導体の導電型が実施の形態５と異なることを除いて、実施の形態５と同じ構成である。したがって、実施の形態５および実施の形態１と同様の構成については同一の符号を付して、詳細な説明を省略する。また、製造方法については、イオン注入する際の不純物の導電型が実施の形態５と異なることを除いて、実施の形態５と同じであるので、説明を省略する。

実施の形態７．
図５１は、実施の形態７の半導体装置を示す断面図である。図５１に示すように、実施の形態７は、ｎチャネルのＭＯＳトランジスタである。図３７に示す実施の形態５と異なるのは、バッファ層１１およびバッファ領域１１ａが設けられていないことと、コレクタ層１２およびコレクタ領域１２ａの導電型がドリフト領域３と同じｎ型であることである。その他の構成は実施の形態５と同じであるので、実施の形態５および実施の形態１と同様の構成については同一の符号を付して、詳細な説明を省略する。また、製造方法については、バッファ層１１およびバッファ領域１１ａを形成するためのイオン注入工程を省略することと、コレクタ層１２およびコレクタ領域１２ａを形成するためにイオン注入する不純物の導電型が実施の形態５と異なることを除いて、実施の形態５と同じであるので、説明を省略する。

実施の形態８．
図５２は、実施の形態８の半導体装置を示す断面図である。図５２に示すように、実施の形態８は、図５１に示す実施の形態７と相補的なｐチャネルＭＯＳトランジスタであり、半導体の導電型が実施の形態７と異なることを除いて、実施の形態７と同じ構成である。したがって、実施の形態８では、バッファ層１１およびバッファ領域１１ａは設けられていない。また、コレクタ層１２およびコレクタ領域１２ａの導電型は、ドリフト領域３と同じｐ型である。実施の形態７、実施の形態５および実施の形態１と同様の構成については同一の符号を付して、詳細な説明を省略する。製造方法については、実施の形態５で説明した製造方法において、バッファ層１１およびバッファ領域１１ａを形成するためのイオン注入工程を省略することと、イオン注入する際の不純物の導電型が実施の形態５と異なる（コレクタ層１２およびコレクタ領域１２ａを除く）ことを除いて、実施の形態５と同じであるので、説明を省略する。

以上のように、本発明にかかるトレンチ横型半導体装置は、高いラッチアップ耐量が要求される高耐圧スイッチング素子に有用であり、特に、フラットパネルディスプレイのドライバＩＣや車載ＩＣなどの出力段に用いる高耐圧スイッチング素子に適している。

実施の形態１の構成を示す断面図である。 図１に示す構成のデバイスのオフ耐圧とドリフト領域の長さとの関係を示す特性図である。 図１に示す構成のデバイスのフィールドプレートの長さに対するオフ耐圧のシミュレーション結果を示す特性図である。 図１に示す構成のデバイスのオフ耐圧とドリフト領域のドーピング濃度との関係を示す特性図である。 図１に示す構成のデバイスのオフ耐圧と第１の絶縁膜の厚さとの関係を示す特性図である。 図１に示す構成のデバイスのオフ耐圧と第２の絶縁膜の厚さとの関係を示す特性図である。 図１に示す構成のデバイスを１μｍテクノロジで作製した場合の各部の寸法を示す断面図である。 図１に示す構成のデバイスにおいてコレクタ層の有効抵抗を導出するための説明図である。 図１に示す構成のデバイスにおいてＲ_onＡと図１に示す距離ΔＬの繰り返し回数Ｎのトレードオフ関係を示す特性図である。 ＳＯＩウェハの製造途中の状態を示す断面図である。 ＳＯＩウェハの製造途中の状態を示す断面図である。 ＳＯＩウェハの製造途中の状態を示す断面図である。 ＳＯＩウェハの製造途中の状態を示す断面図である。 ＳＯＩウェハの製造途中の状態を示す断面図である。 ＳＯＩウェハの製造途中の状態を示す断面図である。 ＳＯＩウェハの製造途中の状態を示す断面図である。 ＳＯＩウェハの製造途中の状態を示す断面図である。 ＳＯＩウェハを示す断面図である。 図１に示す構成のデバイスの製造途中の状態を示す断面図である。 図１に示す構成のデバイスの製造途中の状態を示す断面図である。 図１に示す構成のデバイスの製造途中の状態を示す断面図である。 図１に示す構成のデバイスの製造途中の状態を示す断面図である。 図１に示す構成のデバイスの製造途中の状態を示す断面図である。 図１に示す構成のデバイスの製造途中の状態を示す断面図である。 図１に示す構成のデバイスの製造途中の状態を示す断面図である。 図１に示す構成のデバイスの製造途中の状態を示す断面図である。 図１に示す構成のデバイスの製造途中の状態を示す断面図である。 図１に示す構成のデバイスの製造途中の状態を示す断面図である。 図１に示す構成のデバイスの製造途中の状態を示す断面図である。 図１に示す構成のデバイスの製造途中の状態を示す断面図である。 図１に示す構成のデバイスの製造途中の状態を示す断面図である。 図１に示す構成のデバイスの製造途中の状態を示す断面図である。 図１に示す構成のデバイスのフロントエンド工程が完了した状態を示す断面図である。 実施の形態２の構成を示す断面図である。 実施の形態３の構成を示す断面図である。 実施の形態４の構成を示す断面図である。 実施の形態５の構成を示す断面図である。 図３７に示す構成のデバイスの製造途中の状態を示す断面図である。 図３７に示す構成のデバイスの製造途中の状態を示す断面図である。 図３７に示す構成のデバイスの製造途中の状態を示す断面図である。 図３７に示す構成のデバイスの製造途中の状態を示す断面図である。 図３７に示す構成のデバイスの製造途中の状態を示す断面図である。 図３７に示す構成のデバイスの製造途中の状態を示す断面図である。 図３７に示す構成のデバイスの製造途中の状態を示す断面図である。 図３７に示す構成のデバイスの製造途中の状態を示す断面図である。 図３７に示す構成のデバイスの製造途中の状態を示す断面図である。 図３７に示す構成のデバイスの製造途中の状態を示す断面図である。 図３７に示す構成のデバイスの製造途中の状態を示す断面図である。 図３７に示す構成のデバイスの製造途中の状態を示す断面図である。 実施の形態６の構成を示す断面図である。 実施の形態７の構成を示す断面図である。 実施の形態８の構成を示す断面図である。 従来のトレンチゲートＩＧＢＴの構成を示す断面図である。 従来のＳＯＩ横型ＩＧＢＴの構成を示す断面図である。

符号の説明

１ 支持基板
２ 絶縁層
３ 第１の半導体領域（ドリフト領域）
４，４ａ 第２の半導体領域（ベース領域）
５，５ａ，５ｂ 第４の半導体領域（低抵抗領域）
６，６ａ 第３の半導体領域（エミッタ領域）
７，７ａ 第２の電極（エミッタ電極）
８，８ａ 第１の電極（ゲート電極）
９，９ａ 絶縁膜
１０ 第３の電極（コレクタ電極）
１１ 上側半導体層（バッファ層）
１１ａ 第６の半導体領域（バッファ領域）
１２ 下側半導体層（コレクタ層）
１２ａ 第５の半導体領域（コレクタ領域）
１４ 第２の絶縁膜
１５ 導電性領域
１７ 第１のトレンチ
１８ 第２のトレンチ
１９ 第３のトレンチ
２０ 第１の絶縁膜

Claims (18)

1. 支持基板上に絶縁層を介して第１導電型の下側半導体層が設けられ、かつ該下側半導体層上に第２導電型の上側半導体層が設けられ、さらに該上側半導体層上に、同上側半導体層よりも抵抗率の高い第２導電型の第１の半導体領域が設けられたＳＯＩ基板と、
   前記第１の半導体領域の表面層に設けられた第１導電型の第２の半導体領域と、
   前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチの内面に絶縁膜を有し、かつ該絶縁膜の内側に第１の電極を有する１または２以上のトレンチゲート部と、
   前記第２の半導体領域の表面層に、前記トレンチゲート部に接して選択的に設けられた第２導電型の第３の半導体領域と、
   前記第２の半導体領域の表面層に選択的に設けられた第１導電型の第４の半導体領域と、
   前記第３の半導体領域および前記第４の半導体領域に接触し、かつ前記第１の電極から絶縁された第２の電極と、
   前記トレンチゲート部から離れた位置で、前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチ内に設けられた第３の電極と、
   前記第３の電極と前記トレンチゲート部との間で、前記第１の半導体領域および前記第２の半導体領域にまたがり、かつ前記第３の電極よりも浅い位置まで設けられた導電性領域と、
   前記導電性領域を周囲の半導体から絶縁する第１の絶縁膜と、
   前記第３の電極を前記導電性領域および前記第１の半導体領域から絶縁する第２の絶縁膜と、
   前記第３の電極の下端および前記ＳＯＩ基板の前記下側半導体層に接続する第１導電型の第５の半導体領域と、
   前記第５の半導体領域を囲み、前記ＳＯＩ基板の前記上側半導体層に接続する第２導電型の第６の半導体領域と、
   を備えることを特徴とするトレンチ横型半導体装置。
2. 支持基板上に絶縁層を介して第１導電型の半導体層が設けられ、該半導体層上に、同半導体層よりも抵抗率の高い第１導電型の第１の半導体領域が設けられたＳＯＩ基板と、
   前記第１の半導体領域の表面層に設けられた第２導電型の第２の半導体領域と、
   前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチの内面に絶縁膜を有し、かつ該絶縁膜の内側に第１の電極を有する１または２以上のトレンチゲート部と、
   前記第２の半導体領域の表面層に、前記トレンチゲート部に接して選択的に設けられた第１導電型の第３の半導体領域と、
   前記第２の半導体領域の表面層に選択的に設けられた第２導電型の第４の半導体領域と、
   前記第３の半導体領域および前記第４の半導体領域に接触し、かつ前記第１の電極から絶縁された第２の電極と、
   前記トレンチゲート部から離れた位置で、前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチ内に設けられた第３の電極と、
   前記第３の電極と前記トレンチゲート部との間で、前記第１の半導体領域および前記第２の半導体領域にまたがり、かつ前記第３の電極よりも浅い位置まで設けられた導電性領域と、
   前記導電性領域を周囲の半導体から絶縁する第１の絶縁膜と、
   前記第３の電極を前記導電性領域および前記第１の半導体領域から絶縁する第２の絶縁膜と、
   前記第３の電極の下端および前記ＳＯＩ基板の前記半導体層に接続する第１導電型の第５の半導体領域と、
   を備えることを特徴とするトレンチ横型半導体装置。
3. 支持基板上に絶縁層を介して第１導電型の下側半導体層が設けられ、かつ該下側半導体層上に第２導電型の上側半導体層が設けられ、さらに該上側半導体層上に、同上側半導体層よりも抵抗率の高い第２導電型の第１の半導体領域が設けられたＳＯＩ基板と、
   前記第１の半導体領域の表面層に選択的に設けられた第１導電型の第２の半導体領域と、
   前記第２の半導体領域の一部の表面上に絶縁膜を介して第１の電極を有する１または２以上のプレーナゲート部と、
   前記第２の半導体領域の表面層に、前記第１の電極の終端に整合して選択的に設けられた第２導電型の第３の半導体領域と、
   前記第２の半導体領域の表面層に、前記第１の電極の終端に整合して設けられ、かつ前記第３の半導体領域の下側に延びる第１導電型の第４の半導体領域と、
   前記第３の半導体領域および前記第４の半導体領域に接触し、かつ前記第１の電極から絶縁された第２の電極と、
   前記プレーナゲート部から離れた位置で、前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチ内に設けられた第３の電極と、
   前記第３の電極と前記プレーナゲート部との間で、前記第１の半導体領域および前記第２の半導体領域にまたがり、かつ前記第３の電極よりも浅い位置まで設けられた導電性領域と、
   前記導電性領域を周囲の半導体から絶縁する第１の絶縁膜と、
   前記第３の電極を前記導電性領域および前記第１の半導体領域から絶縁する第２の絶縁膜と、
   前記第３の電極の下端および前記ＳＯＩ基板の前記下側半導体層に接続する第１導電型の第５の半導体領域と、
   前記第５の半導体領域を囲み、前記ＳＯＩ基板の前記上側半導体層に接続する第２導電型の第６の半導体領域と、
   を備えることを特徴とするトレンチ横型半導体装置。
4. 支持基板上に絶縁層を介して第１導電型の半導体層が設けられ、該半導体層上に、同半導体層よりも抵抗率の高い第１導電型の第１の半導体領域が設けられたＳＯＩ基板と、
   前記第１の半導体領域の表面層に選択的に設けられた第２導電型の第２の半導体領域と、
   前記第２の半導体領域の一部の表面上に絶縁膜を介して第１の電極を有する１または２以上のプレーナゲート部と、
   前記第２の半導体領域の表面層に、前記第１の電極の終端に整合して選択的に設けられた第１導電型の第３の半導体領域と、
   前記第２の半導体領域の表面層に、前記第１の電極の終端に整合して設けられ、かつ前記第３の半導体領域の下側に延びる第２導電型の第４の半導体領域と、
   前記第３の半導体領域および前記第４の半導体領域に接触し、かつ前記第１の電極から絶縁された第２の電極と、
   前記プレーナゲート部から離れた位置で、前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチ内に設けられた第３の電極と、
   前記第３の電極と前記プレーナゲート部との間で、前記第１の半導体領域および前記第２の半導体領域にまたがり、かつ前記第３の電極よりも浅い位置まで設けられた導電性領域と、
   前記導電性領域を周囲の半導体から絶縁する第１の絶縁膜と、
   前記第３の電極を前記導電性領域および前記第１の半導体領域から絶縁する第２の絶縁膜と、
   前記第３の電極の下端および前記ＳＯＩ基板の前記半導体層に接続する第１導電型の第５の半導体領域と、
   を備えることを特徴とするトレンチ横型半導体装置。
5. 前記第３の電極と前記第５の半導体領域との接触面積は、内部に前記第３の電極を設けるために前記ＳＯＩ基板に形成したトレンチ内に絶縁膜を充填し、該絶縁膜の中央部分を自己整合エッチングにより除去して前記第２の絶縁膜を形成した際に、当該トレンチ底に露出した半導体領域の面積で決まることを特徴とする請求項１〜４のいずれか一つに記載のトレンチ横型半導体装置。
6. 前記第３の電極と前記ゲート部との間に設けられた前記導電性領域は、ポリシリコンでできていることを特徴とする請求項１〜４のいずれか一つに記載のトレンチ横型半導体装置。
7. 上記請求項１に記載されたトレンチ横型半導体装置を製造するにあたって、
   前記ＳＯＩ基板の表面から前記第１の半導体領域に達するトレンチを形成した後、該トレンチ内に絶縁膜を堆積し、該絶縁膜の内側に導電膜を堆積し、該導電膜および前記絶縁膜を、同導電膜の上端が前記ＳＯＩ基板の表面よりも低くなるまで異方性エッチングによる自己整合エッチングをおこなって、前記第１の絶縁膜および前記導電性領域を形成することを特徴とするトレンチ横型半導体装置の製造方法。
8. 前記第１の絶縁膜および前記導電性領域を形成した後、同導電性領域の内側に同導電性領域を被覆する絶縁膜を自己整合エッチングにより形成し、該絶縁膜をマスクとしてトレンチ底にさらに深いトレンチを形成することを特徴とする請求項７に記載のトレンチ横型半導体装置の製造方法。
9. 上記請求項２に記載されたトレンチ横型半導体装置を製造するにあたって、
   前記ＳＯＩ基板の表面から前記第１の半導体領域に達するトレンチを形成した後、該トレンチ内に絶縁膜を堆積し、該絶縁膜の内側に導電膜を堆積し、該導電膜および前記絶縁膜を、同導電膜の上端が前記ＳＯＩ基板の表面よりも低くなるまで異方性エッチングによる自己整合エッチングをおこなって、前記第２の絶縁膜および前記導電性領域を形成することを特徴とするトレンチ横型半導体装置の製造方法。
10. 前記第１の絶縁膜および前記導電性領域を形成した後、同導電性領域の内側に同導電性領域を被覆する絶縁膜を自己整合エッチングにより形成し、該絶縁膜をマスクとしてトレンチ底にさらに深いトレンチを形成することを特徴とする請求項９に記載のトレンチ横型半導体装置の製造方法。
11. 上記請求項３に記載されたトレンチ横型半導体装置を製造するにあたって、
    前記ＳＯＩ基板の表面から前記第１の半導体領域に達するトレンチを形成した後、該トレンチ内に絶縁膜を堆積し、該絶縁膜の内側に導電膜を堆積し、該導電膜および前記絶縁膜を、同導電膜の上端が前記ＳＯＩ基板の表面よりも低くなるまで異方性エッチングによる自己整合エッチングをおこなって、前記第２の絶縁膜および前記導電性領域を形成することを特徴とするトレンチ横型半導体装置の製造方法。
12. 前記第１の絶縁膜および前記導電性領域を形成した後、同導電性領域の内側に同導電性領域を被覆する絶縁膜を自己整合エッチングにより形成し、該絶縁膜をマスクとしてトレンチ底にさらに深いトレンチを形成することを特徴とする請求項１１に記載のトレンチ横型半導体装置の製造方法。
13. 上記請求項４に記載されたトレンチ横型半導体装置を製造するにあたって、
    前記ＳＯＩ基板の表面から前記第１の半導体領域に達するトレンチを形成した後、該トレンチ内に絶縁膜を堆積し、該絶縁膜の内側に導電膜を堆積し、該導電膜および前記絶縁膜を、同導電膜の上端が前記ＳＯＩ基板の表面よりも低くなるまで異方性エッチングによる自己整合エッチングをおこなって、前記第２の絶縁膜および前記導電性領域を形成することを特徴とするトレンチ横型半導体装置の製造方法。
14. 前記第１の絶縁膜および前記導電性領域を形成した後、同導電性領域の内側に同導電性領域を被覆する絶縁膜を自己整合エッチングにより形成し、該絶縁膜をマスクとしてトレンチ底にさらに深いトレンチを形成することを特徴とする請求項１３に記載のトレンチ横型半導体装置の製造方法。
15. 上記請求項１に記載されたトレンチ横型半導体装置を製造するにあたって、
    第２導電型の半導体ウェハに第２導電型の不純物を注入して、該半導体ウェハの表面層に同半導体ウェハよりも抵抗率の低い第２導電型の前記上側半導体層を形成した後、該上側半導体層に第１導電型の不純物を注入して、該上側半導体層の表面層に第１導電型の前記下側半導体層を形成することによって、第１のウェハを作製する工程と、
    支持ウェハの表面に絶縁層を形成することにより第２のウェハを作製する工程と、
    前記第２のウェハの前記絶縁層の表面に、前記第１のウェハの前記下側半導体層の表面を張り合わせて、前記第１のウェハと前記第２のウェハを一体化する工程と、
    前記第１のウェハの裏面を研磨する工程と、
    を含むことを特徴とするトレンチ横型半導体装置の製造方法。
16. 上記請求項２に記載されたトレンチ横型半導体装置を製造するにあたって、
    第１導電型の半導体ウェハに第１導電型の不純物を注入して、該半導体ウェハの表面層に同半導体ウェハよりも抵抗率の低い第１導電型の前記半導体層を形成することによって、第１のウェハを作製する工程と、
    支持ウェハの表面に絶縁層を形成することにより第２のウェハを作製する工程と、
    前記第２のウェハの前記絶縁層の表面に、前記第１のウェハの前記半導体層の表面を張り合わせて、前記第１のウェハと前記第２のウェハを一体化する工程と、
    前記第１のウェハの裏面を研磨する工程と、
    を含むことを特徴とするトレンチ横型半導体装置の製造方法。
17. 上記請求項３に記載されたトレンチ横型半導体装置を製造するにあたって、
    第２導電型の半導体ウェハに第２導電型の不純物を注入して、該半導体ウェハの表面層に同半導体ウェハよりも抵抗率の低い第２導電型の前記上側半導体層を形成した後、該上側半導体層に第１導電型の不純物を注入して、該上側半導体層の表面層に第１導電型の前記下側半導体層を形成することによって、第１のウェハを作製する工程と、
    支持ウェハの表面に絶縁層を形成することにより第２のウェハを作製する工程と、
    前記第２のウェハの前記絶縁層の表面に、前記第１のウェハの前記下側半導体層の表面を張り合わせて、前記第１のウェハと前記第２のウェハを一体化する工程と、
    前記第１のウェハの裏面を研磨する工程と、
    を含むことを特徴とするトレンチ横型半導体装置の製造方法。
18. 上記請求項４に記載されたトレンチ横型半導体装置を製造するにあたって、
    第１導電型の半導体ウェハに第１導電型の不純物を注入して、該半導体ウェハの表面層に同半導体ウェハよりも抵抗率の低い第１導電型の前記半導体層を形成することによって、第１のウェハを作製する工程と、
    支持ウェハの表面に絶縁層を形成することにより第２のウェハを作製する工程と、
    前記第２のウェハの前記絶縁層の表面に、前記第１のウェハの前記半導体層の表面を張り合わせて、前記第１のウェハと前記第２のウェハを一体化する工程と、
    前記第１のウェハの裏面を研磨する工程と、
    を含むことを特徴とするトレンチ横型半導体装置の製造方法。
    
    

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