JP4617688B2 - トレンチ横型半導体装置およびその製造方法 - Google Patents

トレンチ横型半導体装置およびその製造方法 Download PDF

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この発明は、半導体装置およびその製造方法に関し、特に横型のＭＯＳ（金属−酸化膜−半導体）トランジスタとバイポーラトランジスタを融合したデバイスであり、高い短絡耐量を有する絶縁ベーストランジスタを構成するトレンチ横型半導体装置およびその製造方法に関する。
ＭＯＳトランジスタとバイポーラトランジスタを融合したデバイス（以下、融合デバイスとする）は、ＭＯＳトランジスタ素子のように駆動回路の構成が簡素であるという利点を有し、それゆえ、高耐圧と大電力レベルを必要とする応用分野で重要な技術となっている。一般に、融合デバイスは、バイポーラトランジスタとＭＯＳトランジスタをダーリントン方式で接続した構成となる（例えば、特許文献１、特許文献２参照。）。
融合デバイスのうち、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やＥＳＴ（エミッタスイッチトサイリスタ）やＢＲＴ（ベース抵抗コントロールドサイリスタ）などは、電導度変調によるオン抵抗の低減が可能であるという利点を有する。しかし、これらのデバイスでは、デバイス構造に寄生サイリスタが存在するため、ラッチアップしやすく、安全動作領域（ＳＯＡ)が狭いという欠点がある。
それに対して、融合デバイスの一つに、ＩＢＴ（絶縁ベーストランジスタ）がある（例えば、非特許文献１、非特許文献２参照。）。ＩＢＴは、デバイス構造に寄生サイリスタが存在しないので、短絡耐量が高く、安全動作領域が広いという利点を有する。また、ＩＢＴには、ドリフト領域に少数キャリアが注入されないので、ターンオフ時間が短く、ターンオフ損失が低いという利点もある。
以下に、従来のＩＢＴの構成について説明する。図４６は、従来の横型ＩＢＴの構成を示す断面図である。ｐ型半導体基板１０１の上に、ｎ型エピタキシャル成長層１０３が設けられている。ｐ型半導体基板１０１とｎ型エピタキシャル成長層１０３との間には、ｐ型埋め込み層１０４ａおよびｎ型埋め込み層１２５が、それぞれ局所的に、かつ互いに離れて設けられている。ｎ型エピタキシャル成長層１０３の表面層の一部には、ｐ型ウェル領域１０４ｂが設けられている。ｐ型ウェル領域１０４ｂは、ｎ型埋め込み層１２５から離れており、ｐ型埋め込み層１０４ａに接続している。
ｐ型ウェル領域１０４ｂとｎ型エピタキシャル成長層１０３との界面近傍の表面上には、ゲート絶縁膜１１５を介してゲート電極１１０が、ｐ型ウェル領域１０４ｂとｎ型エピタキシャル成長層１０３に跨がって設けられている。ｐ型ウェル領域１０４ｂの表面層の一部には、ｎ型低抵抗領域１０５がゲート電極１１０の側面に整合して設けられているとともに、ｎ型低抵抗領域１０８がｎ型低抵抗領域１０５を挟んでゲート電極１１０の反対側で、かつｎ型低抵抗領域１０５から離れて設けられている。
また、ｐ型ウェル領域１０４ｂの表面層の一部には、ｐ型低抵抗領域１０６がｎ型低抵抗領域１０５に接し、かつｎ型低抵抗領域１０８から離れて設けられているとともに、ｐ型低抵抗領域１０９がｎ型低抵抗領域１０８を挟んでｐ型低抵抗領域１０６の反対側で、かつｎ型低抵抗領域１０８から離れて設けられている。ｎ型低抵抗領域１０５およびｐ型低抵抗領域１０６には、フローティングオーミックコンタクトメタル（ＦＯＣ）１１４が接触している。
ｐ型ウェル領域１０４ｂの、ｎ型低抵抗領域１０８とｐ型低抵抗領域１０９との間の表面上には、絶縁膜１３１を介して、ポリシリコン抵抗１１６が設けられている。ポリシリコン抵抗１１６の一端は、エミッタ電極（Ｅ）１１２を介してｎ型低抵抗領域１０８に電気的に接続されており、ポリシリコン抵抗１１６の他端は、インタコネクタメタル１１３を介してｐ型低抵抗領域１０９に電気的に接続されている。また、ｎ型エピタキシャル成長層１０３の表面層の一部には、ｎ型低抵抗領域１１１が、ｐ型ウェル領域１０４ｂから離れて設けられている。ｎ型低抵抗領域１１１には、コレクタ電極（Ｃ）１２１が接触している。
図４７は、図４６に示すＩＢＴの等価回路図である。図４６に示すデバイス構造と図４７に示す等価回路との対応関係は、次のとおりである。ＭＯＳトランジスタ（以下、ＭＯＳＴとする）２０１は、ｎ型低抵抗領域１０５、ｐ型ウェル領域１０４ｂ、ｎ型エピタキシャル成長層１０３およびｎ型低抵抗領域１１１により構成されている。バイポーラ接合トランジスタ（以下、ＢＪＴとする）２０２は、ｎ型低抵抗領域１０８、ｐ型ウェル領域１０４ｂ、ｎ型エピタキシャル成長層１０３およびｎ型低抵抗領域１１１により構成されている。
ＭＯＳＴ２０１とＢＪＴ２０２は、ダーリントン方式で接続されており、ＭＯＳＴ２０１のソースが、ＢＪＴ２０２のベースに接続されている。ＢＪＴ２０２のベース−エミッタ間に接続されているベース抵抗ＲBは、ポリシリコン抵抗１１６により構成されている。ＢＪＴ２０２のコレクタ抵抗ＲCは、ｎ型エピタキシャル成長層１０３の抵抗である。
ＢＪＴ２０２の電流増幅因子をβとすると、図４７に示す構成では、ＭＯＳＴ２０１のドレイン電流ＩDが、ＢＪＴ２０２によって（β＋１）倍まで増幅されるので、ＢＪＴ２０２のコレクタ電流はβＩDになり、コレクタ電極Ｃに流れ込む電流はＭＯＳＴ２０１の電流を加算して（β＋１）ＩDになる。従って、ＩＢＴは、ＭＯＳＴよりも優れたオン電流能力を有する。
ＭＯＳＴ２０１がオフ状態の時の素子耐圧は、ＢＪＴ２０２の耐圧により決まる。その時のＢＪＴ２０２の耐圧は、ベース開放のコレクタ−エミッタ間ブレークダウン電圧ＢＶCE0であり、エミッタ開放のコレクタ−ベース間ブレークダウン電圧ＢＶCBOの約１／β1/nとなる。従って、オン電流能力とオフ耐圧は、トレードオフの関係にあり、ＢＪＴ２０２の電流増幅因子βが大きくなると、素子のオン電流能力は増大するが、その一方で、オフ耐圧が低くなってしまう。
このトレードオフの関係を改善するため、ＢＪＴ２０２のベース−エミッタ間にベース抵抗ＲBが接続されている。これによって、ＢＪＴ２０２の実効電流増幅因子βeffは、（１−０．７／（ＲB・ＩB））×βに減少し、オフ耐圧が増大するので、ベース抵抗ＲBの抵抗値を適切に選択することによって、オン電流能力とオフ耐圧の両立が可能となる。なお、ＩBはＲBに流れる電流である。また、ベース抵抗ＲBを介して、ＢＪＴ２０２のベースからエミッタまでの電流通路ができるので、ターンオフの際に、ベース領域に蓄えられた少数キャリアが素早くエミッタ電極に引き抜かれる。それによって、ターンオフスピードが速くなる。
また、横型半導体装置の別の構成として、耐圧を担うドリフト領域をウェハ表面に対して垂直な方向に配置し、ドリフト領域に対するコンタクトをウェハの内部からウェハ表面に引き出す構造としたものが公知である（例えば、特許文献３参照。）。このような構成にすることによって、単位デバイスのピッチを減少させることができる。
ところで、一般に、ロジック制御回路と高圧回路を集積したプレーナ構造のパワーＩＣでは、高電圧を担持するドリフト領域は、ウェハ表面に対して平行に設けられる。また、高圧回路に起因する、低圧ロジック回路へのノイズの影響を低減するためには、低圧ロジック回路を高圧回路部分から隔離する必要がある。その隔離構造として、接合分離構造および誘電体分離構造がある。張り合わせＳＯＩウェハを用いた誘電体分離構造は、チップをより小さくすることができるので、プラズマディスプレイパネル等のフラットディスプレイパネル用ドライバＩＣや、車載用スイッチングＩＣなどに広く使われている（例えば、非特許文献３参照。）。
特開昭６２−２９３６７８号公報（第１図、第２図） 特許第３０２８８０３号公報（図１、図２） 特許第３３９５６０３号公報（図１、図５、図９、図１０、図１１） ザヒル・パーピア（Zahir Parpia）、外２名、「ア ＣＭＯＳ−コンパタブル ハイ−ボルティジ ＩＣ プロセス（A CMOS-Compatible High-Voltage IC Process）」、（米国）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシス（IEEE TRANSACTIONS ON ELECTRON DEVICES）、１９８８年１０月、第３５巻、第１０号、ｐ．１６８７−１６９４ イー・エム・サンカラ・ナラヤナン（E. M. Sankara Narayanan）、外４名、「アナリシス オブ ＣＭＯＳ−コンパタブル ラテラル インシュレティド ベース トランジスタズ（Analysis of CMOS-Compatible Lateral Insulated Base Transistors）」、（米国）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシス（IEEE TRANSACTIONS ON ELECTRON DEVICES）、１９９１年７月、第３８巻、第７号、ｐ．１６２４−１６３２ エッチ・スミダ（H. Sumida）、外２名、「ア ハイ−ボルティジ ラテラル ＩＧＢＴ ウィズ シグニフィカントリィ インプルーブド オン−ステート キャラクタリスティクス オン ＳＯＩ フォア アン アドバンスト ＰＤＰ スキャン ドライバ ＩＣ（A High-Voltage Lateral IGBT with Significantly Improved On-State Characteristics on SOI for an Advanced PDP Scan Driver IC」、（米国）、２００２ アイ・トリプル・イー インターナショナル ＳＯＩ カンファレンス，１０／０２（2002 IEEE International SOI Conference,10/02）、２００２年、ｐ．６４−６５
しかしながら、上記特許文献１または特許文献２に開示されたデバイス構造では、ＭＯＳＴのチャネルが形成される領域とＢＪＴのベース領域とが別々に設けられているため、単位デバイスの面積が大きくなるという欠点がある。また、従来の融合デバイスでは、ウェハ表面に対して平行な方向で電圧を担持するため、設計耐圧値が高くなるほど、単位デバイスの寸法が大きくなってしまう。そのため、高耐圧で大電流用途のデバイスでは、チップ面積が大きくなるという欠点がある。また、上記特許文献３に開示されたデバイス構造では、耐圧が高くなるのに伴って、コンタクト部とドリフト領域とを隔離するための絶縁層が厚くなるため、デバイスセルピッチが増大するという欠点と、単位セル（チャネル）でしか配置できないという欠点がある。
この発明は、上述した従来技術による問題点を解消するため、高耐圧で、大電流での駆動が可能であり、かつ短絡耐量が高く、ターンオフ時間が短く、単位面積あたりのオン抵抗が低い小型の融合デバイス、またはその融合デバイスとＭＯＳＴとを集積したデバイスを提供するとともに、それらのデバイスの製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかるトレンチ横型半導体装置は、支持基板上に絶縁層を介して第１導電型の半導体層が設けられ、該半導体層上に、同半導体層よりも抵抗率の高い第１導電型の第１の半導体領域が設けられたＳＯＩ基板と、前記第１の半導体領域の表面層の一部に設けられた１以上の第２導電型の第２の半導体領域と、前記第２の半導体領域の表面層の、前記第１の半導体領域と前記第２の半導体領域の基板表面に水平な方向における端部との界面近傍の領域に設けられた第１導電型の第１の低抵抗領域と、前記第２の半導体領域の表面層の、前記第１の低抵抗領域を挟んで、前記第１の半導体領域と前記第２の半導体領域の基板表面に水平な方向における端部との界面の反対側の領域に、前記第１の低抵抗領域に接して設けられた第２導電型の第２の低抵抗領域と、前記第２の半導体領域の表面層の、前記第１の低抵抗領域および前記第２の低抵抗領域から離れた領域に設けられた第１導電型の第３の低抵抗領域と、前記第２の半導体領域の表面層の、前記第１の低抵抗領域、前記第２の低抵抗領域および前記第３の低抵抗領域のいずれからも離れた領域に設けられた第２導電型の第４の低抵抗領域と、前記第１の低抵抗領域と前記第２の低抵抗領域とを短絡する第１の導電体と、前記第３の低抵抗領域に電気的に接続する第１の電極と、前記第４の低抵抗領域に接続する第２の導電体と、前記第２の半導体領域上に絶縁膜を介して設けられ、かつ前記第１の電極および前記第２の導電体に電気的に接続する抵抗体と、前記第１の低抵抗領域と、前記第１の半導体領域と前記第２の半導体領域の基板表面に水平な方向における端部との界面との間の、前記第２の半導体領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ＳＯＩ基板の表面から該基板の深さ方向に伸びて前記半導体層に電気的に接続する引き出し電極と、前記引き出し電極と前記第１の半導体領域および前記第２の半導体領域との間に設けられた絶縁領域と、前記引き出し電極に電気的に接続する第２の電極と、を備えることを特徴とする。
請求項２の発明にかかるトレンチ横型半導体装置は、請求項１に記載の発明において、前記第１の半導体領域と前記第２の半導体領域の基板深さ方向における端部との界面の位置よりも浅い位置から深い位置まで、前記絶縁領域中に導電性領域が設けられていることを特徴とする。
請求項３の発明にかかるトレンチ横型半導体装置は、請求項２に記載の発明において、前記導電性領域は、ポリシリコンでできていることを特徴とする。
請求項４の発明にかかるトレンチ横型半導体装置は、請求項１〜３のいずれか一つに記載の発明において、前記引き出し電極は、第１導電型の第５の低抵抗領域を介して前記半導体層に電気的に接続していることを特徴とする。
請求項５の発明にかかるトレンチ横型半導体装置は、請求項４に記載の発明において、前記引き出し電極と前記第５の低抵抗領域との接触面積は、内部に前記引き出し電極を設けるために前記ＳＯＩ基板に形成したトレンチ内に絶縁膜を充填し、該絶縁膜の中央部分を自己整合エッチングにより除去した際に、当該トレンチ底に露出した半導体領域の面積で決まることを特徴とする。
請求項６の発明にかかるトレンチ横型半導体装置は、請求項１〜５のいずれか一つに記載の発明において、さらに、複数の前記第２の半導体領域のうちの１以上の別の第２の半導体領域の表面層に設けられた第１導電型の第６の低抵抗領域と、前記別の第２の半導体領域の表面層に設けられた第２導電型の第７の低抵抗領域と、前記第６の低抵抗領域および前記第７の低抵抗領域に電気的に接続する第３の電極と、前記第６の低抵抗領域と、前記第１の半導体領域と前記別の第２の半導体領域の基板表面に水平な方向における端部との界面との間の、前記別の第２の半導体領域の表面上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２のゲート電極と、を備えることを特徴とする。
請求項７の発明にかかるトレンチ横型半導体装置は、支持基板上に絶縁層を介して第１導電型の半導体層が設けられ、該半導体層上に、同半導体層よりも抵抗率の高い第１導電型の第１の半導体領域が設けられたＳＯＩ基板と、前記第１の半導体領域の表面層に設けられた第２導電型の第２の半導体領域と、前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチの内面に設けられたゲート絶縁膜と、前記トレンチの、前記ゲート絶縁膜の内側を埋めるゲート電極と、前記トレンチに接し、かつ前記第２の半導体領域の表面層に設けられた第１導電型の第１の低抵抗領域と、前記第２の半導体領域の表面層の、前記第１の低抵抗領域を挟んで、前記トレンチの反対側の領域に、前記第１の低抵抗領域に接して設けられた第２導電型の第２の低抵抗領域と、前記第２の半導体領域の表面層の、前記第１の低抵抗領域および前記第２の低抵抗領域から離れた領域に設けられた第１導電型の第３の低抵抗領域と、前記第２の半導体領域の表面層の、前記第１の低抵抗領域、前記第２の低抵抗領域および前記第３の低抵抗領域のいずれからも離れた領域に設けられた第２導電型の第４の低抵抗領域と、前記第１の低抵抗領域と前記第２の低抵抗領域とを短絡する第１の導電体と、前記第３の低抵抗領域に電気的に接続する第１の電極と、前記第４の低抵抗領域に接続する第２の導電体と、前記第２の半導体領域上に絶縁膜を介して設けられ、かつ前記第１の電極および前記第２の導電体に電気的に接続する抵抗体と、前記ＳＯＩ基板の表面から該基板の深さ方向に伸びて前記半導体層に電気的に接続する引き出し電極と、前記引き出し電極と前記第１の半導体領域および前記第２の半導体領域との間に設けられた絶縁領域と、前記引き出し電極に電気的に接続する第２の電極と、を備えることを特徴とする。
請求項８の発明にかかるトレンチ横型半導体装置は、請求項７に記載の発明において、前記第１の半導体領域と前記第２の半導体領域の基板深さ方向における端部との界面の位置よりも浅い位置から深い位置まで、前記絶縁領域中に導電性領域が設けられていることを特徴とする。
請求項９の発明にかかるトレンチ横型半導体装置は、請求項８に記載の発明において、前記導電性領域は、ポリシリコンでできていることを特徴とする。
請求項１０の発明にかかるトレンチ横型半導体装置は、請求項７〜９のいずれか一つに記載の発明において、前記引き出し電極は、第１導電型の第５の低抵抗領域を介して前記半導体層に電気的に接続していることを特徴とする。
請求項１１の発明にかかるトレンチ横型半導体装置は、請求項１０に記載の発明において、前記引き出し電極と前記第５の低抵抗領域との接触面積は、内部に前記引き出し電極を設けるために前記ＳＯＩ基板に形成したトレンチ内に絶縁膜を充填し、該絶縁膜の中央部分を自己整合エッチングにより除去した際に、当該トレンチ底に露出した半導体領域の面積で決まることを特徴とする。
請求項１２の発明にかかるトレンチ横型半導体装置は、請求項７〜１１のいずれか一つに記載の発明において、さらに、前記第２の半導体領域の表面層に設けられた第１導電型の第６の低抵抗領域と、前記第２の半導体領域の表面層に設けられた第２導電型の第７の低抵抗領域と、前記第６の低抵抗領域および前記第７の低抵抗領域に電気的に接続する第３の電極と、前記第６の低抵抗領域に接し、かつ前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチの内面に設けられた第２のゲート絶縁膜と、前記トレンチの、前記第２のゲート絶縁膜の内側を埋める第２のゲート電極と、を備えることを特徴とする。
請求項１３の発明にかかるトレンチ横型半導体装置は、支持基板上に絶縁層を介して第１導電型の半導体層が設けられ、該半導体層上に、同半導体層よりも抵抗率の高い第１導電型の第１の半導体領域が設けられたＳＯＩ基板と、前記第１の半導体領域の表面層の一部に設けられた１以上の第２導電型の第２の半導体領域と、前記第２の半導体領域の表面層の、前記第１の半導体領域と前記第２の半導体領域の基板表面に水平な方向における端部との界面近傍の領域に設けられた第１導電型の第１の低抵抗領域と、前記第２の半導体領域の表面層の、前記第１の低抵抗領域を挟んで、前記第１の半導体領域と前記第２の半導体領域の基板表面に水平な方向における端部との界面の反対側の領域に、前記第１の低抵抗領域に接して設けられた第２導電型の第２の低抵抗領域と、前記第２の半導体領域の表面層の、前記第１の低抵抗領域および前記第２の低抵抗領域から離れた領域に設けられた第１導電型の第３の低抵抗領域と、前記第２の半導体領域の表面層の、前記第１の低抵抗領域、前記第２の低抵抗領域および前記第３の低抵抗領域のいずれからも離れた領域に設けられた第２導電型の第４の低抵抗領域と、前記第２の半導体領域の表面層の、前記第１の低抵抗領域、前記第２の低抵抗領域および前記第３の低抵抗領域のいずれからも離れた領域に、前記第４の低抵抗領域に接して設けられた第１導電型の第８の低抵抗領域と、前記第１の低抵抗領域と前記第２の低抵抗領域とを短絡する第１の導電体と、前記第３の低抵抗領域に電気的に接続する第１の電極と、前記第４の低抵抗領域と前記第８の低抵抗領域とを短絡する第２の導電体と、前記第１の低抵抗領域と、前記第１の半導体領域と前記第２の半導体領域の基板表面に水平な方向における端部との界面との間の、前記第２の半導体領域の表面上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１のゲート電極と、前記第３の低抵抗領域と前記第８の低抵抗領域との間の、前記第２の半導体領域の表面上に設けられた第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に設けられた第３のゲート電極と、前記ＳＯＩ基板の表面から該基板の深さ方向に伸びて前記半導体層に電気的に接続する引き出し電極と、前記引き出し電極と前記第１の半導体領域および前記第２の半導体領域との間に設けられた絶縁領域と、前記引き出し電極に電気的に接続する第２の電極と、を備えることを特徴とする。
請求項１４の発明にかかるトレンチ横型半導体装置は、請求項１３に記載の発明において、前記第１の半導体領域と前記第２の半導体領域の基板深さ方向における端部との界面の位置よりも浅い位置から深い位置まで、前記絶縁領域中に導電性領域が設けられていることを特徴とする。
請求項１５の発明にかかるトレンチ横型半導体装置は、請求項１４に記載の発明において、前記導電性領域は、ポリシリコンでできていることを特徴とする。
請求項１６の発明にかかるトレンチ横型半導体装置は、請求項１３〜１５のいずれか一つに記載の発明において、前記引き出し電極は、第１導電型の第５の低抵抗領域を介して前記半導体層に電気的に接続していることを特徴とする。
請求項１７の発明にかかるトレンチ横型半導体装置は、請求項１６に記載の発明において、前記引き出し電極と前記第５の低抵抗領域との接触面積は、内部に前記引き出し電極を設けるために前記ＳＯＩ基板に形成したトレンチ内に絶縁膜を充填し、該絶縁膜の中央部分を自己整合エッチングにより除去した際に、当該トレンチ底に露出した半導体領域の面積で決まることを特徴とする。
請求項１８の発明にかかるトレンチ横型半導体装置は、請求項１３〜１７のいずれか一つに記載の発明において、さらに、複数の前記第２の半導体領域のうちの１以上の別の第２の半導体領域の表面層に設けられた第１導電型の第６の低抵抗領域と、前記別の第２の半導体領域の表面層に設けられた第２導電型の第７の低抵抗領域と、前記第６の低抵抗領域および前記第７の低抵抗領域に電気的に接続する第３の電極と、前記第６の低抵抗領域と、前記第１の半導体領域と前記別の第２の半導体領域の基板表面に水平な方向における端部との界面との間の、前記別の第２の半導体領域の表面上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２のゲート電極と、を備えることを特徴とする。
請求項１９の発明にかかるトレンチ横型半導体装置は、支持基板上に絶縁層を介して第１導電型の半導体層が設けられ、該半導体層上に、同半導体層よりも抵抗率の高い第１導電型の第１の半導体領域が設けられたＳＯＩ基板と、前記第１の半導体領域の表面層に設けられた第２導電型の第２の半導体領域と、前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチの内面に設けられた第１のゲート絶縁膜と、前記トレンチの、前記第１のゲート絶縁膜の内側を埋める第１のゲート電極と、前記トレンチに接し、かつ前記第２の半導体領域の表面層に設けられた第１導電型の第１の低抵抗領域と、前記第２の半導体領域の表面層の、前記第１の低抵抗領域を挟んで、前記トレンチの反対側の領域に、前記第１の低抵抗領域に接して設けられた第２導電型の第２の低抵抗領域と、前記第２の半導体領域の表面層の、前記第１の低抵抗領域および前記第２の低抵抗領域から離れた領域に設けられた第１導電型の第３の低抵抗領域と、前記第２の半導体領域の表面層の、前記第１の低抵抗領域、前記第２の低抵抗領域および前記第３の低抵抗領域のいずれからも離れた領域に設けられた第２導電型の第４の低抵抗領域と、前記第２の半導体領域の表面層の、前記第１の低抵抗領域、前記第２の低抵抗領域および前記第３の低抵抗領域のいずれからも離れた領域に、前記第４の低抵抗領域に接して設けられた第１導電型の第８の低抵抗領域と、前記第１の低抵抗領域と前記第２の低抵抗領域とを短絡する第１の導電体と、前記第３の低抵抗領域に電気的に接続する第１の電極と、前記第４の低抵抗領域と前記第８の低抵抗領域とを短絡する第２の導電体と、前記第３の低抵抗領域と前記第８の低抵抗領域との間の、前記第２の半導体領域の表面上に設けられた第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に設けられた第３のゲート電極と、前記ＳＯＩ基板の表面から該基板の深さ方向に伸びて前記半導体層に電気的に接続する引き出し電極と、前記引き出し電極と前記第１の半導体領域および前記第２の半導体領域との間に設けられた絶縁領域と、前記引き出し電極に電気的に接続する第２の電極と、を備えることを特徴とする。
請求項２０の発明にかかるトレンチ横型半導体装置は、請求項１９に記載の発明において、前記第１の半導体領域と前記第２の半導体領域の基板深さ方向における端部との界面の位置よりも浅い位置から深い位置まで、前記絶縁領域中に導電性領域が設けられていることを特徴とする。
請求項２１の発明にかかるトレンチ横型半導体装置は、請求項２０に記載の発明において、前記導電性領域は、ポリシリコンでできていることを特徴とする。
請求項２２の発明にかかるトレンチ横型半導体装置は、請求項１９〜２１のいずれか一つに記載の発明において、前記引き出し電極は、第１導電型の第５の低抵抗領域を介して前記半導体層に電気的に接続していることを特徴とする。
請求項２３の発明にかかるトレンチ横型半導体装置は、請求項２２に記載の発明において、前記引き出し電極と前記第５の低抵抗領域との接触面積は、内部に前記引き出し電極を設けるために前記ＳＯＩ基板に形成したトレンチ内に絶縁膜を充填し、該絶縁膜の中央部分を自己整合エッチングにより除去した際に、当該トレンチ底に露出した半導体領域の面積で決まることを特徴とする。
請求項２４の発明にかかるトレンチ横型半導体装置は、請求項１９〜２３のいずれか一つに記載の発明において、さらに、前記第２の半導体領域の表面層に設けられた第１導電型の第６の低抵抗領域と、前記第２の半導体領域の表面層に設けられた第２導電型の第７の低抵抗領域と、前記第６の低抵抗領域および前記第７の低抵抗領域に電気的に接続する第３の電極と、前記第６の低抵抗領域に接し、かつ前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチの内面に設けられた第２のゲート絶縁膜と、前記トレンチの、前記第２のゲート絶縁膜の内側を埋める第２のゲート電極と、を備えることを特徴とする。
請求項２５の発明にかかるトレンチ横型半導体装置の製造方法は、上記請求項２〜６のいずれか一つに記載されたトレンチ横型半導体装置を製造するにあたって、前記ＳＯＩ基板の表面から前記第１の半導体領域に達するトレンチを形成した後、該トレンチ内に絶縁膜を堆積し、該絶縁膜の内側に導電膜を堆積し、該導電膜および前記絶縁膜を、同導電膜の上端が前記ＳＯＩ基板の表面よりも低くなるまで異方性エッチングによる自己整合エッチングを行って、前記導電性領域を形成することを特徴とする。
請求項２６の発明にかかるトレンチ横型半導体装置の製造方法は、請求項２５に記載の発明において、前記導電性領域を形成した後、同導電性領域の内側に絶縁膜を堆積し、該絶縁膜を、前記導電性領域を被覆するように自己整合エッチングし、残った絶縁膜をマスクとしてトレンチ底にさらに深いトレンチを形成することを特徴とする。
請求項２７の発明にかかるトレンチ横型半導体装置の製造方法は、上記請求項１〜６のいずれか一つに記載された記載されたトレンチ横型半導体装置を製造するにあたって、第１導電型の半導体ウェハの表面層に同半導体ウェハよりも抵抗率の低い第１導電型の半導体層を形成することによって、第１のウェハを作製する工程と、支持ウェハの表面に絶縁層を形成することによって、第２のウェハを作製する工程と、前記第２のウェハの前記絶縁層の表面に、前記第１のウェハの前記半導体層の表面を張り合わせて、前記第１のウェハと前記第２のウェハを一体化する工程と、前記第１のウェハの裏面を研磨する工程と、を含むことを特徴とする。
請求項２８の発明にかかるトレンチ横型半導体装置の製造方法は、上記請求項８〜１２のいずれか一つに記載されたトレンチ横型半導体装置を製造するにあたって、前記ＳＯＩ基板の表面から前記第１の半導体領域に達するトレンチを形成した後、該トレンチ内に絶縁膜を堆積し、該絶縁膜の内側に導電膜を堆積し、該導電膜および前記絶縁膜を、同導電膜の上端が前記ＳＯＩ基板の表面よりも低くなるまで異方性エッチングによる自己整合エッチングを行って、前記導電性領域を形成することを特徴とする。
請求項２９の発明にかかるトレンチ横型半導体装置の製造方法は、請求項２８に記載の発明において、前記導電性領域を形成した後、同導電性領域の内側に絶縁膜を堆積し、該絶縁膜を、前記導電性領域を被覆するように自己整合エッチングし、残った絶縁膜をマスクとしてトレンチ底にさらに深いトレンチを形成することを特徴とする。
請求項３０の発明にかかるトレンチ横型半導体装置の製造方法は、上記請求項７〜１２のいずれか一つに記載された記載されたトレンチ横型半導体装置を製造するにあたって、第１導電型の半導体ウェハの表面層に同半導体ウェハよりも抵抗率の低い第１導電型の半導体層を形成することによって、第１のウェハを作製する工程と、支持ウェハの表面に絶縁層を形成することによって、第２のウェハを作製する工程と、前記第２のウェハの前記絶縁層の表面に、前記第１のウェハの前記半導体層の表面を張り合わせて、前記第１のウェハと前記第２のウェハを一体化する工程と、前記第１のウェハの裏面を研磨する工程と、を含むことを特徴とする。
請求項３１の発明にかかるトレンチ横型半導体装置の製造方法は、上記請求項１４〜１８のいずれか一つに記載されたトレンチ横型半導体装置を製造するにあたって、前記ＳＯＩ基板の表面から前記第１の半導体領域に達するトレンチを形成した後、該トレンチ内に絶縁膜を堆積し、該絶縁膜の内側に導電膜を堆積し、該導電膜および前記絶縁膜を、同導電膜の上端が前記ＳＯＩ基板の表面よりも低くなるまで異方性エッチングによる自己整合エッチングを行って、前記導電性領域を形成することを特徴とする。
請求項３２の発明にかかるトレンチ横型半導体装置の製造方法は、請求項３１に記載の発明において、前記導電性領域を形成した後、同導電性領域の内側に絶縁膜を堆積し、該絶縁膜を、前記導電性領域を被覆するように自己整合エッチングし、残った絶縁膜をマスクとしてトレンチ底にさらに深いトレンチを形成することを特徴とする。
請求項３３の発明にかかるトレンチ横型半導体装置の製造方法は、上記請求項１３〜１８のいずれか一つに記載された記載されたトレンチ横型半導体装置を製造するにあたって、第１導電型の半導体ウェハの表面層に同半導体ウェハよりも抵抗率の低い第１導電型の半導体層を形成することによって、第１のウェハを作製する工程と、支持ウェハの表面に絶縁層を形成することによって、第２のウェハを作製する工程と、前記第２のウェハの前記絶縁層の表面に、前記第１のウェハの前記半導体層の表面を張り合わせて、前記第１のウェハと前記第２のウェハを一体化する工程と、前記第１のウェハの裏面を研磨する工程と、を含むことを特徴とする。
請求項３４の発明にかかるトレンチ横型半導体装置の製造方法は、上記請求項２０〜２４のいずれか一つに記載されたトレンチ横型半導体装置を製造するにあたって、前記ＳＯＩ基板の表面から前記第１の半導体領域に達するトレンチを形成した後、該トレンチ内に絶縁膜を堆積し、該絶縁膜の内側に導電膜を堆積し、該導電膜および前記絶縁膜を、同導電膜の上端が前記ＳＯＩ基板の表面よりも低くなるまで異方性エッチングによる自己整合エッチングを行って、前記導電性領域を形成することを特徴とする。
請求項３５の発明にかかるトレンチ横型半導体装置の製造方法は、請求項３４に記載の発明において、前記導電性領域を形成した後、同導電性領域の内側に絶縁膜を堆積し、該絶縁膜を、前記導電性領域を被覆するように自己整合エッチングし、残った絶縁膜をマスクとしてトレンチ底にさらに深いトレンチを形成することを特徴とする。
請求項３６の発明にかかるトレンチ横型半導体装置の製造方法は、上記請求項１９〜２４のいずれか一つに記載された記載されたトレンチ横型半導体装置を製造するにあたって、第１導電型の半導体ウェハの表面層に同半導体ウェハよりも抵抗率の低い第１導電型の半導体層を形成することによって、第１のウェハを作製する工程と、支持ウェハの表面に絶縁層を形成することによって、第２のウェハを作製する工程と、前記第２のウェハの前記絶縁層の表面に、前記第１のウェハの前記半導体層の表面を張り合わせて、前記第１のウェハと前記第２のウェハを一体化する工程と、前記第１のウェハの裏面を研磨する工程と、を含むことを特徴とする。
請求項１、７、１３または１９の発明によれば、第１の低抵抗領域と第２の半導体領域と第１の半導体領域とからなるＭＯＳＴと、第３の低抵抗領域と第２の半導体領域と第１の半導体領域とからなるＢＪＴとを融合したＩＢＴが構成されている。そして、第２の半導体領域が、ＭＯＳＴのチャネルが形成される領域と、ＢＪＴのベース領域とを兼ねているので、単位デバイスの面積が小さくなる。
また、耐圧を保持する部分が半導体装置の深さ方向に設けられており、第２の電極が、ＳＯＩ基板の表面から半導体装置の深さ方向に伸びる引き出し電極を介して、半導体装置の深い位置に設けられた半導体層に電気的に接続する構成となっていることにより、単位セルの占有面積を従来の横型ＩＧＢＴよりも小さくすることができる。従って、単位面積あたりのオン抵抗を低減することができる。例えば、上記非特許文献３に記載されているプラズマディスプレイパネル用スキャンデバイスと比較すると、セルピッチは半分になる。
ここで、引き出し電極は、個々のセルに一つずつ設けられていてもよいし、複数のセルが一つの引き出し電極を共用する構成としてもよい。複数のセルが共用する場合には、単位セルの面積がさらに小さくなるので、単位面積あたりのオン抵抗をより一層、低減することができる。また、引き出し電極は、基板にトレンチを形成し、そのトレンチ内に導電材を堆積させることにより形成される。引き出し電極が複数のセルにより共用される構成であれば、ウェハに形成するトレンチの数が減り、ウェハ表面の全面積に対する全トレンチの開口面積の比（トレンチ開口率）が小さくなる。従って、エッチング時のマイクロローディング効果を低減することができる。
引き出し電極の導電材として、メタルまたは第１導電型の低抵抗ポリシリコンを用いることができる。引き出し電極を形成するためのトレンチが深い場合や、トレンチのアスペクト比が高い場合には、メタルよりもポリシリコンの方がトレンチ内に堆積させやすいので、ポリシリコンを用いることによって、引き出し電極の作製が容易となる。また、ポリシリコンを用いると、メタルを用いる場合よりもウェハの反りが小さくなる。さらに、ポリシリコンよりなる引き出し電極は、ゲート絶縁膜を形成する前に作製されるので、トレンチエッチングによるゲート絶縁膜に対するプラズマダメージを回避することができる。
請求項１または７の発明では、ＢＪＴのベース−エミッタ間に接続されるベース抵抗ＲBは、第２の半導体領域上に絶縁膜を介して形成された抵抗体により実現される。この抵抗体は、ポリシリコンまたはメタルにより構成される。一方、請求項１３または１９の発明では、ベース抵抗ＲBは、第３の低抵抗領域と第８の低抵抗領域との間のＭＯＳＴを常時、オン状態としたときのチャネル抵抗により実現される。この構成は、抵抗となるＭＯＳＴのゲート電極と、ＩＢＴを構成するＭＯＳＴのゲート電極とを、１回のポリシリコンの堆積とそのパターニングにより同時に形成する、いわゆるシングルポリプロセスに適している。
請求項２、８、１４または２０の発明によれば、引き出し電極と第１の半導体領域および第２の半導体領域との間に、導電性領域が絶縁膜により挟まれた構成の複合領域が設けられているので、この導電性領域を電気的にフローティングにしてフィールドプレートとする。このフィールドプレートによって、デバイスが逆バイアスされたときに、引き出し電極からくる基板表面に平行な電界が遮蔽される。それによって、第１の半導体領域と第２の半導体領域との界面で形成される、基板表面に平行なＰＮ接合（以下、ＰＮ接合Ａとする）の引き出し電極側に生じる、基板表面に平行な高電界を緩和することができる。従って、前記ＰＮ接合Ａが保護され、耐圧が向上する。
フィールドプレートがない場合には、引き出し電極からくる基板表面に平行な高電界が緩和されないので、デバイスが逆バイアスされたときに、前記ＰＮ接合Ａにおける全電界が極めて大きくなり、ＰＮ接合Ａが破壊しやすい。なお、前記複合領域を設ける場合よりも低い耐圧でよい場合には、複合領域の代わりに、厚い絶縁膜を設けてもよい。すなわち、絶縁領域中に導電性領域を設けなくても、同等の効果が得られる。
また、第１の半導体領域と引き出し電極とその間の絶縁領域は、ＭＯＳキャパシタを構成しており、引き出し電極に印加される電圧の増加に伴って、第１の半導体領域と絶縁領域との界面に蓄積層が形成される。蓄積層の形成は、ドリフト領域の電界集中を招き、耐圧を低下させる。これに対して、請求項２、８、１４または２０の発明によれば、電気的にフローティングな導電性領域が設けられていることにより、蓄積層の形成が抑制されるので、耐圧が向上する。
ここで、フィールドプレートとなる導電性領域をフローティングにする理由は、次の通りである。すなわち、導電性領域を接地電位に固定してしまうと、導電性領域は、接地電位とされる第１の電極と同じ電位になる。そうすると、デバイスがオン状態のときに、導電性領域と第１の半導体領域とが、絶縁領域の一部である絶縁膜を挟むことにより構成される比較的に大きい容量が、素子に並列に接続された寄生容量となり、スイッチングの寄生容量となるため、素子の有効スイッチング電流能力を低下させてしまう。これを避けるため、導電性領域は、フローティングであるのが望ましい。
請求項６または１２の発明によれば、第６の低抵抗領域と第２の半導体領域と第１の半導体領域とからなるＭＯＳＴと、ＩＢＴとが並列に接続されている。また、請求項１８または２４の発明によれば、第６の低抵抗領域と第２の半導体領域と第１の半導体領域とからなるＭＯＳＴと、ＩＢＴとが並列に接続されている。ＩＢＴでは、同等耐圧のＬＤＭＯＳ（横型ダブルディフューズドＭＯＳ）トランジスタの電流がＢＪＴで増幅されるので、オン抵抗がＬＤＭＯＳＴに比べると低くなる。ただし、バイポーラ動作には一定のオン電圧が必要であるので、ＩＧＢＴと同様に、電流は、一定のアノード電圧以上（ダイオードオン電圧ＶCE0≒０．７Ｖ）で流れる。
プラズマディスプレイパネル用スキャンデバイスのように、耐圧が２００Ｖ以下である場合、このＶCE0がオン抵抗に及ぼす影響を無視することはできない。そこで、ＭＯＳＴとＩＢＴを並列に接続して、ＶCE0をゼロにするのが望ましい。プラズマディスプレイパネル用スキャンデバイスに限らず、ＭＯＳＴに比べてＩＧＢＴの利点があまり顕著ではないとされる２５０Ｖ耐圧以下のデバイスにおいて、ＩＢＴとＭＯＳＴを組み合わせることは、ラッチアップフリーと高速低損失の特性が得られるので、有効である。
また、プラズマディスプレイパネル用ドライバＩＣに使われる出力段パワー素子には、高い電流能力（Ｊsat）と低いコレクタ−エミッタ間飽和電圧（ＶCEsat）が要求される。オン抵抗が低くＪsatが低いＭＯＳＴと、ＶCE0（約０．７Ｖ）以上でＪsatが高いＩＢＴとが並列に接続されることにより、ＩＧＢＴと同程度のＪsatを有し、かつＩＧＢＴよりもＶCEsatを低くすることができる。図８に、ＩＢＴとＭＯＳＴの並列素子（ＩＢＴ//ＭＯＳＴと表記）、ＩＢＴおよびＭＯＳＴのコレクタ電流電圧関係を概念的に示す。
請求項２７の発明によれば、第１のウェハの半導体層をイオン注入と熱拡散により形成することによって、その半導体層が金属汚染に対するゲッタ層となるので、金属汚染に対するゲッタリング効果が得られる。従って、ゲート絶縁膜の信頼性が向上する。
また、適切なイオン注入と熱処理条件を選択することにより、張り合わせＳＯＩウェハを作製する際のウェハ同士の結合に必要なミラー品質のウェハ表面が得られる。シリコンウェハ同士を張り合わせる際には、まず、ウェハ同士が、互いの表面の「Ｓｉ−ＯＨ−」に吸着されるＨ2Ｏを介して、一体となる。そして、２００℃以上に加熱されると、水分子がテトラマークラスターとなる。ついで、７００℃以上に加熱されると水クラスターが蒸発し、「Ｓｉ−Ｏ−Ｓｉ」を介してウェハ同士が結合される。さらに、１１００℃で加熱されると、ＳＯＩウェハの絶縁層（埋込酸化膜層）がリフローして、ウェハ同士の結合強度が一層高くなる。
ウェハ同士の結合は、その結合前のミラー品質のウェハ表面に水酸基（「−ＯＨ」）があれば可能である。デバイスの形成に供されるウェハ（以下、デバイスウェハとする）を、その表面に存在する自然酸化膜を介して、絶縁層が形成されたウェハ（以下、ハンドルウェハとする）と結合させることができる。あるいは、デバイスウェハを高濃度フッ酸で処理した直後に脱イオン化水に浸して、デバイスウェハの表面に付着している面密度の高い「−Ｆ」を「−ＯＨ」に置換してから、デバイスウェハをハンドルウェハと結合させることも可能である。
本発明によれば、高耐圧で、大電流での駆動が可能であり、かつ短絡耐量が高く、ターンオフ時間が短く、単位面積あたりのオン抵抗が低い小型の融合デバイスが得られるという効果を奏する。また、その融合デバイスとＭＯＳＴとを集積したデバイスが得られるという効果を奏する。また、ＳＯＩ基板を用いることにより、容易にＣＭＯＳデバイスと集積することができるという効果を奏する。
以下に添付図面を参照して、この発明にかかるトレンチ横型半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書および添付図面において、ｎまたはｐを冠記した半導体は、それぞれ電子または正孔がキャリアであることを意味する。また、ｎ+やｎ-などのように、ｎやｐに付す+または-は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高不純物濃度または比較的低不純物濃度であることを表す。
実施の形態１．
図１は、実施の形態１の半導体装置を示す断面図である。図１に示すように、融合デバイスであるＩＢＴは、ＳＯＩ基板を用いて作製されている。ＳＯＩ基板は、例えばｐ半導体でできた支持基板１の上に、酸化膜等からなる絶縁層２、ｎ+半導体からなるドレイン・コレクタ層１１ａ、およびｎ-半導体からなるドリフト領域３ａを、この順に積層した構成となっている。ドレイン・コレクタ層１１ａは、金属イオン汚染に対するゲッタリング効果を有しており、ゲッター層を兼ねている。ドレイン・コレクタ層１１ａは、支持基板１上に絶縁層２を介して設けられた半導体層に相当する。
ドリフト領域３ａの表面層には、ｐ半導体からなる複数のベース領域４ａが互いに離れて設けられている。隣り合うベース領域４ａの間は、ｎ半導体からなるドリフト領域３ｂとなっている。このように、デバイス構造がパンチスルー構造となっていることによって、最小限の厚さのドリフト領域３ａ，３ｂで耐圧を確保することができる。
また、基板表面側のドリフト領域３ｂのドーパント濃度は、ドリフト領域３ａよりも高くなっている。それによって、隣り合うベース領域４ａで発生するＪＦＥＴ効果が抑制されるので、オン抵抗が低減する。ドリフト領域３ｂの幅は、隣り合うベース領域４ａが互いにガードリングとなるように、設定されている。ドリフト領域３ａ，３ｂは、第１の半導体領域に相当し、ベース領域４ａは、第１の半導体領域の表面層に設けられた第２の半導体領域に相当する。
ベース領域４ａの表面層には、ｎ+半導体からなるソース領域５ａ、ｐ+半導体からなるキャリア変化領域６、ｎ+半導体からなるエミッタ領域８、およびｐ+半導体からなるボディコンタクト領域９が設けられている。ソース領域５ａは、ベース領域４ａとドリフト領域３ｂとの界面近傍に設けられている。キャリア変化領域６は、ソース領域５ａを挟んで、ベース領域４ａとドリフト領域３ｂとの界面の反対側の領域に、ソース領域５ａに接して設けられている。
エミッタ領域８は、ソース領域５ａおよびキャリア変化領域６から離れた領域に設けられている。ボディコンタクト領域９は、ソース領域５ａ、キャリア変化領域６およびエミッタ領域８のいずれからも離れた領域に設けられている。ソース領域５ａ、キャリア変化領域６、エミッタ領域８およびボディコンタクト領域９は、それぞれ第１の低抵抗領域、第２の低抵抗領域、第３の低抵抗領域および第４の低抵抗領域に相当する。
ＳＯＩ基板の表面上には、メタル層のパターニングにより形成されたフローティングオーミックコンタクトメタル（ＦＯＣ）１４、エミッタ・カソード電極（Ｅ）１２ａおよびインタコネクタメタル１３が、絶縁膜１５ａにより互いに絶縁されて設けられている。フローティングオーミックコンタクトメタル１４は、ソース領域５ａおよびキャリア変化領域６に電気的に接続している。つまり、ソース領域５ａとキャリア変化領域６は、メタルで短絡されており、フローティングオーミックコンタクトとなっている。
エミッタ・カソード電極１２ａは、エミッタ領域８に電気的に接続している。インタコネクタメタル１３は、ボディコンタクト領域９に電気的に接続している。フローティングオーミックコンタクトメタル１４、エミッタ・カソード電極１２ａおよびインタコネクタメタル１３は、それぞれ第１の導電体、第１の電極および第２の導電体に相当する。
また、エミッタ・カソード電極１２ａとインタコネクタメタル１３との間には、ポリシリコン層１６が設けられている。ポリシリコン層１６の一端は、エミッタ・カソード電極１２ａに電気的に接続されている。ポリシリコン層１６の他端は、インタコネクタメタル１３に電気的に接続している。ポリシリコン層１６は、基板表面上の絶縁膜１５ａにより、ベース領域４ａから絶縁されている。ポリシリコン層１６は、第１の電極および第２の導電体に電気的に接続する抵抗体に相当する。なお、この抵抗体は、メタルで形成されていてもよい。
また、ソース領域５ａと、ドリフト領域３ｂとベース領域４ａとの界面との間の、ベース領域４ａの表面上には、シリコン酸化膜等からなるゲート絶縁膜１５ｂを介してポリシリコン等からなるゲート電極（Ｇ）１０ａが設けられている。このプレーナゲート部から離れた位置には、ＳＯＩ基板の表面からベース領域４ａを貫通してドリフト領域３ａの比較的浅い位置にまで達する第１のトレンチ２２が設けれている。第１のトレンチ２２の側面には、シリコン酸化膜等からなる第１の絶縁膜１７が設けられている。
第１の絶縁膜１７の内側には、ポリシリコンまたはその他の導電材よりなる導電性領域１８が、ベース領域４ａとドリフト領域３ａとから形成される、基板表面に平行なＰＮ接合面（前記ＰＮ接合面Ａ）よりも浅い位置から深い位置まで設けられている。この導電性領域１８は、第１の絶縁膜１７および後述する第２の絶縁膜１９よりなる絶縁領域中に埋め込まれており、他の半導体部分や電極等から絶縁されている。つまり、導電性領域１８は、電気的にフローティング状態となっており、フィールドプレートとして働く。
第１のトレンチ２２の、導電性領域１８を除く底面からは、さらにドリフト領域３ａの深い位置にまで達する第２のトレンチ２３が形成されている。第１のトレンチ２２および第２のトレンチ２３の内側には、ＳＯＩ基板の表面から第２のトレンチ２３の底面に至るまで、シリコン酸化膜等からなる第２の絶縁膜１９が設けられている。
その第２の絶縁膜１９の内側には、ＳＯＩ基板の表面から第２のトレンチ２３の底面に至るまで、引き出し電極が設けられている。引き出し電極は、第２の絶縁膜１９の内側領域において、下半部に埋め込まれた低抵抗のｎ型ポリシリコンやメタルなどからなる第１のプラグ２０ａと、その第１のプラグ２０ａよりも上の部分を埋める低抵抗のｎ型ポリシリコンやメタルなどからなる第２のプラグ２０ｂとから構成されている。
第２のトレンチ２３の底面とドレイン・コレクタ層１１ａとの間には、ｎ+半導体からなるドレイン・コレクタ領域１１ｂが設けられている。ドレイン・コレクタ領域１１ｂは、第２のトレンチ２３の底面において第１のプラグ２０ａに接触している。つまり、引き出し電極は、ドレイン・コレクタ領域１１ｂを介してドレイン・コレクタ層１１ａに電気的に接続している。ドレイン・コレクタ領域１１ｂは、第５の低抵抗領域に相当する。
後述する実施の形態２において説明する製造プロセスより明らかなように、第１のプラグ２０ａとドレイン・コレクタ領域１１ｂとの接触面積は、第１のトレンチ２２および第２のトレンチ２３の内側に第２の絶縁膜１９を充填し、その第２の絶縁膜１９の中央部分を自己整合エッチングにより除去した際に、第２のトレンチ２３の底に露出したドレイン・コレクタ領域１１ｂの面積で決まる。なお、第２のトレンチ２３の底がドレイン・コレクタ層１１ａに達するようにすれば、ドレイン・コレクタ領域１１ｂを設けない構成とすることもできるが、製造上の信頼性を高めるには、ドレイン・コレクタ領域１１ｂを有する構成とするのが望ましい。
第２のプラグ２０ｂには、メタル層のパターニングによりＳＯＩ基板の表面上に形成されたコレクタ・アノード電極（Ｃ）２１が電気的に接続している。コレクタ・アノード電極２１は、絶縁膜１５ａによりエミッタ・カソード電極１２ａやインタコネクタメタル１３やフローティングオーミックコンタクトメタル１４から絶縁されている。コレクタ・アノード電極２１は、第２の電極に相当する。
以上の構成において、ソース領域５ａ、ベース領域４ａ、ドリフト領域３ａ，３ｂ、ドレイン・コレクタ層１１ａおよびドレイン・コレクタ領域１１ｂは、ＭＯＳＴを構成する。ゲート電極１０ａに印加されるゲート電圧が閾値電圧を超えると、チャネルが、ソース領域５ａとドリフト領域３ｂとの間の、ベース領域４ａとゲート絶縁膜１５ｂとの界面に形成される。また、エミッタ領域８、ベース領域４ａ、ドリフト領域３ａ，３ｂ、ドレイン・コレクタ層１１ａおよびドレイン・コレクタ領域１１ｂは、ＢＪＴを構成する。このように、本実施の形態では、ＭＯＳＴのチャネルが形成される領域と、ＢＪＴのベース領域４ａとが共通になっている。
上述した構成のＩＢＴの等価回路は、図４７に示す回路と同じである。そして、エミッタ・カソード電極１２ａとインタコネクタメタル１３との間に設けられたポリシリコン層１６は、ＢＪＴのベース−エミッタ間のベース抵抗（図４７のＲB）に相当する。なお、図１に示すデバイスの製造プロセスについては、一部を除いて後述する実施の形態２と同じであるので、実施の形態２において説明する。
次に、図１に示すＩＢＴの動作について説明する。コレクタ・アノード電極２１に電圧を印加し、ゲート電極１０ａに閾値電圧を超える電圧を印加すると、ベース領域４ａにチャネルが形成され、ＭＯＳＴがオン状態となる。電子は、ソース領域５ａからチャネル、ドリフト領域３ａ，３ｂ、ドレイン・コレクタ層１１ａおよびドレイン・コレクタ領域１１ｂを通って、第１および第２のプラグ２０ａ，２０ｂよりなる引き出し電極に至り、コレクタ・アノード電極２１に到達する。
一方、ソース領域５ａとキャリア変化領域６は、フローティングオーミックコンタクトとなっているので、電子と同じ数のホールが、キャリア変化領域６からベース領域４ａの、エミッタ領域８の下の部分を通過して、ボディコンタクト領域９に至り、インタコネクタメタル１３およびポリシリコン層１６を通ってエミッタ・カソード電極１２ａに至る。このホール電流が一定の閾値を超えると、そのホールパスの電圧降下により、ベース領域４ａとエミッタ領域８との間にダイオードオン電圧よりも高い電位差が生じ、ＢＪＴがオン状態となる。
そして、ＭＯＳＴのチャネル電流は、ＢＪＴにより増幅される。従って、ＢＪＴのコレクタ電流は、チャネル電流のβeff倍となり、素子全体はＩＢＴとして動作する。ここで、ＢＪＴの電流増幅因子をβとすると、ＢＪＴの実効電流増幅因子βeffは、（１−０．７／（ＲB・ＩB））×βである。
ここで、一例として、上述した構成のＩＢＴと従来のＩＧＢＴとで電流駆動能力を比較した結果について説明する。上記非特許文献３によれば、ＭＯＳＴとＩＧＢＴを、コレクタのみを変えて同じレイアウトで作製し、それらの電流駆動能力を比べると、ＩＧＢＴの電流は、ＭＯＳＴの電流の約４．４倍になる。本実施の形態において、ＩＢＴ中のＢＪＴの実効電流増幅因子βeffを４以上にすれば、単位ゲート幅のＩＢＴ電流はＩＧＢＴの電流と同等になる。
回路設計ルールが０．６μｍである場合、本実施の形態のデバイスの最大セルピッチは、図２に示すように、１４．２μｍとなる。図２においては、デバイスの上方に、基準となる位置を「０」とし、その基準位置から各部の位置までの距離（μｍ）を「２．８」、「４．７」、「５．９」、「７．７」、「８．９」、「１０．１」、「１０．７」、「１３．２」および「１４．２」として示した。なお、セル毎に引き出し電極を配置したときに最大セルピッチとなる。
それに対して、ＳＯＩ基板に作製した横型ＩＧＢＴのセルピッチは２５μｍである。従って、図２に示すデバイスのセルピッチは、この横型ＩＧＢＴのセルピッチのおおよそ半分である。本実施の形態のＩＢＴと従来の横型ＩＧＢＴとで、コレクタ−エミッタ間飽和電圧ＶCEsatが同等であるとすれば、図２に示す寸法のデバイスでは、単位面積あたりのオン抵抗が２５０ｍΩ・ｍｍ2程度になる。これは、上記非特許文献３のデバイスのオン抵抗（５００ｍΩ・ｍｍ2）の約半分である。
実施の形態２．
図３は、実施の形態２の半導体装置を示す断面図である。図３に示すように、実施の形態２は、ＩＢＴとＭＯＳＴを同一のＳＯＩ基板上に集積し、それらを並列に接続したものである。ＭＯＳＴは、例えばＤＭＯＳＴである。ＩＢＴは、実施の形態１のＩＢＴと同じものである。以下、異なる構成についてのみ説明する。
実施の形態１において説明したように、ドリフト領域３ａの表面層には、第２の半導体領域として複数のベース領域が設けられている。そのうち、いくつかのベース領域４ａには、ＩＢＴを構成するＭＯＳＴとＢＪＴの表面構造が形成されている。実施の形態２のＤＭＯＳＴは、残りのいくつかのベース領域４ｂに形成されている。このベース領域４ｂの表面層には、ｎ+半導体からなるソース領域５ｂ、およびｐ+半導体からなるボディコンタクト領域７が設けられている。
ソース領域５ｂは、ベース領域４ｂとドリフト領域３ｂとの界面近傍に設けられている。ボディコンタクト領域７は、ソース領域５ｂに接して設けられている。ソース領域５ｂおよびボディコンタクト領域７には、メタル層のパターニングによりＳＯＩ基板の表面上に形成されたエミッタ電極１２ｂが電気的に接続している。このエミッタ電極１２ｂは、ＩＢＴのエミッタ・カソード電極１２ａにつながっている。ソース領域５ｂ、ボディコンタクト領域７およびエミッタ電極１２ｂは、それぞれ第６の低抵抗領域、第７の低抵抗領域および第３の電極に相当する。
ソース領域５ｂと、ドリフト領域３ｂとベース領域４ｂとの界面との間の、ベース領域４ｂの表面上には、シリコン酸化膜等からなる第２のゲート絶縁膜１５ｃを介してポリシリコン等からなる第２のゲート電極（Ｇ）１０ｂが設けられている。特に限定しないが、ＤＭＯＳＴの第２のゲート電極１０ｂおよび第２のゲート絶縁膜１５ｃは、それぞれＩＢＴを構成するＭＯＳＴのゲート電極１０ａおよびゲート絶縁膜１５ｂと共通になっている。
ＤＭＯＳＴは、ソース領域５ｂ、ベース領域４ｂ、ドリフト領域３ａ，３ｂ、ドレイン・コレクタ層１１ａおよびドレイン・コレクタ領域１１ｂにより構成される。そして、第２のゲート電極１０ｂに印加されるゲート電圧が閾値電圧を超えると、チャネルが、ソース領域５ｂとドリフト領域３ｂとの間の、ベース領域４ｂと第２のゲート絶縁膜１５ｃとの界面に形成される。上述した構成のＤＭＯＳＴは、全チャネル幅に対して一定の割合を占めるように設けられる。ＩＢＴの動作は、実施の形態１において説明した通りである。
回路設計ルールが０．６μｍである場合、ＤＭＯＳＴのセルピッチは、図４に示すように、４．２μｍとなる。ＩＢＴの最大セルピッチは、実施の形態１と同じ１４．２μｍである。図４においても図２と同様に、デバイスの上方に、ＤＭＯＳＴについては、基準となる位置を「０」とし、その基準位置から各部の位置までの距離（μｍ）を「２．２」、「２．８」、「３．６」「４．２」として示した。また、ＩＢＴについては、基準となる位置を「０」とし、その基準位置から各部の位置までの距離（μｍ）を「２．８」、「４．７」、「５．９」、「７．７」、「８．９」、「１０．１」、「１０．７」、「１３．２」および「１４．２」として示した。
ところで、複数のゲートが一つの引き出し電極（２０ａ，２０ｂ）を共用する場合には、ドレイン・コレクタ層１１ａの抵抗を考慮する必要がある。図５は、ドレイン・コレクタ層１１ａの有効抵抗を導出するための説明図である。図５に示すように、ドレイン・コレクタ層１１ａからドリフト領域３ａに均一な電流密度ｊの電流が流れるとする。なお、図５において、Ｌは、一つの引き出し電極（２０ａ，２０ｂ）あたりのドレイン・コレクタ層１１ａの長さである。距離Ｌにおけるチャネル数をＮとし、そのＮのチャネル数のうち、ＩＢＴチャネルの割合をｘとする。また、ΔＬI毎にＩＢＴチャネルが増え、ΔＬD毎にＤＭＯＳＴチャネルが増えるものとする。
この場合、Ｌは、次の（１）式で表される。また、ドレイン・コレクタ層１１ａの抵抗Ｒn+は、次の（２）式で表される。
Figure 0004617688
Figure 0004617688
ただし、（２）式において、Ｗは、図３の図面に垂直な方向のゲート幅である。ρshは、ドレイン・コレクタ層１１ａのシート抵抗である。従って、次の（３）式が得られる。
Figure 0004617688
ただし、（３）式において、Ａは、デバイスの表面積である。また、ドレイン・コレクタ領域１１ｂと第１のプラグ２０ａとのコンタクト抵抗Ｒcは、次の（４）式で表される。その（４）式より（５）式が得られる。
Figure 0004617688
Figure 0004617688
ただし、（４）式および（５）式において、ρcは、比コンタクト抵抗または単位面積あたりのコンタクト抵抗であり、Ｗcは、図３に示す第１のプラグ２０ａの幅である。第１のプラグ２０ａの周囲を被う図示しないバリアメタルのバリア層をＴｉ／ＴｉＮとすると、そのＲbarrierＡは、次の（６）式となる。
Figure 0004617688
ただし、（６）式において、ＴTiおよびＴTiNは、それぞれＴｉおよびＴｉＮの厚さである。ρTiおよびρTiNは、それぞれＴｉおよびＴｉＮの抵抗率である。第１のプラグ２０ａおよび第２のプラグ２０ｂの材料をｎ+ポリシリコンとすると、そのＲＣollectorＡは、次の（７）式となる。
Figure 0004617688
ただし、（７）式において、ρN+Polyは、ｎ+ポリシリコンの抵抗率である。Ｄは、第１のトレンチ２２と第２のトレンチ２３の深さの和である（図３参照）。
一方、Ｌが長くなるのに伴って、図４に示すセルピッチよりも短い距離でデバイスチャネルができるので、電流を増大することができる。それゆえ、デバイス自身のオン抵抗ＲonＡが小さくなる。ここで、Ｒonがデバイスのチャネル数に反比例すると仮定する。図４に示すＩＢＴのセルピッチをＬpとし、そのＲonＡを（ＲonＡ）Iとする。また、ＤＭＯＳＴのＲonＡを（ＲonＡ）Dとすると、素子固有のＲDeviceＡは、次の（８）式で表される。
Figure 0004617688
図３に示す素子全体の（ＲonＡ）Tは、次の（９）式で表される。
Figure 0004617688
上記（９）式の極小値が得られるときのチャネル数およびＩＢＴの割合をそれぞれＮoptおよびｘoptとすると、最適なセルピッチＬcell optは、次の（１０）式で表される。
Figure 0004617688
ここで、ドレイン・コレクタ層１１ａの厚さＴを１μｍとし、シリコンの抵抗率ρSiを５×１０-4Ω・ｃｍとする。上記（４）式において、Ｗc＝１．４μｍ、ρc＝１×１０-6Ω・ｃｍ2とする。上記（５）式において、ρTi＝６５μΩ・ｃｍ、ρTiN＝１６０μΩ・ｃｍ、ＴTi＝０．１μｍ、ＴTiN＝０．２μｍとする。上記（７）式において、ρN+Poly＝６００μΩ・ｃｍ、Ｄ＝１３μｍとする。また、（ＲonＡ）I＝２５０ｍΩ・ｍｍ2、Ｌp＝１４．２μｍ、ΔＬI＝１０μｍ、（ＲonＡ）D＝２０００ｍΩ・ｍｍ2、ΔＬD＝４．２μｍ、ＬD＝２５μｍとする。これは、非特許文献３において、ＩＧＢＴのコレクタをＭＯＳＴのドレインに変更する場合の素子のＲonＡである。
図６または図７は、このような条件における上記（９）式を図示したものである。図７は、図６を別の視点から見たものである。図６より、最適チャネル数Ｎoptは約１０であることがわかる。また、図７より、ＲonＡの極小値に対応する最適なＩＢＴの割合ｘoptは、０〜１の範囲内に存在しないことがわかる。すなわち、本数値例における（ＲonＡ）Iが（ＲonＡ）Dより遥かに低いので、ＩＢＴとＭＯＳＴとを並列することによりＲonＡは小さくならない。従って、低いＶCE0が必要な場合、ｘoptの値は、飽和駆動電流であるＪCEsatの要求によって決まる。
なお、上記各数値において、ρSiについては、S. M. Szeの「Physics of Semiconductor Devices」（2nd ed.,Wiley,1982. P. 32.）による。ただし、ｎ+シリコンのドーパント濃度を４×１０20ｃｍ-3とする。ρcについては、D. K. Schroderの「Semiconductor Material and Device Characterization」（2nd ed.,Wiley,1998. P. 141.）による。ただし、ドーパントをリンとし、その濃度を４×１０20ｃｍ-3とする。ρTiNについては、C. Y. Changらの「ULSI Technology」（McGraw Hill,1996. P. 384.）による。ρN+Polyについては、Ted Kaminの「Polycrystalline Silicon for Integrated Circuits and Displays」（2nd ed.,Kluwer Academics,TK. 7871. 15 S55K36,1998. pp. 231.）による。
次に、図３に示す構成のデバイスの製造プロセスについて、図９〜図３１を参照しながら説明する。まず、図９に示すように、ドリフト領域３ａとなるｎ-半導体でできたウェハの表面にスクリーン酸化膜３１を形成し、ｎ型不純物であるＡｓ（ヒ素）またはアンチモン（Ｓｂ）をイオン注入して、図１０に示すように、ウェハ表面にドレイン・コレクタ層１１ａを形成する。ついで、図１１に示すように、スクリーン酸化膜３１を除去する。ここまでで、第１のウェハであるデバイスウェハができあがる。
一方、図１２に示すように、支持基板１を用意する。そして、図１３に示すように、支持基板１の表面に酸化膜等の絶縁層２を形成し、第２のウェハであるハンドルウェハとする。ついで、図１４に示すように、ハンドルウェハの絶縁層２の表面と、デバイスウェハのドレイン・コレクタ層１１ａの表面とを張り合わせる。その際、デバイスウェハの表面の自然酸化膜を介して、デバイスウェハとハンドルウェハが結合され、一体化される。そして、図１５に示すように、一体化されたＳＯＩウェハのドリフト領域３ａを所定の厚さまで研磨し、ＳＯＩウェハが完成する。
ついで、図１６に示すように、ＳＯＩウェハの表面、すなわちドリフト領域３ａの表面にスクリーン酸化膜３２を形成する。そして、ドリフト領域３ａの表面にリンをイオン注入して、図１７に示すように、ドリフト領域３ｂを形成する。スクリーン酸化膜３２を除去した後、図１８に示すように、ドリフト領域３ａの表面に酸化膜３３を堆積する。フォトリソグラフィにより、この酸化膜３３をパターニングしてトレンチエッチングのマスクを形成する。そして、異方性エッチングを行って、第１のトレンチ２２を形成する。
ついで、犠牲酸化等によりトレンチエッチングのダメージを除去した後、図１９に示すように、ウェハ全面に絶縁膜３４とポリシリコン等よりなる導電膜３５を順次堆積する。これら導電膜３５と絶縁膜３４を、導電膜３５の上端がウェハ表面よりも低くなるまで、自己整合エッチングにより順次エッチングする。それによって、図２０に示すように、第１のトレンチ２２の側壁に、第１の絶縁膜１７を介して導電性領域１８が形成される。
ついで、図２１に示すように、第１のトレンチ２２に酸化膜等の絶縁膜を堆積し、この絶縁膜を自己整合エッチングによりエッチングして、導電性領域１８の上側および内側を覆う絶縁膜３６を形成する。そして、この絶縁膜３６をトレンチエッチングのマスクとして異方性エッチングを行い、第１のトレンチ２２の底に第２のトレンチ２３を形成する。犠牲酸化等によりエッチングダメージを除去した後、Ａｓをイオン注入して、第２のトレンチ２３の底にドレイン・コレクタ領域１１ｂを形成する。
ついで、図２２に示すように、全面に絶縁膜を堆積し、この絶縁膜を自己整合エッチングによりエッチングする。そして、第１のトレンチ２２内の絶縁膜３６の内側および第２のトレンチ２３の側壁に、第２の絶縁膜１９を残すとともに、第２のトレンチ２３の底に、絶縁膜１９により被われていたドレイン・コレクタ領域１１ｂを露出させる。
ついで、図２３に示すように、ウェハ全面にｎ型の低抵抗ポリシリコンを堆積し、この低抵抗ポリシリコンで第１のトレンチ２２および第２のトレンチ２３を埋める。そして、ウェハ表面の低抵抗ポリシリコンをエッチバックして除去する。それによって、第１のトレンチ２２および第２のトレンチ２３内の第２の絶縁膜１９の内側が、ウェハ表面よりも低い位置から第２のトレンチ２３の底まで、第１のプラグ２０ａで埋まる。
ついで、図２４に示すように、ウェハ全面に酸化膜３７を堆積し、ＣＭＰ（化学的機械研磨）により上面を平坦化する。その平坦化した酸化膜３７上にフォトレジスト３８を塗布する。そして、フォトリソグラフィによりフォトレジスト３８にエッチングパターンを作成する。
ついで、図２５に示すように、残ったフォトレジスト３８をマスクとして酸化膜３７をエッチングし、第１のプラグ２０ａの上にコンタクトホールを開口する。フォトレジスト３８を除去した後、ウェハ全面に第１のプラグ２０ａと同様のｎ型の低抵抗ポリシリコンを堆積する。そして、ウェハ表面の低抵抗ポリシリコンをエッチバックして除去する。それによって、第１のプラグ２０ａ上のコンタクトホールが第２のプラグ２０ｂで埋まる。
ついで、図２６に示すように、ウェハ表面の酸化膜３７を除去した後、ウェハ表面に酸化膜等の絶縁膜３９を成長させ、その絶縁膜３９の上にドープトポリシリコン等の導電膜４０を堆積する。そして、図２７に示すように、導電膜４０および絶縁膜３９をエッチングして、ゲート電極１０ａ，１０ｂおよびゲート絶縁膜１５ｂ，１５ｃよりなるゲートスタック構造を形成する。つづいて、第１のトレンチ２２の上をフォトレジスト４１で被い、このフォトレジスト４１およびゲートスタック構造をマスクとしてボロンのイオン注入を行う。
つづいて、熱拡散を行い、図２８に示すように、ベース領域４ａ，４ｂを形成する。フォトレジスト４１を除去した後、ウェハ表面にフォトレジスト４２を塗布し、フォトリソグラフィによりベース領域４ａ，４ｂの一部を露出させる。その後、Ａｓのイオン注入を行い、図２９に示すように、ソース領域５ａ，５ｂとエミッタ領域８を形成する。フォトレジスト４２を除去した後、ウェハ表面にフォトレジスト４３を塗布し、フォトリソグラフィによりベース領域４ａ，４ｂの一部を露出させる。そして、ボロンのイオン注入を行い、図３０に示すように、キャリア変化領域６とボディコンタクト領域７，９を形成する。
フォトレジスト４３を除去した後、ウェハ全面に絶縁膜１５ａを堆積し、さらにその上に高抵抗のポリシリコン膜４４を堆積する。図３１に示すように、このポリシリコン膜４４をフォトリソグラフィにより所望のパターンに形成し、ポリシリコン層１６よりなる抵抗体とする。ついで、絶縁膜１５ａにコンタクトホールを開口し、ウェハ全面にメタルをスパッタした後、このメタルをエッチングして、エミッタ・カソード電極１２ａ、エミッタ電極１２ｂ、インタコネクタメタル１３、フローティングオーミックコンタクトメタル１４およびコレクタ・アノード電極２１を形成して、フロントエンド工程を完了する。この状態が、図３に示す状態である。
なお、上述した実施の形態２の製造プロセスにおいて、第２のゲート電極１０ｂ、第２のゲート絶縁膜１５ｃ、ベース領域４ｂ、ソース領域５ｂ、ボディコンタクト領域７およびエミッタ電極１２ｂを作製しなければ、実施の形態１の製造プロセスとなる。
実施の形態３．
図３２は、実施の形態３の半導体装置を示す断面図である。図３２に示すように、実施の形態３は、実施の形態１のプレーナゲート型ＭＯＳＴに代えて、トレンチゲート型ＭＯＳＴをＢＪＴと融合したものである。トレンチゲート構造は、ＳＯＩ基板表面から、ｐ半導体からなるベース領域４ｃを貫通して、ドリフト領域３ａに達する第３のトレンチ２６の内面に、シリコン酸化膜等からなるゲート絶縁膜１５ｄを有する。第３のトレンチ２６の、ゲート絶縁膜１５ｄの内側には、ポリシリコン等からなるゲート電極１０ｃが埋め込まれている。
ベース領域４ｃは、ゲート絶縁膜１５ｄに接している。つまり、実施の形態３では、実施の形態１において設けられていたドリフト領域３ｂは存在しない。従って、第１の半導体領域は、ドリフト領域３ａのみで構成されている。また、ｎ+半導体からなるソース領域５ｃは、ゲート絶縁膜１５ｄに接して設けられている。ベース領域４ｃおよびソース領域５ｃは、それぞれ第２の半導体領域および第１の低抵抗領域に相当する。
以上の構成において、ソース領域５ｃ、ベース領域４ｃ、ドリフト領域３ａ、ドレイン・コレクタ層１１ａおよびドレイン・コレクタ領域１１ｂは、ＭＯＳＴを構成する。ゲート電極１０ｃに印加されるゲート電圧が閾値電圧を超えると、チャネルが、ベース領域４ｃとゲート絶縁膜１５ｄとの界面に形成される。また、エミッタ領域８、ベース領域４ｃ、ドリフト領域３ａ、ドレイン・コレクタ層１１ａおよびドレイン・コレクタ領域１１ｂは、ＢＪＴを構成する。このように、本実施の形態では、ＭＯＳＴのチャネルが形成される領域と、ＢＪＴのベース領域４ｃとが共通になっている。
その他の構成は、実施の形態１と同様である。また、ＩＢＴの動作は、実施の形態１において説明した通りである。なお、図３２に示すデバイスの製造プロセスについては、一部を除いて後述する実施の形態４と同じであるので、実施の形態４において説明する。
実施の形態４．
図３３は、実施の形態４の半導体装置を示す断面図である。図３３に示すように、実施の形態４は、ＩＢＴとＭＯＳＴを同一のＳＯＩ基板上に集積し、それらを並列に接続したものである。ＭＯＳＴは、例えばトレンチゲート型ＭＯＳＴである。ＩＢＴは、実施の形態３のＩＢＴと同じものである。以下、異なる構成についてのみ説明する。
実施の形態３において説明したように、ドリフト領域３ａの表面層には、第２の半導体領域であるベース領域が設けられている。そして、このベース領域は、第３のトレンチ２６および第１のトレンチ２２により、独立した複数の領域に別れている。その複数の領域のうち、いくつかのベース領域４ｃには、実施の形態３のＩＢＴを構成するＭＯＳＴとＢＪＴの表面構造が形成されており、残りのいくつかのベース領域４ｄに、実施の形態４において追加されたトレンチゲート型ＭＯＳＴが形成されている。
この追加されたトレンチゲート型ＭＯＳＴのゲート構造は、ＳＯＩ基板表面から、ｐ半導体からなるベース領域４ｃ，４ｄを貫通して、ドリフト領域３ａに達するトレンチの内面に、シリコン酸化膜等からなる第２のゲート絶縁膜１５ｅを有し、さらにそのトレンチの、第２のゲート絶縁膜１５ｅの内側に、ポリシリコン等からなる第２のゲート電極１０ｄを埋め込んだ構成となっている。特に限定しないが、追加されたトレンチゲート型ＭＯＳＴの第２のゲート電極１０ｄおよび第２のゲート絶縁膜１５ｅは、それぞれＩＢＴを構成するトレンチゲート型ＭＯＳＴのゲート電極１０ｃおよびゲート絶縁膜１５ｄと共通になっている。
また、ベース領域４ｄは、第２のゲート絶縁膜１５ｅに接して設けられており、その表面層には、ｎ+半導体からなるソース領域５ｄ、およびｐ+半導体からなるボディコンタクト領域７が設けられている。ソース領域５ｄは、第２のゲート絶縁膜１５ｅに接している。ソース領域５ｄおよびボディコンタクト領域７には、エミッタ電極１２ｂが電気的に接続している。このエミッタ電極１２ｂは、ＩＢＴのエミッタ・カソード電極１２ａにつながっている。ソース領域５ｄは、第６の低抵抗領域に相当する。
追加されたトレンチゲート型ＭＯＳＴは、ソース領域５ｄ、ベース領域４ｄ、ドリフト領域３ａ、ドレイン・コレクタ層１１ａおよびドレイン・コレクタ領域１１ｂにより構成される。そして、第２のゲート電極１０ｄに印加されるゲート電圧が閾値電圧を超えると、チャネルが、ベース領域４ｄと第２のゲート絶縁膜１５ｅとの界面に形成される。このトレンチゲート型ＭＯＳＴは、全チャネル幅に対して一定の割合を占めるように設けられる。その他の構成は、実施の形態３と同様である。また、ＩＢＴの動作は、実施の形態１において説明した通りである。
次に、図３３に示す構成のデバイスの製造プロセスについて、図３４〜図４０を参照しながら説明する。まず、実施の形態２において説明した図９〜図１５の手順に従って、ＳＯＩウェハを作製する。ついで、図３４に示すように、ＳＯＩウェハの表面、すなわちドリフト領域３ａの表面にスクリーン酸化膜５１を形成する。そして、ドリフト領域３ａの表面にボロンをイオン注入して、図３５に示すように、ベース領域４ｃ，４ｄを形成し、スクリーン酸化膜５１を除去する。
ついで、図１８〜図２５の手順に従って、第１の絶縁膜１７、導電性領域１８、第２の絶縁膜１９、第１のプラグ２０ａおよび第２のプラグ２０ｂを形成する。その後、図３６に示すように、ドリフト領域３ａの表面に酸化膜５２を堆積し、フォトリソグラフィにより、この酸化膜５２をパターニングしてトレンチエッチングのマスクを形成する。そして、異方性エッチングを行って、第３のトレンチ２６を形成する。
ついで、犠牲酸化等によりトレンチエッチングのダメージを除去した後、図３７に示すように、ウェハ表面に酸化膜等の絶縁膜とドープトポリシリコン等の導電膜を順次堆積し、これらをエッチバックして、ゲート絶縁膜１５ｄ，１５ｅおよびゲート電極１０ｃ，１０ｄを形成する。つづいて、ウェハ表面にフォトレジスト５３を塗布し、フォトリソグラフィによりベース領域４ｃ，４ｄの一部を露出させる。
その後、Ａｓのイオン注入を行い、図３８に示すように、ソース領域５ｃ，５ｄとエミッタ領域８を形成する。フォトレジスト５３を除去した後、ウェハ表面にフォトレジスト５４を塗布し、フォトリソグラフィによりベース領域４ｃ，４ｄの一部を露出させる。そして、ボロンのイオン注入を行い、図３９に示すように、キャリア変化領域６とボディコンタクト領域７，９を形成する。
フォトレジスト５４を除去した後、ウェハ全面に絶縁膜１５ａを堆積し、さらにその上に高抵抗のポリシリコン膜５５を堆積する。図４０に示すように、このポリシリコン膜５５をフォトリソグラフィにより所望のパターンに形成し、ポリシリコン層１６よりなる抵抗体とする。ついで、絶縁膜１５ａにコンタクトホールを開口し、ウェハ全面にメタルをスパッタした後、このメタルをエッチングして、エミッタ・カソード電極１２ａ、エミッタ電極１２ｂ、インタコネクタメタル１３、フローティングオーミックコンタクトメタル１４およびコレクタ・アノード電極２１を形成して、フロントエンド工程を完了する。この状態が、図３３に示す状態である。
なお、上述した実施の形態４の製造プロセスにおいて、第２のゲート電極１０ｄ、第２のゲート絶縁膜１５ｅ、ベース領域４ｄ、ソース領域５ｄ、ボディコンタクト領域７およびエミッタ電極１２ｂを作製しなければ、実施の形態３の製造プロセスとなる。
実施の形態５．
図４１は、実施の形態５の半導体装置を示す断面図である。図４１に示すように、融合デバイスであるＩＢＴは、ＳＯＩ基板を用いて作製されている。ＳＯＩ基板は、例えばｐ半導体でできた支持基板６１の上に、酸化膜等からなる絶縁層６２、ｎ+半導体からなるドレイン・コレクタ層７１ａ、およびｎ-半導体からなるドリフト領域６３ａを、この順に積層した構成となっている。ドレイン・コレクタ層７１ａは、金属イオン汚染に対するゲッタリング効果を有しており、ゲッター層を兼ねている。ドレイン・コレクタ層７１ａは、支持基板６１上に絶縁層６２を介して設けられた半導体層に相当する。
ドリフト領域６３ａの表面層には、ｐ半導体からなる複数のベース領域６４ａが互いに離れて設けられている。隣り合うベース領域６４ａの間は、ｎ半導体からなるドリフト領域６３ｂとなっている。このように、デバイス構造がパンチスルー構造となっていることによって、最小限の厚さのドリフト領域６３ａ，６３ｂで耐圧を確保することができる。
また、基板表面側のドリフト領域６３ｂのドーパント濃度は、ドリフト領域６３ａよりも高くなっている。それによって、隣り合うベース領域６４ａで発生するＪＦＥＴ効果が抑制されるので、オン抵抗が低減する。ドリフト領域６３ｂの幅は、隣り合うベース領域６４ａが互いにガードリングとなるように、設定されている。ドリフト領域６３ａ，６３ｂは、第１の半導体領域に相当し、ベース領域６４ａは、第１の半導体領域の表面層に設けられた第２の半導体領域に相当する。
ベース領域６４ａの表面層には、ｎ+半導体からなるソース領域６５ａ，６５ｅ、ｐ+半導体からなるキャリア変化領域６６ａ，６６ｂ、およびｎ+半導体からなるエミッタ領域６８が設けられている。ソース領域６５ａは、ベース領域６４ａとドリフト領域６３ｂとの界面近傍に設けられている。キャリア変化領域６６ａは、ソース領域６５ａを挟んで、ベース領域６４ａとドリフト領域６３ｂとの界面の反対側の領域に、ソース領域６５ａに接して設けられている。
エミッタ領域６８は、ソース領域６５ａおよびキャリア変化領域６６ａから離れた領域に設けられている。ソース領域６５ｅは、ソース領域６５ａ、キャリア変化領域６６ａおよびエミッタ領域６８のいずれからも離れた領域に設けられている。キャリア変化領域６６ｂは、ソース領域６５ａ、キャリア変化領域６６ａおよびエミッタ領域６８のいずれからも離れた領域に、ソース領域６５ｅに接して設けられている。ソース領域６５ａ、キャリア変化領域６６ａ、エミッタ領域６８、キャリア変化領域６６ｂおよびソース領域６５ｅは、それぞれ第１の低抵抗領域、第２の低抵抗領域、第３の低抵抗領域、第４の低抵抗領域および第８の低抵抗領域に相当する。
ＳＯＩ基板の表面上には、メタル層のパターニングにより形成されたフローティングオーミックコンタクトメタル（ＦＯＣ１）７４ａ、エミッタ・カソード電極（Ｅ）７２ａおよびフローティングオーミックコンタクトメタル（ＦＯＣ２）７４ｂが、絶縁膜７５ａにより互いに絶縁されて設けられている。フローティングオーミックコンタクトメタル７４ａは、ソース領域６５ａおよびキャリア変化領域６６ａに電気的に接続している。つまり、ソース領域６５ａとキャリア変化領域６６ａは、メタルで短絡されており、フローティングオーミックコンタクトとなっている。
エミッタ・カソード電極７２ａは、エミッタ領域６８に電気的に接続している。フローティングオーミックコンタクトメタル７４ｂは、ソース領域６５ｅおよびキャリア変化領域６６ｂに電気的に接続している。つまり、ソース領域６５ｅとキャリア変化領域６６ｂは、メタルで短絡されており、フローティングオーミックコンタクトとなっている。フローティングオーミックコンタクトメタル７４ａ、エミッタ・カソード電極７２ａおよびフローティングオーミックコンタクトメタル７４ｂは、それぞれ第１の導電体、第１の電極および第２の導電体に相当する。
また、ソース領域６５ａと、ドリフト領域６３ｂとベース領域６４ａとの界面との間の、ベース領域６４ａの表面上には、シリコン酸化膜等からなるゲート絶縁膜７５ｂを介してポリシリコン等からなるゲート電極（Ｇ）７０ａが設けられている。エミッタ領域６８とソース領域６５ｅとの間の、ベース領域６４ａの表面上には、シリコン酸化膜等からなる第３のゲート絶縁膜７５ｆを介してポリシリコン等からなる第３のゲート電極７０ｅが設けられている。
ゲート電極７０ａおよびゲート絶縁膜７５ｂ、並びに第３のゲート電極７０ｅおよび第３のゲート絶縁膜７５ｆよりなる各プレーナゲート部から離れた位置には、ＳＯＩ基板の表面からベース領域６４ａを貫通してドリフト領域６３ａの比較的浅い位置にまで達する第１のトレンチ８２が設けれている。第１のトレンチ８２の側面には、シリコン酸化膜等からなる第１の絶縁膜７７が設けられている。
第１の絶縁膜７７の内側には、ポリシリコンまたはその他の導電材よりなる導電性領域７８が、ベース領域６４ａとドリフト領域６３ａとから形成される、基板表面に平行なＰＮ接合面（前記ＰＮ接合面Ａ）よりも浅い位置から深い位置まで設けられている。この導電性領域７８は、第１の絶縁膜７７および後述する第２の絶縁膜７９よりなる絶縁領域中に埋め込まれており、他の半導体部分や電極等から絶縁されている。つまり、導電性領域７８は、電気的にフローティング状態となっており、フィールドプレートとして働く。
第１のトレンチ８２の、導電性領域７８を除く底面からは、さらにドリフト領域６３ａの深い位置にまで達する第２のトレンチ８３が形成されている。第１のトレンチ８２および第２のトレンチ８３の内側には、ＳＯＩ基板の表面から第２のトレンチ８３の底面に至るまで、シリコン酸化膜等からなる第２の絶縁膜７９が設けられている。
その第２の絶縁膜７９の内側には、ＳＯＩ基板の表面から第２のトレンチ８３の底面に至るまで、引き出し電極が設けられている。引き出し電極は、第２の絶縁膜７９の内側領域において、下半部に埋め込まれた低抵抗のｎ型ポリシリコンやメタルなどからなる第１のプラグ８０ａと、その第１のプラグ８０ａよりも上の部分を埋める低抵抗のｎ型ポリシリコンやメタルなどからなる第２のプラグ８０ｂとから構成されている。
第２のトレンチ８３の底面とドレイン・コレクタ層７１ａとの間には、ｎ+半導体からなるドレイン・コレクタ領域７１ｂが設けられている。ドレイン・コレクタ領域７１ｂは、第２のトレンチ８３の底面において第１のプラグ８０ａに接触している。つまり、引き出し電極は、ドレイン・コレクタ領域７１ｂを介してドレイン・コレクタ層７１ａに電気的に接続している。ドレイン・コレクタ領域７１ｂは、第５の低抵抗領域に相当する。
第１のプラグ８０ａとドレイン・コレクタ領域７１ｂとの接触面積は、第１のトレンチ８２および第２のトレンチ８３の内側に第２の絶縁膜７９を充填し、その第２の絶縁膜７９の中央部分を自己整合エッチングにより除去した際に、第２のトレンチ８３の底に露出したドレイン・コレクタ領域７１ｂの面積で決まる。なお、第２のトレンチ８３の底がドレイン・コレクタ層７１ａに達するようにすれば、ドレイン・コレクタ領域７１ｂを設けない構成とすることもできるが、製造上の信頼性を高めるには、ドレイン・コレクタ領域７１ｂを有する構成とするのが望ましい。
第２のプラグ８０ｂには、メタル層のパターニングによりＳＯＩ基板の表面上に形成されたコレクタ・アノード電極（Ｃ）８１が電気的に接続している。コレクタ・アノード電極８１は、絶縁膜７５ａによりエミッタ・カソード電極７２ａやフローティングオーミックコンタクトメタル７４ｂやフローティングオーミックコンタクトメタル７４ａから絶縁されている。コレクタ・アノード電極８１は、第２の電極に相当する。
以上の構成において、ソース領域６５ａ、ベース領域６４ａ、ドリフト領域６３ａ，６３ｂ、ドレイン・コレクタ層７１ａおよびドレイン・コレクタ領域７１ｂは、ＭＯＳＴを構成する。ゲート電極７０ａに印加されるゲート電圧が閾値電圧を超えると、チャネルが、ソース領域６５ａとドリフト領域６３ｂとの間の、ベース領域６４ａとゲート絶縁膜７５ｂとの界面に形成される。また、エミッタ領域６８、ベース領域６４ａ、ドリフト領域６３ａ，６３ｂ、ドレイン・コレクタ層７１ａおよびドレイン・コレクタ領域７１ｂは、ＢＪＴを構成する。このように、本実施の形態では、ＭＯＳＴのチャネルが形成される領域と、ＢＪＴのベース領域６４ａとが共通になっている。
エミッタ領域６８、ベース領域６４ａおよびソース領域６５ｅは、ＭＯＳＴを構成している。このＭＯＳＴの第３のゲート電極７０ｅには、一定の電圧ＶRが印加される。それによって、ベース領域６４ａと第３のゲート絶縁膜７５ｆとの界面に、チャネルが形成される。このチャネルの抵抗が後述するＢＪＴのベース抵抗となる。
上述した構成のＩＢＴの等価回路を図４２に示す。図４２において、ＭＯＳＴ９１は、上述したソース領域６５ａ、ベース領域６４ａ、ドリフト領域６３ａ，６３ｂ、ドレイン・コレクタ層７１ａおよびドレイン・コレクタ領域７１ｂよりなるＭＯＳＴに相当する。また、ＢＪＴ９２は、エミッタ領域６８、ベース領域６４ａ、ドリフト領域６３ａ，６３ｂ、ドレイン・コレクタ層７１ａおよびドレイン・コレクタ領域７１ｂよりなるＢＪＴに相当する。ＭＯＳＴ９３は、エミッタ領域６８、ベース領域６４ａおよびソース領域６５ｅよりなる抵抗として機能するＭＯＳＴに相当する。
次に、図４１に示すＩＢＴの動作について説明する。コレクタ・アノード電極８１に電圧を印加し、ゲート電極７０ａに閾値電圧を超える電圧を印加すると、ベース領域６４ａにチャネルが形成され、ＩＢＴのＭＯＳＴがオン状態となる。電子は、ソース領域６５ａからチャネル、ドリフト領域６３ａ，６３ｂ、ドレイン・コレクタ層７１ａおよびドレイン・コレクタ領域７１ｂを通って、第１および第２のプラグ８０ａ，８０ｂよりなる引き出し電極に至り、コレクタ・アノード電極８１に到達する。
一方、ソース領域６５ａとキャリア変化領域６６ａは、フローティングオーミックコンタクトとなっているので、電子と同じ数のホールが、キャリア変化領域６６ａからベース領域６４ａの、エミッタ領域６８の下の部分を通過して、キャリア変化領域６６ｂに至る。そして、ソース領域６５ｅにおいて電子に変換され、変換により生じた電子は、抵抗となるＭＯＳＴのチャネルを通ってエミッタ領域６８に到達する。これによって、ベース領域６４ａの電位は、ＭＯＳＴのチャネル抵抗の電圧降下分程度だけ上昇する。ベース領域６４ａを流れるホール電流が比較的低い閾値を超えると、ベース領域６４ａとエミッタ領域６８との間にダイオードオン電圧よりも高い電位差が生じ、ＢＪＴがオン状態となる。
そして、ＩＢＴを構成するＭＯＳＴのチャネル電流は、ＢＪＴにより増幅される。従って、ＢＪＴのコレクタ電流は、チャネル電流のβeff倍となり、素子全体はＩＢＴとして動作する。ここで、ＢＪＴの電流増幅因子をβとすると、ＢＪＴの実効電流増幅因子βeffは、（１−０．７／（ＲS・ＩB））×βである。なお、ＲSは、図４２に示すＭＯＳＴ９３のチャネル抵抗である。
なお、図４１に示すデバイスの製造プロセスについては、ポリシリコン層１６を形成しないことと、第３のゲート電極７０ｅおよび第３のゲート絶縁膜７５ｆよりなるゲートスタック構造を、エッチングパターンのパターニングにより、ゲート電極７０ａおよびゲート絶縁膜７５ｂよりなるゲートスタック構造と同時に形成することを除いて、実施の形態１と同様である。従って、実施の形態の製造プロセスの説明を省略する。
ただし、実施の形態２中の製造プロセスの説明において、支持基板１を支持基板６１、絶縁層２を絶縁層６２、ドレイン・コレクタ層１１ａをドレイン・コレクタ層７１ａ、ドリフト領域３ａをドリフト領域６３ａと読み替えるものとする。また、ドリフト領域３ｂをドリフト領域６３ｂ、ベース領域４ａをベース領域６４ａ、ソース領域５ａをソース領域６５ａ、キャリア変化領域６をキャリア変化領域６６ａ、エミッタ領域８をエミッタ領域６８、ボディコンタクト領域９をキャリア変化領域６６ｂと読み替えるものとする。
さらに、エミッタ・カソード電極１２ａをエミッタ・カソード電極７２ａ、インタコネクタメタル１３をフローティングオーミックコンタクトメタル７４ｂ、フローティングオーミックコンタクトメタル１４をフローティングオーミックコンタクトメタル７４ａ、絶縁膜１５ａを絶縁膜７５ａ、ゲート電極１０ａをゲート電極７０ａ、ゲート絶縁膜１５ｂをゲート絶縁膜７５ｂと読み替えるものとする。また、第１のトレンチ２２を第１のトレンチ８２、第１の絶縁膜１７を第１の絶縁膜７７、導電性領域１８を導電性領域７８、第２の絶縁膜１９を第２の絶縁膜７９、第２のトレンチ２３を第２のトレンチ８３、第１のプラグ２０ａを第１のプラグ８０ａ、第２のプラグ２０ｂを第２のプラグ８０ｂ、ドレイン・コレクタ領域１１ｂをドレイン・コレクタ領域７１ｂ、コレクタ・アノード電極２１をコレクタ・アノード電極８１と読み替えるものとする。
実施の形態６．
図４３は、実施の形態６の半導体装置を示す断面図である。図４３に示すように、実施の形態６は、ＩＢＴとＭＯＳＴを同一のＳＯＩ基板上に集積し、それらを並列に接続したものである。ＭＯＳＴは、例えばＤＭＯＳＴである。ＩＢＴは、実施の形態５のＩＢＴと同じものである。以下、異なる構成についてのみ説明する。
実施の形態５において説明したように、ドリフト領域６３ａの表面層には、第２の半導体領域として複数のベース領域が設けられている。そのうち、いくつかのベース領域６４ａには、ＩＢＴを構成するＭＯＳＴとＢＪＴの表面構造が形成されている。実施の形態６のＤＭＯＳＴは、残りのいくつかのベース領域６４ｂに形成されている。このベース領域６４ｂの表面層には、ｎ+半導体からなるソース領域６５ｂ、およびｐ+半導体からなるボディコンタクト領域６７が設けられている。
ソース領域６５ｂは、ベース領域６４ｂとドリフト領域６３ｂとの界面近傍に設けられている。ボディコンタクト領域６７は、ソース領域６５ｂに接して設けられている。ソース領域６５ｂおよびボディコンタクト領域６７には、メタル層のパターニングによりＳＯＩ基板の表面上に形成されたエミッタ電極７２ｂが電気的に接続している。このエミッタ電極７２ｂは、ＩＢＴのエミッタ・カソード電極７２ａにつながっている。ソース領域６５ｂ、ボディコンタクト領域６７およびエミッタ電極７２ｂは、それぞれ第６の低抵抗領域、第７の低抵抗領域および第３の電極に相当する。
ソース領域６５ｂと、ドリフト領域６３ｂとベース領域６４ｂとの界面との間の、ベース領域６４ｂの表面上には、シリコン酸化膜等からなる第２のゲート絶縁膜７５ｃを介してポリシリコン等からなる第２のゲート電極（Ｇ）７０ｂが設けられている。特に限定しないが、ＤＭＯＳＴの第２のゲート電極７０ｂおよび第２のゲート絶縁膜７５ｃは、それぞれＩＢＴを構成するＭＯＳＴのゲート電極７０ａおよびゲート絶縁膜７５ｂと共通になっている。
ＤＭＯＳＴは、ソース領域６５ｂ、ベース領域６４ｂ、ドリフト領域６３ａ，６３ｂ、ドレイン・コレクタ層７１ａおよびドレイン・コレクタ領域７１ｂにより構成される。そして、第２のゲート電極７０ｂに印加されるゲート電圧が閾値電圧を超えると、チャネルが、ソース領域６５ｂとドリフト領域６３ｂとの間の、ベース領域６４ｂと第２のゲート絶縁膜７５ｃとの界面に形成される。上述した構成のＤＭＯＳＴは、全チャネル幅に対して一定の割合を占めるように設けられる。ＩＢＴの動作は、実施の形態５において説明した通りである。
なお、図４３に示すデバイスの製造プロセスについては、ポリシリコン層１６を形成しないことと、第３のゲート電極７０ｅおよび第３のゲート絶縁膜７５ｆよりなるゲートスタック構造を、エッチングパターンのパターニングにより、ゲート電極７０ａおよびゲート絶縁膜７５ｂよりなるゲートスタック構造と同時に形成することを除いて、実施の形態２と同様である。従って、実施の形態の製造プロセスの説明を省略する。
ただし、実施の形態２中の製造プロセスの説明において、実施の形態５で指摘した読み替えに加えて、ベース領域４ｂをベース領域６４ｂ、ソース領域５ｂをソース領域６５ｂ、ボディコンタクト領域７をボディコンタクト領域６７、エミッタ電極１２ｂをエミッタ電極７２ｂ、第２のゲート絶縁膜１５ｃを第２のゲート絶縁膜７５ｃ、第２のゲート電極１０ｂを第２のゲート電極７０ｂと読み替えるものとする。
実施の形態７．
図４４は、実施の形態７の半導体装置を示す断面図である。図４４に示すように、実施の形態７は、実施の形態５のプレーナゲート型ＭＯＳＴに代えて、トレンチゲート型ＭＯＳＴをＢＪＴと融合したものである。トレンチゲート構造は、ＳＯＩ基板表面から、ｐ半導体からなるベース領域６４ｃを貫通して、ドリフト領域６３ａに達する第３のトレンチ８６の内面に、シリコン酸化膜等からなるゲート絶縁膜７５ｄを有する。第３のトレンチ８６の、ゲート絶縁膜７５ｄの内側には、ポリシリコン等からなるゲート電極７０ｃが埋め込まれている。
ベース領域６４ｃは、ゲート絶縁膜７５ｄに接している。つまり、実施の形態７では、実施の形態５において設けられていたドリフト領域６３ｂは存在しない。従って、第１の半導体領域は、ドリフト領域６３ａのみで構成されている。また、ｎ+半導体からなるソース領域６５ｃは、ゲート絶縁膜７５ｄに接して設けられている。ベース領域６４ｃおよびソース領域６５ｃは、それぞれ第２の半導体領域および第１の低抵抗領域に相当する。
以上の構成において、ソース領域６５ｃ、ベース領域６４ｃ、ドリフト領域６３ａ、ドレイン・コレクタ層７１ａおよびドレイン・コレクタ領域７１ｂは、ＭＯＳＴを構成する。ゲート電極７０ｃに印加されるゲート電圧が閾値電圧を超えると、チャネルが、ベース領域６４ｃとゲート絶縁膜７５ｄとの界面に形成される。また、エミッタ領域６８、ベース領域６４ｃ、ドリフト領域６３ａ、ドレイン・コレクタ層７１ａおよびドレイン・コレクタ領域７１ｂは、ＢＪＴを構成する。このように、本実施の形態では、ＭＯＳＴのチャネルが形成される領域と、ＢＪＴのベース領域６４ｃとが共通になっている。
その他の構成は、実施の形態５と同様である。また、ＩＢＴの動作は、実施の形態５において説明した通りである。なお、図４４に示すデバイスの製造プロセスについては、ポリシリコン層１６を形成しないことと、第３のゲート電極７０ｅおよび第３のゲート絶縁膜７５ｆよりなるゲートスタック構造を形成することを除いて、実施の形態３と同様である。従って、実施の形態の製造プロセスの説明を省略する。
ただし、実施の形態３中の製造プロセスの説明において、実施の形態５および実施の形態６でそれぞれ指摘した読み替えに加えて、ベース領域４ｃをベース領域６４ｃ、ソース領域５ｃをソース領域６５ｃ、第３のトレンチ２６を第３のトレンチ８６、ゲート電極１０ｃをゲート電極７０ｃ、ゲート絶縁膜１５ｄをゲート絶縁膜７５ｄと読み替えるものとする。
実施の形態８．
図４５は、実施の形態８の半導体装置を示す断面図である。図４５に示すように、実施の形態８は、ＩＢＴとＭＯＳＴを同一のＳＯＩ基板上に集積し、それらを並列に接続したものである。ＭＯＳＴは、例えばトレンチゲート型ＭＯＳＴである。ＩＢＴは、実施の形態７のＩＢＴと同じものである。以下、異なる構成についてのみ説明する。
実施の形態７において説明したように、ドリフト領域６３ａの表面層には、第２の半導体領域であるベース領域が設けられている。そして、このベース領域は、第３のトレンチ８６および第１のトレンチ８２により、独立した複数の領域に別れている。その複数の領域のうち、いくつかのベース領域６４ｃには、実施の形態７のＩＢＴを構成するＭＯＳＴとＢＪＴの表面構造が形成されており、残りのいくつかのベース領域６４ｄに、実施の形態８において追加されたトレンチゲート型ＭＯＳＴが形成されている。
この追加されたトレンチゲート型ＭＯＳＴのゲート構造は、ＳＯＩ基板表面から、ｐ半導体からなるベース領域６４ｃ，６４ｄを貫通して、ドリフト領域６３ａに達するトレンチの内面に、シリコン酸化膜等からなる第２のゲート絶縁膜７５ｅを有し、さらにそのトレンチの、第２のゲート絶縁膜７５ｅの内側に、ポリシリコン等からなる第２のゲート電極７０ｄを埋め込んだ構成となっている。特に限定しないが、追加されたトレンチゲート型ＭＯＳＴの第２のゲート電極７０ｄおよび第２のゲート絶縁膜７５ｅは、それぞれＩＢＴを構成するトレンチゲート型ＭＯＳＴのゲート電極７０ｃおよびゲート絶縁膜７５ｄと共通になっている。
また、ベース領域６４ｄは、第２のゲート絶縁膜７５ｅに接して設けられており、その表面層には、ｎ+半導体からなるソース領域６５ｄ、およびｐ+半導体からなるボディコンタクト領域６７が設けられている。ソース領域６５ｄは、第２のゲート絶縁膜７５ｅに接している。ソース領域６５ｄおよびボディコンタクト領域６７には、エミッタ電極７２ｂが電気的に接続している。このエミッタ電極７２ｂは、ＩＢＴのエミッタ・カソード電極７２ａにつながっている。ソース領域６５ｄは、第６の低抵抗領域に相当する。
追加されたトレンチゲート型ＭＯＳＴは、ソース領域６５ｄ、ベース領域６４ｄ、ドリフト領域６３ａ、ドレイン・コレクタ層７１ａおよびドレイン・コレクタ領域７１ｂにより構成される。そして、第２のゲート電極７０ｄに印加されるゲート電圧が閾値電圧を超えると、チャネルが、ベース領域６４ｄと第２のゲート絶縁膜７５ｅとの界面に形成される。このトレンチゲート型ＭＯＳＴは、全チャネル幅に対して一定の割合を占めるように設けられる。その他の構成は、実施の形態７と同様である。また、ＩＢＴの動作は、実施の形態５において説明した通りである。
なお、図４５に示すデバイスの製造プロセスについては、ポリシリコン層１６を形成しないことと、第３のゲート電極７０ｅおよび第３のゲート絶縁膜７５ｆよりなるゲートスタック構造を形成することを除いて、実施の形態４と同様である。従って、実施の形態の製造プロセスの説明を省略する。
ただし、実施の形態４中の製造プロセスの説明において、実施の形態５、実施の形態６および実施の形態７でそれぞれ指摘した読み替えに加えて、ベース領域４ｄをベース領域６４ｄ、ソース領域５ｄをソース領域６５ｄ、第２のゲート電極１０ｄを第２のゲート電極７０ｄ、第２のゲート絶縁膜１５ｅを第２のゲート絶縁膜７５ｅと読み替えるものとする。
以上説明したように、各実施の形態のＩＢＴでは、ＭＯＳＴのチャネルが形成される領域とＢＪＴのベース領域とが共通になっているので、小型のＩＢＴが得られるという効果を奏する。また、耐圧を保持する部分がＩＢＴの深さ方向に設けられているので、単位セルの占有面積を従来の横型ＩＧＢＴよりも小さくすることができる。従って、単位面積あたりのオン抵抗を低減することができる。
また、複数のセルが一つの引き出し電極を共用する構成の場合には、単位セルの面積がさらに小さくなるので、単位面積あたりのオン抵抗をより一層、低減することができる。さらに、ウェハ表面の全面積に対する全トレンチの開口面積の比（トレンチ開口率）が小さくなるので、トレンチエッチング時のマイクロローディング効果を低減することができる。
また、引き出し電極をポリシリコンで形成することによって、引き出し電極を形成するためのトレンチが深い場合やトレンチのアスペクト比が高い場合でも、引き出し電極を容易に作製することができる。さらに、引き出し電極をメタルで形成する場合よりもウェハの反りが小さくなる。さらにまた、引き出し電極を形成してから、ゲート絶縁膜が形成されるので、引き出し電極を形成するためのトレンチエッチングによるプラズマダメージがゲート絶縁膜に及ぶのを回避することができる。
また、ドレイン・コレクタ層１１ａが金属汚染に対するゲッタリング効果を有しているので、ゲート絶縁膜の信頼性が向上する。また、ＢＪＴのベース−エミッタ間にポリシリコン層よりなる抵抗体を接続する構成の場合には、その抵抗体を小型化することができるとともに、ホール電流の経路がエミッタ領域を囲んでいるので、デバイスがオン状態となるときにすべてのエミッタ領域が活性（オン）状態となるという利点がある。それに対して、ＢＪＴのベース抵抗にベース領域の抵抗を利用する構成とした場合には、レイアウト面積が大きくなるという不具合や、ＢＪＴのベース電流の集中により、デバイスがオン状態となるときにエミッタ領域の一部が不活性になるという不具合が生じるので、好ましくない。
一方、ＢＪＴのベース抵抗に、常時、オン状態のＭＯＳＴのチャネル抵抗を利用する構成とした場合には、抵抗となるＭＯＳＴのゲート電極と、ＩＢＴを構成するＭＯＳＴのゲート電極とを、１回のポリシリコンの堆積とそのパターニングにより同時に形成することができる。すなわち、シングルポリプロセスに適しているという利点がある。
また、引き出し電極とドリフト領域およびベース領域との間に設けられている電気的にフローティングなフィールドプレートによって、逆バイアス時に引き出し電極からくる基板表面に平行な電界が遮蔽されるので、ドリフト領域とベース領域との界面で形成されるＰＮ接合を保護することができる。また、ドリフト領域と、ドリフト領域と引き出し電極との間の絶縁領域との界面に、蓄積層が形成されるのを抑制することができる。従って、耐圧が向上する。
また、ＩＢＴにＭＯＳＴを並列に接続した構成の場合には、ＭＯＳＴが、オン抵抗が低くＪsatが低いという特性を有し、ＩＢＴが、ＶCE0（約０．７Ｖ）以上でＪsatが高いという特性を有するので、ＩＧＢＴと同程度のＪsatを有し、かつＩＧＢＴよりもＶCEsatを低くすることができる。また、ＩＢＴとＭＯＳＴの組み合わせは、特に２５０Ｖ耐圧以下のデバイスにおいて、ラッチアップフリーと高速低損失の特性が得られるので、有効である。
また、トレンチゲート構造を適用した構成の場合には、プレーナゲート構造を適用した場合に比べて、セルピッチがより小さくなる。従って、より一層、小型のＩＢＴ、あるいはＩＢＴとＭＯＳＴとを組み合わせたデバイスが得られる。
以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。また、上述した各実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は、第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかるトレンチ横型半導体装置およびその製造方法は、高い短絡耐量と広い安全動作領域が要求される高耐圧スイッチング素子に有用であり、特に、フラットパネルディスプレイのドライバＩＣや車載用スイッチングＩＣなどの出力段に用いられる高耐圧スイッチング素子に適している。
実施の形態１の構成を示す断面図である。 図１に示す構成のデバイスを０．６μｍテクノロジで作製した場合の各部の寸法を示す断面図である。 実施の形態２の構成を示す断面図である。 図３に示す構成のデバイスを０．６μｍテクノロジで作製した場合の各部の寸法を示す断面図である。 図３に示す構成のデバイスにおいてドレイン・コレクタ層の有効抵抗を導出するための説明図である。 図３に示す構成のデバイスにおける（ＲonＡ）Ｔとチャネル数とＩＢＴ割合との関係を示す図である。 図３に示す構成のデバイスにおける（ＲonＡ）Ｔとチャネル数とＩＢＴ割合との関係を示す図である。 ＩＢＴとＭＯＳＴの並列素子のコレクタ電流電圧関係を概念的に示す特性図である。 ＳＯＩウェハの製造途中の状態を示す断面図である。 ＳＯＩウェハの製造途中の状態を示す断面図である。 ＳＯＩウェハの製造途中の状態を示す断面図である。 ＳＯＩウェハの製造途中の状態を示す断面図である。 ＳＯＩウェハの製造途中の状態を示す断面図である。 ＳＯＩウェハの製造途中の状態を示す断面図である。 ＳＯＩウェハの製造途中の状態を示す断面図である。 図３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３に示す構成のデバイスの製造途中の状態を示す断面図である。 実施の形態３の構成を示す断面図である。 実施の形態４の構成を示す断面図である。 図３３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３３に示す構成のデバイスの製造途中の状態を示す断面図である。 図３３に示す構成のデバイスの製造途中の状態を示す断面図である。 実施の形態５の構成を示す断面図である。 ＭＯＳＴのチャネル抵抗を利用したＩＢＴの等価回路図である。 実施の形態６の構成を示す断面図である。 実施の形態７の構成を示す断面図である。 実施の形態８の構成を示す断面図である。 従来の横型ＩＢＴの構成を示す断面図である。 図４６に示すＩＢＴの等価回路図である。
符号の説明
１，６１ 支持基板
２，６２ 絶縁層
３ａ，３ｂ，６３ａ，６３ｂ 第１の半導体領域（ドリフト領域）
４ａ，４ｂ，４ｃ，４ｄ，６４ａ，６４ｂ，６４ｃ，６４ｄ 第２の半導体領域（ベース領域）
５ａ，５ｃ，６５ａ，６５ｃ 第１の低抵抗領域（ソース領域）
５ｂ，５ｄ，６５ｂ，６５ｄ 第６の低抵抗領域（ソース領域）
６，６６ａ 第２の低抵抗領域（キャリア変化領域）
７，６７ 第７の低抵抗領域（ボディコンタクト領域）
８，６８ 第３の低抵抗領域（エミッタ領域）
９ 第４の低抵抗領域（ボディコンタクト領域）
１０ａ，１０ｃ，７０ａ，７０ｃ ゲート電極
１０ｂ，１０ｄ，７０ｂ，７０ｄ 第２のゲート電極
１１ａ，７１ａ 半導体層（ドレイン・コレクタ層）
１１ｂ，７１ｂ 第５の低抵抗領域（ドレイン・コレクタ領域）
１２ａ，７２ａ 第１の電極（エミッタ・カソード電極）
１２ｂ，７２ｂ 第３の電極（エミッタ電極）
１３ 第２の導電体（インタコネクタメタル）
１４，７４ａ 第１の導電体（フローティングオーミックコンタクトメタル）
１５ａ，３４，３６，７５ａ 絶縁膜
１５ｂ，１５ｄ，７５ｂ，７５ｄ ゲート絶縁膜
１５ｃ，１５ｅ，７５ｃ，７５ｅ 第２のゲート絶縁膜
１６ 抵抗体（ポリシリコン層）
１７，１９，７７，７９ 絶縁領域（第１および第２の絶縁膜）
１８，７８ 導電性領域
２０ａ，２０ｂ，８０ａ，８０ｂ 引き出し電極（第１および第２のプラグ）
２１，８１ 第２の電極（コレクタ・アノード電極）
２６，８６ トレンチ
３５ 導電膜
６５ｅ 第８の低抵抗領域（ソース領域）
６６ｂ 第４の低抵抗領域（キャリア変化領域）
７０ｅ 第３のゲート電極
７４ｂ 第２の導電体（フローティングオーミックコンタクトメタル）
７５ｆ 第３のゲート絶縁膜

Claims (36)

  1. 支持基板上に絶縁層を介して第１導電型の半導体層が設けられ、該半導体層上に、同半導体層よりも抵抗率の高い第１導電型の第１の半導体領域が設けられたＳＯＩ基板と、
    前記第１の半導体領域の表面層の一部に設けられた１以上の第２導電型の第２の半導体領域と、
    前記第２の半導体領域の表面層の、前記第１の半導体領域と前記第２の半導体領域の基板表面に水平な方向における端部との界面近傍の領域に設けられた第１導電型の第１の低抵抗領域と、
    前記第２の半導体領域の表面層の、前記第１の低抵抗領域を挟んで、前記第１の半導体領域と前記第２の半導体領域の基板表面に水平な方向における端部との界面の反対側の領域に、前記第１の低抵抗領域に接して設けられた第２導電型の第２の低抵抗領域と、
    前記第２の半導体領域の表面層の、前記第１の低抵抗領域および前記第２の低抵抗領域から離れた領域に設けられた第１導電型の第３の低抵抗領域と、
    前記第２の半導体領域の表面層の、前記第１の低抵抗領域、前記第２の低抵抗領域および前記第３の低抵抗領域のいずれからも離れた領域に設けられた第２導電型の第４の低抵抗領域と、
    前記第１の低抵抗領域と前記第２の低抵抗領域とを短絡する第１の導電体と、
    前記第３の低抵抗領域に電気的に接続する第１の電極と、
    前記第４の低抵抗領域に接続する第２の導電体と、
    前記第２の半導体領域上に絶縁膜を介して設けられ、かつ前記第１の電極および前記第２の導電体に電気的に接続する抵抗体と、
    前記第１の低抵抗領域と、前記第１の半導体領域と前記第２の半導体領域の基板表面に水平な方向における端部との界面との間の、前記第２の半導体領域の表面上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ＳＯＩ基板の表面から該基板の深さ方向に伸びて前記半導体層に電気的に接続する引き出し電極と、
    前記引き出し電極と前記第１の半導体領域および前記第２の半導体領域との間に設けられた絶縁領域と、
    前記引き出し電極に電気的に接続する第２の電極と、
    を備えることを特徴とするトレンチ横型半導体装置。
  2. 前記第１の半導体領域と前記第２の半導体領域の基板深さ方向における端部との界面の位置よりも浅い位置から深い位置まで、前記絶縁領域中に導電性領域が設けられていることを特徴とする請求項１に記載のトレンチ横型半導体装置。
  3. 前記導電性領域は、ポリシリコンでできていることを特徴とする請求項２に記載のトレンチ横型半導体装置。
  4. 前記引き出し電極は、第１導電型の第５の低抵抗領域を介して前記半導体層に電気的に接続していることを特徴とする請求項１〜３のいずれか一つに記載のトレンチ横型半導体装置。
  5. 前記引き出し電極と前記第５の低抵抗領域との接触面積は、内部に前記引き出し電極を設けるために前記ＳＯＩ基板に形成したトレンチ内に絶縁膜を充填し、該絶縁膜の中央部分を自己整合エッチングにより除去した際に、当該トレンチ底に露出した半導体領域の面積で決まることを特徴とする請求項４に記載のトレンチ横型半導体装置。
  6. さらに、複数の前記第２の半導体領域のうちの１以上の別の第２の半導体領域の表面層に設けられた第１導電型の第６の低抵抗領域と、
    前記別の第２の半導体領域の表面層に設けられた第２導電型の第７の低抵抗領域と、
    前記第６の低抵抗領域および前記第７の低抵抗領域に電気的に接続する第３の電極と、
    前記第６の低抵抗領域と、前記第１の半導体領域と前記別の第２の半導体領域の基板表面に水平な方向における端部との界面との間の、前記別の第２の半導体領域の表面上に設けられた第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に設けられた第２のゲート電極と、
    を備えることを特徴とする請求項１〜５のいずれか一つに記載のトレンチ横型半導体装置。
  7. 支持基板上に絶縁層を介して第１導電型の半導体層が設けられ、該半導体層上に、同半導体層よりも抵抗率の高い第１導電型の第１の半導体領域が設けられたＳＯＩ基板と、
    前記第１の半導体領域の表面層に設けられた第２導電型の第２の半導体領域と、
    前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチの内面に設けられたゲート絶縁膜と、
    前記トレンチの、前記ゲート絶縁膜の内側を埋めるゲート電極と、
    前記トレンチに接し、かつ前記第２の半導体領域の表面層に設けられた第１導電型の第１の低抵抗領域と、
    前記第２の半導体領域の表面層の、前記第１の低抵抗領域を挟んで、前記トレンチの反対側の領域に、前記第１の低抵抗領域に接して設けられた第２導電型の第２の低抵抗領域と、
    前記第２の半導体領域の表面層の、前記第１の低抵抗領域および前記第２の低抵抗領域から離れた領域に設けられた第１導電型の第３の低抵抗領域と、
    前記第２の半導体領域の表面層の、前記第１の低抵抗領域、前記第２の低抵抗領域および前記第３の低抵抗領域のいずれからも離れた領域に設けられた第２導電型の第４の低抵抗領域と、
    前記第１の低抵抗領域と前記第２の低抵抗領域とを短絡する第１の導電体と、
    前記第３の低抵抗領域に電気的に接続する第１の電極と、
    前記第４の低抵抗領域に接続する第２の導電体と、
    前記第２の半導体領域上に絶縁膜を介して設けられ、かつ前記第１の電極および前記第２の導電体に電気的に接続する抵抗体と、
    前記ＳＯＩ基板の表面から該基板の深さ方向に伸びて前記半導体層に電気的に接続する引き出し電極と、
    前記引き出し電極と前記第１の半導体領域および前記第２の半導体領域との間に設けられた絶縁領域と、
    前記引き出し電極に電気的に接続する第２の電極と、
    を備えることを特徴とするトレンチ横型半導体装置。
  8. 前記第１の半導体領域と前記第２の半導体領域の基板深さ方向における端部との界面の位置よりも浅い位置から深い位置まで、前記絶縁領域中に導電性領域が設けられていることを特徴とする請求項７に記載のトレンチ横型半導体装置。
  9. 前記導電性領域は、ポリシリコンでできていることを特徴とする請求項８に記載のトレンチ横型半導体装置。
  10. 前記引き出し電極は、第１導電型の第５の低抵抗領域を介して前記半導体層に電気的に接続していることを特徴とする請求項７〜９のいずれか一つに記載のトレンチ横型半導体装置。
  11. 前記引き出し電極と前記第５の低抵抗領域との接触面積は、内部に前記引き出し電極を設けるために前記ＳＯＩ基板に形成したトレンチ内に絶縁膜を充填し、該絶縁膜の中央部分を自己整合エッチングにより除去した際に、当該トレンチ底に露出した半導体領域の面積で決まることを特徴とする請求項１０に記載のトレンチ横型半導体装置。
  12. さらに、前記第２の半導体領域の表面層に設けられた第１導電型の第６の低抵抗領域と、
    前記第２の半導体領域の表面層に設けられた第２導電型の第７の低抵抗領域と、
    前記第６の低抵抗領域および前記第７の低抵抗領域に電気的に接続する第３の電極と、
    前記第６の低抵抗領域に接し、かつ前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチの内面に設けられた第２のゲート絶縁膜と、
    前記トレンチの、前記第２のゲート絶縁膜の内側を埋める第２のゲート電極と、
    を備えることを特徴とする請求項７〜１１のいずれか一つに記載のトレンチ横型半導体装置。
  13. 支持基板上に絶縁層を介して第１導電型の半導体層が設けられ、該半導体層上に、同半導体層よりも抵抗率の高い第１導電型の第１の半導体領域が設けられたＳＯＩ基板と、
    前記第１の半導体領域の表面層の一部に設けられた１以上の第２導電型の第２の半導体領域と、
    前記第２の半導体領域の表面層の、前記第１の半導体領域と前記第２の半導体領域の基板表面に水平な方向における端部との界面近傍の領域に設けられた第１導電型の第１の低抵抗領域と、
    前記第２の半導体領域の表面層の、前記第１の低抵抗領域を挟んで、前記第１の半導体領域と前記第２の半導体領域の基板表面に水平な方向における端部との界面の反対側の領域に、前記第１の低抵抗領域に接して設けられた第２導電型の第２の低抵抗領域と、
    前記第２の半導体領域の表面層の、前記第１の低抵抗領域および前記第２の低抵抗領域から離れた領域に設けられた第１導電型の第３の低抵抗領域と、
    前記第２の半導体領域の表面層の、前記第１の低抵抗領域、前記第２の低抵抗領域および前記第３の低抵抗領域のいずれからも離れた領域に設けられた第２導電型の第４の低抵抗領域と、
    前記第２の半導体領域の表面層の、前記第１の低抵抗領域、前記第２の低抵抗領域および前記第３の低抵抗領域のいずれからも離れた領域に、前記第４の低抵抗領域に接して設けられた第１導電型の第８の低抵抗領域と、
    前記第１の低抵抗領域と前記第２の低抵抗領域とを短絡する第１の導電体と、
    前記第３の低抵抗領域に電気的に接続する第１の電極と、
    前記第４の低抵抗領域と前記第８の低抵抗領域とを短絡する第２の導電体と、
    前記第１の低抵抗領域と、前記第１の半導体領域と前記第２の半導体領域の基板表面に水平な方向における端部との界面との間の、前記第２の半導体領域の表面上に設けられた第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に設けられた第１のゲート電極と、
    前記第３の低抵抗領域と前記第８の低抵抗領域との間の、前記第２の半導体領域の表面上に設けられた第３のゲート絶縁膜と、
    前記第３のゲート絶縁膜上に設けられた第３のゲート電極と、
    前記ＳＯＩ基板の表面から該基板の深さ方向に伸びて前記半導体層に電気的に接続する引き出し電極と、
    前記引き出し電極と前記第１の半導体領域および前記第２の半導体領域との間に設けられた絶縁領域と、
    前記引き出し電極に電気的に接続する第２の電極と、
    を備えることを特徴とするトレンチ横型半導体装置。
  14. 前記第１の半導体領域と前記第２の半導体領域の基板深さ方向における端部との界面の位置よりも浅い位置から深い位置まで、前記絶縁領域中に導電性領域が設けられていることを特徴とする請求項１３に記載のトレンチ横型半導体装置。
  15. 前記導電性領域は、ポリシリコンでできていることを特徴とする請求項１４に記載のトレンチ横型半導体装置。
  16. 前記引き出し電極は、第１導電型の第５の低抵抗領域を介して前記半導体層に電気的に接続していることを特徴とする請求項１３〜１５のいずれか一つに記載のトレンチ横型半導体装置。
  17. 前記引き出し電極と前記第５の低抵抗領域との接触面積は、内部に前記引き出し電極を設けるために前記ＳＯＩ基板に形成したトレンチ内に絶縁膜を充填し、該絶縁膜の中央部分を自己整合エッチングにより除去した際に、当該トレンチ底に露出した半導体領域の面積で決まることを特徴とする請求項１６に記載のトレンチ横型半導体装置。
  18. さらに、複数の前記第２の半導体領域のうちの１以上の別の第２の半導体領域の表面層に設けられた第１導電型の第６の低抵抗領域と、
    前記別の第２の半導体領域の表面層に設けられた第２導電型の第７の低抵抗領域と、
    前記第６の低抵抗領域および前記第７の低抵抗領域に電気的に接続する第３の電極と、
    前記第６の低抵抗領域と、前記第１の半導体領域と前記別の第２の半導体領域の基板表面に水平な方向における端部との界面との間の、前記別の第２の半導体領域の表面上に設けられた第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に設けられた第２のゲート電極と、
    を備えることを特徴とする請求項１３〜１７のいずれか一つに記載のトレンチ横型半導体装置。
  19. 支持基板上に絶縁層を介して第１導電型の半導体層が設けられ、該半導体層上に、同半導体層よりも抵抗率の高い第１導電型の第１の半導体領域が設けられたＳＯＩ基板と、
    前記第１の半導体領域の表面層に設けられた第２導電型の第２の半導体領域と、
    前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチの内面に設けられた第１のゲート絶縁膜と、
    前記トレンチの、前記第１のゲート絶縁膜の内側を埋める第１のゲート電極と、
    前記トレンチに接し、かつ前記第２の半導体領域の表面層に設けられた第１導電型の第１の低抵抗領域と、
    前記第２の半導体領域の表面層の、前記第１の低抵抗領域を挟んで、前記トレンチの反対側の領域に、前記第１の低抵抗領域に接して設けられた第２導電型の第２の低抵抗領域と、
    前記第２の半導体領域の表面層の、前記第１の低抵抗領域および前記第２の低抵抗領域から離れた領域に設けられた第１導電型の第３の低抵抗領域と、
    前記第２の半導体領域の表面層の、前記第１の低抵抗領域、前記第２の低抵抗領域および前記第３の低抵抗領域のいずれからも離れた領域に設けられた第２導電型の第４の低抵抗領域と、
    前記第２の半導体領域の表面層の、前記第１の低抵抗領域、前記第２の低抵抗領域および前記第３の低抵抗領域のいずれからも離れた領域に、前記第４の低抵抗領域に接して設けられた第１導電型の第８の低抵抗領域と、
    前記第１の低抵抗領域と前記第２の低抵抗領域とを短絡する第１の導電体と、
    前記第３の低抵抗領域に電気的に接続する第１の電極と、
    前記第４の低抵抗領域と前記第８の低抵抗領域とを短絡する第２の導電体と、
    前記第３の低抵抗領域と前記第８の低抵抗領域との間の、前記第２の半導体領域の表面上に設けられた第３のゲート絶縁膜と、
    前記第３のゲート絶縁膜上に設けられた第３のゲート電極と、
    前記ＳＯＩ基板の表面から該基板の深さ方向に伸びて前記半導体層に電気的に接続する引き出し電極と、
    前記引き出し電極と前記第１の半導体領域および前記第２の半導体領域との間に設けられた絶縁領域と、
    前記引き出し電極に電気的に接続する第２の電極と、
    を備えることを特徴とするトレンチ横型半導体装置。
  20. 前記第１の半導体領域と前記第２の半導体領域の基板深さ方向における端部との界面の位置よりも浅い位置から深い位置まで、前記絶縁領域中に導電性領域が設けられていることを特徴とする請求項１９に記載のトレンチ横型半導体装置。
  21. 前記導電性領域は、ポリシリコンでできていることを特徴とする請求項２０に記載のトレンチ横型半導体装置。
  22. 前記引き出し電極は、第１導電型の第５の低抵抗領域を介して前記半導体層に電気的に接続していることを特徴とする請求項１９〜２１のいずれか一つに記載のトレンチ横型半導体装置。
  23. 前記引き出し電極と前記第５の低抵抗領域との接触面積は、内部に前記引き出し電極を設けるために前記ＳＯＩ基板に形成したトレンチ内に絶縁膜を充填し、該絶縁膜の中央部分を自己整合エッチングにより除去した際に、当該トレンチ底に露出した半導体領域の面積で決まることを特徴とする請求項２２に記載のトレンチ横型半導体装置。
  24. さらに、前記第２の半導体領域の表面層に設けられた第１導電型の第６の低抵抗領域と、
    前記第２の半導体領域の表面層に設けられた第２導電型の第７の低抵抗領域と、
    前記第６の低抵抗領域および前記第７の低抵抗領域に電気的に接続する第３の電極と、
    前記第６の低抵抗領域に接し、かつ前記ＳＯＩ基板の表面から前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチの内面に設けられた第２のゲート絶縁膜と、
    前記トレンチの、前記第２のゲート絶縁膜の内側を埋める第２のゲート電極と、
    を備えることを特徴とする請求項１９〜２３のいずれか一つに記載のトレンチ横型半導体装置。
  25. 上記請求項２〜６のいずれか一つに記載されたトレンチ横型半導体装置を製造するにあたって、
    前記ＳＯＩ基板の表面から前記第１の半導体領域に達するトレンチを形成した後、該トレンチ内に絶縁膜を堆積し、該絶縁膜の内側に導電膜を堆積し、該導電膜および前記絶縁膜を、同導電膜の上端が前記ＳＯＩ基板の表面よりも低くなるまで異方性エッチングによる自己整合エッチングをおこなって、前記導電性領域を形成することを特徴とするトレンチ横型半導体装置の製造方法。
  26. 前記導電性領域を形成した後、同導電性領域の内側に絶縁膜を堆積し、該絶縁膜を、前記導電性領域を被覆するように自己整合エッチングし、残った絶縁膜をマスクとしてトレンチ底にさらに深いトレンチを形成することを特徴とする請求項２５に記載のトレンチ横型半導体装置の製造方法。
  27. 上記請求項１〜６のいずれか一つに記載されたトレンチ横型半導体装置を製造するにあたって、
    第１導電型の半導体ウェハの表面層に同半導体ウェハよりも抵抗率の低い第１導電型の半導体層を形成することによって、第１のウェハを作製する工程と、
    支持ウェハの表面に絶縁層を形成することによって、第２のウェハを作製する工程と、
    前記第２のウェハの前記絶縁層の表面に、前記第１のウェハの前記半導体層の表面を張り合わせて、前記第１のウェハと前記第２のウェハを一体化する工程と、
    前記第１のウェハの裏面を研磨する工程と、
    を含むことを特徴とするトレンチ横型半導体装置の製造方法。
  28. 上記請求項８〜１２のいずれか一つに記載されたトレンチ横型半導体装置を製造するにあたって、
    前記ＳＯＩ基板の表面から前記第１の半導体領域に達するトレンチを形成した後、該トレンチ内に絶縁膜を堆積し、該絶縁膜の内側に導電膜を堆積し、該導電膜および前記絶縁膜を、同導電膜の上端が前記ＳＯＩ基板の表面よりも低くなるまで異方性エッチングによる自己整合エッチングをおこなって、前記導電性領域を形成することを特徴とするトレンチ横型半導体装置の製造方法。
  29. 前記導電性領域を形成した後、同導電性領域の内側に絶縁膜を堆積し、該絶縁膜を、前記導電性領域を被覆するように自己整合エッチングし、残った絶縁膜をマスクとしてトレンチ底にさらに深いトレンチを形成することを特徴とする請求項２８に記載のトレンチ横型半導体装置の製造方法。
  30. 上記請求項７〜１２のいずれか一つに記載されたトレンチ横型半導体装置を製造するにあたって、
    第１導電型の半導体ウェハの表面層に同半導体ウェハよりも抵抗率の低い第１導電型の半導体層を形成することによって、第１のウェハを作製する工程と、
    支持ウェハの表面に絶縁層を形成することによって、第２のウェハを作製する工程と、
    前記第２のウェハの前記絶縁層の表面に、前記第１のウェハの前記半導体層の表面を張り合わせて、前記第１のウェハと前記第２のウェハを一体化する工程と、
    前記第１のウェハの裏面を研磨する工程と、
    を含むことを特徴とするトレンチ横型半導体装置の製造方法。
  31. 上記請求項１４〜１８のいずれか一つに記載されたトレンチ横型半導体装置を製造するにあたって、
    前記ＳＯＩ基板の表面から前記第１の半導体領域に達するトレンチを形成した後、該トレンチ内に絶縁膜を堆積し、該絶縁膜の内側に導電膜を堆積し、該導電膜および前記絶縁膜を、同導電膜の上端が前記ＳＯＩ基板の表面よりも低くなるまで異方性エッチングによる自己整合エッチングをおこなって、前記導電性領域を形成することを特徴とするトレンチ横型半導体装置の製造方法。
  32. 前記導電性領域を形成した後、同導電性領域の内側に絶縁膜を堆積し、該絶縁膜を、前記導電性領域を被覆するように自己整合エッチングし、残った絶縁膜をマスクとしてトレンチ底にさらに深いトレンチを形成することを特徴とする請求項３１に記載のトレンチ横型半導体装置の製造方法。
  33. 上記請求項１３〜１８のいずれか一つに記載されたトレンチ横型半導体装置を製造するにあたって、
    第１導電型の半導体ウェハの表面層に同半導体ウェハよりも抵抗率の低い第１導電型の半導体層を形成することによって、第１のウェハを作製する工程と、
    支持ウェハの表面に絶縁層を形成することによって、第２のウェハを作製する工程と、
    前記第２のウェハの前記絶縁層の表面に、前記第１のウェハの前記半導体層の表面を張り合わせて、前記第１のウェハと前記第２のウェハを一体化する工程と、
    前記第１のウェハの裏面を研磨する工程と、
    を含むことを特徴とするトレンチ横型半導体装置の製造方法。
  34. 上記請求項２０〜２４のいずれか一つに記載されたトレンチ横型半導体装置を製造するにあたって、
    前記ＳＯＩ基板の表面から前記第１の半導体領域に達するトレンチを形成した後、該トレンチ内に絶縁膜を堆積し、該絶縁膜の内側に導電膜を堆積し、該導電膜および前記絶縁膜を、同導電膜の上端が前記ＳＯＩ基板の表面よりも低くなるまで異方性エッチングによる自己整合エッチングをおこなって、前記導電性領域を形成することを特徴とするトレンチ横型半導体装置の製造方法。
  35. 前記導電性領域を形成した後、同導電性領域の内側に絶縁膜を堆積し、該絶縁膜を、前記導電性領域を被覆するように自己整合エッチングし、残った絶縁膜をマスクとしてトレンチ底にさらに深いトレンチを形成することを特徴とする請求項３４に記載のトレンチ横型半導体装置の製造方法。
  36. 上記請求項１９〜２４のいずれか一つに記載されたトレンチ横型半導体装置を製造するにあたって、
    第１導電型の半導体ウェハの表面層に同半導体ウェハよりも抵抗率の低い第１導電型の半導体層を形成することによって、第１のウェハを作製する工程と、
    支持ウェハの表面に絶縁層を形成することによって、第２のウェハを作製する工程と、
    前記第２のウェハの前記絶縁層の表面に、前記第１のウェハの前記半導体層の表面を張り合わせて、前記第１のウェハと前記第２のウェハを一体化する工程と、
    前記第１のウェハの裏面を研磨する工程と、
    を含むことを特徴とするトレンチ横型半導体装置の製造方法。
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