JP2961692B2 - 高圧素子およびその製造方法 - Google Patents
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Description
よびその製造方法に関することであって、特に高圧動作
が必要な表示素子(display device)や
サーボモータ(Servo moter)、アクチュエ
ーター等の駆動機(driver)に使われるSOI
(Silicon On Insulator)構造の
LDMOS(Lateral Double diff
used MOS)型高圧素子およびその製造方法に関
するものである。
作電圧に耐えるようにするため、数百V級では共通的に
漂流領域は数1015/cm3 程の低いドーピング濃度と
10μm以上の長いチャンネル領域とドレインとの間の
水平距離を必要としている。それだけでなく、pn接合
逆バイアスの内圧だけでドレインの高電圧を耐えるよう
にするためには、5μm以上の深い漂流領域の垂直的な
接合の深さを必要とする。このような深い接合の深さ
は、普通の電圧のCMOS(Complementar
y Metal Oxide Semiconduct
or)素子の浅い接合の深さとは相反されたことであっ
て、同一基板に論理制御回路素子であるCMOSと、高
圧素子であるLDMOS(Lateral Doubl
e diffused MOS)とを搭載するため、精
密にドーピングの濃度を制御することを難しくするだけ
でなく、低いドーピングの濃度から深い接合深さを得る
ということ自体も製造工程上の限界がある。
照して従来技術およびその問題点を考察する。図1は、
従来技術により形成された橋型ゲート構造の高圧素子の
平面図であって、図面符号102は漂流領域、103は
チャンネル領域、104は素子分離酸化膜、105はポ
リシリコン膜、106はソース、107はドレイン、1
08はチャンネル領域連結層、109はゲート酸化膜、
110はゲート電極、111はソース端子、112はゲ
ート端子、113はドレイン端子をそれぞれ示してい
る。破線に沿って切断した断面図を図2に示した。従来
の高圧素子は図2に図示したように、高電圧が印加され
たドレイン(107)および漂流領域(102)を下部
のシリコン基板(100)と側方の低い電圧領域から支
えさせる方式であって、素子外部に対しては、絶縁層で
ある酸化膜(101,104)の壁で囲んで隔離させた
が、素子の内部、すなわち、チャンネル領域(103)
は、漂流領域(102)から逆バイアスされたpn接合
で保護している。このようにする場合には、ソース(1
06)と漂流領域(102)との電流短絡やチャンネル
領域(103)と漂流領域(102)間の電圧降伏が起
こりやすいため、これを防止するために、SOI(Si
licon On Insulator)の活性層の厚
さを浅くしなければならないし、その結果、素子動作
時、内部抵抗の増加のため電流駆動力が低下され、回路
上において最低出力電圧が上昇するようになる。
見れば、電流短絡はドレイン(107)に印加する電圧
が高くなるにつれて、漂流領域(102)の電位が高く
なる時、チャンネル領域(103)における空乏層がソ
ース(106)まで拡張することによって、チャンネル
(103)の電子ソースの流れを防ぐ障壁の役割ができ
ないので、結局ソース(106)から莫大な量の電子が
チャンネル(103)と漂流領域(102)とを経由し
てドレイン(107)の方に流れ出ていく一種の回路短
絡(short)の現象である。このような電流短絡は
同じ基板上に搭載されるCMOSの回路において論理動
作電圧を安定させるのに役立つようにするため、チャン
ネル領域(103)のドーピング濃度を1016/cm3
程度と低くしたり、素子の電流変換利得を大きくするた
めに、ソース(106)と漂流領域(102)との間の
距離を短くした時起こりやすい。なお、問題点がある漂
流領域(102)とチャンネル領域(103)のpn接
合の逆バイアス電圧降伏を防止するために、下部の酸化
膜がない場合、すなわち、SOI構造でない場合には、
シリコンの基板(100)は、普通p型を使うことにな
り、この時漂流領域(102)とチャンネル領域(10
3)およびシリコン基板(100)のpn接合だけで耐
える降伏電圧は、漂流領域(102)のドーピング濃度
が低く垂直的深さが深ければ深いほど増加されて改善さ
れる。しかし、この電圧降伏を数百V以上と大きくする
ために、漂流領域(102)のドーピング濃度は数10
15/cm3 以内にしておくべきであり、漂流領域(10
2)の深さも普通5μm以上が要求される制約が伴い、
この条件等は、製造過程においてドーピング濃度の調節
を難しくする要因となる。
合、即ち、下部の絶縁のための酸化膜(101)がある
場合には、酸化膜(101)を積極的に用いて絶縁層の
外部から電位を調整することによって、接合降伏電圧の
改善が可能である。この降伏電圧を増加させるために
は、外部から絶縁層を通じる半導体素子内部の電気場の
調節を容易にするために、酸化膜(101)上のチャン
ネル領域(103)および漂流領域(102)からなる
活性層の厚さをかえって薄くしなければならない。しか
しながら、このように活性層の厚さを薄くする場合に
は、漂流領域(102)の厚さが薄いため、素子の内部
抵抗が増加し、回路上から見ても動作抵抗(Ron) が増
加し、出力の最低電圧が上昇し、素子の動作の特性が劣
化される問題点がある。未説明の図面符号Aは正常電流
が流れるチャンネル領域表面において接合電圧降伏が発
生する経路、Bは漂流領域とソースとの間で電流短絡が
発生する経路、Cは漂流領域とチャンネル領域の間の接
合において電圧降伏が発生する経路をそれぞれ示してい
る。
さを薄くしなくてもチャンネル領域と漂流領域との間の
pn接合部位に垂直トレンチゲートを形成し、深いソー
スを形成することによって電流短絡や電圧降伏を防止す
る高圧素子およびその製造方法を提供することにその目
的がある。
本発明は、第1不純物がドーピングされた第1ウェハー
上に形成された第1絶縁膜と、前記第1絶縁膜の上部に
形成される、第1不純物がドーピングされた漂流領域お
よび第2不純物がドーピングされたチャンネル領域と、
素子の分離のために前記漂流領域および前記チャンネル
領域の周囲を囲む第2絶縁膜と、前記漂流領域に高濃度
の第1不純物をドーピングして形成されたドレインと、
前記チャンネル領域に高濃度の第1不純物をドーピング
して形成されたソースと、前記ソースの一側に接するよ
うに高濃度の第2不純物をドーピングして形成されたチ
ャンネル領域連結層と、前記ソースの他側、前記漂流領
域および前記チャンネル領域に接して垂直に形成された
多数のトレンチに設けれた多数の垂直ゲート絶縁膜およ
び多数の垂直ゲート電極と、前記ソースおよび前記チャ
ンネル領域に接するように前記垂直ゲート電極上部に形
成された水平ゲート絶縁膜および水平ゲート電極と、全
体構造上部を覆う第3絶縁膜、および前記第3絶縁膜を
貫通してそれぞれ前記ソース、前記ドレイン、前記水平
ゲート電極に接する連結端子とを備えてなる。
された第1ウェハー上に第1絶縁膜を形成し、その上部
に活性層を形成するための第1不純物がドーピングされ
た所定の厚さの第2ウェハーを形成する段階と、前記第
2ウェハー上に所定の選択的イオン注入を実施し、第1
不純物がドーピングされた漂流領域および第2不純物が
ドーピングされたチャンネル領域を形成し、前記チャン
ネル領域上に高濃度の第1不純物でドーピングされたソ
ースを形成する段階と、前記第2ウェハーを選択的にエ
ッチングし、素子の分離と垂直ゲート形成のための多数
のトレンチを前記ソースの他側、前記漂流領域および前
記チャンネル領域に接して形成する段階と、前記トレン
チの内部に素子の分離のための第2絶縁膜を形成する段
階と、前記垂直ゲート形成のための多数のトレンチの内
部に形成された前記第2絶縁膜を除去し、熱酸化を実施
して多数の垂直ゲート絶縁膜を形成する段階と、前記ト
レンチの内部に第1伝導膜を埋め込み、多数の垂直ゲー
ト電極を形成する段階と、全体構造の上部に水平ゲート
絶縁膜を形成し、その上部に第2伝導膜を形成した後、
これをパターニングして水平ゲート電極を形成する段階
と、高濃度の第1不純物を選択的にイオン注入し、前記
漂流領域上にドレインを形成し、高濃度の第2不純物を
選択的イオン注入して、前記チャンネル領域上にソース
の一側に接するチャンネル領域連結層を形成する段階
と、および全体構造の上部に第3絶縁膜を形成し、前記
ソース、前記ドレインおよび前記水平ゲート電極にそれ
ぞれ接触連結端子を形成する段階とを含を含めてなる。
14を参照して本発明の一実施形態を詳述する。図3
は、本発明の一実施形態例により形成された高圧素子の
平面図を示したものであって、図面符号203は漂流領
域、204はチャンネル領域、205はソース、207
は素子分離酸化膜、208は垂直トレンチゲート酸化
膜、209aは垂直トレンチゲート電極、209bはポ
リシリコン膜、210は水平ゲート酸化膜、211は水
平ゲート電極、212はチャンネル領域連結層、213
はドレイン、214はソース端子、215はゲート端
子、216はドレイン端子を示している。
圧素子の製造工程図を示したものであって、まず図4は
n型の不純物がドーピングされたシリコン基板(20
0)に900℃以上の高温から、酸素(O2)でシリコン
基板(200)の表面を熱酸化(thermal ox
idation)させたり、化学蒸着法(chenic
al vapor deposition)で絶縁層で
ある酸化膜(201)を数μm程度の厚さで蒸着する。
酸化膜(201)の厚さは動作内圧が大きければ大きい
ほど増大される。
すなわち素子が搭載されるチャンネル領域と漂流領域と
になる活性層を造るために、n型不純物がドーピングさ
れたもう他のシリコン基板(202)をウェハー直接接
合法(wafer direct donding)で
密封接着させて熱処理する。この時シリコン基板(20
2)のドーピング濃度は1×1015/cm3 以下となる
ようにする。
さ、すなわち、シリコン基板(202)の厚さをおよそ
2μm〜10μm程度に残すために、化学−機械的研磨
法(chemical−mechanical pol
ishing)で表面を研磨する。このシリコン基板
(202)の厚さは厚ければ厚いほど電流の駆動力が増
大されるが、その反面トレンチの形成工程が難しくな
る。
選択的にドーピングして深い活性層を造る過程であっ
て、チャンネル領域(204)の形成のためにホウ素
(Boron)(B)を数1013/cm3 程度にイオン
注入し、漂流領域(203)を形成するためにリン
(P)を数1012/cm3 程度にイオン注入し、100
0℃以上から数時間以上熱拡散させた後、深いソース
(205)を形成するためにリン(P)を数1015/c
m3 程度でチャンネル領域上にまたイオン注入し、さら
に1000℃程度から数時間熱処理してチャンネル領域
(204)、漂流領域(203)、ソース(205)を
形成する。ここでソース(205)は酸化膜(201)
までは到らないで、酸化膜(201)からわずかな距離
(約1μm〜2μm程度)を隔てて上の方に離れてい
る。これは、以後形成される垂直トレンチゲートの下の
チャンネル領域(204a)の電位をソース(205)
と同一のOVに維持させるためである。しかし、その距
離があまり離れていれば、漂流領域(203)とチャン
ネル領域(204a)との間の接合電圧降伏が再発しや
すいため、素子の駆動電流とチャンネル領域(204)
のドーピング濃度を考慮して適切な選択が必要である。
この過程から形成された深いソース(205)は、以後
形成される垂直トレンチゲートと共に広いチャンネルの
断面を利用できるようにすることによって、従来の素子
とに比べて大きい電流変換利得を得るためのものであ
る。
素子分離構造と内部の多数の垂直ゲートとを作るための
準備段階として、活性層の所定部位を垂直に選択的にエ
ッチングしてトレンチ(206)を形成する。トレンチ
(206)の深さは酸化膜の絶縁膜まで倒れてよいし、
その幅は2μm程度が適当である。
素子分離のために400℃以下の低温から化学蒸着法で
トレンチ(206)内に素子分離酸化膜(207)を蒸
着する。この時、素子分離酸化膜(207)の厚さは
0.5μm程度である。
ンチを形成するためにゲートが形成されるトレンチ(2
06)の内部に形成された素子分離酸化膜(207)を
弗酸(HF)溶液で洗浄して除去し、さらに850℃で
数十分間酸素(O2)でシリコンの表面を熱酸化させ、約
200Å〜500Åの厚さの薄い垂直トレンチゲート酸
化膜(208)を形成させる。
℃で低圧化学蒸着法(LPCVD:Low Press
ure CVD)でポリシリコン膜(109a,109
b)を全体構造の上部に蒸着した後、表面を化学−機械
的研磨法で研磨して平坦化する。ポリシリコン膜(20
9a,209b)は高濃度のn型不純物でドーピングさ
れており、垂直トレンチゲート電極(209a)として
使われる。このような垂直トレンチゲートを形成するこ
とによって、垂直トレンチゲートの外部、即ち、垂直ト
レンチゲートの電位により、以後形成されるチャンネル
領域(204)と漂流領域(203)との間に存在する
pn接合自体による電気場の影響は縮小され、従来の素
子から現れるソース(205)と漂流領域(203)と
の電流短絡や、チャンネル領域(204)と漂流領域
(203)との間に発生する電圧降伏を防止することが
できる。
酸化膜(210)と水平ゲート電極(211)とを形成
する。水平ゲート酸化膜(210)は、850℃の温度
で数十分間酸素(O2)でシリコン基板表面を熱酸化させ
ることによって約200Å〜500Åの厚さに成長させ
て形成させる。また、水平ゲート電極(211)は、6
00℃から低圧化学蒸着法で約300Åの厚さでポリシ
リコン膜を蒸着した後、フォトリソグラフィー工程でパ
ターニング(patterning)して形成する。従
来技術の問題点の一つであるチャンネル電圧降伏は、前
記のように水平ゲート酸化膜(210)を介したゲート
の境界面により形成される幾何学的な配置構造により大
きく影響を与えられ、このチャンネル降伏電圧を充分に
高めるためにはゲート拡張地域(211)を造くり、こ
の水平距離がチャンネル領域(204)および漂流領域
(203)の間の表面接合から充分な距離(数μm)が
なるように維持されればよい。
不純物を選択的にドーピングして浅いドーピング層を形
成する過程により、まずチャンネル領域(204)のチ
ャンネル領域連結層(212)を形成するためにホウ素
(B)を、そしてドレイン(213)形成のために砒素
(As)またはリン(P)をそれぞれ数1015/cm 3
に選択的にイオン注入し、900℃程度の温度で数十分
間熱処理して、チャンネル領域連結層(212)および
ドレイン(213)を形成する。
造の上部に層間絶縁膜(図示していない)を蒸着した
後、これを選択的にエッチングしてコンタクトホール
(contact hole)を形成し、最終的に金属
膜を全体構造の上部に蒸着した後、パターニングして接
続端子(214,215,216)を形成することによ
って素子の製造を完了する。
ように、本発明は、ドレインに数百V以上の高電圧を印
加して動作するSOI LDMOS型の高圧素子を製造
することにおいて、SOI上の活性層の厚さを厚く維持
しながらも、素子内部のチャンネル領域が保護されるよ
うにするために、既存の水平ゲートにさらにトレンチ型
の垂直ゲートを追加形成して、橋(bridge)型ゲ
ートを造ってくれることによって、素子内部の漂流領域
とソース間の電流短絡(punch through)
と、漂流領域とチャンネル領域との間の接合電圧降伏を
防止し、電流変換利得を向上させることは勿論、素子の
内部抵抗を減少させ、高圧でも高い電流駆動力を有する
ようにする。なお、本発明による高圧素子製造方法は、
従来の高圧素子の製造過程と比較して見れば、深いソー
スを形成させてくれることとトレンチ形成過程でトレン
チゲートを形成する過程がさらに追加されるだけであ
り、これを含めて本発明において使われるあらゆる個別
工程は、一般的な半導体装置の製造工程で既に用いられ
る技術であって、具現が可能であるため、製造工程上の
難しさはない。
領域との構造を有するSOI LDMOS型高圧素子を
製造することにおいて、SOI活性層の厚さを厚く維持
しながら、また素子内部にチャンネル領域の保護のため
に既存の水平ゲート以外にさらにトレンチ(trenc
h)型の垂直ゲートを追加形成した橋(bridge)
型ゲートを造ることによって、第1、活性層が厚くても
垂直ゲートにより内部のチャンネル領域と漂流領域との
間のpn接合の電場が分散されることによってチャンネ
ル領域が保護され、高電圧に耐えながらまた内部抵抗の
小さい素子を容易に製作することができ、第2、追加さ
れた垂直ゲートと深いソースとにより、素子の電流変換
利得が改善され、電流の駆動力が向上される。結論的
に、本発明によってSOI LDMOSに基づいて水平
チャンネル型構造の高圧素子を製造することにおいて、
既存の水平ゲートに垂直のトレンチゲートが追加される
ことによって、チャンネル領域と漂流領域との間で発生
する電流短絡と、電圧降伏が防止され、漂流層が厚くて
内部抵抗の低い素子の製造を可能とし、立体化されたゲ
ートの構造により電流変換利得が向上され、素子の電流
駆動力が改善される効果がある。
高圧素子の平面図である。
高圧素子の断面図である。
ト構造の高圧素子の断面図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
程を示す図である。
程を示す図である。
程を示す図である。
程を示す図である。
程を示す図である。
合電圧降伏が発生する経路 B 漂流領域とソースの間で電流短絡が発生する経路 C 漂流領域とチャンネル領域との間の接合において
電圧降伏が発生する経路
Claims (4)
- 【請求項1】 第1不純物がドーピングされた第1ウェ
ハー上に形成された第1絶縁膜と、 前記第1絶縁膜の上部に形成される、第1不純物がドー
ピングされた漂流領域および第2不純物がドーピングさ
れたチャンネル領域と、 素子の分離のために前記漂流領域および前記チャンネル
領域の周囲を囲む第2絶縁膜と、 前記漂流領域に高濃度の第1不純物をドーピングして形
成されたドレインと、 前記チャンネル領域に高濃度の第1不純物をドーピング
して形成されたソースと、 前記ソースの一側に接するように高濃度の第2不純物を
ドーピングして形成されたチャンネル領域連結層と、 前記ソースの他側、前記漂流領域および前記チャンネル
領域に接して垂直に形成された多数のトレンチに設けれ
た多数の垂直ゲート絶縁膜および多数の垂直ゲート電極
と、 前記ソースおよび前記チャンネル領域に接するように前
記垂直ゲート電極上部に形成された水平ゲート絶縁膜お
よび水平ゲート電極と、 全体構造上部を覆う第3絶縁膜、および前記第3絶縁膜
を貫通してそれぞれ前記ソース、前記ドレイン、前記水
平ゲート電極に接する連結端子とを備えてなることを特
徴とする高圧素子。 - 【請求項2】 前記ソースは、 前記第1絶縁膜とおよそ1μm〜2μmの距離だけ離隔
されたことを特徴とする請求項1記載の高圧素子。 - 【請求項3】 第1不純物がドーピングされた第1ウェ
ハー上に第1絶縁膜を形成し、その上部に活性層を形成
するための第1不純物がドーピングされた所定の厚さの
第2ウェハーを形成する段階と、 前記第2ウェハー上に所定の選択的イオン注入を実施
し、第1不純物がドーピングされた漂流領域および第2
不純物がドーピングされたチャンネル領域を形成し、前
記チャンネル領域上に高濃度の第1不純物でドーピング
されたソースを形成する段階と、 前記第2ウェハーを選択的にエッチングし、素子の分離
と垂直ゲート形成のための多数のトレンチを前記ソース
の他側、前記漂流領域および前記チャンネル領域に接し
て形成する段階と、 前記トレンチの内部に素子の分離のための第2絶縁膜を
形成する段階と、 前記垂直ゲート形成のための多数のトレンチの内部に形
成された前記第2絶縁膜を除去し、熱酸化を実施して多
数の垂直ゲート絶縁膜を形成する段階と、 前記トレンチの内部に第1伝導膜を埋め込み、多数の垂
直ゲート電極を形成する段階と、 全体構造の上部に水平ゲート絶縁膜を形成し、その上部
に第2伝導膜を形成した後、これをパターニングして水
平ゲート電極を形成する段階と、 高濃度の第1不純物を選択的にイオン注入し、前記漂流
領域上にドレインを形成し、高濃度の第2不純物を選択
的イオン注入して、前記チャンネル領域上にソースの一
側に接するチャンネル領域連結層を形成する段階と、お
よび全体構造の上部に第3絶縁膜を形成し、前記ソー
ス、前記ドレインおよび前記水平ゲート電極にそれぞれ
接触連結端子を形成する段階とを含むことを特徴とする
高圧素子の製造方法。 - 【請求項4】 前記ソースは、前記第1絶縁膜とおよそ
1μm〜2μmの距離だけ離隔するように形成すること
を特徴とする高圧素子の製造方法。
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