JP2961692B2 - 高圧素子およびその製造方法 - Google Patents
高圧素子およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、数百Ｖ級の高圧素子お
よびその製造方法に関することであって、特に高圧動作
が必要な表示素子（ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）や
サーボモータ（Ｓｅｒｖｏ ｍｏｔｅｒ）、アクチュエ
ーター等の駆動機（ｄｒｉｖｅｒ）に使われるＳＯＩ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の
ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ ｄｉｆｆ
ｕｓｅｄ ＭＯＳ）型高圧素子およびその製造方法に関
するものである。
よびその製造方法に関することであって、特に高圧動作
が必要な表示素子（ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）や
サーボモータ（Ｓｅｒｖｏ ｍｏｔｅｒ）、アクチュエ
ーター等の駆動機（ｄｒｉｖｅｒ）に使われるＳＯＩ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の
ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ ｄｉｆｆ
ｕｓｅｄ ＭＯＳ）型高圧素子およびその製造方法に関
するものである。
【０００２】
【従来の技術】高圧素子はドレインに印加される高い動
作電圧に耐えるようにするため、数百Ｖ級では共通的に
漂流領域は数１０15／ｃｍ3 程の低いドーピング濃度と
１０μｍ以上の長いチャンネル領域とドレインとの間の
水平距離を必要としている。それだけでなく、ｐｎ接合
逆バイアスの内圧だけでドレインの高電圧を耐えるよう
にするためには、５μｍ以上の深い漂流領域の垂直的な
接合の深さを必要とする。このような深い接合の深さ
は、普通の電圧のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）素子の浅い接合の深さとは相反されたことであっ
て、同一基板に論理制御回路素子であるＣＭＯＳと、高
圧素子であるＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂｌ
ｅ ｄｉｆｆｕｓｅｄ ＭＯＳ）とを搭載するため、精
密にドーピングの濃度を制御することを難しくするだけ
でなく、低いドーピングの濃度から深い接合深さを得る
ということ自体も製造工程上の限界がある。
作電圧に耐えるようにするため、数百Ｖ級では共通的に
漂流領域は数１０15／ｃｍ3 程の低いドーピング濃度と
１０μｍ以上の長いチャンネル領域とドレインとの間の
水平距離を必要としている。それだけでなく、ｐｎ接合
逆バイアスの内圧だけでドレインの高電圧を耐えるよう
にするためには、５μｍ以上の深い漂流領域の垂直的な
接合の深さを必要とする。このような深い接合の深さ
は、普通の電圧のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）素子の浅い接合の深さとは相反されたことであっ
て、同一基板に論理制御回路素子であるＣＭＯＳと、高
圧素子であるＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂｌ
ｅ ｄｉｆｆｕｓｅｄ ＭＯＳ）とを搭載するため、精
密にドーピングの濃度を制御することを難しくするだけ
でなく、低いドーピングの濃度から深い接合深さを得る
ということ自体も製造工程上の限界がある。
【０００３】以下、添付された図面、図１及び図２を参
照して従来技術およびその問題点を考察する。図１は、
従来技術により形成された橋型ゲート構造の高圧素子の
平面図であって、図面符号１０２は漂流領域、１０３は
チャンネル領域、１０４は素子分離酸化膜、１０５はポ
リシリコン膜、１０６はソース、１０７はドレイン、１
０８はチャンネル領域連結層、１０９はゲート酸化膜、
１１０はゲート電極、１１１はソース端子、１１２はゲ
ート端子、１１３はドレイン端子をそれぞれ示してい
る。破線に沿って切断した断面図を図２に示した。従来
の高圧素子は図２に図示したように、高電圧が印加され
たドレイン（１０７）および漂流領域（１０２）を下部
のシリコン基板（１００）と側方の低い電圧領域から支
えさせる方式であって、素子外部に対しては、絶縁層で
ある酸化膜（１０１，１０４）の壁で囲んで隔離させた
が、素子の内部、すなわち、チャンネル領域（１０３）
は、漂流領域（１０２）から逆バイアスされたｐｎ接合
で保護している。このようにする場合には、ソース（１
０６）と漂流領域（１０２）との電流短絡やチャンネル
領域（１０３）と漂流領域（１０２）間の電圧降伏が起
こりやすいため、これを防止するために、ＳＯＩ（Ｓｉ
ｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）の活性層の厚
さを浅くしなければならないし、その結果、素子動作
時、内部抵抗の増加のため電流駆動力が低下され、回路
上において最低出力電圧が上昇するようになる。
照して従来技術およびその問題点を考察する。図１は、
従来技術により形成された橋型ゲート構造の高圧素子の
平面図であって、図面符号１０２は漂流領域、１０３は
チャンネル領域、１０４は素子分離酸化膜、１０５はポ
リシリコン膜、１０６はソース、１０７はドレイン、１
０８はチャンネル領域連結層、１０９はゲート酸化膜、
１１０はゲート電極、１１１はソース端子、１１２はゲ
ート端子、１１３はドレイン端子をそれぞれ示してい
る。破線に沿って切断した断面図を図２に示した。従来
の高圧素子は図２に図示したように、高電圧が印加され
たドレイン（１０７）および漂流領域（１０２）を下部
のシリコン基板（１００）と側方の低い電圧領域から支
えさせる方式であって、素子外部に対しては、絶縁層で
ある酸化膜（１０１，１０４）の壁で囲んで隔離させた
が、素子の内部、すなわち、チャンネル領域（１０３）
は、漂流領域（１０２）から逆バイアスされたｐｎ接合
で保護している。このようにする場合には、ソース（１
０６）と漂流領域（１０２）との電流短絡やチャンネル
領域（１０３）と漂流領域（１０２）間の電圧降伏が起
こりやすいため、これを防止するために、ＳＯＩ（Ｓｉ
ｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）の活性層の厚
さを浅くしなければならないし、その結果、素子動作
時、内部抵抗の増加のため電流駆動力が低下され、回路
上において最低出力電圧が上昇するようになる。
【０００４】このような問題点をもう少し詳しく調べて
見れば、電流短絡はドレイン（１０７）に印加する電圧
が高くなるにつれて、漂流領域（１０２）の電位が高く
なる時、チャンネル領域（１０３）における空乏層がソ
ース（１０６）まで拡張することによって、チャンネル
（１０３）の電子ソースの流れを防ぐ障壁の役割ができ
ないので、結局ソース（１０６）から莫大な量の電子が
チャンネル（１０３）と漂流領域（１０２）とを経由し
てドレイン（１０７）の方に流れ出ていく一種の回路短
絡（ｓｈｏｒｔ）の現象である。このような電流短絡は
同じ基板上に搭載されるＣＭＯＳの回路において論理動
作電圧を安定させるのに役立つようにするため、チャン
ネル領域（１０３）のドーピング濃度を１０16／ｃｍ3
程度と低くしたり、素子の電流変換利得を大きくするた
めに、ソース（１０６）と漂流領域（１０２）との間の
距離を短くした時起こりやすい。なお、問題点がある漂
流領域（１０２）とチャンネル領域（１０３）のｐｎ接
合の逆バイアス電圧降伏を防止するために、下部の酸化
膜がない場合、すなわち、ＳＯＩ構造でない場合には、
シリコンの基板（１００）は、普通ｐ型を使うことにな
り、この時漂流領域（１０２）とチャンネル領域（１０
３）およびシリコン基板（１００）のｐｎ接合だけで耐
える降伏電圧は、漂流領域（１０２）のドーピング濃度
が低く垂直的深さが深ければ深いほど増加されて改善さ
れる。しかし、この電圧降伏を数百Ｖ以上と大きくする
ために、漂流領域（１０２）のドーピング濃度は数１０
15／ｃｍ3 以内にしておくべきであり、漂流領域（１０
２）の深さも普通５μｍ以上が要求される制約が伴い、
この条件等は、製造過程においてドーピング濃度の調節
を難しくする要因となる。
見れば、電流短絡はドレイン（１０７）に印加する電圧
が高くなるにつれて、漂流領域（１０２）の電位が高く
なる時、チャンネル領域（１０３）における空乏層がソ
ース（１０６）まで拡張することによって、チャンネル
（１０３）の電子ソースの流れを防ぐ障壁の役割ができ
ないので、結局ソース（１０６）から莫大な量の電子が
チャンネル（１０３）と漂流領域（１０２）とを経由し
てドレイン（１０７）の方に流れ出ていく一種の回路短
絡（ｓｈｏｒｔ）の現象である。このような電流短絡は
同じ基板上に搭載されるＣＭＯＳの回路において論理動
作電圧を安定させるのに役立つようにするため、チャン
ネル領域（１０３）のドーピング濃度を１０16／ｃｍ3
程度と低くしたり、素子の電流変換利得を大きくするた
めに、ソース（１０６）と漂流領域（１０２）との間の
距離を短くした時起こりやすい。なお、問題点がある漂
流領域（１０２）とチャンネル領域（１０３）のｐｎ接
合の逆バイアス電圧降伏を防止するために、下部の酸化
膜がない場合、すなわち、ＳＯＩ構造でない場合には、
シリコンの基板（１００）は、普通ｐ型を使うことにな
り、この時漂流領域（１０２）とチャンネル領域（１０
３）およびシリコン基板（１００）のｐｎ接合だけで耐
える降伏電圧は、漂流領域（１０２）のドーピング濃度
が低く垂直的深さが深ければ深いほど増加されて改善さ
れる。しかし、この電圧降伏を数百Ｖ以上と大きくする
ために、漂流領域（１０２）のドーピング濃度は数１０
15／ｃｍ3 以内にしておくべきであり、漂流領域（１０
２）の深さも普通５μｍ以上が要求される制約が伴い、
この条件等は、製造過程においてドーピング濃度の調節
を難しくする要因となる。
【０００５】また、図２のようにＳＯＩ構造である場
合、即ち、下部の絶縁のための酸化膜（１０１）がある
場合には、酸化膜（１０１）を積極的に用いて絶縁層の
外部から電位を調整することによって、接合降伏電圧の
改善が可能である。この降伏電圧を増加させるために
は、外部から絶縁層を通じる半導体素子内部の電気場の
調節を容易にするために、酸化膜（１０１）上のチャン
ネル領域（１０３）および漂流領域（１０２）からなる
活性層の厚さをかえって薄くしなければならない。しか
しながら、このように活性層の厚さを薄くする場合に
は、漂流領域（１０２）の厚さが薄いため、素子の内部
抵抗が増加し、回路上から見ても動作抵抗（Ｒon) が増
加し、出力の最低電圧が上昇し、素子の動作の特性が劣
化される問題点がある。未説明の図面符号Ａは正常電流
が流れるチャンネル領域表面において接合電圧降伏が発
生する経路、Ｂは漂流領域とソースとの間で電流短絡が
発生する経路、Ｃは漂流領域とチャンネル領域の間の接
合において電圧降伏が発生する経路をそれぞれ示してい
る。
合、即ち、下部の絶縁のための酸化膜（１０１）がある
場合には、酸化膜（１０１）を積極的に用いて絶縁層の
外部から電位を調整することによって、接合降伏電圧の
改善が可能である。この降伏電圧を増加させるために
は、外部から絶縁層を通じる半導体素子内部の電気場の
調節を容易にするために、酸化膜（１０１）上のチャン
ネル領域（１０３）および漂流領域（１０２）からなる
活性層の厚さをかえって薄くしなければならない。しか
しながら、このように活性層の厚さを薄くする場合に
は、漂流領域（１０２）の厚さが薄いため、素子の内部
抵抗が増加し、回路上から見ても動作抵抗（Ｒon) が増
加し、出力の最低電圧が上昇し、素子の動作の特性が劣
化される問題点がある。未説明の図面符号Ａは正常電流
が流れるチャンネル領域表面において接合電圧降伏が発
生する経路、Ｂは漂流領域とソースとの間で電流短絡が
発生する経路、Ｃは漂流領域とチャンネル領域の間の接
合において電圧降伏が発生する経路をそれぞれ示してい
る。
【０００６】
【発明が解決しようとする課題】本発明は、活性層の厚
さを薄くしなくてもチャンネル領域と漂流領域との間の
ｐｎ接合部位に垂直トレンチゲートを形成し、深いソー
スを形成することによって電流短絡や電圧降伏を防止す
る高圧素子およびその製造方法を提供することにその目
的がある。
さを薄くしなくてもチャンネル領域と漂流領域との間の
ｐｎ接合部位に垂直トレンチゲートを形成し、深いソー
スを形成することによって電流短絡や電圧降伏を防止す
る高圧素子およびその製造方法を提供することにその目
的がある。
【０００７】
【課題を解決するための手段】前記目的を達するために
本発明は、第１不純物がドーピングされた第１ウェハー
上に形成された第１絶縁膜と、前記第１絶縁膜の上部に
形成される、第１不純物がドーピングされた漂流領域お
よび第２不純物がドーピングされたチャンネル領域と、
素子の分離のために前記漂流領域および前記チャンネル
領域の周囲を囲む第２絶縁膜と、前記漂流領域に高濃度
の第１不純物をドーピングして形成されたドレインと、
前記チャンネル領域に高濃度の第１不純物をドーピング
して形成されたソースと、前記ソースの一側に接するよ
うに高濃度の第２不純物をドーピングして形成されたチ
ャンネル領域連結層と、前記ソースの他側、前記漂流領
域および前記チャンネル領域に接して垂直に形成された
多数のトレンチに設けれた多数の垂直ゲート絶縁膜およ
び多数の垂直ゲート電極と、前記ソースおよび前記チャ
ンネル領域に接するように前記垂直ゲート電極上部に形
成された水平ゲート絶縁膜および水平ゲート電極と、全
体構造上部を覆う第３絶縁膜、および前記第３絶縁膜を
貫通してそれぞれ前記ソース、前記ドレイン、前記水平
ゲート電極に接する連結端子とを備えてなる。
本発明は、第１不純物がドーピングされた第１ウェハー
上に形成された第１絶縁膜と、前記第１絶縁膜の上部に
形成される、第１不純物がドーピングされた漂流領域お
よび第２不純物がドーピングされたチャンネル領域と、
素子の分離のために前記漂流領域および前記チャンネル
領域の周囲を囲む第２絶縁膜と、前記漂流領域に高濃度
の第１不純物をドーピングして形成されたドレインと、
前記チャンネル領域に高濃度の第１不純物をドーピング
して形成されたソースと、前記ソースの一側に接するよ
うに高濃度の第２不純物をドーピングして形成されたチ
ャンネル領域連結層と、前記ソースの他側、前記漂流領
域および前記チャンネル領域に接して垂直に形成された
多数のトレンチに設けれた多数の垂直ゲート絶縁膜およ
び多数の垂直ゲート電極と、前記ソースおよび前記チャ
ンネル領域に接するように前記垂直ゲート電極上部に形
成された水平ゲート絶縁膜および水平ゲート電極と、全
体構造上部を覆う第３絶縁膜、および前記第３絶縁膜を
貫通してそれぞれ前記ソース、前記ドレイン、前記水平
ゲート電極に接する連結端子とを備えてなる。
【０００８】なお、本発明は、第１不純物がドーピング
された第１ウェハー上に第１絶縁膜を形成し、その上部
に活性層を形成するための第１不純物がドーピングされ
た所定の厚さの第２ウェハーを形成する段階と、前記第
２ウェハー上に所定の選択的イオン注入を実施し、第１
不純物がドーピングされた漂流領域および第２不純物が
ドーピングされたチャンネル領域を形成し、前記チャン
ネル領域上に高濃度の第１不純物でドーピングされたソ
ースを形成する段階と、前記第２ウェハーを選択的にエ
ッチングし、素子の分離と垂直ゲート形成のための多数
のトレンチを前記ソースの他側、前記漂流領域および前
記チャンネル領域に接して形成する段階と、前記トレン
チの内部に素子の分離のための第２絶縁膜を形成する段
階と、前記垂直ゲート形成のための多数のトレンチの内
部に形成された前記第２絶縁膜を除去し、熱酸化を実施
して多数の垂直ゲート絶縁膜を形成する段階と、前記ト
レンチの内部に第１伝導膜を埋め込み、多数の垂直ゲー
ト電極を形成する段階と、全体構造の上部に水平ゲート
絶縁膜を形成し、その上部に第２伝導膜を形成した後、
これをパターニングして水平ゲート電極を形成する段階
と、高濃度の第１不純物を選択的にイオン注入し、前記
漂流領域上にドレインを形成し、高濃度の第２不純物を
選択的イオン注入して、前記チャンネル領域上にソース
の一側に接するチャンネル領域連結層を形成する段階
と、および全体構造の上部に第３絶縁膜を形成し、前記
ソース、前記ドレインおよび前記水平ゲート電極にそれ
ぞれ接触連結端子を形成する段階とを含を含めてなる。
された第１ウェハー上に第１絶縁膜を形成し、その上部
に活性層を形成するための第１不純物がドーピングされ
た所定の厚さの第２ウェハーを形成する段階と、前記第
２ウェハー上に所定の選択的イオン注入を実施し、第１
不純物がドーピングされた漂流領域および第２不純物が
ドーピングされたチャンネル領域を形成し、前記チャン
ネル領域上に高濃度の第１不純物でドーピングされたソ
ースを形成する段階と、前記第２ウェハーを選択的にエ
ッチングし、素子の分離と垂直ゲート形成のための多数
のトレンチを前記ソースの他側、前記漂流領域および前
記チャンネル領域に接して形成する段階と、前記トレン
チの内部に素子の分離のための第２絶縁膜を形成する段
階と、前記垂直ゲート形成のための多数のトレンチの内
部に形成された前記第２絶縁膜を除去し、熱酸化を実施
して多数の垂直ゲート絶縁膜を形成する段階と、前記ト
レンチの内部に第１伝導膜を埋め込み、多数の垂直ゲー
ト電極を形成する段階と、全体構造の上部に水平ゲート
絶縁膜を形成し、その上部に第２伝導膜を形成した後、
これをパターニングして水平ゲート電極を形成する段階
と、高濃度の第１不純物を選択的にイオン注入し、前記
漂流領域上にドレインを形成し、高濃度の第２不純物を
選択的イオン注入して、前記チャンネル領域上にソース
の一側に接するチャンネル領域連結層を形成する段階
と、および全体構造の上部に第３絶縁膜を形成し、前記
ソース、前記ドレインおよび前記水平ゲート電極にそれ
ぞれ接触連結端子を形成する段階とを含を含めてなる。
【０００９】
【発明の実施の形態】以下添付された図面の図３乃至図
１４を参照して本発明の一実施形態を詳述する。図３
は、本発明の一実施形態例により形成された高圧素子の
平面図を示したものであって、図面符号２０３は漂流領
域、２０４はチャンネル領域、２０５はソース、２０７
は素子分離酸化膜、２０８は垂直トレンチゲート酸化
膜、２０９ａは垂直トレンチゲート電極、２０９ｂはポ
リシリコン膜、２１０は水平ゲート酸化膜、２１１は水
平ゲート電極、２１２はチャンネル領域連結層、２１３
はドレイン、２１４はソース端子、２１５はゲート端
子、２１６はドレイン端子を示している。
１４を参照して本発明の一実施形態を詳述する。図３
は、本発明の一実施形態例により形成された高圧素子の
平面図を示したものであって、図面符号２０３は漂流領
域、２０４はチャンネル領域、２０５はソース、２０７
は素子分離酸化膜、２０８は垂直トレンチゲート酸化
膜、２０９ａは垂直トレンチゲート電極、２０９ｂはポ
リシリコン膜、２１０は水平ゲート酸化膜、２１１は水
平ゲート電極、２１２はチャンネル領域連結層、２１３
はドレイン、２１４はソース端子、２１５はゲート端
子、２１６はドレイン端子を示している。
【００１０】図４〜図１４は本発明の一実施例による高
圧素子の製造工程図を示したものであって、まず図４は
ｎ型の不純物がドーピングされたシリコン基板（２０
０）に９００℃以上の高温から、酸素（Ｏ2)でシリコン
基板（２００）の表面を熱酸化（ｔｈｅｒｍａｌ ｏｘ
ｉｄａｔｉｏｎ）させたり、化学蒸着法（ｃｈｅｎｉｃ
ａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）で絶縁層で
ある酸化膜（２０１）を数μｍ程度の厚さで蒸着する。
酸化膜（２０１）の厚さは動作内圧が大きければ大きい
ほど増大される。
圧素子の製造工程図を示したものであって、まず図４は
ｎ型の不純物がドーピングされたシリコン基板（２０
０）に９００℃以上の高温から、酸素（Ｏ2)でシリコン
基板（２００）の表面を熱酸化（ｔｈｅｒｍａｌ ｏｘ
ｉｄａｔｉｏｎ）させたり、化学蒸着法（ｃｈｅｎｉｃ
ａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）で絶縁層で
ある酸化膜（２０１）を数μｍ程度の厚さで蒸着する。
酸化膜（２０１）の厚さは動作内圧が大きければ大きい
ほど増大される。
【００１１】次に、図５に図示したように基板の上面、
すなわち素子が搭載されるチャンネル領域と漂流領域と
になる活性層を造るために、ｎ型不純物がドーピングさ
れたもう他のシリコン基板（２０２）をウェハー直接接
合法（ｗａｆｅｒ ｄｉｒｅｃｔ ｄｏｎｄｉｎｇ）で
密封接着させて熱処理する。この時シリコン基板（２０
２）のドーピング濃度は１×１０15／ｃｍ3 以下となる
ようにする。
すなわち素子が搭載されるチャンネル領域と漂流領域と
になる活性層を造るために、ｎ型不純物がドーピングさ
れたもう他のシリコン基板（２０２）をウェハー直接接
合法（ｗａｆｅｒ ｄｉｒｅｃｔ ｄｏｎｄｉｎｇ）で
密封接着させて熱処理する。この時シリコン基板（２０
２）のドーピング濃度は１×１０15／ｃｍ3 以下となる
ようにする。
【００１２】次いで、図６に図示したように活性層の厚
さ、すなわち、シリコン基板（２０２）の厚さをおよそ
２μｍ〜１０μｍ程度に残すために、化学−機械的研磨
法（ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ ｐｏｌ
ｉｓｈｉｎｇ）で表面を研磨する。このシリコン基板
（２０２）の厚さは厚ければ厚いほど電流の駆動力が増
大されるが、その反面トレンチの形成工程が難しくな
る。
さ、すなわち、シリコン基板（２０２）の厚さをおよそ
２μｍ〜１０μｍ程度に残すために、化学−機械的研磨
法（ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ ｐｏｌ
ｉｓｈｉｎｇ）で表面を研磨する。このシリコン基板
（２０２）の厚さは厚ければ厚いほど電流の駆動力が増
大されるが、その反面トレンチの形成工程が難しくな
る。
【００１３】続いて、図７に示すように所定の不純物を
選択的にドーピングして深い活性層を造る過程であっ
て、チャンネル領域（２０４）の形成のためにホウ素
（Ｂｏｒｏｎ）（Ｂ）を数１０13／ｃｍ3 程度にイオン
注入し、漂流領域（２０３）を形成するためにリン
（Ｐ）を数１０12／ｃｍ3 程度にイオン注入し、１００
０℃以上から数時間以上熱拡散させた後、深いソース
（２０５）を形成するためにリン（Ｐ）を数１０15／ｃ
ｍ3 程度でチャンネル領域上にまたイオン注入し、さら
に１０００℃程度から数時間熱処理してチャンネル領域
（２０４）、漂流領域（２０３）、ソース（２０５）を
形成する。ここでソース（２０５）は酸化膜（２０１）
までは到らないで、酸化膜（２０１）からわずかな距離
（約１μｍ〜２μｍ程度）を隔てて上の方に離れてい
る。これは、以後形成される垂直トレンチゲートの下の
チャンネル領域（２０４ａ）の電位をソース（２０５）
と同一のＯＶに維持させるためである。しかし、その距
離があまり離れていれば、漂流領域（２０３）とチャン
ネル領域（２０４ａ）との間の接合電圧降伏が再発しや
すいため、素子の駆動電流とチャンネル領域（２０４）
のドーピング濃度を考慮して適切な選択が必要である。
この過程から形成された深いソース（２０５）は、以後
形成される垂直トレンチゲートと共に広いチャンネルの
断面を利用できるようにすることによって、従来の素子
とに比べて大きい電流変換利得を得るためのものであ
る。
選択的にドーピングして深い活性層を造る過程であっ
て、チャンネル領域（２０４）の形成のためにホウ素
（Ｂｏｒｏｎ）（Ｂ）を数１０13／ｃｍ3 程度にイオン
注入し、漂流領域（２０３）を形成するためにリン
（Ｐ）を数１０12／ｃｍ3 程度にイオン注入し、１００
０℃以上から数時間以上熱拡散させた後、深いソース
（２０５）を形成するためにリン（Ｐ）を数１０15／ｃ
ｍ3 程度でチャンネル領域上にまたイオン注入し、さら
に１０００℃程度から数時間熱処理してチャンネル領域
（２０４）、漂流領域（２０３）、ソース（２０５）を
形成する。ここでソース（２０５）は酸化膜（２０１）
までは到らないで、酸化膜（２０１）からわずかな距離
（約１μｍ〜２μｍ程度）を隔てて上の方に離れてい
る。これは、以後形成される垂直トレンチゲートの下の
チャンネル領域（２０４ａ）の電位をソース（２０５）
と同一のＯＶに維持させるためである。しかし、その距
離があまり離れていれば、漂流領域（２０３）とチャン
ネル領域（２０４ａ）との間の接合電圧降伏が再発しや
すいため、素子の駆動電流とチャンネル領域（２０４）
のドーピング濃度を考慮して適切な選択が必要である。
この過程から形成された深いソース（２０５）は、以後
形成される垂直トレンチゲートと共に広いチャンネルの
断面を利用できるようにすることによって、従来の素子
とに比べて大きい電流変換利得を得るためのものであ
る。
【００１４】次に、図８に図示したように、素子外部の
素子分離構造と内部の多数の垂直ゲートとを作るための
準備段階として、活性層の所定部位を垂直に選択的にエ
ッチングしてトレンチ（２０６）を形成する。トレンチ
（２０６）の深さは酸化膜の絶縁膜まで倒れてよいし、
その幅は２μｍ程度が適当である。
素子分離構造と内部の多数の垂直ゲートとを作るための
準備段階として、活性層の所定部位を垂直に選択的にエ
ッチングしてトレンチ（２０６）を形成する。トレンチ
（２０６）の深さは酸化膜の絶縁膜まで倒れてよいし、
その幅は２μｍ程度が適当である。
【００１５】次いで図９に図示されたように、外部との
素子分離のために４００℃以下の低温から化学蒸着法で
トレンチ（２０６）内に素子分離酸化膜（２０７）を蒸
着する。この時、素子分離酸化膜（２０７）の厚さは
０．５μｍ程度である。
素子分離のために４００℃以下の低温から化学蒸着法で
トレンチ（２０６）内に素子分離酸化膜（２０７）を蒸
着する。この時、素子分離酸化膜（２０７）の厚さは
０．５μｍ程度である。
【００１６】次に、図１０に図示したように、垂直トレ
ンチを形成するためにゲートが形成されるトレンチ（２
０６）の内部に形成された素子分離酸化膜（２０７）を
弗酸（ＨＦ）溶液で洗浄して除去し、さらに８５０℃で
数十分間酸素（Ｏ2)でシリコンの表面を熱酸化させ、約
２００Å〜５００Åの厚さの薄い垂直トレンチゲート酸
化膜（２０８）を形成させる。
ンチを形成するためにゲートが形成されるトレンチ（２
０６）の内部に形成された素子分離酸化膜（２０７）を
弗酸（ＨＦ）溶液で洗浄して除去し、さらに８５０℃で
数十分間酸素（Ｏ2)でシリコンの表面を熱酸化させ、約
２００Å〜５００Åの厚さの薄い垂直トレンチゲート酸
化膜（２０８）を形成させる。
【００１７】続いて、図１１に図示したように、６００
℃で低圧化学蒸着法（ＬＰＣＶＤ：Ｌｏｗ Ｐｒｅｓｓ
ｕｒｅ ＣＶＤ）でポリシリコン膜（１０９ａ，１０９
ｂ）を全体構造の上部に蒸着した後、表面を化学−機械
的研磨法で研磨して平坦化する。ポリシリコン膜（２０
９ａ，２０９ｂ）は高濃度のｎ型不純物でドーピングさ
れており、垂直トレンチゲート電極（２０９ａ）として
使われる。このような垂直トレンチゲートを形成するこ
とによって、垂直トレンチゲートの外部、即ち、垂直ト
レンチゲートの電位により、以後形成されるチャンネル
領域（２０４）と漂流領域（２０３）との間に存在する
ｐｎ接合自体による電気場の影響は縮小され、従来の素
子から現れるソース（２０５）と漂流領域（２０３）と
の電流短絡や、チャンネル領域（２０４）と漂流領域
（２０３）との間に発生する電圧降伏を防止することが
できる。
℃で低圧化学蒸着法（ＬＰＣＶＤ：Ｌｏｗ Ｐｒｅｓｓ
ｕｒｅ ＣＶＤ）でポリシリコン膜（１０９ａ，１０９
ｂ）を全体構造の上部に蒸着した後、表面を化学−機械
的研磨法で研磨して平坦化する。ポリシリコン膜（２０
９ａ，２０９ｂ）は高濃度のｎ型不純物でドーピングさ
れており、垂直トレンチゲート電極（２０９ａ）として
使われる。このような垂直トレンチゲートを形成するこ
とによって、垂直トレンチゲートの外部、即ち、垂直ト
レンチゲートの電位により、以後形成されるチャンネル
領域（２０４）と漂流領域（２０３）との間に存在する
ｐｎ接合自体による電気場の影響は縮小され、従来の素
子から現れるソース（２０５）と漂流領域（２０３）と
の電流短絡や、チャンネル領域（２０４）と漂流領域
（２０３）との間に発生する電圧降伏を防止することが
できる。
【００１８】次に図１２に図示したように、水平ゲート
酸化膜（２１０）と水平ゲート電極（２１１）とを形成
する。水平ゲート酸化膜（２１０）は、８５０℃の温度
で数十分間酸素（Ｏ2)でシリコン基板表面を熱酸化させ
ることによって約２００Å〜５００Åの厚さに成長させ
て形成させる。また、水平ゲート電極（２１１）は、６
００℃から低圧化学蒸着法で約３００Åの厚さでポリシ
リコン膜を蒸着した後、フォトリソグラフィー工程でパ
ターニング（ｐａｔｔｅｒｎｉｎｇ）して形成する。従
来技術の問題点の一つであるチャンネル電圧降伏は、前
記のように水平ゲート酸化膜（２１０）を介したゲート
の境界面により形成される幾何学的な配置構造により大
きく影響を与えられ、このチャンネル降伏電圧を充分に
高めるためにはゲート拡張地域（２１１）を造くり、こ
の水平距離がチャンネル領域（２０４）および漂流領域
（２０３）の間の表面接合から充分な距離（数μｍ）が
なるように維持されればよい。
酸化膜（２１０）と水平ゲート電極（２１１）とを形成
する。水平ゲート酸化膜（２１０）は、８５０℃の温度
で数十分間酸素（Ｏ2)でシリコン基板表面を熱酸化させ
ることによって約２００Å〜５００Åの厚さに成長させ
て形成させる。また、水平ゲート電極（２１１）は、６
００℃から低圧化学蒸着法で約３００Åの厚さでポリシ
リコン膜を蒸着した後、フォトリソグラフィー工程でパ
ターニング（ｐａｔｔｅｒｎｉｎｇ）して形成する。従
来技術の問題点の一つであるチャンネル電圧降伏は、前
記のように水平ゲート酸化膜（２１０）を介したゲート
の境界面により形成される幾何学的な配置構造により大
きく影響を与えられ、このチャンネル降伏電圧を充分に
高めるためにはゲート拡張地域（２１１）を造くり、こ
の水平距離がチャンネル領域（２０４）および漂流領域
（２０３）の間の表面接合から充分な距離（数μｍ）が
なるように維持されればよい。
【００１９】次いで、図１３に示されるように、所定の
不純物を選択的にドーピングして浅いドーピング層を形
成する過程により、まずチャンネル領域（２０４）のチ
ャンネル領域連結層（２１２）を形成するためにホウ素
（Ｂ）を、そしてドレイン（２１３）形成のために砒素
（Ａｓ）またはリン（Ｐ）をそれぞれ数１０15／ｃｍ 3
に選択的にイオン注入し、９００℃程度の温度で数十分
間熱処理して、チャンネル領域連結層（２１２）および
ドレイン（２１３）を形成する。
不純物を選択的にドーピングして浅いドーピング層を形
成する過程により、まずチャンネル領域（２０４）のチ
ャンネル領域連結層（２１２）を形成するためにホウ素
（Ｂ）を、そしてドレイン（２１３）形成のために砒素
（Ａｓ）またはリン（Ｐ）をそれぞれ数１０15／ｃｍ 3
に選択的にイオン注入し、９００℃程度の温度で数十分
間熱処理して、チャンネル領域連結層（２１２）および
ドレイン（２１３）を形成する。
【００２０】最後に、図１４に図示したように、全体構
造の上部に層間絶縁膜（図示していない）を蒸着した
後、これを選択的にエッチングしてコンタクトホール
（ｃｏｎｔａｃｔ ｈｏｌｅ）を形成し、最終的に金属
膜を全体構造の上部に蒸着した後、パターニングして接
続端子（２１４，２１５，２１６）を形成することによ
って素子の製造を完了する。
造の上部に層間絶縁膜（図示していない）を蒸着した
後、これを選択的にエッチングしてコンタクトホール
（ｃｏｎｔａｃｔ ｈｏｌｅ）を形成し、最終的に金属
膜を全体構造の上部に蒸着した後、パターニングして接
続端子（２１４，２１５，２１６）を形成することによ
って素子の製造を完了する。
【００２１】前記のような本発明の一実施形態に示した
ように、本発明は、ドレインに数百Ｖ以上の高電圧を印
加して動作するＳＯＩ ＬＤＭＯＳ型の高圧素子を製造
することにおいて、ＳＯＩ上の活性層の厚さを厚く維持
しながらも、素子内部のチャンネル領域が保護されるよ
うにするために、既存の水平ゲートにさらにトレンチ型
の垂直ゲートを追加形成して、橋（ｂｒｉｄｇｅ）型ゲ
ートを造ってくれることによって、素子内部の漂流領域
とソース間の電流短絡（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）
と、漂流領域とチャンネル領域との間の接合電圧降伏を
防止し、電流変換利得を向上させることは勿論、素子の
内部抵抗を減少させ、高圧でも高い電流駆動力を有する
ようにする。なお、本発明による高圧素子製造方法は、
従来の高圧素子の製造過程と比較して見れば、深いソー
スを形成させてくれることとトレンチ形成過程でトレン
チゲートを形成する過程がさらに追加されるだけであ
り、これを含めて本発明において使われるあらゆる個別
工程は、一般的な半導体装置の製造工程で既に用いられ
る技術であって、具現が可能であるため、製造工程上の
難しさはない。
ように、本発明は、ドレインに数百Ｖ以上の高電圧を印
加して動作するＳＯＩ ＬＤＭＯＳ型の高圧素子を製造
することにおいて、ＳＯＩ上の活性層の厚さを厚く維持
しながらも、素子内部のチャンネル領域が保護されるよ
うにするために、既存の水平ゲートにさらにトレンチ型
の垂直ゲートを追加形成して、橋（ｂｒｉｄｇｅ）型ゲ
ートを造ってくれることによって、素子内部の漂流領域
とソース間の電流短絡（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）
と、漂流領域とチャンネル領域との間の接合電圧降伏を
防止し、電流変換利得を向上させることは勿論、素子の
内部抵抗を減少させ、高圧でも高い電流駆動力を有する
ようにする。なお、本発明による高圧素子製造方法は、
従来の高圧素子の製造過程と比較して見れば、深いソー
スを形成させてくれることとトレンチ形成過程でトレン
チゲートを形成する過程がさらに追加されるだけであ
り、これを含めて本発明において使われるあらゆる個別
工程は、一般的な半導体装置の製造工程で既に用いられ
る技術であって、具現が可能であるため、製造工程上の
難しさはない。
【００２２】
【発明の効果】本発明の効果は、チャンネル領域と漂流
領域との構造を有するＳＯＩ ＬＤＭＯＳ型高圧素子を
製造することにおいて、ＳＯＩ活性層の厚さを厚く維持
しながら、また素子内部にチャンネル領域の保護のため
に既存の水平ゲート以外にさらにトレンチ（ｔｒｅｎｃ
ｈ）型の垂直ゲートを追加形成した橋（ｂｒｉｄｇｅ）
型ゲートを造ることによって、第１、活性層が厚くても
垂直ゲートにより内部のチャンネル領域と漂流領域との
間のｐｎ接合の電場が分散されることによってチャンネ
ル領域が保護され、高電圧に耐えながらまた内部抵抗の
小さい素子を容易に製作することができ、第２、追加さ
れた垂直ゲートと深いソースとにより、素子の電流変換
利得が改善され、電流の駆動力が向上される。結論的
に、本発明によってＳＯＩ ＬＤＭＯＳに基づいて水平
チャンネル型構造の高圧素子を製造することにおいて、
既存の水平ゲートに垂直のトレンチゲートが追加される
ことによって、チャンネル領域と漂流領域との間で発生
する電流短絡と、電圧降伏が防止され、漂流層が厚くて
内部抵抗の低い素子の製造を可能とし、立体化されたゲ
ートの構造により電流変換利得が向上され、素子の電流
駆動力が改善される効果がある。
領域との構造を有するＳＯＩ ＬＤＭＯＳ型高圧素子を
製造することにおいて、ＳＯＩ活性層の厚さを厚く維持
しながら、また素子内部にチャンネル領域の保護のため
に既存の水平ゲート以外にさらにトレンチ（ｔｒｅｎｃ
ｈ）型の垂直ゲートを追加形成した橋（ｂｒｉｄｇｅ）
型ゲートを造ることによって、第１、活性層が厚くても
垂直ゲートにより内部のチャンネル領域と漂流領域との
間のｐｎ接合の電場が分散されることによってチャンネ
ル領域が保護され、高電圧に耐えながらまた内部抵抗の
小さい素子を容易に製作することができ、第２、追加さ
れた垂直ゲートと深いソースとにより、素子の電流変換
利得が改善され、電流の駆動力が向上される。結論的
に、本発明によってＳＯＩ ＬＤＭＯＳに基づいて水平
チャンネル型構造の高圧素子を製造することにおいて、
既存の水平ゲートに垂直のトレンチゲートが追加される
ことによって、チャンネル領域と漂流領域との間で発生
する電流短絡と、電圧降伏が防止され、漂流層が厚くて
内部抵抗の低い素子の製造を可能とし、立体化されたゲ
ートの構造により電流変換利得が向上され、素子の電流
駆動力が改善される効果がある。
【図１】従来の技術により形成された橋型ゲート構造の
高圧素子の平面図である。
高圧素子の平面図である。
【図２】従来の技術により形成された橋型ゲート構造の
高圧素子の断面図である。
高圧素子の断面図である。
【図３】本発明の一実施形態により形成された橋型ゲー
ト構造の高圧素子の断面図である。
ト構造の高圧素子の断面図である。
【図４】図３に示す橋型ゲート構造の高圧素子形成工程
を示す図である。
を示す図である。
【図５】図３に示す橋型ゲート構造の高圧素子形成工程
を示す図である。
を示す図である。
【図６】図３に示す橋型ゲート構造の高圧素子形成工程
を示す図である。
を示す図である。
【図７】図３に示す橋型ゲート構造の高圧素子形成工程
を示す図である。
を示す図である。
【図８】図３に示す橋型ゲート構造の高圧素子形成工程
を示す図である。
を示す図である。
【図９】図３に示す橋型ゲート構造の高圧素子形成工程
を示す図である。
を示す図である。
【図１０】図３に示す橋型ゲート構造の高圧素子形成工
程を示す図である。
程を示す図である。
【図１１】図３に示す橋型ゲート構造の高圧素子形成工
程を示す図である。
程を示す図である。
【図１２】図３に示す橋型ゲート構造の高圧素子形成工
程を示す図である。
程を示す図である。
【図１３】図３に示す橋型ゲート構造の高圧素子形成工
程を示す図である。
程を示す図である。
【図１４】図３に示す橋型ゲート構造の高圧素子形成工
程を示す図である。
程を示す図である。
１００，２００，２０２ シリコン基板 １０１，２０１ 酸化膜 １０２，２０３ 漂流領域 １０３，２０４，２０４ａ チャンネル領域 １０４，２０７ 素子分離酸化膜 ２０７ａ 酸化膜 １０５，２０９ｂ ポリシリコン膜 １０６，２０５ ソース １０７，２１３ ドレイン １０８，２１２ チャンネル領域連結層 １０９ ゲート酸化膜 １１０ ゲート電極 １１１，２１４ ソース端子 １１２，２１５ ゲート端子 １１３，２１６ ドレイン端子 ２０６ トレンチ ２０８ 垂直トレンチゲート酸化膜 ２０９ａ 垂直トレンチゲート電極 ２１０ 水平ゲート酸化膜 ２１１ 水平ゲート電極 Ａ 正常電流が流れるチャンネル領域表面において接
合電圧降伏が発生する経路 Ｂ 漂流領域とソースの間で電流短絡が発生する経路 Ｃ 漂流領域とチャンネル領域との間の接合において
電圧降伏が発生する経路
合電圧降伏が発生する経路 Ｂ 漂流領域とソースの間で電流短絡が発生する経路 Ｃ 漂流領域とチャンネル領域との間の接合において
電圧降伏が発生する経路
フロントページの続き (72)発明者 ミュン−シン・クワク 大韓民国 ダエジェオン，ユソン−ク, エオエウン−ドン，ハンビト・エーピー ティー 108−1602 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (4)
- 【請求項１】 第１不純物がドーピングされた第１ウェ
ハー上に形成された第１絶縁膜と、 前記第１絶縁膜の上部に形成される、第１不純物がドー
ピングされた漂流領域および第２不純物がドーピングさ
れたチャンネル領域と、 素子の分離のために前記漂流領域および前記チャンネル
領域の周囲を囲む第２絶縁膜と、 前記漂流領域に高濃度の第１不純物をドーピングして形
成されたドレインと、 前記チャンネル領域に高濃度の第１不純物をドーピング
して形成されたソースと、 前記ソースの一側に接するように高濃度の第２不純物を
ドーピングして形成されたチャンネル領域連結層と、 前記ソースの他側、前記漂流領域および前記チャンネル
領域に接して垂直に形成された多数のトレンチに設けれ
た多数の垂直ゲート絶縁膜および多数の垂直ゲート電極
と、 前記ソースおよび前記チャンネル領域に接するように前
記垂直ゲート電極上部に形成された水平ゲート絶縁膜お
よび水平ゲート電極と、 全体構造上部を覆う第３絶縁膜、および前記第３絶縁膜
を貫通してそれぞれ前記ソース、前記ドレイン、前記水
平ゲート電極に接する連結端子とを備えてなることを特
徴とする高圧素子。 - 【請求項２】 前記ソースは、 前記第１絶縁膜とおよそ１μｍ〜２μｍの距離だけ離隔
されたことを特徴とする請求項１記載の高圧素子。 - 【請求項３】 第１不純物がドーピングされた第１ウェ
ハー上に第１絶縁膜を形成し、その上部に活性層を形成
するための第１不純物がドーピングされた所定の厚さの
第２ウェハーを形成する段階と、 前記第２ウェハー上に所定の選択的イオン注入を実施
し、第１不純物がドーピングされた漂流領域および第２
不純物がドーピングされたチャンネル領域を形成し、前
記チャンネル領域上に高濃度の第１不純物でドーピング
されたソースを形成する段階と、 前記第２ウェハーを選択的にエッチングし、素子の分離
と垂直ゲート形成のための多数のトレンチを前記ソース
の他側、前記漂流領域および前記チャンネル領域に接し
て形成する段階と、 前記トレンチの内部に素子の分離のための第２絶縁膜を
形成する段階と、 前記垂直ゲート形成のための多数のトレンチの内部に形
成された前記第２絶縁膜を除去し、熱酸化を実施して多
数の垂直ゲート絶縁膜を形成する段階と、 前記トレンチの内部に第１伝導膜を埋め込み、多数の垂
直ゲート電極を形成する段階と、 全体構造の上部に水平ゲート絶縁膜を形成し、その上部
に第２伝導膜を形成した後、これをパターニングして水
平ゲート電極を形成する段階と、 高濃度の第１不純物を選択的にイオン注入し、前記漂流
領域上にドレインを形成し、高濃度の第２不純物を選択
的イオン注入して、前記チャンネル領域上にソースの一
側に接するチャンネル領域連結層を形成する段階と、お
よび全体構造の上部に第３絶縁膜を形成し、前記ソー
ス、前記ドレインおよび前記水平ゲート電極にそれぞれ
接触連結端子を形成する段階とを含むことを特徴とする
高圧素子の製造方法。 - 【請求項４】 前記ソースは、前記第１絶縁膜とおよそ
１μｍ〜２μｍの距離だけ離隔するように形成すること
を特徴とする高圧素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960054589A KR100204033B1 (ko) | 1996-11-15 | 1996-11-15 | 고압 소자 및 그 제조 방법 |
| KR96-54589 | 1996-11-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10150207A JPH10150207A (ja) | 1998-06-02 |
| JP2961692B2 true JP2961692B2 (ja) | 1999-10-12 |
Family
ID=19482129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9308850A Expired - Fee Related JP2961692B2 (ja) | 1996-11-15 | 1997-11-11 | 高圧素子およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2961692B2 (ja) |
| KR (1) | KR100204033B1 (ja) |
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|---|---|---|---|---|
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| JP4984839B2 (ja) * | 2005-11-14 | 2012-07-25 | 株式会社デンソー | 半導体装置 |
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| KR101875638B1 (ko) | 2016-10-14 | 2018-07-06 | 현대자동차 주식회사 | 반도체 소자 및 그 제조 방법 |
-
1996
- 1996-11-15 KR KR1019960054589A patent/KR100204033B1/ko not_active IP Right Cessation
-
1997
- 1997-11-11 JP JP9308850A patent/JP2961692B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| KR100204033B1 (ko) | 1999-06-15 |
| JPH10150207A (ja) | 1998-06-02 |
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