KR19980036106A - 고압 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 실리콘 반도체를 이용한 100V급 이상의 MOS(Metal Oxide Semiconductor)형의 고압 소자인 SOI(Silicon On Insulator) 구조의 LDMOS(Lateral Double diffused MOS)를 제조하는데 있어서 소자의 전류 구동력을 개선하기 위한 것이다. 고압 소자에서는 드레인에 인가된 고전압을 주위의 낮은 배경전압에 대하여 전압항복없이 지탱시키는 방법으로서 종래는 SOI의 기판과 트렌치(trench) 구조와 같은 수직 절연막의 벽을 이용하였다. 그러나 이 수직 절연막은 소자 외부에 대해서는 절연이 가능하지만 소자 내부의 채널영역의 보호는 불가능하여 SOI상의 활성층의 두께를 얇게 할 수밖에 없었고, 이렇게 할 경우에는 소자의 전류 구동 능력이 현저하게 감소하였다. 본 발명에서는 SOI 활성층의 두께를 유지하면서도 소자의 내부의 채널영역의 보호를 위하여, 기존의 수평 게이트외에 다시 트렌치형의 수직 게이트를 추가로 형성시켜 다리(bridge)형의 게이트를 만들어 줌으로써 소자 내부의 표류영역과 소오스간의 전류단락(punch through)과, 표류영역과 채널영역간의 접합(junction) 전압항복을 방지할 수 있어 고압에서도 낮은 동작저항(Ron)과 높은 전류 구동력을 갖는 SOI형 LDMOS를 제작할 수가 있다.

Description

고압 소자 및 그 제조 방법
본 발명은 수 백V 급의 고압 소자 및 그 제조 방법에 관한 것으로, 특히 고압동작이 필요한 표시소자(display device)나 서보모터, 엑추에이터 등의 구동기(driver)에 사용되는 SOI(Silicon On Insulator) 구조의 LDMOS(Lateral Double diffused MOS)형 고압 소자 및 그 제조 방법에 관한 것이다.
고압 소자는 드레인에 인가되는 높은 동작전압을 견디게 하기 위하여 수백 v급에서는 공통적으로 표류영역은 수 1015/㎤정도의 낮은 도핑 농도와 10㎛ 이상의 긴 채널영역과 드레인 간의 수평거리를 필요로 하고 있다. 그 뿐만 아니라 pn 접합 역바이어스의 내압만으로 드레인의 고전압을 견디게 하기 위해서는 5㎛ 이상의 깊은 표류영역의 수직적인 접합깊이를 필요로 한다. 이러한 깊은 접합깊이는 보통 전압의 CMOS(Complementary Metal Oxide Semiconductor)소자의 얕은 접합깊이와는 상반된 것으로서 동일기판에 논리제어 회로 소자인 CMOS와 고압 소자인 LDMOS(Lateral Double Diffused MOS)를 탑재히기 때문에 정밀하게 도핑 농도를 제어한다는 것을 어렵게 할 뿐만 아니라, 낮은 도핑 농도에서 깊은 접합 깊이를 얻는다는 것 자체도 제조 공정상 한계가 있다.
이하, 첨부된 도면 도 1A 내지 도 1B를 참조하여 종래 기술 및 그 문제점을 고찰한다.
먼저, 도 1A는 종래 기술에 따라 형성된 다리형 게이트 구조의 고압 소자의 평면도로써, 도면 부호 102는 표류영역, 103은 채널영역, 104는 소자분리 산화막, 105는 폴리 실리콘막, 106은 소오스, 107은 드레인, 108은 채널영역 연결층, 109는 게이트 산화막, 110은 게이트 전극, 111은 소오스 단자, 112는 게이트 단자, 113은 드레인 단자을 각각 나타낸다. 단면도 절단면을 따라 절단한 단면도를 도 1B에 나타내었다.
종래의 고압 소자는 도 1B에 도시된 바와 같이 고전압이 인가된 드레인(107) 및 표류영역(102)을 하부의 실리콘 기판(100)과 측방의 낮은 전압 영역으로부터 지탱시키는 방식으로서, 소자 외부에 대해서는 절연층인 산화막(101,104)의 벽으로 에워싸서 격리시켰으나, 소자의 내부 즉, 채널영역(103)은 표류영역(102)으로부터 역바이어스된 pn 접합으로 보호하였다. 이렇게 하는 경우에는 소오스(106)와 표류영역(102)과의 전류 단락이나 채널영역(103)과 표류영역(102)간의 전압항복이 일어나기 쉽기 때문에, 이를 방지하기 위하여 SOI(Silicon On Insulator)의 활성층의 두께를 얇게 해야 하고, 그 결과 소자 동작시 내부 저항의 증가로 전류 구동력이 저하되고, 회로상에서 최저출력 전압이 상승하게 된다.
이러한 문제점을 좀더 자세히 살펴보면, 전류단락은 드레인(107)에 인가하는 전압이 높아짐에 따라 표류영역(102)의 전위가 높아질 때 채널영역(103)에서의 공핍층이 소오스(106)까지 확장됨으로써 채널영역(103)이 전자의 흐름을 막아주는 장벽 역할을 못하게 되고, 결국 소오스(106)에서 막대한 양의 전자가 채널영역(103)과 표류영역(102)을 거쳐 드레인(107)쪽으로 흘러나가는 일종의 회로단락(short) 현상이다. 이러한 전류단락은 같은 기판상에 탑재되는 CMOS의 회로에서 논리 동작전압을 안정화 시키는데 도움이 되도록 하기 위하여 채널영역(103)의 도핑농도를 1016/㎤ 정도로 낮게 하거나, 소자의 전류변환 이득을 크게하기 위하여 소오스(106)와 표류영역(102)간의 거리를 짧게 했을 때 일어나기 쉽다.
또한, 문제점인 표류영역(102)과 채널영역(103) pn 접합의 역바이어스 전압항복을 방지하기 위하여 하부의 산화막이 없는 경우에는, 즉 SOI 구조가 아닌 경우, 실리콘의 기판(100)은 보통 p형을 사용하게 되고, 이때 표류영역(102)과 채널영역(103) 및 실리콘 기판(100)의 pn 접합만으로 견디는 항복전압은 표류영역(102)의 도핑농도가 낮고 수직적 깊이가 깊을수록 증가되어 개선된다. 그러나, 이 전압항복을 수 백V 이상으로 크게 해주기 위하여 표류영역(102)의 도핑농도는 수 1015/㎤ 이내로 해주어야 하고, 표류영역(102)의 깊이도 보통 5㎛ 이상이 요구되는 제약이 따르며, 이 조건들은 제조 과정에서 도핑 농도의 조절을 어렵게 하는 요인이 된다.
또한, 도 1B에서와 같이 SOI 구조인 경우, 즉 하부의 절연을 위한 산화막(101)이 있는 경우에는 산화막(101)을 적극적으로 이용하여 절연층의 외부에서 전위를 조정함으로써 접합 항복전압의 개선이 가능하다. 이 항복전압을 증가시키기 위해서는 외부에서 절연층을 통한 반도체 소자 내부의 전기장의 조절을 용이하게 하기 위하여 산화막(101) 위의 채널영역(103) 및 표류영역(102)으로 이루어지는 활성층의 두께를 오히려 얇게 하여야 한다.
그러나, 이렇게 활성층의 두께를 얇게 할 경우에는 표류영역(102)의 두께가 얇아서 소자의 내부 저항이 증가하며, 회로상에서 볼 때도 동작저항(Ron)이 증가하고 출력 최저전압이 상승하여 소자의 동작 특성이 열화되는 문제점이 있다.
미설명 도면 부호 A는 정상 전류가 흐르는 채널영역 표면에서 접합 전압항복이 일어나는 경로, B는 표류영역과 소오스 사이에서 전류단락이 일어나는 경로, C는 표류영역과 채널영역 사이의 접합에서 전압항북이 일어나는 경로를 각각 나타낸다.
본 발명은 활성층의 두께를 줄이지 않고서도 채널영역과 표류영역 사이의 pn접합 부위에 수직 트렌치 게이트 형성하고, 깊은 소오스를 형성함으로써 전류단락이나 전압항복을 방지하는 고압 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1A는 종래 기술에 따라 형성된 다리형 게이트 구조의 고압 소자의 평면도,
도 1B는 종래 기술에 따라 형성된 다리형 게이트 구조의 고압 소자의 단면도,
도 2는 본 발명의 일실시예에 따라 형성된 다리형 게이트 구조의 고압 소자의 단면도,
도 3A 내지 도 3K는 본 발명의 일실시예에 따른 다리형 게이트 구조의 고압 소자 형성 공정도,
* 도면의 주요 부분에 대한 부호의 설명
100, 200, 202 : 실리콘 기판101, 201 : 산화막
102, 203 : 표류영역103, 204,204a : 채널영역
104, 207,: 소자분리 산화막 207a : 산화막
105, 209b : 폴리 실리콘막 106, 205 : 소오스
107, 213 : 드레인108, 212 : 채널영역 연결층
109 : 게이트 산화막110 : 게이트 전극
111, 214 : 소오스 단자112, 215 : 게이트 단자
113, 216 : 드레인 단자206 : 트렌치
208 : 수직 트렌치 게이트 산화막209a : 수직 트렌치 게이트 전극
210 : 수평 게이트 산화막211 : 수평 게이트 전극
A : 정상 전류가 흐르는 채널영역 표면에서 접합 전압항복이 일어나는 경로
B : 표류영역과 소오스 사이에서 전류단락이 일어나는 경로
C : 표류영역과 채널영역 사이의 접합에서 전압항북이 일어나는 경로
상기 목적을 달성하기 위하여 본 발명은 제1 불순물이 도핑된 제1 웨이퍼 상에 형성된 제1 절연막; 상기 제1 절연막 상부에 형성되는, 제1 불순물이 도핑된 표류영역 및 제2 불순물이 도핑된 채널영역; 소자의 분리를 위하여 상기 표류영역 및 상기 채널영역 주위를 에워싸는 제2 절연막; 상기 표류영역 상에 고농도의 제1 불순물을 도핑시켜 형성된 드레인; 상기 채널영역 상에 고농도의 제1 불순물을 도핑시켜 형성된 소오스; 상기 소오스의 일측에 접하도록 고농도의 제2 불순물로 도핑시켜 형성된 채널영역 연결층; 상기 소오스의 타측, 상기 표류영역 및 상기 채널영역에 접하여 수직으로 형성된 다수의 수직 게이트 절연막 및 다수의 수직 게이트 전극; 상기 소오스 및 상기 채널영역에 접하도록 상기 수직 게이트 전극 상부에 형성된 수평 게이트 절연막 및 수평 게이트 전극; 전체구조 상부를 덮는 제3 절연막, 및 상기 제3 절연막을 관통하여 각각 상기 소오스, 상기 드레인, 상기 수평 게이트 전극에 접하는 연결 단자를 구비하여 이루어진다. 또한, 본 발명은 제1 불순물이 도핑된 제1 웨이퍼 상에 제1 절연막을 형성하고, 그 상부에 활성층을 형성하기 위한 제1 불순물이 도핑된 소정 두께의 제2 웨이퍼를 형성하는 단계; 상기 제2 웨이퍼 상에 소정의 선택적 이온주입을 실시하여 제1 불순물이 도핑된 표류영역 및 제2 불순물이 도핑된 채널영역을 형성하고, 상기 채널영역 상에 고농도의 제1 불순물로 도핑된 소오스를 형성하는 단계; 상기 제2 웨이퍼를 선택적 식각하여 소자의 분리와 수직 게이트 형성을 위한 다수의 트렌치를 형성하는 단계; 상기 트렌치 내부에 소자의 분리를 위한 제2 절연막을 형성하는 단계; 상기 수직 게이트 형성을 위한 다수의 트렌치 내부에 형성된 상기 제2 절연막을 제거하고, 열산화를 실시하여 다수의 수직 게이트 절연막을 형성하는 단계; 상기 트렌치 내부에 제1 전도막을 매립하여 다수의 수직 게이트 전극을 형성하는 단계; 전체구조 상부에 수평 게이트 절연막을 형성하고, 그 상부에 제2 전도막을 형성한 다음, 이를 패터닝하여 수평 게이트 전극을 형성하는 단계; 고농도의 제1 불순물을 선택적 이온주입하여 상기 표류영역 상에 드레인을 형성하고, 고농도의 제2 불순물을 선택적 이온주입하여 기 채널영역 상에 소오스의 일측에 접하는 채널영역 연결층을 형성하는 단계, 및 전체구조 상부에 제3 절연막을 형성하고, 상기 소오스, 상기 드레인 및 상기 수평 게이트 전극에 각각 접촉되는 연결단자를 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면 도 2 및 도 3A 내지 도 3K를 참조하여 본 발명의 일실시예를 상술한다.
도 2는 본 발명의 일실시예에 따라 형성된 고압 소자의 평면도를 나타낸 것으로, 도면 부호 203은 표류 영역, 204는 채널영역, 205는 소오스, 207은 소자분리 산화막, 208은 수직 트렌치 게이트 산화막, 209a는 수직 트렌치 게이트 전극, 209b는 폴리 실리콘막, 210은 수평 게이트 산화막, 211은 수평 게이트 전극, 212는 채널영역 연결층, 213 드레인, 214는 소오스 단자, 215는 게이트 단자, 216은 드레인 단자를 나타낸 것이다.
도 3A 내지 도 3K는 본 발명의 일실시예에 따른 고압 소자의 제조 공정도를 나타낸 것으로, 먼저, 도 3A는 n형의 불순물이 도핑된 실리콘 기판(200)에 900℃ 이상의 고온에서 산소(O2)로 실리콘 기판(200)의 표면을 열산화(thermal oxidation)시켜 주거나, 화학적 기상 증착(chemical vapor deposition)으로 절연층인 산화막(201)을 수㎛ 정도의두께로 증착한다. 산화막(201)의 두께는 동작 내압이 클수록 증대된다.
다음으로, 도 3B에 도시된 바와 같이 기판의 윗면 즉, 소자가 탑재될, 채널영역과 표류영역으로 이루어진 활성층을 만들어 주기 위하여 n-형 불순물이 도핑된 또다른 실리콘 기판(202)을 웨이퍼 직접 접합법(wafer direct bonding)으로 밀봉접착 시키고, 열처리한다. 이때, 실리콘 기판(202)의 도핑 농도는 1x1015/㎤ 이하가 되도록 한다.
이어서, 도 3C에 도시된 바와 같이 활성층의 두께 즉, 실리콘 기판(202)의 두께를 약 2㎛ 내지 약 10㎛ 정도로 남기기 위하여 화학-기계적 연마법(chemical-mechanical polishing)으로 표면을 연마한다. 이 실리콘 기판(202)의 두께는 두꺼울수록 전류 구동력이 증대되나, 그 반면 트렌치 공정이 어렵게 된다.
계속하여, 도 3D는 소정의 불순물을 선택적으로 도핑시켜 깊은 활성층을 만들어 주는 과정으로서, 채널영역(204) 형성을 위하여 붕소(B)를 수 1013/㎤ 정도로 이온주입하고, 표류영역(203)을 형성하기 위하여 인(P)을 수 1012/㎤ 정도로 이온주입하고, 1000℃ 이상에서 수 시간 이상 열확산 시킨 후, 깊은 소오스(205)를 형성하기 위하여 인(P)을 수 1015/㎤ 정도로 채널영역 상에 다시 이온주입하고, 다시 1000℃ 정도에서 수 시간 동안 열처리하여 채널영역(204), 표류영역(203), 소오스(205)를 형성한 후의 상태를 나타낸 것이다.
여기서, 소오스(205)은 산화막(201)까지는 이르지 않고, 산화막(201)에서 약간의 거리(약 1㎛ 내지 약 2㎛ 정도)를 두고 위로 떨어져 있다. 이는 이후 형성되는 수직 트렌치 게이트 밑 채널영역(204a)의 전위를 소오스(205)와 같은 0V로 유지시키기 위한 것이다. 그러나, 그 거리가 너무 떨어져 있으면 표류영역(203)과 채널영역(204a)간의 접합 전압항복이 되살아나기 쉽기 때문에 소자의 구동 전류와 채널영역(204)의 도핑 농도를 고려하여 적절한 선택이 필요하다. 이 과정에서 형성된 깊은 소오스(205)는 이후 형성되는 수직 트렌치 게이트와 함께 넓은 채널 단면을 이용할 수 있게 함으로써 종래의 소자에 비하여 큰 전류변환 이득을 얻기 위한 것이다.
다음으로, 도 3E에 도시된 바와 같이 소자 외부의 소자분리 구조와 내부의 다수의 수직 게이트를 만들기 위한 준비 단계로서 활성층의 소정 부위를 수직으로 선택적 식각하여 트렌치(206)를 형성한다. 트렌치(206)의 깊이는 산화막의 절연층까지 닿으면 되고, 그 폭은 2㎛ 정도가 적당하다.
이어서, 도 3F에 도시된 바와 같이 외부와의 소자분리를 위하여 400℃ 이하의 저온에서 화학적 기상 증착법으로 트렌치(206) 내에 소자분리 산화막(207)을 증착한다. 이때, 소자분리 산화막(207)의 두께는 0.5㎛ 정도이다.
다음으로, 도 3G에 도시된 바와 같이 수직 트렌치를 형성하기 위하여 게이트가 형성될 트렌치(206) 내부에 형성된 소자분리 산화막(207)을 불산(HF) 용액으로 세정하여 제거하고, 다시 850℃에서 수 십분 동안 산소(O2)로서 실리콘의 표면을 열산화 시켜 약 200Å 내지 약 500Å 두께의 얇은 수직 트렌치 게이트 산화막(208)을 형성시킨다.
이어서, 도 3H에 도시된 바와 같이 600℃에서 저압 화학적 기상 증착법(LPCVD : Low Pressure CVD)으로 폴리 실리콘막(109a,109b)을 전체구조 상부에 증착한 후, 표면을 화학-기계적 연마법으로 연마하고 평탄화한다. 폴리 실리콘막(209a,209b)은 고농도의 n형 불순물로 도핑되어 있어 수직 트렌치 게이트 전극(209a)으로 사용된다. 이러한 수직 트렌치 게이트를 형성함으로써 수직 트렌치 게이트의 외부 즉, 수직 트렌치 게이트의 전위에 의하여 이후 형성되는 채널영역(204)과 표류영역(203) 간에 존재하는 pn 접합 자체에 의한 전기장의 영향은 축소되어 종래의 소자에서 나타나는 소오스(205)와 표류영역(203)과의 전류단락이나, 채널영역(204)과 표류영역(203) 간에 발생하는 전압항복이 방지될 수 있다.
다음으로, 도 3I에 도시된 바와 같이 수평 게이트 산화막(210)과 수평 게이트 전극(211)를 형성한다. 수평 게이트 산화막(210)은 850℃의 온도에서 수 십분 동안 산소(O2)로서 실리콘 기판 표면을 열산화 시킴으로써 약 200Å 내지 약 500Å 두께로 성장시켜 형성시킨다. 또한, 수평 게이트 전극(211)은 600℃에서 저압 화학적 기상 증착법으로 약 3000Å 두께로 폴리 실리콘막을 증착한 다음, 포토 리소그라피 공정으로 패터닝(patterning)하여 형성한다. 종래 기술의 문제점 중의 하나인 채널 전압항복은 상기와 같이 수평 게이트 산화막(210)을 사이에 둔 게이트의 경계면에 의하여 형성되는 기하학적인 배치 구조에 의하여 크게 영향을 받으며, 이 채널 항복전압을 충분히 높이려면 게이트 확장지역(211)을 만들어 주고, 그 수평 거리가 채널영역(204) 및 표류영역(203) 사이의 표면 접합으로부터 충분한 거리(수 ㎛)가 되도록 유지시켜 주면 된다
이어서, 도 3J는 소정의 불순물을 선택적으로 도핑시켜 얕은 도핑층을 형성하는 과정으로서, 우선 채널영역(204)의 채널영역 연결층(212)을 형성하기 위하여 붕소(B)를 그리고, 드레인(213) 형성을 위하여 비소(As) 또는 인(P)을 각각 수 1015/㎠으로 선택적 이온주입하고, 900℃ 정도의 온도에서 수 십분 동안 열처리하여 채널영역 연결층(212) 및 드레인(213)을 형성한 상태를 나타낸 것이다.
끝으로, 도 3K에 도시된 바와 같이 전체구조 상부에 층간 절연막(도시 안됨)을 증착한 후에, 이를 선택적 식각하여 콘택홀(contact hole)을 형성하고, 최종적으로, 금속막을 전체구조 상부에 증착한 다음, 패터닝하여 연결 단자(214,215,216)를 형성함으로써 소자의 제조를 완료한다.
상기와 같은 본 발명의 일실시예에 나타난 바와 같이 본 발명은 드레인에 수 백V 이상의 고전압을 인가하여 동작하는 SOI LDMOS형의 고압 소자를 제조하는데 있어서, SOI위의 활성층의 두께를 두껍게 유지하면서도 소자 내부의 채널 영역이 보호될 수 있도록 하기 위하여, 기존의 수평 게이트에 다시 트렌치형의 수직 게이트를 추가로 형성하여 다리(bridge)형 게이트를 만들어 줌으로써, 소자 내부의 표류영역과 소오스 간의 전류단락(punch through)과, 표류영역과 채널영역 간의 접합 전압항복을 방지하고 전류변환 이득을 향상시킴은 물론, 소자의 내부 저항을 감소시켜 고압에서도 높은 전류 구동력을 갖게 한다.
또한, 본 발명에 따른 고압 소자 제조 방법은 종래의 고압 소자의 제조과정과 비교할 때, 깊은 소오스를 형성시켜 주는것과, 트렌치 형성과정에서 수직 트렌치 게이트를 형성하는 과정이 더 추가될 뿐이며, 이를 포함하여 본 발명에서 사용되는 모든 개별 공정들은 일반적인 반도체 장치 제조 공정에서 이미 사용되는 기술로서 구현이 가능하므로 제조 공정상의 어려움은 없다.
본 발명의 효과는 채널영역과 표류영역의 구조를 갖는 SOI LDMOS형 고압소자를 제조하는데 있어서 SOI활성층의 두께를 두껍게 유지하면서도 소자 내부에 채널영역의 보호를 위하여 기존의 수평 게이트 이외에 다시 트렌치(trench)형의 수직 게이트를 추가로 형성한 다리(bridge)형 게이트를 만들어 줌으로써, 첫째, 활성층이 두꺼워도 수직 게이트에 의하여 내부의 채널영역과 표류영역간의 pn접합의 전기장이 분산됨으로써 채널영역이 보호되어 고전압에 견디면서도 내부저항이 작은 소자를 용이하게 제작할 수가 있고, 둘째, 추가된 수직 게이트와 깊은 소오스에 의하여 소자의 전류변환 이득이 개선되어 전류가 구동력이 향상된다.
결론적으로 말하여, 본 발명에 의하여 SOI LDMOS를 기본으로 수평 채널형 구조의 고압소자를 제조하는데 있어서, 기존의 수평 게이트에 수직의 트렌치 게이트가 추가됨으로써, 채널영역과 표류영역 사이에서 일어나는 전류단락과 전압항복이 방지되어, 표류층이 두껍고 내부 저항이 작은 소자의 제조를 가능하게 하고, 입체화된 게이트의 구조에 의하여 전류변환 이득이 향상되어 소자의 전류 구동력이 개선 되는 효과가 있다.

Claims (4)

  1. 제1 불순물이 도핑된 제1 웨이퍼 상에 형성된 제1 절연막;
    상기 제1 절연막 상부에 형성되는, 제1 불순물이 도핑된 표류영역 및 제2 불순물이 도핑된 채널영역;
    소자의 분리를 위하여 상기 표류영역 및 상기 채널영역 주위를 에워싸는 제2 절연막;
    상기 표류영역 상에 고농도의 제1 불순물을 도핑시켜 형성된 드레인;
    상기 채널영역 상에 고농도의 제1 불순물을 도핑시켜 형성된 소오스;
    상기 소오스의 일측에 접하도록 고농도의 제2 불순물로 도핑시켜 형성된 채널영역 연결층;
    상기 소오스의 타측, 상기 표류영역 및 상기 채널영역에 접하여 수직으로 형성된 다수의 수직 게이트 절연막 및 다수의 수직 게이트 전극;
    상기 소오스 및 상기 채널영역에 접하도록 상기 수직 게이트 전극 상부에 형성된 수평 게이트 절연막 및 수평 게이트 전극;
    전체구조 상부를 덮는 제3 절연막, 및
    상기 제3 절연막을 관통하여 각각 상기 소오스, 상기 드레인, 상기 수평 게이트 전극에 접하는 연결 단자를 구비하여 이루어진 고압 소자.
  2. 제 1 항에 있어서,
    상기 소오스는
    상기 제1 절연막과 약 1㎛ 내지 약 2㎛ 거리만큼 이격된 것을 특징으로하는 고압 소자.
  3. 제1 불순물이 도핑된 제1 웨이퍼 상에 제1 절연막을 형성하고, 그 상부에 활성층을 형성하기 위한 제1 불순물이 도핑된 소정 두께의 제2 웨이퍼를 형성하는 단계;
    상기 제2 웨이퍼 상에 소정의 선택적 이온주입을 실시하여 제1 불순물이 도핑된 표류영역 및 제2 불순물이 도핑된 채널영역을 형성하고, 상기 채널영역 상에 고농도의 제1 불순물로 도핑된 소오스를 형성하는 단계;
    상기 제2 웨이퍼를 선택적 식각하여 소자의 분리와 수직 게이트 형성을 위한 다수의 트렌치를 형성하는 단계;
    상기 트렌치 내부에 소자의 분리를 위한 제2 절연막을 형성하는 단계;
    상기 수직 게이트 형성을 위한 다수의 트렌치 내부에 형성된 상기 제2 절연막을 제거하고, 열산화를 실시하여 다수의 수직 게이트 절연막을 형성하는 단계;
    상기 트렌치 내부에 제1 전도막을 매립하여 다수의 수직 게이트 전극을 형성하는 단계;
    전체구조 상부에 수평 게이트 절연막을 형성하고, 그 상부에 제2 전도막을 형성한 다음, 이를 패터닝하여 수평 게이트 전극을 형성하는 단계;
    고농도의 제1 불순물을 선택적 이온주입하여 상기 표류영역 상에 드레인을 형성하고, 고농도의 제2 불순물을 선택적 이온주입하여 상기 채널영역 상에 소오스의 일측에 접하는 채널영역 연결층을 형성하는 단계, 및
    전체구조 상부에 제3 절연막을 형성하고, 상기 소오스, 상기 드레인 및 상기 수평 게이트 전극에 각각 접촉 연결단자를 형성하는 단계를 포함하여 이루어진 고압 소자 제조 방법.
  4. 제 4 항에 있어서,
    상기 소오스는
    상기 제1 절연막과 약 1㎛ 내지 약 2㎛ 거리만큼 이격도록 형성하는 것을 특징으로하는 고압 소자 제조 방법.
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