KR100245303B1 - 바이 모스형 전력 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 LDMOS와 바이폴라 트랜지스터를 결합하여 새로운 구조의 Bi-MOS를 형성하여 CMOS회로와 동일 칩상에 공존할 수 있도록 함과 더불어 칩면적을 감소시킬 수 있는 전력 반도체 소자 및 그의 제조방법을 제공하는 것으로, 본 발명에 따른 바이 모스형 전력 반도체 소자는 LDMOS의 게이트를 트렌치 기술로 형성함에 따라 수직 전도가 가능한 구조를 이룸으로써 온저항을 감소시키고 결정 결함이 적은 벌크 방향으로 전류 전도가 가능하게 되어 대전류 구동이 가능할 뿐만 아니라, 칩면적을 감소시킬 수 있다. 또한, LDMOS의 소오스 전극 및 접지를 형성하며, 다른 모든 전극을 칩 상부에 배치함으로써 CMOS회로와 동일 칩상에 공존시킬 수 있다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 특히 엘디모스(Leteral Double-diffused MOS; 이하, LDMOS)와 바이폴라 트랜지스터가 결합된 바이-모스(Bi-MOS)형 전력 반도체 소자 및 그의 제조방법에 관한 것이다.
이상적으로, 전력 반도체 소자로는 반도체의 이론적 항복 전압에 가까운 고전압에서의 동작이 가능한 소자가 바람직하다. 이에 따라, 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 브레이크 다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.
즉, 고전압이 집적 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치 쓰루(punch through) 전압과 드레인 및 소오스와 웰(well) 또는 기판 사이의 브레이크 다운 전압이 고전압보다 커야 한다.
한편, 일반적인 전력 조사 중 바이 모스형 반도체 전력 소자로는 IGBT(Insulated Gate Bipolar Transistor) 소자가 많이 사용된다. 이러한 IGBT 소자는 입력단인 모스 트랜지스터의 전류가 바이폴라 트랜지스터의 베이스 전류를 형성하여 바이폴라 트랜지스터의 전류 이득 만큼 증폭되므로 전류 구동력이 높고, 온(ON)상태에서의 저항이 작아서 전력 소모가 작다.
제3도는 일반적인 IGBT 소자의 단면을 나타낸다.
제3도를 참조하여, P+기판(100) 상에 N-에피택셜 영역(102)이 성장된다. 여기서, P+기판(100) 영역은 바이폴라 트랜지스터의 콜렉터(collector) 영역이 되고, N-에피택셜 영역(102)은 바이폴라 트랜지스터의 실질적인 베이스 영역이 된다. N-에피택셜 영역(102)의 소정 부분에 P-불순물 영역(104)이 형성되고, P-불순물 영역(104) 사이의 공간 상부에 게이트 절연막(106)을 포함하는 게이트 전극(108)이 형성된다. 여기서 P-불순물 영역(104)은 에미터 영역이 된다. 게이트 전극(108)의 양측 기판에, 즉, P-불순물 영역(104)내에 N+불순물이 이온 주입되어, 소오드 드레인 영역(110a, 110b)이 형성된다. 이때, 하나의 P-불순물 영역(104)내에는 해당 모스 트랜지스터의 소오스, 드레인 영역(110a, 110b) 중 하나와, 인접하는 다른 모스 트랜지스터의 소오스, 드레인 영역(110a, 110b) 중 하나가 형성되며, 이들 소오스 드레인 영역(110a, 110b)은 서로 이격 배치된다. 다음으로, P+기판(100) 영역 뒤쪽에 콜렉터 전극(112)이 형성되고, P-불순물 영역(104)과 콘택되도록 에미터 전극(114)이 형성된다. 이때, 에미터 전극(114)은 소오스 또는 드레인 전극의 역할을 한다. 이에따라, 기판내에 모스 트랜지스터 및 바이폴라 트랜지스터로 구성되는 IGBT가 완성된다.
그러나, 상기 IGBT 소자는 바이폴라 트랜지스터의 콜렉터 전극이 칩의 저부(Bottom)에 위치하여, 단채널(short channel) 상보형 모스(CMOS) 회로와 동일 칩상에 구현할 수 없다. 이로 인하여, 스마트 전력 집적회로 등에서의 응용이 불가능하다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, LDMOS와 바이폴라 트랜지스터를 결합하여 새로운 구조의 바이 모스를 형성하여 CMOS 회로와 동일 칩상에 공존할 수 있도록 함과 더불어 칩면적을 감소시킬 수 있는 바이 모스형 전력 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
제1a도 내지 제1e도는 본 발명의 실시예에 따른 바이 모스형 전력 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
제 2도는 상기한 바이 모스형 전력 반도체 소자의 등가회로도.
제 3도는 일반적인 IGBT 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : n+ 매몰층
3 : p-에피층 4 : 딥 콜렉터
5 : n-웰 6 : p-확산영역
7 : 제 1 및 제 2 필드 산화막 8 : n+ 확산영역
9 : p+ 확산영역 10 : 트렌치
11 : 게이트 산화막 12 : 게이트
13 : 절연막 14a : 콜렉터/드레인 공통전극
14b : 소오스 전극 14c : 에미터 전극
상기 목적을 달성하기 위한 본 발명에 따른 바이 모스형 전력 반도체 소자는 LDMOS 트랜지스터와 바이폴라 트랜지스터가 결합된 바이 모스형 전력 반도체 소자로서, 제 1 도전형 반도체 기판 상에 형성된 제 2 도전형 고농도 매몰층과; 상기 매몰층이 형성된 상기 기판 상에 형성된 제 1 도전형 에피층과; 상기 매몰층과 연결된 제 2 도전형 고농도 딥 콜렉터와; 상기 딥 콜렉터로 둘러싸인 상기 에피층 상에 형성된 제 2 도전형 웰과; 상기 웰 상에 형성되어 상기 LDMOS의 채널영역으로 작용함과 더불어 상기 바이폴라 트랜지스터의 베이스로 작용하는 제 1 도전형 저농도 확산영역과; 상기 매몰층 상의 소정 부분에서 상기 딥 콜렉터와 웰 및 저농도 확산영역과 접하도록 형성된 트렌치에 매립된 구조를 갖는 제 1 및 제 2 트렌치형 게이트와; 상기 게이트 저부 및 양 측벽에 형성된 게이트 산화막과; 상기 저농도 확산영역 상에서 서로 이격되어 형성된 제 1 및 제 2 필드 산화막과; 상기 게이트와 소정 부분 접하면서 상기 필드 산화막과 게이트 사이의 상기 저농도 확산영역상에 형성된 상기 LDMOS의 제 2 도전형 제 1 및 제 2 소오스 영역과; 상기 저농도 확산영역 상에 형성되고 상기 필드 산화막 및 소오스 영역과 접하는 상기 트랜지스터의 제 1 도전형 제 1 및 제 2 베이스 접합영역과; 상기 필드 산화막 사이의 저농도 확산영역 상에 형성된 상기 바이폴라 트랜지스터의 제 2 도전형 에미터 영역과; 상기 딥 콜렉터와 콘택하는 제 1 및 제 2 콜렉터/드레인 공통전극과; 상기 소오스 영역 및 상기 베이스 접합영역의 접합 부분과 콘택하는 제 1 및 제 2 소스 전극과; 상기 에미터 영역과 콘택하는 에미터 전극과; 상기 기판 상에 형성됨과 더불어 상기 콜렉터/드레인 공통전극과, 소오스 전극과, 에미터 전극 및 게이트 사이의 절연을 위한 절연을 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 바이 모스형 전력 반도체 소자의 제조방법은 LDMOS 트랜지스터와 바이폴라 트랜지스터가 결합된 바이 모스형 전력 반도체 소자의 제조방법으로서, 제 2 도전형 매몰층이 형성된 제 1 도전형 반도체 기판 상에 제 1 도전형 에피층을 형성하는 단계; 상기 에피층으로 제 2 도전형 고농도 불순물을 주입하여 상기 매몰층과 전기적으로 접합하는 제 2 도전형 고농도 딥 콜렉터를 형성하는 단계; 상기 딥 콜렉터 영역으로 둘러싸인 상기 에피층에 제 2 도전형 불순물을 주입하여 제 2 도전형 웰을 형성하는 단계; 상기 웰 상에 제 1 도전형 저농도 확산영역을 형성하는 단계; 상기 저농도 확산영역 상에 소정 간격으로 이격된 제 1 및 제 2 필드 산화막을 형성하는 단계; 상기 제 1 및 제 2 필드 산화막과 소정 부분 이격된 상기 저농도 확산영역 및 상기 제 1 및 제 2 필드산화막 사이의 상기 저농도 확산영역에 제 2 도전형 제 1 및 제 2 고농도 소오스영역과 에미터 영역을 형성하는 단계; 상기 제 1 및 제 2 필드 산화막과 상기 제 1 및 제 2 소오스 영역 양 측이 접하도록 상기 저농도 확산영역에 제 1 도전형 고농도 제 1 및 제 2 베이스 접합영역을 형성하는 단계; 상기 딥 콜렉터와 상기 소오스 영역을 분리시키면서 상기 매몰층이 노출되도록 소정의 폭으로 상기 소오스 영역에서 상기 저농도 확산영역 및 웰 영역을 식각하여 제 1 및 2 트렌치를 형성하는 단계; 상기 제 1 및 제 1 트렌치에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 상기 제 1 및 제 2 트렌치에 매립하는 게이트를 형성하는 단계; 상기 기판 전면에 절연막을 형성하는 단계; 상기 딥 콜렉터와 상기 소오스 및 베이스 접합영역의 접합부분 및 에미터 영역이 소정 부분 노출되도록 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 및, 상기 콘택홀을 통하여 상기 딥 콜렉터과 상기 소오스 및 베이스 접합영역의 접합부분 및 에미터 영역과 콘택하는 콜렉터/드레인 공통전극과, 소오스 전극과, 에미터 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 구성으로 된 본 발명에 의하면, LDMOS의 게이트를 트렌치 기술로 형성함에 따라 수직 전도가 가능한 구조를 이룸으로써 온저항을 감소시키고 결정 결함이 적은 벌크 방향으로 전류 전도가 가능하게 되어 대전류 구동이 가능할 뿐만 아니라, 칩 면적을 감소시킬 수 있다.
또한, 제 1 도전형 저농도 확산영역 내에 LDMOS의 소오스 전극 및 접지를 형성하며, 다른 모든 전극을 칩 상부에 배치함으로써 CMOS회로와 동일 칩상에 공존시킬 수 있다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
제1a도 내지 제1e도는 본 발명의 실시예에 따른 LDMOS와 바이폴라 트랜지스터가 결합된 바이 모스형 전력 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이고, 제2도는 상기한 제1도의 등가회로를 나타낸 회로도이다.
먼저, 제1e도를 참조하여 본 발명에 따른 전력 반도체 소자를 살펴본다.
제1e도에 도시된 바와 같이, p형 반도체 기판(1) 상에 형성된 n+매몰층(2)과, p-에피층(3)과, 매몰층(2)상에 형성되어 매몰층(2)과 연결된 딥 콜렉터(4)와, 에피층(3)상에 형성됨과 더불어 딥 콜렉터(4)와 접합된 제 1 n+확산영역(8a)과, 딥 콜렉터(4)로 둘러싸인 매몰층(2) 상에 형성된 n-웰(5)과, 접합된 n-웰(5) 상에 형성된 p-확산영역(6)과, 매몰층(2)상의 소정 부분서 딥 콜렉터(4)와 n웰(5) 및 p-확산영역(6)과 접하도록 형성된 트렌치에 매립된 제 1 및 제 2 트렌치형 게이트(12a, 12b)와, 제 1 및 제 2 트렌치형 게이트(12a, 12b)의 저부 및 양 측벽에 형성된 게이트 산화막(11)과, p-확산영역(6) 상에서 서로 이격되어 형성된 제 1 및 제 2 필드 산화막(7a, 7b)과 제 1 및 제 2 트렌치형 게이트(12, 12b)와 소정 부분 접하면서 제 1 및 제 2 필드 산화막(7a, 7b)과 제 1 및 제 2 트렌치형 게이트(12, 12b) 사이의 p-확산영역(6) 상에 형성된 제 2 n+ 확산영역(8b)과, p-확산영역(6)상에 형성되고 제 1 및 제 2 필드 산화막(7a, 7b) 및 제 2 n+확산영역(8b)과 접하는 p+확산영역(9)과, 제 1 및 제 2 필드 산화막(7a, 7b) 사이의 p-확산영역(6) 상에 형성된 제 3 n+확산영역(8c)과, 딥 콜렉터(4)와 연결된 제 1 n+확산영역(8a)과 콘택하는 콜렉터/드레인 공통전극(14a)과, 제 2 n+확산영역(8b)과 p+확산영역(9)의 접합 부분과 콘택하는 소오스 전극(14b)과, 제 3 n+확산영역(8c)과 콘택하는 에미터 전극(14c)과, 기판 상에 형성됨과 더불어 콜렉터/드레인 공통전극(14a)과, 소오스 전극(14b)과, 에미터 전극(14c) 및 제 1 및 제 2 트렌치형 게이트(12a, 12b) 사이의 절연을 위한 절연막(13)으로 구성되어 있다.
이어서, 상기한 구성으로 된 전력 반도체 소자의 제조방법을 설명한다.
먼저, 제1a도에 도시된 바와 같이, p형 반도체 기판(1)에 통상의 매몰층 형성 공정으로 선택적으로 n+ 매몰층(2)을 형성하고, 매몰층(2)이 형성된 기판(1) 상에 에피택셜 확산공정으로 p- 에피층(3)을 성장시킨다. 이어서, 에피층(3) 상에 포토리소그라피로 매몰층(2) 양측의 에피층(3)을 노출시키는 마스크 패턴(도시되지 않음)을 형성하고, 노출된 에피층(3)으로 n+ 불순물 이온을 주입하여 매몰층(2)과 연결되는 n+ 딥 콜렉터(4)를 형성한다. 그리고, 공지된 방법으로 상기 마스크 패턴을 제거한다. 이때, 매몰층(2)에 딥 콜렉터(4)가 연결됨에 따라 콜렉터 저항을 감소시킨다.
제1b도에 도시된 바와 같이, 딥 콜렉터(4)로 둘러싸인 안쪽의 에피층(3)에 n-웰(5)을 형성하고, n-웰(5)상에 일정한 접합 깊이를 갖는 p-형 확산영역(6)을 형성한다. 이때, n-웰(5)은 확장된 드레인으로 작용하여 드레인의 항복전압을 증가시키고, p- 확산영역(6)은 소자의 동작시에 LDMOS의 채널 영역으로 작용함과 더불어 NPN 바이폴라 트랜지스터의 베이스 영역으로 작용한다. 또한, p- 확산영역(6)의 도핑 농도와 접합깊이를 조절함으로써 소자 동작시의 출력 전류를 제어할 수 있다.
제1C도에 도시된 바와 같이, p- 확산영역(6) 상에 공지된 LOCOS(LOCal Oxidation of Silicon) 기술을 이용하여 소정의 간격으로 제 1 및 제 2 필드 산화막(7a, 7b)을 형성한다. 이어서, 딥 콜렉터(4) 및 딥 콜렉터(4)와 접하는 에피층(3)의 소정 부분과 제 1 및 제 2 필드 산화막(7a, 7b)과 소정 부분 이격된 p- 확산영역(6) 및 제 1 및 제 2 필드 산화막(7a, 7b) 사이의 p- 확산영역(6)에 n+ 불순물 이온을 주입하여 제 1 내지 제 3 n+ 확산영역(8a, 8b, 8c)을 형성한다. 그리고, 제 1 및 제 2 필드 산화막(7a, 7b)의 일 측의 p- 확산영역(6)에 p+ 불순물 이온을 주입하여 p+ 확산영역(9)을 형성한다.
제1d도에 도시된 바와 같이, 공지된 트렌치 기술을 이용하여 딥 콜렉터(4)와 접하는 제 1 n+ 확산영역(8b)과 하부의 p-형 확산영역(6) 및 n-웰(5)을 매몰층(2)이 노출되도록 소정의 폭으로 식각하여 제 1 및 2 트렌치(10a, 10b)를 형성한다. 이때, 제1 및 제 2 트렌치(10)에 의해 제 1 및 제 2 n+ 확산영역(8a, 8b)이 분리되는데, 제 1 n+ 확산영역(8a)은 LDMOS의 드레인 영역으로 작용함과 더불어 바이폴라 트랜지스터의 콜렉터 영역으로 작용하고, 이후 형성되는 금속층과의 콘택과 게이트 사이에서 최소 스페이스를 유지하기 위한 여분의 확산영역으로 작용한다. 또한, 제 1 n+ 확산영역(8a)과 이격된 제 2 n+ 확산영역(8b)은 LDMOS에서 소오스 영역으로 작용한다. 한편, 제 1 및 제 2 필드 산화막(7a, 7b) 사이의 제 3 n+ 확산영역(8c)은 바이폴라 트랜지스터의 에미터 영역으로 작용하고, p+ 확산영역(9)은 바이폴라 트랜지스터의 베이스 영역으로 작용함과 더불어, 제 3 n+ 확산영역(8c)과 p+ 확산영역(9)은 제 1 및 제 2 필드 산화막(7a, 7b)에 의해 분리되어 표면에서 항복전압이 일어나는 것을 방지한다.
제1e도에 도시된 바와 같이, 제 1 및 제 2 트렌치(10a, 10b)의 저부 및 양측벽과 기판 전면에 게이트 산화막(11)을 증착하고, 상기 게이트 산화막이 증착된 제 1 및 제 2 트렌치(10a, 10b)에 매립하도록 폴리실리콘막을 증착한 다음, 소정의 형태로 패터닝하여 트렌치형 제 1 및 제 2 게이트(12a, 12b)를 형성한다.
이어서, 기판 전면에 절연막(13)을 형성하고, 제 1n+ 확산영역(8a) 및 제 3 n+ 확산영역(8c)과 제 2 n+ 확산영역(8b)과 p+ 확산영역(9)의 접합부분이 소정 부분 노출되도록 절연막(13)을 식각하여 콘택홀을 형성한다. 그리고, 상기 콘택홀에 매립하도록 절연막(13) 상에 금속층을 증착하고 패터닝하여, 제 1 n+ 확산영역(8a)과 콘택하는 제 1 및 제 2 콜렉터/드레인 공통 전극(14a)과, 제 2 n+ 확산영역(8b)과 p+ 확산영역(9)의 접합부분과 콘택하는 제 1 및 제 2 소오스 전극(14b)과, 제 3 n+ 확산영역(8c)과 콘택하는 에미터 전극(14c)을 형성한다.
한편, 제2도는 제1e도에 제시된 소자의 등가 회로도로서, LDMOS 트랜지스터(Q1)의 드레인 단자(D) 가 NPN 바이폴라 트랜지스터(Q2)의 콜렉터 단자(C)와 접속되어, 콜렉터/드레인 공통 전극(14a)을 이루고, 소오스 단자(S)는 베이스 단자(B)와 접속되어 소오스 전극(14b)을 이룬다. 즉, 게이트, 소오스 및 드레인 단자(G, S, D)를 갖는 LDMOS 트랜지스터()Q1)와, 베이스, 콜렉터, 에미터 단자(B, C, E,)를 갖는 바이폴라 트랜지스터(Q2)가 결합하여 바이 모스형 전력 소자를 이룬다. 이때, LDMOS 트랜지스터(Q1)는 입력단으로 동작하고, NPN 바이폴라 트랜지스터(Q2)는 출력단으로 동작한다.
따라서, 상기한 바이 모스형 전력 소자는 입력단이 LDMOS 트랜지스터(Q1)로 구성되어 입력저항이 크고, 출력단이 NPN 바이폴라 트랜지스터(Q2)로 구성되어, LDMOS 트랜지스터(Q1)의 드레인(D)과 NPN 바이폴라 트랜지스터(Q2)의 콜렉터(C)로 전원전압(VCC)이 인가되면, LDMOS 트랜지스터(Q1)의 소오스 전류는 바이폴라 트랜지스터(Q2)의 베이스 전류 성분이 되므로, LDMOS 트랜지스터(Q1)의 드레인 전류는 NPN 바이폴라 트랜지스터(Q2)의 공통 에미터 전류 이득 만큼 증폭된다.
또한, Bi-MOS트랜지스터의 항복전압은 바이폴라 트랜지스터(Q2)의 베이스 개방 상태의 콜렉터와 에미터간의 항복전압인 BVCEO에 의해 결정되므로, p-형 확산영역(6)의 도핑 농도와 깊이를 조절함으로써 원하는 값을 얻을 수 있다.
상기 실시예에 의하면, LDMOS의 게이트를 트렌치 기술로 형성함에 따라 수직 전도가 가능한 구조를 이룸으로써 온저항을 감소시키고 결정 결함이 적은 벌크 방향으로 전류 전도가 가능하게 되어 대전류 구동이 가능할 뿐만 아니라, 칩 면적을 감소시킬 수 있다.
또한, p-형 확산영역 내에 LDMOS의 소오스 전극 및 접지를 형성하며, 다른 모든 전극을 칩 상부에 배치함으로써 CMOS회로와 동일 칩상에 공존시킬 수 있다.
그리고, 바이폴라 트랜지스터의 콜렉터를 매몰층과 연결되도록 깊게 형성함으로써, 콜렉터 직렬 저항을 감소시킬 수 있고, 딥 콜렉터를 양 쪽에 배치함으로써 드레인/콜렉터에 고전압이 인가되는 경우 n+ 확산영역과 p- 에피층 양단의 역방향 바이어스에 의해 자체 격리가 가능할 뿐만 아니라, n+ 확산영역 형성 후 트렌치 게이트를 형성함으로써 오정렬에 대한 마진이 크기 때문에 수율을 증가시킬 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (11)
- 엘디모스 트랜지스터와 바이폴라 트랜지스터가 결합된 바이 모스형 전력 반도체 소자로서, 제 1 도전형 반도체 기판 상에 형성된 제 2 도전형 고농도 매몰층과; 상기 매몰층이 형성된 상기 기판 상에 형성된 제 1 도전형 에피층과; 상기 메몰층과 연결된 제 2 도전형 고농도 딥 콜렉터와; 상기 딥 콜렉터로 둘러싸인 상기 에피층 상에 형성된 제 2 도전형 웰과; 상기 웰 상에 형성되어 상기 엘디모스의 채널영역으로 작용함과 더불어 상기 바이폴라 트랜지스터의 베이스로 작용하는 제 1 도전형 저농도 확산영역과; 상기 매몰층 상의 소정 부분에서 상기 딥 콜렉터와 웰 및 저농도 확산영역과 접하도록 형성된 트렌치에 매립된 구조를 갖는 제 1 및 제 2 트렌치형 게이트와; 상기 게이트 저부 및 양 측벽에 형성된 게이트 산화막과; 상기 저농도 확산영역 상에서 서로 이격되어 형성된 제 1 및 제 2 필드 산화막과; 상기 게이트와 소정 부분 접하면서 상기 필드 산화막과 게이트 사이의 상기 저농도 확산영역 상에 형성된 상기 엘디모스의 제 2 도전형 제 1 및 제 2 소오스 영역과; 상기 저농도 확산영역 상에 형성되고 상기 필드 산화막 및 소오스 영역과 접하는 상기 트랜지스터의 제 1 도전형 제 1 및 제 2 베이스 접합영역과; 상기 필드 산화막 사이의 저농도 확산영역 상에 형성된 상기 바이폴라 트랜지스터의 제 2 도전형 에미터 영역과; 상기 딥 콜렉터와 콘택하는 제 1 및 제 2 콜렉터/드레인 공통전극과; 상기 소오스 영역 및 상기 베이스 접합영역의 접합 부분과 콘택하는 제 1 및 제 2 소스 전극과; 상기 에미터 영역과 콘택하는 에미터 전극과; 상기 기판 상에 형성됨과 더불어 상기 콜렉터/드레인 공통전극과, 소오스 전극과, 에미터 전극 및 게이트 사이의 절연을 위한 절연막을 포함하는 것을 특징으로 하는 바이 모스형 전력 반도체 소자.
- 제 1 항에 있어서, 상기 에피층 상에 형성됨과 더불어 상기 딥 콜렉터와 접합된 제 2 도전형 고농도 확산영역을 추가로 포함하는 것을 특징으로 하는 바이 모스형 전력 반도체 소자.
- 제 2 항에 있어서, 상기 고농도 확산영역은 상기 콜렉터/드레인 공통전극과 상기 게이트 사이의 최소한의 스페이스를 유지하기 위한 여분의 확산영역으로 작용하는 것을 특징으로 하는 바이 모스형 전력 반도체 소자.
- 제 1 항에 있어서, 상기 트렌치형 게이트에 의해 전류 전도가 수직 방향으로 이루어지는 것을 특징으로 하는 바이 모스형 전력 반도체 소자.
- 제 4 항에 있어서, 상기 트렌치형 게이트는 상기 소오스 전극을 중심으로 좌우 대칭인 것을 특징으로 하는 바이 모스형 전력 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 도전형 저농도 확산영역의 불순물 도핑 농도와 접합 깊이에 따라 출력 전류가 조절되는 것을 특징으로 하는 바이 모스형 전력 반도체 소자.
- 엘디모스 트랜지스터와 바이폴라 트랜지스터가 결합된 바이 모스형 전력 반도체 소자의 제조방법으로서, 제 2 도전형 매몰층이 형성된 제 1 도전형 반도체 기판 상에 제 1 도전형 에피층을 형성하는 단계; 상기 에피층으로 제 2 도전형 고농도 불순물을 주입하여 상기 매몰층과 전기적으로 접합하는 제 2 도전형 고농도 딥 콜렉터를 형성하는 단계; 상기 딥 콜렉터 영역으로 둘러싸인 상기 에피층에 제 2 도전형 불순물을 주입하여 제 2 도전형 웰을 형성하는 단계; 상기 웰 상에 제 1 도전형 저농도 확산영역을 형성하는 단계; 상기 저농도 확산영역 상에 소정 간격으로 이격된 제 1 및 제 2 필드 산화막을 형성하는 단계; 상기 제 1 및 제 2 필드 산화막과 소정 부분 이격된 상기 저농도 확산영역 및 상기 제 1 및 제 2 필드산화막 사이의 상기 저농도 확산영역에 제 2 도전형 제 1 및 제 2 고농도 소오스영역과 에미터 영역을 형성하는 단계; 상기 제 1 및 제 2 필드 산화막과 상기 제 1 및 제 2 소오스 영역 양 측이 접하도록 상기 저농도 확산영역에 제 1 도전형 고농도 제 1 및 제 2 베이스 접합영역을 형성하는 단계; 상기 딥 콜렉터와 상기 소오스 영역을 분리시키면서 상기 매몰층이 노출되도록 소정의 폭으로 상기 소오스 영역에서 상기 저농도 확산영역 및 웰 영역을 식각하여 제 1 및 2 트렌치를 형성하는 단계; 상기 제 1 및 제 1 트렌치에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 상기 제 1 및 제 2 트렌치에 매립하는 게이트를 형성하는 단계; 상기 기판 전면에 절연막을 형성하는 단계; 상기 딥 콜렉터와 상기 소오스 및 베이스 접합영역의 접합부분 및 에미터 영역이 소정 부분 노출되도록 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 및, 상기 콘택홀을 통하여 상기 딥 콜렉터과 상기 소오스 및 베이스 접합영역의 접합부분 및 에미터 영역과 콘택하는 콜렉터/드레인 공통전극과, 소오스 전극과, 에미터 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 바이 모스형 전력 반도체 소자의 제조방법.
- 제 7 항에 상기 소오스 영역을 형성하는 단계에서 상기 에피층 표면에 상기 딥 콜렉터와 접하는 제 2 도전형 고농도 확산영역을 추가로 형성하는 것을 특징으로 하는 바이 모스형 전력 반도체 소자의 제조방법.
- 제 8 항에 있어서, 상기 고농도 확산영역은 상기 콜렉터/드레인 공통전극과 상기 게이트 사이의 최소한의 스페이스를 유지하기 위한 여분의 확산영역으로 작용하는 것을 특징으로 하는 바이 모스형 전력 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 트렌치형 게이트는 상기 소오스 전극을 중심으로 좌우 대칭으로 형성하는 것을 특징으로 하는 바이 모스형 전력 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 제 1 도전형 저농도 확산영역의 형성시 출력 전류를 감안하여 불순물 도핑 농도와 접합 깊이를 조절하여 형성하는 것을 특징으로 하는 바이 모스형 전력 반도체 소자의 제조방법.
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