KR100697149B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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데쯔야 오까다
아끼히꼬 후나꼬시
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산요덴키가부시키가이샤
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Abstract

MOSFET은 소스-드레인간에 기생 pn 다이오드를 갖고 있고, Fast Recovery Diode(FRD)로서 이용된다. 그러나, pn 접합 다이오드는 고속 스위칭 동작이나 저소비 전력화를 방해하는 요인으로 되므로, 그 경우에는 외부 부착의 쇼트키 배리어 다이오드를 외부 부착하고 있어, 장치의 확대나 부품 점수가 증대하게 되는 문제가 있었다. MOSFET의 인접하는 게이트 전극간의 채널층을 관통하는 홈을 형성하고, 홈 내에 쇼트키 금속층을 형성한다. 이에 따라 홈 바닥부가 쇼트키 배리어 다이오드로 되므로, MOSFET의 확산 영역에 쇼트키 배리어 다이오드를 내장할 수 있다. 이에 따라 장치의 소형화와 부품 점수의 삭감을 실현할 수 있다.
기생 pn 다이오드, 쇼트키 배리어 다이오드, 게이트 전극, 채널층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 반도체 장치를 설명하기 위한 단면도.
도 2는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 3은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 4는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 5는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 6은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 7은 본 발명의 반도체 장치를 설명하는 단면도.
도 8은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 9는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 10은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 11은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 12는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 13은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 14는 종래의 반도체 장치를 설명하는 단면도.
도 15는 종래의 반도체 장치를 설명하는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10, 50 : 기판
11, 51 : n+형 실리콘 반도체 기판
12, 52 : n-형 반도체층
13, 53 : 채널층
14, 57 : n+형 불순물 영역
15, 55 : 게이트 산화막
16, 56 : 게이트 전극
17, 58 : 층간 절연막
19 : 홈
20, 60 : 소스 영역
21, 61 : 쇼트키 금속층
23, 62 : 금속 전극층
54 : 제1 홈
59 : 제2 홈
100, 200 : MOSFET
<특허 문헌1> 일본 특개2000-40818호 공보
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 MOSFET에 쇼트키 배리어 다이오드를 내장시킨 반도체 장치 및 그 제조 방법에 관한 것이다.
종래의 MOSFET의 구조를 n 채널형을 예로 들어 도 14에 도시한다.
MOSFET(200)는, 반도체 기판(130)과, 채널층(133)과, 소스 영역(134)과, 게이트 산화막(135)과, 게이트 전극(136)으로 구성된다.
반도체 기판(130)은, n+형의 실리콘 반도체 기판(131) 상에 n-형의 에피택셜층(132)을 적층 등을 행하여 이루어지고, n-형 에피택셜층(132)은 드레인 영역으로 된다.
채널층(133)은, 필드부의 반도체 기판 표면에 p+형의 이온을 도우즈량 1.0×1013∼1.0×1014㎝-2로 주입하여 형성한 불순물 확산 영역이다.
소스 영역(134)은, 채널층(133) 표면에, 인 또는 비소를 이온 주입하여 형성한 n+형 불순물 확산 영역으로서, 전면에 알루미늄 또는 그 합금을 스퍼터하여 형성한 소스 전극(139)과 컨택트한다.
또한, 기생 바이폴라 트랜지스터의 동작을 억제하고, 애밸런치 파괴에 대한 강도를 향상시키기 위한 보디 영역(140)이 형성된다.
게이트 산화막(135)은, 반도체 기판 표면에 형성한 열 산화막으로서, 구동 전압에 따라 수백 Å의 두께를 갖는다.
게이트 전극(136)은, 인접하는 채널층(133) 표면의 소스 영역(134)의 사이에서, 게이트 산화막(135)을 개재하여 형성된다. 폴리실리콘에 불순물을 도입하여 저저항화를 도모하여 게이트 전극(136)으로 하고, 주위를 피복하는 소스 전극(139)과는 산화막(137) 등에 의해 절연된다(예를 들면 특허 문헌1 참조).
도 15의 (A)에는, 상기의 MOSFET의 회로도를 도시한다.
MOSFET(200)는 소스-드레인간에 기생 pn 접합 다이오드 Dpn을 갖고 있고, 도 15의 (A)는 MOSFET의 기생 다이오드를 개념적으로 표시한 것이다.
일반적으로, 브릿지 회로의 부가가 L 성분일 때, 기생 pn 접합 다이오드 Dpn은, Fast Recovery Diode(FRD)로서 이용되는데, 예를 들면, 모터 드라이브 용도 등에서는 이것을 이용하고 있다.
그러나, 기생 pn 접합 다이오드 Dpn은 순방향의 상승 전압 VF가 0.6V 정도로 높아, 고속 스위칭 동작이나 저소비 전력을 저지하는 요인으로 된다. 또한, pn 접합 다이오드의 경우, 순방향 전압 인가 시(온 상태)에는 p형 영역으로부터 n형 영역으로 캐리어(홀)의 주입이 있다. 그리고, 역방향 전압 인가 시에는, 우선 n형 영역에 축적된 캐리어의 유출 또는 재결합이 행해진 후, 공핍층이 확대되기 시작한다. 즉, 오프 상태로 되기 전에 이 캐리어의 유출 또는 재결합을 위한 시간(역회복 시간 : Trr)이 발생하고, 이 시간도 고속 동작을 저지하는 요인으로 된다.
즉, 모터 드라이브 용도 등, 고속 스위칭 동작을 그다지 요구되지 않는 것에 대해서는, FRD로서 기생 pn 접합 다이오드 Dpn을 이용할 수 있지만, 고속 동작이 요구되는 경우에는 부적당하다.
따라서, 외부 부착으로 쇼트키 배리어 다이오드를 이용하는 경우가 많으며, 도 15의 (B)가 그 회로도로 된다.
이와 같이 함으로써, MOSFET(200)의 소스-드레인간에는 기생 pn 접합 다이오드 Dpn과, 외부 부착 쇼트키 배리어 다이오드 Dsbd가 병렬로 접속된 것으로 된다.
pn 접합 다이오드의 순방향의 상승 전압 VF는 0.6V 정도이고, 쇼트키 배리어 다이오드의 순방향의 상승 전압 VF는 0.4V 정도이다. 즉 도 15의 (B)와 같이 양자가 병렬 접속되어 있어도, 먼저 동작하는 것은 쇼트키 배리어 다이오드 Dsbd로 된다.
즉 쇼트키 배리어 다이오드 Dsbd를 외부 부착으로 함으로써, MOSFET(200)의 순방향 전압 VF를 저감할 수 있다. 또한, 캐리어가 축적되지도 않으므로, 역회복 시간 Trr을 저감할 수 있는 이점이 있다.
그러나, 외부 부착으로 쇼트키 배리어 다이오드 Dsbd를 이용하면, 부품 점수가 증가하여, 저비용 및 소형화에는 한계가 있었다.
또한, MOSFET(200)에서는 소스 영역(134)과 보디 영역(140)을 쇼트시켜 사용하지만, 보디 영역(140)의 저항은 높아, 실제로는 소스-보디간에는 그 저항에 의한 전위차가 발생한다. 이 전위차가 0.6V 이상으로 되면, 소스-보디 드레인간이 기생 바이폴라 동작을 발생시키고, 전류값이 급격히 증폭되어 파괴에 이르는 문제가 있다.
본 발명은, 이러한 과제를 감안하여 이루어진 것으로, 첫째, 일 도전형 반도체 기판과, 해당 기판 표면에 형성한 역도전형의 채널층과, 상기 일 도전형 반도체 기판에 절연막을 개재하여 접하는 게이트 전극과, 상기 기판 표면에 형성되고, 상기 게이트 전극과 절연막을 개재하여 인접하는 일 도전형의 소스 영역과, 상기 소스 영역간의 상기 반도체 기판에 상기 채널층을 관통하여 형성된 홈과, 적어도 상기 채널층보다 하방의 상기 홈에 노출된 상기 일 도전형 반도체 기판과 쇼트키 접합을 형성하는 제1 금속층과, 상기 제1 금속층, 상기 채널층, 상기 소스 영역과 접속하는 제2 금속층을 구비함으로써 해결하는 것이다.
둘째, 일 도전형 반도체 기판과, 상기 기판 표면에 형성한 역도전형의 채널층과, 상기 기판에 형성되고, 상기 채널층을 관통하는 복수의 제1 홈과, 상기 기판에 상기 제1 홈과 교대로 배치되며 상기 채널층을 관통하는 제2 홈과, 상기 제1 홈에 절연막을 개재하여 매설된 게이트 전극과, 상기 기판 표면에서 상기 게이트 전극과 상기 절연막을 개재하여 인접하는 일 도전형의 소스 영역과, 적어도 상기 채널층보다 하방의 상기 제2 홈에 노출된 상기 일 도전형 반도체 기판과 쇼트키 접합을 형성하는 제1 금속층과, 상기 제1 금속층, 상기 채널층, 상기 소스 영역과 접속하는 제2 금속층을 구비함으로써 해결하는 것이다.
또한, 상기 제1 금속층은, 상기 소스 영역 및 상기 채널층의 일부와 접하여 형성되고, 상기 제2 금속층은, 상기 제1 금속층을 개재하여 상기 소스 영역 및 상기 채널층과 접속하는 것을 특징으로 하는 것이다.
셋째, 일 도전형 반도체 기판 표면에 절연막을 개재하여 접하는 게이트 전극을 형성하는 공정과, 상기 일 도전형 반도체 기판에 역도전형의 채널층을 형성하고, 해당 채널층 표면에 일 도전형 불순물 영역을 형성하는 공정과, 상기 게이트 전극간의 상기 반도체 기판에 상기 채널층을 관통하는 홈을 형성하여 소스 영역을 형성하는 공정과, 적어도 상기 채널층보다 하방의 상기 홈에 노출된 상기 일 도전형 반도체 기판과 쇼트키 접합을 형성하는 제1 금속층을 형성하는 공정과, 상기 제1 금속층, 상기 채널층, 상기 소스 영역과 접속하는 제2 금속층을 형성하는 공정을 구비함으로써 해결하는 것이다.
네째, 일 도전형 반도체 기판 표면에 역도전형의 채널층을 형성하는 공정과, 일 도전형 반도체 기판에 상기 채널층을 관통하는 복수의 제1 홈을 형성하는 공정과, 상기 제1 홈에 절연막을 형성하여 게이트 전극을 형성하는 공정과, 상기 채널층 표면에 일 도전형 불순물 영역을 형성하는 공정과, 해당 제1 홈과 교대로 배치되는 제2 홈을 형성하여, 소스 영역을 형성하는 공정과, 적어도 상기 채널층보다 하방의 상기 제2 홈에 노출된 상기 일 도전형 반도체 기판과 쇼트키 접합을 형성하는 제1 금속층을 형성하는 공정과, 상기 제1 금속층, 상기 채널층, 상기 소스 영역과 접속하는 제2 금속층을 형성하는 공정을 구비함으로써 해결하는 것이다.
또한, 상기 소스 영역은, 상기 일 도전형 불순물 영역을 홈에 의해 분할하여 형성하는 것을 특징으로 하는 것이다.
또한, 상기 제1 금속층을 전면에 형성하고, 전면에 제2 금속층을 더 형성하는 것을 특징으로 하는 것이다.
본 발명의 실시예를 n 채널형 MOSFET를 예로 들어 도 1 내지 도 13을 이용하여 상세히 설명한다.
우선, 도 1 내지 도 5에 제1 실시예를 설명한다. 도 1은 MOSFET의 구조를 도시하는 단면도이다.
MOSFET(100)은, 일 도전형 반도체 기판(10)과, 채널층(13)과, 절연막(15)과, 게이트 전극(16)과, 소스 영역(20)과, 홈(19)과, 제1 금속층(21)과, 제2 금속층(23)으로 구성된다.
일 도전형 반도체 기판(10)은, n+형 실리콘 반도체 기판(11) 상에 에피택셜 성장법 등에 의해, n-형 반도체층(12)을 적층한 것이고, n-형 반도체층(12)은 드레인 영역으로 된다.
채널층(13)은, n-형 반도체층(12)의 표면에 형성한 p+형의 불순물 확산 영역이고, 채널층(13) 표면에는 인 또는 비소를 이온 주입한 후 확산한 소스 영역(20)이 형성된다.
인접하는 소스 영역(20)간의 기판(10) 표면에, 구동 전압에 따라 수백 Å의 막 두께의 열 산화막으로 이루어지는 게이트 산화막(15)이 형성되고, 그 위에 게이트 전극(16)이 형성된다. 게이트 전극(16)은 불순물을 포함하는 폴리실리콘 등의 반도체층(또는 도전체층)을 소정의 형상으로 패터닝한 것이고, 기판(10) 표면과 게이트 절연막(15)을 개재하여 접하며, MOS 구조로 되어 있다. 기판(10) 표면에는 게이트 절연막(15)을 개재하여 게이트 전극(16)과 인접하는 위치에 소스 영역(20)이 배치된다.
게이트 전극(16)의 주위(측면 및 상면)는, PSG(Phospho Silicate Glass)막 등의 층간 절연막(17)에 의해 피복된다.
홈(19)은, 소스 영역(20)간의 반도체 기판에 형성되고, 채널층(13)을 관통하여 n-형 반도체층(12)에 도달하고 있다. 홈(19)의 측벽에는, 소스 영역(20) 및 채널층(13)의 단부가 노출되고, 채널층(13)보다 하방의 홈(19) 바닥부에는, n-형 반도체층(12)이 노출된다. 홈(19)은, 내압 계열에 의해 개구부는 0.2㎛∼5㎛ 정도, 깊이는 1∼10㎛ 정도이다.
제1 금속층(21)은, 예를 들면 Mo 등의 쇼트키 금속층으로서, 홈(19)의 내벽을 피복하여 채널층(13)보다 하방의 홈(19)에 노출된 n-형 반도체층(12)과 쇼트키 접합을 형성한다. 이에 의해 채널층(13)보다 하방의 제1 금속층(21) 및 제1 금속층(21)과 컨택트하는 n-형 반도체층(12)에 의해 홈(19) 바닥부에 쇼트키 배리어 다이오드(40)가 형성된다. 쇼트키 금속층(21)은, 그 외에 Ti, W, Ni, Al 등이어도 된다.
도면에서는, 제1 금속층(21)은 전면에 형성되어 있지만, 이것에 한하지 않고 적어도 채널층(13)보다 하방의 홈(19)에 노출된 n-형 반도체층(12)과 쇼트키 접합을 형성하도록, 즉 적어도 해칭 부분의 홈(19) 내벽에 형성하면 된다. 또한, 홈(19)은 쇼트키 금속층(21)으로 매설되어도 된다.
제2 금속층(23)은, 소스 전극을 구성하는 Al 등의 금속 전극층으로서, 전면에 형성되고, 쇼트키 금속층(21)을 개재하여 채널층(13), 소스 영역(20)과 접속한다. 또한, 금속 전극층(23)은, 쇼트키 배리어 다이오드(40)의 애노드 전극으로 된다.
또한, 이미 전술한 바와 같이 쇼트키 금속층(21)이 홈(19) 바닥부에만 형성되어 있으면, 소스 영역(20) 및 채널층(13)은, 금속 전극층(23)과 직접 접속한다. 또한, 홈(19)이 쇼트키 금속층(21)으로 매설되는 경우에는 금속 전극층(23)은 기판(10) 표면에 형성되어, 쇼트키 금속층(21)과 컨택트한다.
이에 따라 MOSFET(100)에 쇼트키 배리어 다이오드(40)를 내장한 구조로 된다. MOSFET(100)은, 소스-드레인간의 기생 pn 접합 다이오드도 내장되어 있지만, 쇼트키 배리어 다이오드(40)가 순방향의 상승 전압이 더 낮기 때문에, MOSFET(100)의 동작 시에는 쇼트키 배리어 다이오드가 동작한다. 이 점에 대해서는 이미 전술한 쇼트키 배리어 다이오드를 외부 부착으로 한 경우와 동일하다(도 15의 (B) 참조).
그러나, 본 실시예에서는, 쇼트키 배리어 다이오드를 MOSFET의 확산 영역 내에 내장할 수 있으므로, 부품 점수의 삭감에 의한 저비용화와 소형화를 실현할 수 있다. 또한, 쇼트키 배리어 다이오드로 함으로써 역회복 시간 Trr의 증가에 따른 손실을 억제하고, 고효율, 고주파화가 가능하게 된다.
또한, 쇼트키 금속층(21) 및/또는 금속 전극층(23)을 홈(19) 측벽을 따라 채널층(13)의 깊이 방향(기판(10)에 수직 방향)으로 형성함으로써, 보디 저항이 낮게 된다. 이에 의해, 보디 영역을 형성하지 않아도, 기생 바이폴라 트랜지스터의 동작을 억제하고, 애밸런치 파괴에 대한 강도를 향상시킬 수 있다.
계속해서 도 2 내지 도 5를 참조하여 본 발명의 MOSFET의 제조 방법을 n 채널형을 예로 들어 설명한다.
제1 공정(도 2) : 일 도전형 반도체 기판 표면에 절연막을 개재하여 접하는 게이트 전극을 형성하는 공정.
우선, n+형 실리콘 반도체 기판(11) 상에 에피택셜 성장법 등에 의해 n-형 반도체층(12)을 적층한 n형 반도체 기판(10)을 준비한다. n-형 반도체층(12)은, MOSFET의 드레인 영역으로 된다.
기판(10) 표면을, 800℃ 정도에서 산화하여, 구동 전압에 의해 수백 Å 정도의 게이트 산화막(15)을 형성한다.
게이트 산화막(15) 상 전면에 예를 들면 폴리실리콘을 피착하여 반도체층(또는 도전체층)(16)을 형성한다. 반도체층(16)에는 저저항화를 도모하기 위해 불순물이 도입된다. 그리고 반도체층(16) 및 게이트 산화막(15)을 소정의 형상으로 패터닝하여, 반도체층으로 이루어지는 게이트 전극(16)을 형성한다.
또한, 반도체층(16)은, 비정질 실리콘을 SPE(Solid-phase Epitaxy : 고상 에피택셜 성장)에 의해 단결정화한 것이나, MBE(Molecular beam Epitaxy : 분자선 에피텍셜)에 의해, 실리콘 분자를 피착하여 실리콘 단결정층을 형성한 것이어도 된다.
제2 공정(도 3) : 일 도전형 반도체 기판에 역도전형의 채널층을 형성하고, 채널층 표면에 일 도전형 불순물 영역을 형성하는 공정.
게이트 전극을 마스크로 하여 n-형 반도체층(12) 표면에, p형의 이온을 예를 들면 도우즈량 1.0×1013∼1.0×1014㎝-2로 주입한 후, 확산하여 채널층(13)을 형성한다.
또한, 채널층(13) 표면에 예를 들면 인 또는 비소 등의 n형 불순물을 주입·확산하여 n+형 불순물 영역(14)을 형성한다. 즉, n+형 불순물 영역(14)은, 2개의 게이트 전극(16)간의 채널층(13) 표면에 형성된다.
제3 공정(도 4) : 게이트 전극간의 반도체 기판에 채널층을 관통하는 홈을 형성하여 소스 영역을 형성하는 공정.
전면에 PSG막 등의 절연막(17)을 형성하고 패터닝을 행하여 게이트 전극(16)의 측면 및 상면을 층간 절연막(17)에 의해 피복한다. 층간 절연막(17)은, 일부가 n형 불순물 영역(14) 표면에 연장하도록 패터닝된다. 이와 같이 패터닝함으로써, 마스크의 오정렬의 마진을 확보할 수 있고, 게이트 산화막(15)의 에칭을 방지할 수 있다(도 4의 (A)).
그 후, 게이트 전극(16)간의 기판(10) 표면이 노출되도록 레지스트에 의한 마스크를 형성하여 기판(10)을 이방성 에칭하여, 채널층(13)을 관통하여 n-형 반도체층(12)에 도달하는 홈(19)을 형성한다. 예를 들면 홈(19)은, 내압 계열에 의해 개구부는 0.2㎛∼5㎛ 정도, 깊이는 1∼10㎛ 정도이다.
또한, 이 때 동시에 n+형 불순물 영역(14)은 홈(19)에 의해 분할되어, 소스 영역(20)이 형성된다. 그리고, 홈(19) 내벽에는, 소스 영역(20)과 채널층(13)의 일부가 노출되고, 또한 채널층(13)보다 하방의 홈(19) 바닥부에서는, n-형 반도체층(12)이 노출된다.
이와 같이 레지스트 마스크를 형성하여 게이트 전극(16) 측벽을 피복하는 층간 절연막(17)보다 내측에 홈(19)을 형성한다. 이에 의해, 소스 영역(20)은, 기판(10) 표면과 홈(19) 내벽에 노출되어, 후속 공정에서 형성되는 소스 전극과 컨택트한다(도 4의 (B)).
제4 공정(도 5) : 적어도 채널층보다 하방의 홈에 노출된 일 도전형 반도체 기판과 쇼트키 접합을 형성하는 제1 금속층을 형성하는 공정.
전면에, 예를 들면 Mo 등의 쇼트키 금속층(21)을 형성한다. 여기서는 쇼트키 금속층(21)은 층간 절연막(17), 소스 영역(20) 표면 및 홈(19) 내벽을 피복하여 형성된다. 그리고, 채널층(13)보다 하방에 노출된 n-형 반도체층(12)과 쇼트키 접합을 형성한다.
이에 의해, 채널층(13)보다 하방의 쇼트키 금속층(21) 및 쇼트키 금속층(21)과 컨택트하는 n-형 반도체층(12)에 의해 홈(19) 바닥부에 쇼트키 배리어 다이오드(40)가 형성된다. 또한, 본 실시예에서는 전면에 쇼트키 금속층(21)을 형성했지만, 마스크를 형성하는 등을 행하여, 홈(19) 내벽의 적어도 채널층(13)보다 하방에서, n-형 반도체층(12)과 쇼트키 접합을 형성하도록 쇼트키 금속층(21)을 부착할 수 있으면, 전면에 형성하지 않아도 된다. 또한, 내벽뿐만 아니라, 쇼트키 금속층(21)이 홈(19) 내에 매설되어도 된다.
제5 공정(도 1 참조) : 제1 금속층, 채널층, 소스 영역과 접속하는 제2 금속층을 형성하는 공정.
전면에, 실리콘을 포함하는 Al 등을 스퍼터 등을 행하여, 소스 전극으로 되는 금속층(23)을 형성한다. 소스 전극(23)은 쇼트키 금속층(21) 전면과 컨택트하여, 소스 영역(20) 및 채널층(13)과 컨택트한다. 또한, 쇼트키 배리어 다이오드(40)의 애노드 전극으로 된다. 이에 의해, 도 1에 도시하는 최종 구조를 얻는다.
도 6을 참조하여 제2 실시예를 도시한다.
제1 실시예에서는 도 1과 같이, 층간 절연막(17)보다 내측의 기판(10) 표면에 홈(19)이 형성되어 있지만, 제2 실시예에서는, 도 6의 (A)와 같이, 층간 절연막(17) 측면과 홈(19) 측벽이 동일면으로 되도록 홈(19)을 형성한다.
소스 영역(20)은, 홈(19) 측벽에서만 소스 전극(23)과 컨택트하기 때문에, 제1 실시예와 비교하여 소스 컨택트 저항이 다소 증가하지만, 그 경우에는 소스 영 역(20)을 깊게 형성하면 된다.
제2 실시예에서는 게이트 전극(16) 측벽을 피복하는 층간 절연막(17) 단부와 홈(19) 측벽이 동일면으로 되는 홈(19)이 형성되고, 홈(19)의 바닥부가 확대되므로 쇼트키 배리어 다이오드(40)의 쇼트키 접합 면적이 향상된다.
도 6의 (B) 및 도 6의 (C)를 참조하여 제2 실시예의 제조 방법을 설명한다. 또한, 제1 실시예와 상이한 것은 제3 공정뿐이며, 다른 공정은 동일하므로 설명은 생략한다.
우선, 제1 실시예와 마찬가지의 제1 공정 및 제2 공정을 행한다.
제3 공정 : 게이트 전극간의 반도체 기판에 채널층을 관통하는 홈을 형성하여 소스 영역을 형성하는 공정.
전면에 PSG 막 등의 절연막(17)을 형성하고, 원하는 패턴의 레지스트 마스크에 의해 절연막(17)을 패터닝함과 함께, 기판 표면을 에칭한다. 이에 의해, 게이트 전극(16)은 측면 및 상면이 층간 절연막(17)에 의해 피복되고, 동시에, 게이트 전극(16) 측벽을 피복하는 층간 절연막(17) 단부와 홈(19) 측벽이 동일면으로 되는 홈(19)이 형성된다.
예를 들면 홈(19)의 개구부는, 0.5㎛∼5㎛ 정도, 홈의 깊이는 1∼10㎛ 정도이다. 이와 같이 본 실시예에서는, 홈(19) 형성을 위한 레지스트 마스크의 형성 공정이 불필요해지고, 후속 공정에서 쇼트키 금속층을 형성한 경우에 쇼트키 접합 면적이 향상된다.
이 때 동시에 n+형 불순물 영역(14)은 홈(19)에 의해 분할되어, 소스 영역(20)이 형성된다. 그리고, 홈(19) 내벽에는, 소스 영역(20)과 채널층(13)의 일부가 노출되고, 또한 채널층(13)보다 하방의 홈(19) 바닥부에서는, n-형 반도체층(12)이 노출된다.
그 후, 제1 실시예의 제4 공정과 마찬가지로, 도 6의 (C)와 같이 쇼트키 금속층(21)을 형성하여 쇼트키 배리어 다이오드(40)를 형성한다. 또한 제5 공정을 거쳐 도 6의 (A)에 도시하는 최종 구조를 얻는다.
계속해서, 도 7 내지 도 13을 참조하여, 제3 실시예를 설명한다. 제3 실시예는, 트렌치 구조의 MOSFET에 본 발명을 적용한 것이다.
도 7에는, 제3 실시예의 트렌치형 MOSFET의 구조를 도시한다.
기판(50)은 n+형의 실리콘 반도체 기판(51) 상에 에피택셜 성장법 등에 의해, n-형 반도체층(52)을 적층한 것으로서, n-형 반도체층(52)은 MOSFET의 드레인 영역으로 된다.
그 표면에는 p형의 불순물을 확산시킨 채널층(53)을 형성한다. 제1 홈(54)과 제2 홈(59)은 모두 채널층(53)을 관통하여, 드레인 영역(52)까지 도달하여 형성된다. 제1 홈(54)은 내벽이 게이트 산화막(55)으로 피막되고, 폴리실리콘 등의 도전 재료가 매설되어 게이트 전극(56)으로 된다. 또한, 기판(50) 표면에서 게이트 전극(56)과 절연막(55)을 개재하여 인접하는 n+형의 소스 영역(60)을 형성한다.
제2 홈(59)은, 제1 홈(54)과 교대로 형성된다. 제2 홈(59)의 측벽에는, 소스 영역(60), 채널층(53)의 일부가 노출된다. 적어도 채널층(53)보다 하방의 제2 홈(59)에 노출된 n-형 반도체층(52)과 쇼트키 접합을 형성하는 쇼트키 금속층(61)에 의해, 제2 홈(59) 바닥부가 쇼트키 배리어 다이오드(40)로 된다. 쇼트키 금속층(61)은, 제2 홈(59) 측벽에 노출된 소스 영역(60) 및 채널층(53)과 접하여 형성된다.
소스 전극(62)은, 전면에 Al 등으로 이루어지는 금속 전극층을 형성하여 이루어지고, 쇼트키 금속층(61)을 개재하여 채널층(53), 소스 영역(60)과 접속한다.
트렌치 구조의 MOSFET로 함으로써, 셀 밀도의 향상이 가능해져, 온 저항의 저감에 기여할 수 있다.
도 8 내지 도 13에는, 상기의 MOSFET의 제조 방법을 도시한다.
제1 공정(도 8) : 일 도전형 반도체 기판 표면에 역도전형의 채널층을 형성하는 공정.
우선, n+형 실리콘 반도체 기판(51)에 n-형의 에피택셜층을 적층 등을 행하여 드레인 영역(52)을 형성한 기판(50)을 준비한다. 기판(50) 표면에 산화막(도시 생략)을 형성한 후, 예정의 채널층(53)의 부분의 산화막을 에칭한다. 이 산화막을 마스크로 하여 전면에 도우즈량 1.0×1013㎝-2로 예를 들면 B(붕소)를 주입한 후, 확산하여 p형의 채널층(53)을 형성한다.
제2 공정(도 9) : 일 도전형 반도체 기판에 채널층을 관통하는 복수의 제1 홈을 형성하는 공정.
전면에 CVD법에 의해 NSG(Non-doped Silicate Glass)의 CVD 산화막(도시 생략)을 생성하고, 레지스트막에 의한 마스크를 제1 홈으로 이루어지는 부분을 제외하고 덮어, CVD 산화막을 드라이 에칭하여 부분적으로 제거하여, 채널층(53)이 노출된 개구부를 형성한다.
또한, CVD 산화막을 마스크로 하여 개구부의 실리콘 반도체 기판을 CF계 및 HBr계 가스에 의해 드라이 에칭하여, 채널층(53)을 관통하여 드레인 영역(52)까지 도달하는 복수의 제1 홈(54)을 형성한다.
제3 공정(도 10) : 제1 홈에 절연막을 형성하여 게이트 전극을 형성하는 공정.
더미 산화를 하여 제1 홈(54) 내벽과 채널층(53) 표면에 더미 산화막(도시 생략)을 형성하여 드라이 에칭 시의 에칭 손상을 제거한다. 이 더미 산화로 형성된 더미 산화막과 마스크로 된 CVD 산화막을 동시에 불산 등의 산화막 에칭제에 의해 제거한다. 이에 의해, 후속 공정에서 게이트 산화막을 안정적으로 형성할 수 있다. 또한 고온에서 열 산화함으로써 제1 홈(54)의 개구부에 라운딩 처리를 행하여, 홈(54) 개구부에서의 전계 집중을 피하는 효과도 있다.
그 후, 게이트 산화막(55)을 형성한다. 즉, 열 산화하여 제1 홈(54) 내 및 채널층(53) 표면에 게이트 산화막(55)을 임계값에 따라 예를 들면 두께 약 수백 Å로 형성한다.
또한, 제1 홈(54) 내에는 폴리실리콘 등의 도전 재료를 매설하여, 게이트 전 극(56)을 형성한다. 폴리실리콘에는 불순물을 도입하여 저저항화가 도모되고 있다.
제4 공정(도 11) : 채널층 표면에 일 도전형 불순물 영역을 형성하는 공정.
전면에 As 등의 n형 불순물을 도우즈량 1015㎝-2대 정도로 이온 주입한 후 확산하여, 채널층(53) 표면에 n+형 불순물 영역(57)을 형성한다(도 11의 (A)).
그 후, 층간 절연막으로 되는 CVD 산화막 등의 절연막(58)을 피착하고, 리플로우한다. 이에 따라 n+형 불순물 영역(57)이 소정의 깊이로 확산된다(도 11의 (B)).
제5 공정(도 12) : 제1 홈과 교대로 배치되는 제2 홈을 형성하여, 소스 영역을 형성하는 공정.
인접하는 제1 홈(54) 사이가 노출되도록 레지스트 마스크 PR을 형성하고, 절연막(58) 및 기판(50)을 에칭하여, 제1 홈(54)과 교대로 배치되는 제2 홈(59)을 형성한다. 이 개구폭은 예를 들면 0.5∼2㎛ 정도이고, 깊이는 채널층(53)을 관통하면 되므로, 2㎛ 정도이면 충분하다.
또한, 제2 홈(59) 형성에 의해, n+형 불순물 영역(57)이 분할되어, 소스 영역(60)이 형성된다. 제2 홈(59) 내벽에는, 소스 영역(60)의 일부와 채널층(53)의 일부가 노출된다.
제6 공정(도 13) : 적어도 채널층보다 하방의 제2 홈에 노출된 일 도전형 반 도체 기판과 쇼트키 접합을 형성하는 제1 금속층을 형성하는 공정.
그 후, 전면에 쇼트키 금속층(61)을 퇴적한다. 쇼트키 금속층(61)은, 제2 홈(59)에 노출된 n-형 반도체층(52)과 쇼트키 접합을 형성한다. 이에 의해, 해칭 부분이 쇼트키 배리어 다이오드(40)로 된다.
또한, 도면에서는 쇼트키 금속층(61)은 제2 홈(59) 내에 매설되어 있지만, 마스크 등에 의해 선택적으로 쇼트키 금속층(61)을 형성할 수 있는 경우에는, 적어도 채널층보다 하방의 제2 홈(59)에 노출된 n-형 반도체층(52)과 쇼트키 접합을 형성하도록, 쇼트키 금속층(61)을 형성해도 된다.
제2 홈(59) 측벽에 노출된 소스 영역(60) 및 채널층(53)은, 쇼트키 금속층(61)과 컨택트한다.
제7 공정(도 7) : 제1 금속층, 상기 채널층, 상기 소스 영역과 접속하는 제2 금속층을 형성하는 공정.
전면에, 소스 전극으로 되는 Al 등의 금속 전극층(62)을 형성한다. 금속 전극층(62)은, 쇼트키 금속층(61)을 통하여, 소스 영역(60), 채널층(53)과 접속한다. 금속 전극층은 소스 전극(62)으로 되고, 또한 쇼트키 배리어 다이오드(40)의 애노드 전극으로 된다.
본 실시예에 따르면, MOSFET의 확산 영역 내에 쇼트키 배리어 다이오드를 내장시킬 수 있다. 쇼트키 배리어 다이오드이면, 온 동작에서의 캐리어의 주입이 없 기 때문에, 오프 동작 개시 시에 캐리어의 유출 및 재결합이 없어져, 역회복 시간 Trr을 저감시킬 수 있다.
또한, pn 접합 다이오드와 비교하여 순방향의 상승 전압도 낮게 할 수 있으므로, 고효율의 MOSFET를 제공할 수 있다.
또한, 종래에는 외부 부착이었던 쇼트키 배리어 다이오드를 MOSFET에 내장시킬 수 있으므로, 부품 점수의 삭감에 의한 저비용화, 및 장치의 소형화를 실현할 수 있다.
또한, 제1 금속층 및/또는 제2 금속층을 홈 측벽을 따라 채널의 깊이 방향으로 형성함으로써, 보디 저항이 낮아진다. 따라서, 보디 영역을 형성하지 않아도, 기생 바이폴라 트랜지스터의 동작을 억제하고, 애밸런치 파괴에 대한 강도를 향상시킬 수 있다.

Claims (7)

  1. 일 도전형 반도체 기판과,
    해당 기판 표면에 형성한 역도전형의 채널층과,
    상기 일 도전형 반도체 기판에 절연막을 개재하여 접하는 게이트 전극과,
    상기 기판 표면에 형성되고, 상기 게이트 전극과 절연막을 개재하여 인접하는 일 도전형의 소스 영역과,
    상기 소스 영역간의 상기 반도체 기판에 상기 채널층을 관통하여 형성된 홈과,
    적어도 상기 채널층보다 하방의 상기 홈에 노출된 상기 일 도전형 반도체 기판과 쇼트키 접합을 형성하는 제1 금속층과,
    상기 제1 금속층, 상기 채널층, 상기 소스 영역과 접속하는 제2 금속층을 구비하고,
    상기 제1 금속층 또는 상기 제2 금속층 중 적어도 하나는 상기 홈 내에서 상기 채널층 및 상기 소스 영역과 접속하는 것을 특징으로 하는 반도체 장치.
  2. 일 도전형 반도체 기판과,
    상기 기판 표면에 형성한 역도전형의 채널층과,
    상기 기판에 형성되고, 상기 채널층을 관통하는 복수의 제1 홈과,
    상기 기판에 상기 제1 홈과 교대로 배치되며 상기 채널층을 관통하는 제2 홈과,
    상기 제1 홈에 절연막을 개재하여 매설된 게이트 전극과,
    상기 기판 표면에서 상기 게이트 전극과 상기 절연막을 개재하여 인접하는 일 도전형의 소스 영역과,
    적어도 상기 채널층보다 하방의 상기 제2 홈에 노출된 상기 일 도전형 반도체 기판과 쇼트키 접합을 형성하는 제1 금속층과,
    상기 제1 금속층, 상기 채널층, 상기 소스 영역과 접속하는 제2 금속층
    을 구비하고,
    상기 제1 금속층 또는 상기 제2 금속층 중 적어도 하나는 상기 제2 홈 내에서 상기 채널층 및 상기 소스 영역과 접속하는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 금속층은, 상기 소스 영역 및 상기 채널층의 일부와 접하여 형성되고, 상기 제2 금속층은, 상기 제1 금속층을 통하여 상기 소스 영역 및 상기 채널층과 접속하는 것을 특징으로 하는 반도체 장치.
  4. 일 도전형 반도체 기판 표면에 절연막을 개재하여 접하는 게이트 전극을 형성하는 공정과,
    상기 일 도전형 반도체 기판에 역도전형의 채널층을 형성하고, 해당 채널층 표면에 일 도전형 불순물 영역을 형성하는 공정과,
    상기 게이트 전극간의 상기 반도체 기판에 상기 채널층을 관통하는 홈을 형성하여 소스 영역을 형성하는 공정과,
    상기 홈의 내벽에 직접 접하도록 상기 홈 내에 금속층을 형성하고, 상기 금속층과 적어도 상기 채널층보다 하방의 상기 홈에 노출된 상기 일 도전형 반도체 기판에 의해 쇼트키 접합을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 일 도전형 반도체 기판 표면에 역도전형의 채널층을 형성하는 공정과,
    일 도전형 반도체 기판에 상기 채널층을 관통하는 복수의 제1 홈을 형성하는 공정과,
    상기 제1 홈에 절연막을 형성하여 게이트 전극을 형성하는 공정과,
    상기 채널층 표면에 일 도전형 불순물 영역을 형성하는 공정과,
    해당 제1 홈과 교대로 배치되는 제2 홈을 형성하여, 소스 영역을 형성하는 공정과,
    상기 제2 홈의 내벽에 직접 접하도록 상기 제2 홈 내에 금속층을 형성하고, 상기 금속층과 적어도 상기 채널층보다 하방의 상기 제2 홈에 노출된 상기 일 도전형 반도체 기판에 의해 쇼트키 접합을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 소스 영역은, 상기 일 도전형 불순물 영역을 홈에 의해 분할하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제4항 또는 제5항에 있어서,
    상기 금속층으로서, 제1 금속층을 형성한 후, 제2 금속층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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