CN1677687A - 半导体装置及其制造方法 - Google Patents

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冈田哲也
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Abstract

一种半导体装置及其制造方法，MOSFET在源极－漏极间具有寄生pn二极管，其作为Fast Recovery Diode(FRD)使用。但是，由于pn结二极管构成妨碍高速开关动作及低消耗电力化的主要原因，故此时要外置肖特基势垒二极管，使装置增大或部件数量增多。设置贯通MOSFET的相邻栅极电极间的沟道层的槽，并在槽内设置肖特基金属层。由此，槽底部构成肖特基势垒二极管，故可在MOSFET的扩散区域内装肖特基势垒二极管。由此，可实现装置的小型化和部件数量的消减。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别是涉及在MOSFET内装肖特基势垒二极管的半导体装置及其制造方法。
背景技术
图14中以n沟道型为例说明现有的MOSFET的结构。
MOSFET200由半导体衬底130、沟道层133、源极区域134、栅极氧化膜135、栅极电极136构成。
半导体衬底130是在n+型硅半导体衬底131上层积n-型外延层132等而构成，n-型外延层132构成漏极区域。
沟道层133是在场部的半导体衬底表面以剂量1.0×1013～1.0×1014cm-2注入p+型离子而设置的杂质扩散区域。
源极区域134是在沟道层133表面离子注入磷或砷而设置的n+型杂质扩散区域，其和在整个面上喷溅铝或铝合金而设置的源极电极139接触。
另外，设置用于抑制寄生双极晶体管的动作，提高针对雪崩击穿的强度的体(ボディ)区域140。
栅极氧化膜135是设于半导体衬底表面的热氧化膜，对应驱动电压有数百的厚度。
栅极电极136在相邻的沟道层133表面的源极区域134间介由栅极氧化膜135而设置。向多晶硅内导入杂质，谋求低阻抗化，构成栅极电极136，覆盖周围的源极电极139利用氧化膜137等绝缘(例如参照专利文献1)。
专利文献1：特开2000-40818号公报
图15(A)是所述MOSFET的电路图。
MOSFET200在源极-漏极间具有寄生pn结二极管Dpn，图中示意性地显示了MOSFET的寄生二极管。
通常，电桥电路的附加为L成分时，寄生pn结二极管Dpn作为快速恢复二极管(Fast Recovery Diode)(FRD)使用，例如，在电机驱动用途等中使用。
但是，寄生pn结二极管Dpn正向的阈值电压VF很高，为0.6V左右，成为阻碍高速开关动作或低消耗电力的主要原因。另外，在pn结二极管的情况下，在施加正向电压时(导通状态)，从p型区域向n型区域注入载流子(空穴)。而且，在施加反向电压时，首先进行蓄积于n型区域的载流子的流出或再结合，然后，耗尽层开始扩散。即，在构成断开状态之前产生用于该载流子的流出或再结合的时间(反向恢复时间：Trr)，该时间也构成阻碍高速动作的主要原因。
即，关于不太要求电机驱动用途等高速开关动作的装置，作为FRD可使用寄生pn结二极管Dpn，但在要求高速动作时不适用。
因此，往往外置使用肖特基势垒二极管，图15(B)是其电路图。
由此，在MOSFET200的源极-漏极间并联连接寄生pn结二极管Dpn和外置的肖特基势垒二极管Dsbd。
pn结二极管的正向阈值电压VF为0.6V左右，肖特基势垒二极管的正向阈值电压VF为0.4V左右。即，如图所示，即使将两者并联连接，先动作的也是肖特基势垒二极管Dsbd。
即，通过外置肖特基势垒二极管Dsbd，可降低MOSFET200的正向电压VF。另外，由于不会蓄积载流子，故具有可降低反向恢复时间Trr的优点。
但是，当外置使用肖特基势垒二极管Dsbd时，部件数量增加，对低成本及小型化有限制。
另外，在MOSFET200中将源极区域134和体区域140短路使用，但体区域140的电阻高，实际上在源极-体间产生了该电阻造成的电位差。当该电位差为0.6V以上时，存在源极-体-漏极间产生寄生双极动作，电流值急剧增大，直至击穿的问题。
发明内容
本发明是鉴于所述课题而开发的，本发明的第一方面提供一种半导体装置，其包括：一导电型半导体衬底；反向导电型沟道层，其设于该衬底表面；栅极电极，其介由绝缘膜与所述一导电型衬底相接；一导电型源极区域，其设于所述衬底表面，且介由绝缘膜与所述栅极电极相邻；槽，其设置在所述源极区域间的所述半导体衬底上，贯通所述沟道层；第一金属层，其至少和在所述沟道层的下方的所述槽露出的所述一导电型半导体衬底形成肖特基结；第二金属层，其和所述第一金属层、所述沟道层、所述源极区域连接。
本发明的第二方面提供一种半导体装置，其包括：一导电型半导体衬底；反向导电型沟道层，其设于所述衬底表面；多个第一槽，其设于所述衬底上，且贯通所述沟道层；第二槽，其在所述衬底上和所述第一槽交替配置，且贯通所述沟道层；栅极电极，其介由所述绝缘膜埋设在所述第一槽内；一导电型源极区域，其在所述衬底表面介由所述绝缘膜和所述栅极电机相邻；第一金属层，其至少和在所述沟道层的下方的所述槽露出的所述一导电型半导体衬底形成肖特基结；第二金属层，其和所述第一金属层、所述沟道层、所述源极区域连接。
另外，所述第一金属层和所述源极区域及所述沟道层的一部分相接，所述第二金属层介由所述第一金属层和所述源极区域及所述沟道层连接。
本发明的第三方面提供一种半导体装置的制造方法，其包括：形成介由绝缘膜与一导电型半导体衬底表面相接的栅极电极的工序；在所述一导电型半导体衬底上形成反向导电型沟道层，并在该沟道层表面形成一导电型杂质区域的工序；在所述栅极电极间的所述半导体衬底上形成贯通所述沟道层的槽，形成源极区域的工序；形成至少和在所述沟道层的下方的所述槽露出的所述一导电型半导体衬底形成肖特基结的第一金属层的工序；形成和所述第一金属层、所述沟道层、所述源极区域连接的第二金属层的工序、
本发明的第四方面提供一种半导体装置的制造方法，其包括：在一导电型半导体衬底表面形成反向导电型沟道层的工序；在一导电型半导体衬底上形成贯通所述沟道层的多个第一槽的工序；在所述第一槽内形成绝缘膜，形成栅极电极的工序；在所述沟道层表面形成一导电型杂质区域的工序；形成与该第一槽交替配置的第二槽，形成源极区域的工序；形成至少和在所述沟道层的下方的所述第二槽露出的所述一导电型半导体衬底形成肖特基结的第一金属层的工序；形成和所述第一金属层、所述沟道层、所述源极区域连接的第二金属层的工序、
另外，所述源极区域利用槽分割所述一导电型杂质区域而形成。
所述第一金属层形成在整个面上，并在整个面上形成第二金属层。
根据本实施例，可在MOSFET的扩散区域内内装肖特基势垒二极管。只要是肖特基势垒二极管，就没有导通动作时的载流子注入，故在断开动作开始时没有载流子的流出及再结合，可降低反向恢复时间Trr。
另外，与pn结二极管比较，也可将正向阈值电压降低，故可提供高效率的MOSFET。
由于可将目前外置的肖特基势垒二极管内装在MOSFET内，故可通过消减部件数量降低成本并实现装置小型化。
通过将第一金属层及/或第二金属层沿槽侧壁设置在沟道的深度方向，降低体电阻。因此，即使不设置体区域，也可以抑制寄生双极晶体管的动作，提高针对雪崩击穿的强度。
附图说明
图1是本发明半导体装置的剖面图；
图2是说明本发明半导体装置的制造方法的剖面图；
图3是说明本发明半导体装置的制造方法的剖面图；
图4(A)、(B)是说明本发明半导体装置的制造方法的剖面图；
图5是说明本发明半导体装置的制造方法的剖面图；
图6(A)～(C)是说明本发明半导体装置的制造方法的剖面图；
图7是本发明半导体装置的剖面图；
图8是说明本发明半导体装置的制造方法的剖面图；
图9是说明本发明半导体装置的制造方法的剖面图；
图10是说明本发明半导体装置的制造方法的剖面图；
图11(A)、(B)是说明本发明半导体装置的制造方法的剖面图；
图12是说明本发明半导体装置的制造方法的剖面图；
图13是说明本发明半导体装置的制造方法的剖面图；
图14是现有的半导体装置的剖面图；
图15是现有的半导体装置的电路图。
符号说明
10衬底
11n+型硅半导体衬底
12n-型半导体层
13沟道层
14n+型杂质区域
15栅极氧化膜
16栅极电极
17层间绝缘膜
19槽
20源极区域
21肖特基金属层
23金属电极层
50衬底
51n+型硅半导体衬底
52n-型半导体层
53沟道层
54第一槽
55栅极氧化膜
56栅极电极
57n+型杂质区域
58层间绝缘膜
59第二槽
60源极区域
61肖特基金属层
62金属电极层
100MOSFET
200MOSFET
具体实施方式
参照图1～图13以n沟道型MOSFET为例详细说明本发明实施例。
首先，参照图1～图5说明第一实施例。图1是显示MOSFET结构的剖面图。
MOSFET100由一导电型半导体衬底10、沟道层13、绝缘膜15、栅极电极16、源极区域20、槽19、第一金属层21、第二金属层23构成。
一导电型半导体衬底10是通过外延生长法等在n+型硅半导体衬底11上层积了n-型半导体层12的衬底，n-型半导体层12构成漏极区域。
沟道层13是设于n-型半导体层12表面上的p+型杂质扩散区域，在沟道层13表面设置将磷或砷离子注入后扩散的源极区域20。
在相邻的源极区域20间的衬底10表面对应驱动电压设置由数百膜厚的热氧化膜构成的栅极氧化膜15，并在其上设置栅极电极16。栅极电极16是将含有杂质的多晶硅等半导体层(或导电体层)构图成规定形状的电极，介由栅极绝缘膜15和衬底10表面相接，构成MOS结构。在衬底10表面在介由栅极绝缘膜15和栅极电极16相邻的位置配置源极区域20。
栅极电极16的周围(侧面及上面)利用PSG(Phospho Silicate Glass)膜等层间绝缘膜17覆盖。
槽19设置在源极区域20间的半导体衬底上，贯通沟道层13，到达n-型半导体层12。在槽19的侧壁露出源极区域20及沟道层13的端部，在沟道层13的下方的槽19底部露出n-型半导体层12。根据耐压系列，槽19是开口部为0.2μm～5μm程度、深度为1～10μm程度的槽。
第一金属层21是例如Mo等的肖特基金属层，其和覆盖槽19的内壁、在沟道层13的下方的槽19露出的n-型半导体层12形成肖特基结。由此，利用沟道层13下方的第一金属层21及与第一金属层21接触的n-型半导体层12在槽19底部形成肖特基势垒二极管40。此外，肖特基金属层21也可以是Ti、W、Ni、Al等。
图中，第一金属层21在整个面上设置，但不限于此，即，只要至少设置在阴影线部分的槽19内壁，以至少和在沟道层13的下方的槽19露出的n-型半导体层12形成肖特基结即可。另外，槽19也可以利用肖特基金属层21埋设。
第二金属层23是构成源极电极的Al等的金属电极层，其设于整个面上，且介由肖特基金属层21和沟道层13、源极区域20连接。金属层23构成肖特基势垒二极管40的阳极电极。
另外，如上所述，如仅在槽19底部设置肖特基金属层21，则源极区域20及沟道层13就和金属电极层23直接连接。另外，在利用肖特基金属层21埋设槽19时，金属电极层23设置在衬底10的表面，和肖特基金属层21接触。
由此，构成在MOSFET100内装肖特基势垒二极管40的结构。MOSFET100还内装源极-漏极间的寄生pn结二极管，但由于肖特基势垒二极管40正向的阈值电压低，故在MOSFET100动作时，肖特基势垒二极管动作。这一点和所述的外置肖特基势垒二极管的情况相同(参照图15(B))。
但是，在本实施例中，由于可在MOSFET的扩散区域内内装肖特基势垒二极管，故可通过消减部件数量降低成本并实现小型化。另外，通过设置肖特基势垒二极管，可抑制反向恢复时间Trr的增加引起的损失，可高效率、高频率化。
另外，通过将肖特基金属层21及/或金属电极层23沿槽19侧壁设置在沟道层13的深度方向(与衬底10垂直的方向)降低体电阻。由此，即使不设置体区域，也可以抑制寄生双极二极管的动作，提高针对雪崩击穿的强度。
其次，参照图2～图5以n沟道型为例说明本发明的MOSFET的制造方法。
第一工序(图2)：形成介由绝缘膜与一导电型半导体衬底表面表面相接的栅极电极的工序。
首先，准备在n+型硅半导体衬底11上通过外延生长法等层积了n-型半导体层12的n型半导体衬底10。n-型半导体层12构成MOSFET的漏极区域。
将衬底10表面以800℃程度氧化，利用驱动电压形成数百程度的栅极氧化膜15。
在栅极氧化膜15上的整个面上淀积例如多晶硅，设置半导体层(或导电体层)16。为实现低电阻化，向半导体层16导入杂质。然后，将半导体层16及栅极氧化膜15构图成规定的形状，形成由半导体层构成的栅极电极16。
另外，半导体层16也可以是利用SPE(Solid-phase Epitaxy：固相外延生长)将非晶形的硅单晶化的层，或利用MBE(Molecular beam Epitaxy：分子线外延)淀积硅分子形成硅单晶层的层。
第二工序(图3)：在一导电型半导体衬底上形成反向导电型沟道层，在沟道层表面形成一导电型杂质区域的工序。
以栅极电极为掩模，在n-型半导体层12表面以例如剂量为1.0×1013～1.0×1014cm-2注入p型离子，然后，使其扩散，形成沟道层13。
另外，在沟道层13表面注入例如磷或砷等n型杂质，使其扩散，形成n+型杂质区域14。即，n+型杂质区域14设置在两个栅极电极15间的沟道层13表面。
第三工序(图4)：在栅极电极间的半导体衬底上形成贯通沟道层的槽，形成源极区域的工序。
在整个面上形成PSG膜等绝缘膜17，进行构图，并利用层间绝缘膜17覆盖栅极电极16的侧面及上面。构图层间绝缘膜17，使其一部分在n型杂质区域14表面延伸。这样，通过进行构图，可确保掩膜错位的界限，防止栅极氧化膜15被蚀刻(图4(A))。
然后，设置抗蚀剂构成的掩膜，使栅极电极16间的衬底10表面露出，各向异性蚀刻衬底10，形成贯通沟道层13、到达n-型半导体层12的槽19。例如，根据耐压系列，槽19是开口部为0.2μm～5μm程度、深度为1～10μm程度的槽。
与此同时，利用槽19分割n+型杂质区域14，形成源极区域20。在槽19内壁露出源极区域20和沟道层13的一部分，在沟道层13的下方的槽19底部露出n-型半导体层12。
这样，设置抗蚀膜在覆盖栅极电极16侧壁的层间绝缘膜17的内侧设置槽19。由此，源极区域20在衬底10表面和槽19内壁露出，和之后工序中形成的源极电极接触(图4(B))。
第四工序(图5)：形成至少和在沟道层的下方的槽露出的一导电型半导体衬底形成肖特基结的第一金属层的工序。
在整个面上形成例如Mo等的肖特基金属层21。在此，肖特基金属层21覆盖层间绝缘膜17、源极区域20表面及槽19内壁而设置。而且，和在沟道层13的下方露出的n-型半导体层12形成肖特基结。
由此，利用沟道层13下方的肖特基金属层21及与肖特基金属层21接触的n-型半导体层12在槽19底部形成肖特基势垒二极管40。另外，在本实施例中，是在整个面上形成肖特基金属层21，但只要设置掩膜等，在槽19内壁的至少沟道层13的下方附着肖特基金属层21，以和n-型半导体层12形成肖特基结，则也可以不在整个面上设置。另外，肖特基金属层19不仅是内壁，也可以埋设在槽19内。
第五工序(参照图1)形成和第一金属层、沟道层、源极区域连接的第二金属层的工序。
在整个面上喷溅包含硅的Al等，形成构成源极电极的金属层23。源极电极23和肖特基金属层21的整个面接触，并和源极区域20及沟道层13接触。另外，构成肖特基势垒二极管40的阳极电极。由此，得到图1所示的最终结构。
参照图6说明第二实施例。
在第一实施例中，如图1所示，在层间绝缘膜17的内侧的衬底10表面设置槽19，但在第二实施例中，如图6(A)所示，设置槽19，使层间绝缘膜17侧面和槽19侧壁构成同一面。
由于源极区域20仅在槽19侧壁与源极电极23接触，故和第一实施例相比，源极接触电阻稍微增大，但此时，只要将源极区域20较深地形成即可。
在第二实施例中，形成覆盖栅极电极16侧壁的层间绝缘膜17端部和槽19侧壁构成同一面的槽19，由于槽19的底部扩大，故肖特基势垒二极管40的肖特基结面积增大。
参照图6(B)及图6(C)说明第二实施例的制造方法。另外，和第一实施例不同的仅是第三工序，其它工序相同，故省略说明。
首先，进行和第一实施例相同的第一工序及第二工序。
第三工序：在栅极电极间的半导体衬底上形成贯通沟道层的槽，形成源极区域的工序。
在整个面上形成PSG膜等绝缘膜17，利用所希望图案的抗蚀膜构图绝缘膜17，同时，蚀刻衬底表面。由此，栅极电极16的侧面及上面由层间绝缘膜17覆盖，同时，形成覆盖栅极电极16侧壁的层间绝缘膜17端部和槽19侧壁为同一面的槽19。
例如，槽19的开口部为0.5μm～5μm程度、槽的深度为1～10μm程度。这样，在本实施例中不需要用于形成槽19的抗蚀膜的形成工序，在之后的工序中形成肖特基金属层时，肖特基结的面积增大。
此时，n+型杂质区域14同时被槽19分割，形成源极区域20。在槽19内壁露出源极区域20和沟道层13的一部分，在沟道层13的下方的槽19底部露出n-型半导体层12。
然后，和第一实施例的第四工序相同，如图6(C)所示，形成肖特基金属层21，形成肖特基势垒二极管40。进一步经由第五工序得到图6(A)所示的最终结构。
其次，参照图7～图13说明第三实施例。第三实施例是本发明适用于沟道结构的MOSFET的实施例。
图7表示第三实施例的沟道型MOSFET。
衬底50是利用外延生长法等在n+型硅半导体衬底51之上层积了n-型半导体层52的衬底，n-型半导体层52构成MOSFET的漏极区域。
设置其表面上扩散了p型杂质的沟道层53。第一槽54和第二槽59都贯通沟道层53，到达漏极区域52。第一槽54的内壁利用栅极氧化膜55被覆，埋设多晶硅等导电材料，构成栅极电极56。另外，在衬底50表面设置介由绝缘膜55和栅极电极56相邻的n+型源极区域60。
第二槽59和第一槽54交替地设置。在第二槽59的侧壁露出源极区域60、沟道层53的一部分。通过至少和在沟道层53的下方的第二槽59露出的n-型半导体层52形成肖特基结的肖特基金属层61，第二槽59底部构成肖特基势垒二极管40。肖特基金属层61与在第二槽59侧壁露出的源极区域60及沟道层53相接。
源极电极62在整个面上设置由Al等构成的金属电极层而构成，介由肖特基金属层61和沟道层53、源极区域60连接。
通过形成沟道结构的MOSFET，可提高单元密度，降低导通电阻。
图8～图13表示所述的MOSFET的制造方法。
第一工序(图8)：在一导电型半导体衬底表面形成反向导电型沟道层的工序。
首先，准备在n+型硅半导体衬底51上层积n-型外延层等而形成漏极区域52的衬底50。在衬底50表面形成氧化膜(未图示)后，蚀刻予定的沟道层53的部分的氧化膜。以该氧化膜为掩膜，在整个面上以剂量1.0×1013cm-2注入例如B(硼)后，使其扩散，形成p型沟道层53。
第二工序(图9)：在一导电型半导体衬底上形成贯通沟道层的多个第一槽的工序。
在整个面上利用CVD法生成NSG(Non-doped Silicate Glass)的CVD氧化膜(未图示)，在除去构成第一槽的部分外的区域设置以抗蚀膜构成的掩膜，干蚀刻CVD氧化膜，将其部分地除去，形成露出沟道层53的开口部。
另外，以CVD氧化膜为掩膜，利用CF系及HBr系气体干蚀刻开口部的硅半导体衬底，形成贯通沟道层53、到达漏极区域52的多个第一槽54。
第三工序(图10)：在第一槽上形成氧化膜，形成栅极电极的工序。
进行伪氧化，在第一槽54内壁和沟道层53表面形成伪氧化膜(未图示)，除去干式蚀刻时的蚀刻损伤。将由该伪氧化形成的伪氧化膜和作为掩膜的CVD氧化膜同时利用氟酸等氧化膜蚀刻剂除去。由此，在之后的工序中，可稳定地形成栅极氧化膜。另外，通过以高温进行热氧化，在第一槽54的开口部形成圆弧，也具有避免槽54开口部的电场集中的效果。
然后，形成栅极氧化膜55。即，进行热氧化，在第一槽54内及沟道层53表面对应阈值形成厚度约数百的栅极氧化膜55。
另外，在第一槽54内埋设多晶硅等导电材料，形成栅极电极56。向多晶硅内导入杂质，谋求低电阻化。
第四工序(图11)：在沟道层表面形成一导电型杂质区域的工序。
在整个面上以剂量1015cm-2程度离子注入As等n型杂质，然后进行扩散，在沟道层53表面形成n+型杂质区域57(图11(A))。
然后，淀积形成层间绝缘膜的CVD氧化膜等绝缘膜58，并使其回流。由此，将n+型杂质区域57扩散到规定的深度(图11(B))。
第五工序(图12)：形成与第一槽交替配置的第二槽，并形成源极区域的工序。
设置抗蚀膜PR，使相邻的第一槽54间露出，蚀刻绝缘膜58及衬底50，形成和第一槽54交替配置的第二槽59。该开口宽度为例如0.5～2μm程度，深度贯通沟道层53即可，2μm左右就足够了。
另外，通过形成第二槽59，将n+型杂质区域57分割，形成源极区域60。在第二槽59内壁露出源极区域60的一部分和沟道层53的一部分。
第六工序(图13)：形成至少和在沟道层的下方的第二槽露出的一导电型半导体衬底形成肖特基结的第一金属层的工序。
然后，在整个面上堆积肖特基金属层61。肖特基金属层61和在第二槽59露出的n-型半导体层52形成肖特基结。由此，阴影线部分构成肖特基势垒二极管40。
另外，在图中，肖特基金属层61埋设在第二槽59内，但在可利用掩膜等选择性地形成肖特基金属层61时，也可以以至少和在沟道层的下方的第二槽59露出的n-型半导体层52形成肖特基结的方式形成肖特基金属层61。
在第二槽59侧壁露出的源极区域60及沟道层53和肖特基金属层61接触。
第七工序(图7)：形成和第一金属层、所述沟道层、所述源极区域连接的第二金属层的工序。
在整个面上形成构成源极电极的Al等的金属电极层62。金属电极层62介由肖特基金属层61和源极区域60、沟道层53连接。金属电极层构成源极电极62，构成肖特基势垒二极管40的阳极电极。

Claims (7)

1、一种半导体装置，其特征在于，包括：一导电型半导体衬底；反向导电型沟道层，其设于该衬底表面；栅极电极，其介由绝缘膜与所述一导电型衬底相接；一导电型源极区域，其设于所述衬底表面，且介由绝缘膜与所述栅极电极相邻；槽，其设于所述源极区域间的所述半导体衬底上，贯通所述沟道层；第一金属层，其至少和在所述沟道层的下方的所述槽露出的所述一导电型半导体衬底形成肖特基结；第二金属层，其和所述第一金属层、所述沟道层、所述源极区域连接。
2、一种半导体装置，其特征在于，包括：一导电型半导体衬底；反向导电型沟道层，其设于所述衬底表面；多个第一槽，其设于所述衬底上，且贯通所述沟道层；第二槽，其在所述衬底上和所述第一槽交替配置，且贯通所述沟道层；栅极电极，其介由绝缘膜埋设在所述第一槽内；一导电型源极区域，其在所述衬底表面介由所述绝缘膜和所述栅极电机相邻；第一金属层，其至少和在所述沟道层的下方的所述槽露出的所述一导电型半导体衬底形成肖特基结；第二金属层，其和所述第一金属层、所述沟道层、所述源极区域连接。
3、如权利要求1或2所述的半导体装置，其特征在于，所述第一金属层和所述源极区域及所述沟道层的一部分相接，所述第二金属层介由所述第一金属层和所述源极区域及所述沟道层连接。
4、一种半导体装置的制造方法，其特征在于，包括：形成介由绝缘膜与一导电型半导体衬底表面相接的栅极电极的工序；在所述一导电型半导体衬底上形成反向导电型沟道层，并在该沟道层表面形成一导电型杂质区域的工序；在所述栅极电极间的所述半导体衬底上形成贯通所述沟道层的槽，形成源极区域的工序；形成至少和在所述沟道层的下方的所述槽露出的所述一导电型半导体衬底形成肖特基结的第一金属层的工序；形成和所述第一金属层、所述沟道层、所述源极区域连接的第二金属层的工序、
5、一种半导体装置的制造方法，其特征在于，包括：在一导电型半导体衬底表面形成反向导电型沟道层的工序；在一导电型半导体衬底上形成贯通所述沟道层的多个第一槽的工序；在所述第一槽内形成绝缘膜，形成栅极电极的工序；在所述沟道层表面形成一导电型杂质区域的工序；形成与该第一槽交替配置的第二槽，并形成源极区域的工序；形成至少和在所述沟道层的下方的所述第二槽露出的所述一导电型半导体衬底形成肖特基结的第一金属层的工序；形成和所述第一金属层、所述沟道层、所述源极区域连接的第二金属层的工序、
6、如权利要求4或5所述的半导体装置的制造方法，其特征在于，所述源极区域利用槽分割所述一导电型杂质区域而形成。
7、如权利要求4或5所述的半导体装置的制造方法，其特征在于，所述第一金属层形成在整个面上，并在整个面上形成第二金属层。
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