CN101889334B - 具有集成肖特基的高密度fet - Google Patents

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Abstract

一种包含单块集成的沟槽FET和肖特基二极管的半导体结构。半导体结构进一步包括多个延伸进入半导体区的沟槽。在每个沟槽中设置一组栅极电极和屏蔽电极。本体区域在相邻沟槽之间的半导体区上方延伸，源极区在每个本体区域上方延伸。具有渐缩的边缘的凹槽在每两个相邻沟槽之间延伸，从两个相邻沟槽的上隅角延伸穿过本体区域，并终止于本体区域下方的半导体区。互连层延伸进入每个凹槽，以与源极区和本体区域的渐缩的侧壁电接触，并沿着每个凹槽的底部接触半导体区，以在其间形成肖特基接触。

Description

具有集成肖特基的高密度FET
相关申请的交叉参考
本申请要求于2007年10月4日提交的美国临时申请第60/977，635号的权益，其全部内容通过引证结合于此。
技术领域
本发明总体上涉及半导体功率器件技术，更具体地涉及用于形成单块集成的沟槽栅极场效应晶体管(FET)和肖特基二极管的结构和方法。
背景技术
在当今的电子器件中，功率FET通常使用在功率转换应用中，例如，DC-DC转换器。多年来，肖特基二极管在FET开关封装外部实施，以降低功率消耗。如图1所示，FET 101包括通常被称为体二极管(body diode)的内部二极管102。在开关操作期间，体二极管可以传导电流。如图1所示，肖特基二极管104与FET 101的体二极管102并联。因为肖特基二极管具有比体二极管小的正向电压，所以，肖特基二极管104会在体二极管102导通之前导通，从而增加了开关损耗。
最近，一些制造商已经提出了将分离的肖特基二极管与分离的功率FET器件共同封装的产品。还存在肖特基二极管和功率FET的单块的实现方案。图2中示出了传统的单块集成的沟槽FET和肖特基二极管的实例。肖特基二极管210形成在两个沟槽200-3和200-4之间，这两个沟槽在任一侧上围绕有沟槽FET单元。N型衬底202形成肖特基二极管210的阴极(cathode)端子以及沟槽FET的漏极端子。导电层218提供二极管正极(anode)端子，并且还用作FET单元的源极互连层。沟槽200-1、200-2、200-3、200-4和200-5中的栅极电极在第三维度上连接在一起，并因此被类似地驱动。沟槽FET单元进一步包括其中具有源极区212和重本体(heavy body)区214的本体区域208。
图2中的肖特基二极管介于沟槽FET单元之间。因此，肖特基二极管耗费了大部分活性区域，导致额定电流的降低或管芯(die)尺寸的增大。这在某些器件的应用中是不期望的。因此，我们需要一种具有良好性能特性的单块且高密度地集成的肖特基二极管和沟槽栅极FET。
发明内容
根据本发明的实施例，一种半导体结构包含单块集成的沟槽FET和肖特基二极管。该半导体结构进一步包括延伸进入第一导电类型的半导体区的多个沟槽。屏蔽电极设置在每个沟槽的下部中，屏蔽电极通过屏蔽电介质与半导体区绝缘。极间电介质覆盖在每个沟槽中的屏蔽电极上。栅极电介质贴附在每个沟槽的上部沟槽侧壁。栅极电极位于每个沟槽的上部，设置在极间电介质上方。第二导电类型的本体区域在相邻沟槽之间的半导体区上方延伸。第一导电类型的源极区在每个本体区域上方延伸。具有渐缩的边缘的凹槽在每两个相邻沟槽之间延伸。每个凹槽均进一步从两个相邻沟槽的上隅角(upper corner)延伸穿过本体区域，并终止于本体区域下方的半导体区。互连层延伸进入每个凹槽，以与源极区和本体区域的渐缩的侧壁电接触。互连层进一步沿着每个凹槽的底部接触半导体区，以在其间形成肖特基接触。互连层形成肖特基二极管的正极端子和FET的源极电极。
根据本发明的另一实施例，一种用于形成包含单块集成的沟槽FET和肖特基二极管的半导体结构的方法包括以下步骤。形成多个延伸进入第一导电类型的半导体区的沟槽。在每个沟槽的底部形成屏蔽电极。在每个沟槽中的屏蔽电极上方形成栅极电极，栅极电极与屏蔽电极绝缘。在半导体区中形成第二导电类型的本体区域。在本体区域中形成第一导电类型的掺杂区，每个掺杂区域从一个沟槽侧壁横向地延伸至相邻沟槽的侧壁。在每两个相邻沟槽之间形成凹槽，使得每个凹槽具有渐缩的边缘，并从两个相邻沟槽的上隅角延伸穿过掺杂区和本体区域，并终止于本体区域下方的半导体区，并且，每个凹槽均将其延伸穿过的掺杂区分成两个掺杂区，这两个掺杂区中的每一个均形成源极区。形成互连层，该互连层延伸进入每个凹槽以与源极区和本体区域的渐缩的侧壁电接触，并进一步沿着每个凹槽的底部接触半导体区，以在其间形成肖特基接触。互连层形成肖特基二极管的正极端子和FET的源极电极。
根据本发明的又一实施例，一种半导体结构包含单块集成的沟槽FET和肖特基二极管。该半导体结构进一步包括多个延伸进入第一导电类型的半导体区中的沟槽。栅极电极设置在每个沟槽中。第二导电类型的第一本体区域和第二本体区域分别在第一对相邻沟槽之间和第二对相邻沟槽之间的半导体区上方延伸。第一导电类型的源极区在第一本体区域上方延伸。凹槽在第一相邻沟槽和第二相邻沟槽中的每一对之间延伸，并终止于第一本体区域和第二本体区域下方的半导体区中的一定深度处。互连层延伸进入每个凹槽中，以与源极区以及第一本体区域和第二本体区域电接触，互连层进一步沿着每个凹槽的底部接触半导体区，以在其间形成肖特基接触。
根据本发明的再一实施例，一种用于形成包含单块集成的沟槽FET和肖特基二极管的半导体结构的方法包括以下步骤。形成多个延伸进入第一导电类型的半导体区的沟槽。在每个沟槽中形成栅极电极。分别在第一对相邻沟槽之间和第二对相邻沟槽之间的半导体区中形成第一本体区域和第二本体区域。在第一本体区域中而不是在第二本体区域中形成第一导电类型的掺杂区。在第一相邻沟槽和第二相邻沟槽中的每一对之间形成凹槽，每个凹槽终止于第一本体区域和第二本体区域下方的半导体区中。第一相邻沟槽之间的凹槽将掺杂区分成两个掺杂区，这两个掺杂区中的每一个均形成源极区。形成互连层，该互连层延伸进入每个凹槽以与源极区以及第一本体区域和第二本体区域的侧壁电接触，并进一步沿着每个凹槽的底部接触半导体区，以在其间形成肖特基接触。
根据再一实施例，一种半导体结构包含单块集成的沟槽FET和肖特基二极管。半导体结构进一步包括多个延伸进入第一导电类型的半导体区的沟槽。栅极电极设置在每个沟槽中。第二导电类型的第一本体区域和第二本体区域分别在第一对相邻沟槽之间和第二对相邻沟槽之间的半导体区上方延伸。第一导电类型的源极区在第一本体区域上方延伸。第一凹槽在第一对沟槽之间延伸，并终止于源极区下方的第一本体区域中的一定深度处。第二凹槽在第二对沟槽之间延伸，并终止于第一本体区域、第二本体区域和第三本体区域下方半导体区中的一定深度处。互连层延伸进入第一凹槽和第二凹槽中，以与源极区以及第一本体区域和第二本体区域电接触。互连层进一步沿着第二凹槽的底部接触半导体区，以在它们之间形成肖特基接触。互连层形成肖特基二极管的正极端子和FET的源极电极。
根据再一实施例，一种DC-DC转换器包括DC电源、PWM控制器、以及具有连接至PWM控制器的栅极端子和连接至DC电源的第一端子的第一FET。该转换器进一步包括单块集成的沟槽FET和肖特基二极管，具有连接至PWM控制器的栅极电极、连接至第一FET的第二端子的漏极电极和连接至接地端子的源极端子。单块集成的沟槽FET和肖特基二极管包括多个延伸进入第一导电类型的半导体区中的沟槽。屏蔽电极设置在每个沟槽的下部中，以使屏蔽电极通过屏蔽电介质与半导体区绝缘。极间电介质覆盖在每个沟槽中的屏蔽电极上。栅极电介质贴附在每个沟槽的上部沟槽侧壁。栅极电极位于每个沟槽的上部，设置在极间电介质上方。第二导电类型的本体区域在相邻沟槽之间的半导体区上方延伸。第一导电类型的源极区在每个本体区域上方延伸。具有渐缩的边缘的凹槽在每两个相邻沟槽之间延伸。每个凹槽均进一步从两个相邻沟槽的上隅角延伸穿过本体区域，并终止于本体区域下方的半导体区。互连层延伸进入每个凹槽，以与源极区和本体区域的渐缩的侧壁电接触。互连层进一步沿着每个凹槽的底部接触半导体区，以在其间形成肖特基接触。
通过参照说明书的剩余部分和附图，可实现对本文所公开的本发明的本质和优点的进一步理解。
附图说明
图1是示出了具有肖特基二极管的FET的电路图；
图2示出了传统单块集成的沟槽FET和肖特基二极管的横截面图；
图3A是根据本发明的示例性实施例的单块集成的屏蔽栅极FET和肖特基二极管的条形单元阵列的一部分的简化等距视图；
图3B是根据本发明的示例性实施例的单块集成的沟槽栅极FET和肖特基二极管的条形单元阵列的一部分的简化等距视图；
图4示出了沿图3A中的重本体区域326的简化横截面图；
图5A～图5E是示出了根据本发明的示例性实施例的用于形成图3A所示的单块集成的屏蔽栅极FET和肖特基二极管的处理顺序的简化横截面图；
图6A是根据本发明的示例性实施例的单块集成的屏蔽栅极FET和肖特基二极管的条形单元阵列的一部分的简化等距视图；
图6B是根据本发明的示例性实施例的单块集成的沟槽栅极FET和肖特基二极管的条形单元阵列的一部分的简化等距视图；
图7A～图7C是示出了根据本发明的示例性实施例的用于形成图6A所示的单块集成的屏蔽栅极FET和肖特基二极管的处理顺序的简化横截面图；
图8A是根据本发明的示例性实施例的单块集成的屏蔽栅极FET和肖特基二极管的简化横截面图；
图8B是根据本发明的示例性实施例的单块集成的沟槽栅极FET和肖特基二极管的简化横截面图；以及
图9是示出了根据本发明的实施例的结合有单块集成的功率FET和肖特基二极管的dc/dc转换器的简化电路图。
具体实施方式
根据本发明的实施例，描述了用于形成包含单块集成的沟槽FET和肖特基二极管的半导体结构的多种技术。在一个实施例中，提供了用于形成肖特基二极管与屏蔽栅极沟槽FET最优化地集成在单个单元中的简单过程，在这种单元的阵列中可将该简单过程重复多次。将深陷的凹槽形成为到达本体区域下方的沟槽FET的漏极区，形成肖特基二极管。在集成肖特基二极管时牺牲掉最少的非活性区域，而总的肖特基二极管区域足够大以处理二极管正向导电。FET体二极管不导通，消除了反向恢复损耗。此外，由于与FET体二极管的正向压降相比，肖特基二极管的正向压降较小，所以会减小功率损耗。另外，屏蔽电极电连接至FET的源极，以减小器件电容耦合，例如Qgd。
此外，肖特基二极管与FET集成，从而在FET的本体区域下方形成肖特基接触(Schottky contact)。这有利地将雪崩电流远离源极区而转向肖特基区，从而防止了寄生双极型晶体管被导通。因此，提高了器件的耐用性。本发明的此特征还在极大程度上消除了对重本体区域的需求，在现有技术结构的每个FET单元中通常都需要该重本体区域来防止寄生双极型晶体管被导通。在一些实施例中，重本体区域的岛间断地结合并且彼此远离，仅为了确保源极金属与本体区域的良好接触。本质上，在现有技术沟槽FET中所需的重本体区域大部分用肖特基二极管代替。因此，没有额外的硅区域分配给肖特基二极管。在备选实施例中，重本体区域可以不需要，并且可以完全消除。在另一实施例中，提供了用于在减小器件电容耦合的同时选择FET和肖特基二极管面积的比例的技术。
图3A是根据本发明的实施例的每个均具有集成于其中的沟槽FET和肖特基二极管的条形单元阵列的一部分的示例性简化等距视图。掺杂的N型(N)漂移区302覆盖在N型硅衬底(未示出)上，N型硅衬底比漂移区302具有更高的掺杂浓度(N++)。在某些实施例中，在硅衬底(未示出)下方形成厚的金属接触层。多个沟槽304延伸至漂移区302内的预定深度。屏蔽电极305和覆在上面的栅极电极308嵌在每个沟槽304中。在一个实施例中，屏蔽电极305和栅极电极308包括多晶硅。极间电介质310将栅极电极和屏蔽电极彼此绝缘。屏蔽介电层312贴附在每个沟槽304的下侧壁和底部，并将屏蔽电极305与周围的漂移区域302绝缘。比屏蔽电介质312薄的栅极电介质316贴附在沟槽304的上侧壁。介质盖(dielectriccap)314在每个栅极电极308上方延伸。在一个实施例中，屏蔽电极305沿着第三维度电连接至源极区，因此，在工作期间被偏压至与源极区相同的电势。在其它实施例中，屏蔽电极305沿着第三维度电连接至栅极电极308，或是该屏蔽电极漂移(float)。
在每两个相邻的沟槽304之间设置有由凹槽微坑区324隔开的两个P型本体区域318。每个本体区域318沿着一个沟槽侧壁延伸。在每个本体区域318的上方直接设置高掺杂N型源极区322。源极区域322与栅极电极308纵向交叠，并由于凹槽微坑324的存在而具有圆形的外轮廓。每个凹槽微坑324在每两个相邻沟槽之间延伸至相应本体区域318的下方。如图所示，源极区322和本体区域318共同形成微坑324的圆形侧壁，并且，微坑324的底部延伸进入漂移区302中。在一个实施例中，漂移区302是其中形成有本体区域318和源极区322的N外延层。当FET 300导通时，沿着沟槽侧壁在每个源极区322和漂移区302之间的每个本体区域318中形成垂直沟道。
回到图3A，被剥落以露出下面的区域的互连材料330填充微坑324并在介质盖314上方延伸。互连材料330沿着微坑324的底部与漂移区302电接触，从而形成肖特基接触。互连材料330还用作顶端源极互连，与源极区322和重本体区域326电接触。
在备选实施例中，可在凹槽微坑324的底部形成肖特基阻挡(barrier)金属膜，以形成与漂移区的肖特基接触，并且，第二金属(例如铜)可用于填充微坑324并在介质盖上方延伸，用作顶端源极互连、与源极区322和本体区域326电接触。在一个具体实施例中，肖特基阻挡金属膜包括钨化钛(titanium tungsten，TiW)或氮化钛(titanium nitride，TiNi)。
在一些实施例中，如图所示，沿着单元长条间断地形成重本体P+区326的岛。这在图4中被更清楚地示出，图4是穿过图3A中结构的重本体区域326的横截面图。图4中的横截面图的大部分类似于沿着图3A中的等距视图的正面的横截面图，除了在图4中，在每两个相邻的沟槽之间的两个源极区由一个重本体区域326替代之外。
回来参照图3A，重本体区域326的间断设置不同于现有技术图2结构中的重本体区域沿两个相邻源极区之间的单元长条的总长度延伸的传统实现方式。由于肖特基二极管与沟槽FET集成的方式，在图3A结构中不需要连续的重本体区域。如在图3A中可看到的，通过使微坑324在源极区322的下方适当地延伸，在源极区322的下方适当地形成肖特基接触。利用位于源极区322下方适当位置的肖特基接触，雪崩电流远离源极区322而转向肖特基区，从而防止寄生双极型晶体管导通。这消除了对现有技术结构通常所需的沿单元长条的连续重本体区域的需求。与此不同地，重本体区域326的岛沿单元长条间断地结合并且彼此远离，以确保源极金属330与本体区域318的良好接触。当连续的重本体区域大多由肖特基区域替换时，则不需要为肖特基二极管分配额外的硅区域。因此，在集成肖特基二极管时没有牺牲硅区域。
在一些实施例中，沿着长条设置重本体区域326的频率是受器件开关需求控制的。对于较快开关的器件，沿着长条更频繁地设置重本体区域。对于这些器件，可能需要为肖特基二极管分配额外的硅区域(例如，通过增加单元间距)。对于较慢开关的器件，则需要沿着长条的更少的重本体区域。对于这些器件，在长条的每端设置重本体区域可能就足够了，从而使肖特基二极管区域最大化。
屏蔽电极305的存在使得，对于相同的击穿电压，漂移区302的掺杂浓度增加(与没有屏蔽电极的沟槽栅极FET相比)，从而减小器件的导通电阻。漂移区302的更高掺杂浓度可能需要沿微坑324的底部结合漂移区302中的注入区，以调节肖特基接触处的掺杂浓度，从而确保肖特基接触的完整性。
图3B示出了图3A所示的屏蔽栅极结构的沟槽栅极的变化。图3B中的结构与图3A中的结构相似，除了图3B中的沟槽不包括屏蔽电极因而不会延伸得与图3A结构中的沟槽一样深以外。与传统沟槽栅极FET结构类似，图3B中的沟槽303包括栅极电极308，栅极电极下方延伸有厚的电介质311。底部的厚电介质有助于减小栅极至漏极的电容Cgd。备选地，沿着沟槽侧壁延伸的栅极电介质316可以沿着沟槽底部延伸。在没有屏蔽电极时，图3B实施例中的漂移区可能需要具有比图3A实施例中的漂移区更低的掺杂浓度。此外，在肖特基接触的正下方的漂移区中形成注入区，以确保所需要的肖特基二极管的完整性。对于N沟道MOSFET，该注入区是P型注入，以确保轻掺杂的表面浓度。对于P沟道MOSFET则相反。
图5A～图5E是示出了根据本发明的实施例的用于形成图3A中的集成FET-肖特基结构的示意性处理顺序的简化横截面图。在图5A中，用传统的外延处理形成覆在硅衬底(未示出)上的N型漂移区502。执行传统的深沟槽蚀刻处理，以形成延伸进入并终止于漂移区502的沟槽504。注意，沟槽蚀刻处理形成沟槽长条，其在垂直于图5A中横截面图的方向上延伸。在一个实施例中，沟槽504具有大约2μm的深度。在一些实施例中，每个沟槽宽度大约是0.2～0.7μm，每个沟槽的深度在0.5～3.0μm的范围内。这些尺寸取决于其内部形成有FET和肖特基二极管的单元间距。影响这些尺寸的因素包括光刻设备的能力以及设计和性能目标。
在图5B中，用传统技术形成覆在沟槽504的下侧壁上和底部的屏蔽电介质512。然后，用已知方法形成填充沟槽504下部的屏蔽电极505。然后，用已知的方法在屏蔽电极505上方形成极间介电层(IPD)510。然后，用已知的方法形成覆在沟槽上侧壁上的栅极电介质516。可在处理的早期阶段(例如，在形成IPD 510时)形成栅极电介质516。形成填充沟槽504上部的凹入的栅极电极508。介质盖区域514在栅极电极508上方延伸，并填充沟槽504的剩余部分。
在图5C中，用传统技术，将P型掺杂剂注入露出的硅区域，紧接着在处理中进行推阱(drive)，从而形成本体区域520。在形成本体区域520时，没有在活性区中使用掩模。
根据实施例，可以使用不同的方法形成图5C中的结构。例如，在一个实施例中，在沟槽形成之前，通过离子注入方法或外延处理在漂移区502中形成P型本体区域520。然后，执行深沟槽蚀刻处理来形成延伸穿过P本体区域520并终止于N漂移区502的沟槽504。然后，以与上述关于图5B讨论的工艺相似的工艺形成屏蔽电极和栅极电极。
接下来，在图5D中，用已知的技术，将N型掺杂剂注入露出的硅区域，紧接着在处理中进行推阱，从而形成N+区域522A。在形成N+区域522A时，没有在活性区中使用掩模。
在图5E中，不在活性区中使用掩模，执行凹槽微坑蚀刻处理以蚀刻为穿过N+区域522A，以保留N+区域522A的外部522B。所保留的外部522B形成源极区。然后，在每两个相邻的沟槽之间形成微坑524。微坑524形成凹入的接触开口，该接触开口在源极区522B下方延伸并延伸进入漂移区502中。在本公开中使用的“微坑蚀刻”指的是硅蚀刻技术，使得形成与图5E中的源极区522B一样的具有倾斜的、圆形的外轮廓的硅区域。微坑区还将P型区520分成单独的本体区域518，如图5E所示。如前所述，较深的微坑使得在源极区和本体区域下方的漂移区中形成肖特基接触。这有助于使相反的雪崩电流远离源极区转移，从而防止寄生双极型晶体管导通。此外，因为在形成本体区域518、源极区522B和微坑524时没有在活性区中使用掩模，所以以自对准的方式形成这些特征，从而能够基本上减小单元间距。虽然上述微坑蚀刻在活性区中不需要掩模，但是在备选实施例中，掩模用于限定N+区522A的中心部分，该中心部分被蚀刻至期望的深度。因此，保留了在这种掩模下延伸的N+区域522A的外部。这些外部区形成源极区。
在具体实施例中，利用掩模层，沿着每个沟槽长条将P型掺杂剂间断地注入微坑区。因此，在每两个相邻沟槽之间形成重本体区域的岛(与图3中的区326相似)。在一个实施例中，在重本体注入过程中需要使用足够高剂量的P型掺杂剂，以便对形成重本体区域的源极区的那些部分进行反掺杂(counter-dope)。在另一实施例中，在注入过程中需要使用较小剂量的P型掺杂剂，从而不对源极区进行反掺杂，因而保持完整。
在图5E中，可使用传统技术在结构上形成肖特基阻挡金属530。在一个实施例中，肖特基阻挡金属530填充微坑524，并且，在金属530开始与漂移区520电接触的地方形成肖特基二极管。金属层530还接触源极区522B和重本体区域。在一个实施例中，在形成互连530之前，沿着每个凹槽的底部将掺杂剂注入漂移区502，以调节肖特基接触处的掺杂浓度，从而确保肖特基接触的完整性。
在一个实施例中，在源极区和屏蔽电极之间形成电连接。例如，在沟槽长条的端部形成开口以露出屏蔽电极，然后，形成互连材料以接触屏蔽电极和源极区。在备选实施例中，屏蔽电极可与填充凹槽的互连材料耦合。
图5A～图5E描述的处理步骤是用于形成集成的屏蔽栅极沟槽FET-肖特基结构的简单工艺。因而，形成的结构具有许多纵向和横向的自对准特征。在一个实施例中，屏蔽电极电连接至源极区，从而减小了电容耦合(例如，Qgd)。在一个具体实施例中，通过外延处理形成漂移区和本体区。双外延结构提供了设计的灵活性，使得能够优化击穿电压和导通电阻。当然，存在许多其它变化、修改和备选方式。下面讨论备选技术的实例。
用于形成图3B所示的结构的处理除了一些处理步骤以外类似于图5A～图5E描述的处理。本领域的技术人员知晓如何修改图5A～图5E描述的处理顺序来形成图3B中的结构。例如，在用于形成图3B结构的处理中，形成更浅的沟槽，并且终止与形成屏蔽电极和IPD相关联的处理步骤。
图6A是根据本发明的备选实施例的每个具有其中集成有沟槽FET和肖特基二极管的条形单元阵列的一部分的示意性简化等距视图。集成器件600类似于图3A中的器件300，并且用与图3A中相同的数字标记相应的元件。如图6A所示，集成器件600包括由N型漂移区302、P型本体区318、N型源极区322、屏蔽电极305和栅极电极308形成的FET。集成器件600还包括形成于漂移区302和肖特基金属(未示出)之间的凹槽微坑区324的底部的肖特基二极管620。另外，集成器件600还包括形成于不存在源极区的两个沟槽之间的区域中的肖特基二极管625。与之不同，P型本体区域619延伸至沟槽顶部。与肖特基二极管625相关联的源极区的不存在提高了肖特基二极管与FET之间的设计比例(device ratio)。通过提供专用肖特基区625，肖特基二极管区相对于FET区的百分比是可以改变的。在需要一定的肖特基-FET比例的某些器件应用中，这种设计灵活性是有用的。此外，因为本体区域619沿着沟槽侧壁延伸，所以，与形成于漂移区中的传统肖特基二极管(如图2的现有技术结构)相比，减小了电容耦合(例如，Qgd)。
图6B示出了图6A所示的屏蔽栅极结构的沟槽栅极的变化。图6B中的结构与图6A中的结构相似，除了图6B中的沟槽不包括屏蔽电极因而不会延伸得与图6A结构中的沟槽一样深以外。与传统沟槽栅极FET结构类似，图6B中的沟槽303包括栅极电极308，栅极电极下方延伸有厚的电介质311。备选地，沿着沟槽侧壁延伸的栅极电介质316可以沿着沟槽底部延伸。在没有屏蔽电极时，图6B实施例中的漂移区可能需要具有比图6A实施例中的漂移区更低的掺杂浓度。此外，在肖特基接触的正下方的漂移区中形成注入区，以确保所需要的肖特基二极管的完整性。
图7A～图7C是示出了根据本发明的实施例的用于形成图6A所示的单块集成的沟槽FET和肖特基二极管的示意性处理顺序的简化横截面图。图7A是示出了N+源极注入之前的与图5C所示的相似的中间设计结构的简化图。上述关于图5A～图5C描述的相同的处理技术及其变化可用于形成图7A所示的中间结构。
在图7B中，与图5D中的无掩模注入相反，在N+源极注入之前形成掩模区710。如图所示，N+源极区522A形成在不被掩模区710覆盖的区域中。在掩模710下方，保留了P型区，并且，其中不形成源极区。应注意，掩模710可以在介质盖514上方延伸，这样，只要掩模710完全覆盖其下面的本体区域520，掩模710与其下面的本体区域520的对准就不是关键性的。
在图7C中，在相邻沟槽之间形成凹槽微坑区524和725，然后，以与关于图5E讨论的工艺相似的工艺形成金属层530。微坑区524将N+区522A分成源极区522B，而且还将P型区520分成本体区域518。微坑区725将相应的P型区520分成两个P型区619，本文中P型区被称为本体区域619或阱区(well region)619。应注意，不在微坑区725附近形成源极区。如图7C所示，肖特基二极管620形成在具有N+源极区522B的区域中的FET之间。在被图7B中的掩模区域710掩盖的区域中，肖特基二极管625形成在漂移区502和金属层530之间，并且P型本体区域619延伸至沟槽504的顶部。不在肖特基二极管625附近形成FET。因此，可将掩模区710设计为防止在某些区域中形成FET。如上所述，在需要一定设计比例时，这种设计灵活性在某些设计应用中是有用的。在专用肖特基区中，因为沿着沟槽侧壁设置本体区域619，所以，与形成于漂移区中的传统肖特基二极管相比，减小了电容耦合(例如，Qgd)。
图8A是本发明的又一实施例的简化横截面图。与之前的实施例不同，FET区域中的微坑824不延伸入漂移区502，而是如图所示终止于本体区域520。沿着每个微坑824的底部在本体区域520中形成重本体区域826。因此，不在微坑824的底部形成肖特基接触。然而，与图7C的实施例一样，微坑725延伸穿过本体区域，并终止于漂移区502中，从而允许沿着微坑725的底部在互连层830和漂移区502之间形成肖特基接触。与之前的实施例一样，可将掺杂剂注入到微坑725的底部，以增强肖特基二极管的特性。
可用具有以下修改的图7A～图7C所描述的示意性处理步骤来形成图8A中的结构。在形成图7B所示的结构之后，可执行两个步骤的微坑蚀刻处理来形成微坑824和725。对所有P型区520执行初始微坑蚀刻来形成以与图8中的微坑824的深度相似的深度终止于P型区520的微坑。然后，用掩模层覆盖所有FET区域，但是不覆盖要形成肖特基二极管的P型本体区域(例如，可使用图7B中的掩模710的反面)。执行第二微坑蚀刻，以在通过掩模层露出的本体区域中进一步将微坑延伸进入漂移区502中，从而形成如图8A所示的微坑725。可使用结合一个或多个上述实施例所描述的那些步骤相似的处理步骤来完成此结构。
在备选的处理实施例中，可使用两个掩模步骤来形成微坑824和725。首先，利用掩模层覆盖对应于将形成肖特基二极管的位置的P型区520，并执行露出的P型区的微坑蚀刻，以形成微坑824。其次，利用掩模层覆盖对应于将形成FET的位置的P型区520，并执行露出的P型区的微坑蚀刻，以形成微坑824。可以相反的顺序执行这两个掩模步骤。
在图8A结构中，源极区和本体区域以自对准方式形成，使得能够收缩单元间距。此外，与图6的实施例一样，由于本体区域619在肖特基区中沿着栅极电极508延伸，所以减小了Qgd。图8实施例的另一优点在于，通过将FET区域和肖特基区域彼此完全分离，可获得FET与肖特基的任何比例。对于期望肖特基与FET的小比例在2.5％～5％的范围内的应用，此实施例特别地有利。
图8B示出了图8A所示的屏蔽栅极结构的沟槽栅极的变化。图8B中的结构与图8A中的结构相似，除了图8B中的沟槽不包括屏蔽电极因而不会延伸得与图8A结构中的沟槽一样深以外。与一些传统沟槽栅极FET结构类似，图8B中的沟槽503包括栅极电极508，栅极电极下方延伸有厚的电介质511。备选地，沿着沟槽侧壁延伸的栅极电介质516可以沿着沟槽底部延伸。在没有屏蔽电极时，图8B实施例中的漂移区可能需要具有比图8A实施例中的漂移区更低的掺杂浓度。此外，在肖特基接触的正下方的漂移区中形成注入区，以确保所需要的肖特基二极管的完整性。
在当今的电子器件中，找出多电源范围的使用是很常见的。例如，在一些应用中，中央处理器被设计为根据计算负载在特定时间以不同的电源电压进行工作。因此，在电子装置中大量出现dc/de转换器，以满足电路的宽范围的电源需求。普通的dc/dc转换器利用典型地由功率MOSFET实现的高效开关。利用例如脉宽调制(PWM)方法控制功率开关以将能量的调节量传递至负载。
图9是示出了根据本发明的实施例的包含单块集成的沟槽MOSFET和肖特基二极管的dc/dc转换器900的简化电路图。PWM控制器901驱动一对功率MOSFET 902和904的栅极端子，以调节到负载930的电荷传递。在具体实施例中，将FET 904和肖特基二极管905的组合实现为与图3A、图3B、图6A、图6B、图8A和图8B中的任一图所示的单块集成的沟槽MOSFET和肖特基二极管相似的集成器件。MOSFET 904在电路中用作同步整流器。为了避免直通(shoot-through)电流，在导通两个开关中的一个开关之前必须同时断开这两个开关。在此“停歇时间”期间，每个MOSFET开关的内部二极管(通常称为体二极管)可传导电流。不幸地，体二极管具有相对高的正向电压并且能量被浪费。如图9所示，肖特基二极管905与MOSFET 904体二极管并联。因为肖特基二极管具有比体二极管小的正向电压，所以肖特基二极管905实现了改进的功率消耗并提高了转换效率。
虽然已经使用屏蔽栅极和沟槽栅极FET描述了本发明的一些实施例，但是，对于本领域的技术人员而言，鉴于本公开，在具有厚的底部电介质的其它屏蔽栅极FET结构和沟槽栅极FET中以及在其它类型的功率器件中的本发明的实施例将是显而易见的。
虽然上文已经示出并描述了大量具体的实施例，但是本发明的实施例并不限于此。例如，虽然使用开放单元结构描述了本发明的一些实施例，但是，对于本领域的技术人员而言，鉴于本公开，使用具有各种几何形状(例如，多边形、圆形和矩形)的封闭单元结构来实现本发明将是显而易见的。此外，虽然使用n沟道器件描述了本发明的实施例，但是可将这些实施例中的硅区域中的导电类型反转而获得p沟道器件。此外，可以仅仅通过反转衬底的极性，便可获得上面参考的各种类型的n沟道和p沟道FET的IGBT变化。因此，本发明的范围不应参照以上说明书来确定，而应参照所附权利要求及其等效物的全部范围来确定。

Claims (30)

1.一种包含单块集成的沟槽FET和肖特基二极管的半导体结构，所述半导体结构包括：
多个沟槽，延伸进入第一导电类型的半导体区；
屏蔽电极，位于每个沟槽的下部，所述屏蔽电极通过屏蔽电介质与所述半导体区绝缘；
极间电介质，覆盖在每个沟槽中的所述屏蔽电极上；
栅极电介质，贴附在每个沟槽的上部沟槽侧壁；
栅极电极，位于每个沟槽的上部，设置在所述极间电介质上方；
第二导电类型的本体区域，设置在相邻沟槽之间的所述半导体区上方；
第一导电类型的源极区，设置在每个本体区域上方；
凹槽，在每两个相邻沟槽之间具有渐缩的边缘，每个凹槽均从所述两个相邻沟槽的上隅角延伸穿过所述本体区域，并终止于所述本体区域下方的所述半导体区；以及
互连层，延伸进入每个凹槽，以与所述源极区和所述本体区域的渐缩的侧壁电接触，所述互连层进一步沿着每个凹槽的底部接触所述半导体区，以在所述互连层与所述半导体区之间形成肖特基接触，所述互连层形成所述肖特基二极管的正极端子和所述FET的源极电极。
2.根据权利要求1所述的半导体结构，其中，所述凹槽与所述沟槽自对准。
3.根据权利要求1所述的半导体结构，其中，所述栅极电极在每个沟槽中凹入，并覆盖有介电材料。
4.根据权利要求1所述的半导体结构，其中，所述互连层进一步包括阻挡金属层，所述阻挡金属层沿着每个凹槽的底部与所述半导体区形成肖特基接触。
5.根据权利要求1所述的半导体结构，进一步包括第二导电类型的重本体区域，所述重本体区域设置在所述本体区域上方并与所述本体区域接触。
6.根据权利要求1所述的半导体结构，进一步包括所述半导体区中沿着形成有所述肖特基接触的每个凹槽的底部的掺杂区。
7.根据权利要求1所述的半导体结构，其中，所述半导体区是外延层，所述半导体结构进一步包括衬底，所述外延层在所述衬底上延伸。
8.一种用于形成包含单块集成的沟槽FET和肖特基二极管的半导体结构的方法，所述方法包括：
形成多个沟槽，所述多个沟槽延伸进入第一导电类型的半导体区；
在每个沟槽的底部形成屏蔽电极；
在每个沟槽中的所述屏蔽电极上方形成栅极电极，所述栅极电极与所述屏蔽电极绝缘；
在所述半导体区中形成第二导电类型的本体区域；
在所述本体区域中形成第一导电类型的掺杂区，每个掺杂区从一个沟槽侧壁横向地延伸至相邻沟槽的侧壁；
在每两个相邻沟槽之间形成凹槽，使得每个凹槽具有渐缩的边缘，并从所述两个相邻沟槽的上隅角延伸穿过所述掺杂区和所述本体区域，并终止于所述本体区域下方的所述半导体区，每个凹槽均将其延伸穿过的所述掺杂区分成两个掺杂区，所述两个掺杂区中的每一个均形成源极区；以及
形成延伸进入每个凹槽以与所述源极区和所述本体区域的渐缩的侧壁电接触的互连层，所述互连层进一步沿着每个凹槽的底部接触所述半导体区，以在所述互连层与所述半导体区之间形成肖特基接触，所述互连层形成所述肖特基二极管的正极端子和所述FET的源极电极。
9.根据权利要求8所述的方法，其中，形成所述凹槽包括：使用没有掩模的硅蚀刻工艺，使得所述凹槽与所述沟槽自对准。
10.根据权利要求8所述的方法，其中，所述栅极电极在每个沟槽中凹入，所述方法进一步包括：用介电材料覆盖每个沟槽中的所述栅极电极，使得所述介电材料的顶表面与所述半导体区的顶表面共面。
11.根据权利要求8所述的方法，其中，形成所述互连层进一步包括：形成阻挡金属层，以沿着每个凹槽的底部与所述半导体区形成肖特基接触。
12.根据权利要求8所述的方法，进一步包括在所述本体区域中形成所述第二导电类型的重本体区域。
13.一种包含单块集成的沟槽FET和肖特基二极管的半导体结构，所述半导体结构包括：
多个沟槽，延伸进入第一导电类型的半导体区；
栅极电极，位于每个沟槽中；
第二导电类型的第一本体区域和第二本体区域，分别设置在第一相邻沟槽的对之间和第二相邻沟槽的对之间的半导体区上方；
第一导电类型的源极区，设置在所述第一本体区域上方；
凹槽，在所述第一相邻沟槽的对和所述第二相邻沟槽的对中的每一对之间延伸，所述凹槽具有从相邻沟槽的上隅角开始延伸的渐缩的边缘并终止于所述第一本体区域和所述第二本体区域下方的所述半导体区中的一定深度处；以及
互连层，延伸进入每个凹槽，以与所述源极区以及所述第一本体区域和所述第二本体区域电接触，所述互连层进一步沿着每个凹槽的底部接触所述半导体区，以在所述互连层与所述半导体区之间形成肖特基接触，所述互连层形成所述肖特基二极管的正极端子和所述FET的源极电极。
14.根据权利要求13所述的半导体结构，所述第一本体区域的上表面低于所述栅极电极的上表面，所述第二本体区域在所述栅极电极的上表面的上方垂直延伸。
15.根据权利要求13所述的半导体结构，其中，每个凹槽具有渐缩的边缘并与所述沟槽自对准。
16.根据权利要求13所述的半导体结构，进一步包括：
屏蔽电极，位于每个沟槽的下部，设置在所述栅极电极下方，所述屏蔽电极通过屏蔽电介质与所述半导体区绝缘；
极间电介质，在每个沟槽中的所述屏蔽电极和所述栅极电极之间延伸；以及
栅极电介质，贴附在每个沟槽的上部沟槽侧壁。
17.根据权利要求13所述的半导体结构，其中，所述栅极电极在每个沟槽中凹入，并覆盖有介电材料。
18.根据权利要求13所述的半导体结构，其中，所述互连层进一步包括阻挡金属层，所述阻挡金属层沿着每个凹槽的底部与所述半导体区形成肖特基接触。
19.根据权利要求13所述的半导体结构，进一步包括每个沟槽中的所述栅极电极下方的底部电介质。
20.根据权利要求13所述的半导体结构，进一步包括多个第二导电类型的重本体区域，所述重本体区域设置在所述第一本体区域上方并与所述第一本体区域接触。
21.根据权利要求13所述的半导体结构，其中，在工作期间，导电沟道形成在所述第一本体区域中，而不是形成在所述第二本体区域中。
22.根据权利要求13所述的半导体结构，其中，当所述FET导通时，电流流过所述第一本体区域，而不流过所述第二本体区域。
23.根据权利要求13所述的半导体结构，进一步包括所述半导体区中沿着形成有所述肖特基接触的每个凹槽的底部的掺杂区。
24.一种用于形成包含单块集成的沟槽FET和肖特基二极管的半导体结构的方法，所述方法包括：
形成多个沟槽，所述多个沟槽延伸进入第一导电类型的半导体区；
在每个沟槽中形成栅极电极；
分别在第一相邻沟槽的对之间和第二相邻沟槽的对之间的半导体区中形成第一本体区域和第二本体区域；
在所述第一本体区域中而不是在所述第二本体区域中形成第一导电类型的掺杂区；
在所述第一相邻沟槽的对和所述第二相邻沟槽的对中的每一对之间形成凹槽，每个凹槽具有从相邻沟槽的上隅角开始延伸的渐缩的边缘并且终止于所述第一本体区域和所述第二本体区域下方的所述半导体区中，所述第一相邻沟槽之间的凹槽将所述掺杂区分成两个掺杂区，所述两个掺杂区中的每一个均形成源极区；以及
形成延伸进入每个凹槽以与所述源极区以及所述第一本体区域和所述第二本体区域的侧壁电接触的互连层，所述互连层进一步沿着每个凹槽的底部接触所述半导体区，以在所述互连层与所述半导体区之间形成肖特基接触，所述互连层形成所述肖特基二极管的正极端子和所述FET的源极电极。
25.根据权利要求24所述的方法，其中，形成所述凹槽包括：使用没有掩模的硅蚀刻工艺，使得所述凹槽与所述沟槽自对准。
26.根据权利要求24所述的方法，其中，所述栅极电极在每个沟槽中凹入，所述方法进一步包括：使用介电材料覆盖每个沟槽中的所述栅极电极，使得所述介电材料的顶表面与所述半导体区的顶表面共面。
27.根据权利要求24所述的方法，其中，形成所述互连层进一步包括：形成阻挡金属层，以沿着每个凹槽的底部与半导体区形成肖特基接触。
28.根据权利要求24所述的方法，包括：
在形成所述互连层之前，在每个凹槽中注入掺杂剂，以在所述半导体区中沿着形成有所述肖特基接触的每个凹槽的底部形成注入区。
29.根据权利要求24所述的方法，进一步包括：
在形成所述栅极电极之前：
沿着每个沟槽的下部侧壁和底部形成屏蔽电介质；
在每个沟槽的下部形成屏蔽电极，所述屏蔽电极通过屏蔽电介质与所述半导体区绝缘；
形成在每个沟槽中的所述屏蔽电极上方延伸的极间电介质。
30.根据权利要求24所述的方法，进一步包括：
在形成所述栅极电极之前：
沿着每个沟槽的底部形成底部电介质；以及
沿着每个沟槽的侧壁形成栅极电介质，所述栅极电介质比所述底部电介质更薄。
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