TWI689977B - 溝渠式功率電晶體及其製作方法 - Google Patents

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Abstract

一種溝渠式功率電晶體的製作方法，其主要特徵在於利用二次蝕刻並進一步配合絕緣層的沉積製程，而形成閘極溝渠結構，因此，於高溫熱製程過程中可藉由氮化物層的保護，避免其它絕緣層進一步氧化，又可於後續製程過程將該氮化物層移除，而可避免於該閘極溝渠中形成氮化物，造成因氮化物與閘極電極接觸或是過於接近產生交互作用而影響元件特性。此外，本發明還提供一種利用該製作方法製得的溝渠式功率電晶體。

Description

溝渠式功率電晶體及其製作方法
本發明是有關於一種功率電晶體及其製作方法，特別是指一種溝渠式功率電晶體及其製作方法。
功率電晶體(Power MOSFET)可應用於數位電路或類比電路，因此，目前已是功率元件的主流而被廣泛應用於不同的電子元件。
功率電晶體依電流流通路徑可分為水平式及垂直式，其中，以垂直式功率電晶體而言，目前常見的則為溝渠式閘極金氧半場效電晶體(Trench Gate Power MOSFET，或UMOSFET)、V型溝槽金氧半場效電晶體(VMOSFET)，或垂直式雙擴散金氧半場效電晶體(VDMOSFET)。而再以溝渠式功率電晶體而言，由於其U型溝渠形狀可有效降低導通電阻(on-state resistance)並可改善電晶體的終端邊緣特性(edge termination characteristics)，也使溝渠式閘極金氧半場效電晶體成為高頻低壓功率元件的主流。
然而，溝渠式功率電晶體雖然可降低導通電阻，但是在 阻斷模式(blocking mode)操作時，因為需承受所有流經漂移區(如N-type drift layer)的正向阻斷電壓(forward blocking voltage)，因此，為了可承受較高的正向阻斷電壓，就必須降低漂移區的摻雜濃度，但是降低漂移區的摻雜濃度又會提升元件的導通電阻，而不利於元件特性。此外，因為位於溝渠內的閘極電極的體積較大，因此，閘極-汲極電容(gate-to-drain capacitance CGD)也會較大，也會降低該溝渠式功率電晶體於高頻的靈敏度。
參閱圖1，美國專利第US5998833號公開一種可提升高頻特性以及崩潰電壓的功率電晶體。功率電晶體的每一個電晶體單元(unit cell)100包含一第一型摻雜，且具有高摻雜濃度(例如N+摻雜)的汲極層(drain layer)114、一第一型摻雜的漂移區(drift layer)112、一形成於該漂移區112，且為第二型摻雜(P-type)的井區(base layer)116、一高摻雜濃度的源極層(source layer)118、分別與該源極層118及汲極層114成歐姆接觸的源極電極128b及汲極電極130，及一溝渠結構。該溝渠結構具有相反的兩個側壁120a、一底面120b，一氧化物絕緣層125，該氧化物絕緣層125具有一介於該閘極電極127與溝渠源極電極128a之間的絕緣區125a、一閘極電極127，及一溝渠源極電極(trench-based source electrode)128a。其主要是利用溝渠源極電極128a取代部分的閘極電極，減小閘極-汲極電容(gate-to-drain capacitance CGD)，以降低元件於高頻操作時產生的干擾電流及閘極電荷，而得以在無須犧牲導通電阻的前提下，提升崩潰電壓，以及元件於高頻的切換速度。
因此，本發明的目的，即在於藉由製程的設計，提供另一種製作溝渠式功率電晶體的製作方法。
於是，本發明的溝渠式功率電晶體的製作方法包含以下步驟。
步驟A，自一該半導體基體的頂面向下進行第一次蝕刻，形成多個彼此間隔的上閘極溝渠部，且每一個上閘極溝渠部是由一第一圍壁所定義。
步驟B，於該半導體基體的頂面及該等第一圍壁上依序沉積一第一絕緣層及一第二絕緣層，該第一絕緣層及該第二絕緣層的材料不同，且該第二絕緣層是由氮化物為材料構成。再移除對應位於該等上閘極溝渠部的底部的第二絕緣層，而於每一個上閘極溝渠部的第一絕緣層形成一個沒有被該第二絕緣層覆蓋的開口。
步驟C，自該等開口向下進行第二次蝕刻，於該半導體基體形成多個分別與該等上閘極溝渠部連通的下閘極溝渠部，且每一個下閘極溝渠部是由一第二圍壁面所定義。
步驟D，於對應該半導體基體的頂面、該等上閘極溝渠部的第二絕緣層，及該等第二圍壁面上沉積一第三絕緣層，且該第三絕緣層的材料與該第二絕緣層不同。
步驟E，於該等上閘極溝渠部及下閘極溝渠部內填置多晶矽，然後，移除位於該等上閘極溝渠部的多晶矽，令位於該等下閘極溝渠部內的多晶矽形成屏蔽電極。
步驟F，形成一層覆蓋該頂面並填置於該等上閘極溝渠部的第四絕緣層，然後，蝕刻移除該等上閘極溝渠部的該第三絕緣層及第四絕緣層至讓該第二絕緣層露出，並殘留部分的第四絕緣層於該等上閘極溝渠部至與相鄰的該屏蔽電極之間具有一預定的厚度。
步驟G，蝕刻移除於該等上閘極溝渠部裸露出之第二絕緣層，令被該第二絕緣層遮覆的第一絕緣層露出。接著，再於該等上閘極溝渠部填置多晶矽，令該等多晶矽形成閘極電極。
步驟H，利用離子佈植於該半導體基體形成位於該等上閘極溝渠部周圍的井區及源極，再形成一覆蓋該半導體基體的頂面的絕緣層，及一位於該絕緣層上，與該等源極及該等閘極電極成歐姆接觸，並可用以對外電連接的導電單元。
此外，本發明還提供一種由前述該製作方法製得，具有可提升元件的耐壓性並同時具有低導通電阻的溝渠式功率電晶體。
於是，本發明該溝渠式功率電晶體，包含一半導體基體 及多個形成於該半導體基體內的主動部。
該半導體基體具有一頂面。
每一個主動部具有一溝渠閘極結構、一井區、一源極、一絕緣層，及一導電單元。
該溝渠閘極結構具有一自該頂面向下延伸的閘極溝渠，該閘極溝渠具有一鄰近該頂面的上閘極溝渠部，及一自該上閘極溝渠部的底部延伸，徑寬不等於該上閘極溝渠部的下閘極溝渠部、一位於該下閘極溝渠部的屏蔽電極，一位於該上閘極溝渠部並與該屏蔽電極成一間距間隔的閘極電極，及一絕緣的隔離單元，該隔離單元具有一形成於該頂面及延伸至該等閘極溝渠的隔離層，該隔離層包覆該屏蔽電極及該閘極電極，而令該屏蔽電極及該閘極電極藉由該隔離層彼此間隔。
該井區自該頂面向下並延伸至該溝渠閘極結構。
該源極形成在該井區內，並延伸至該溝渠閘極結構。
該絕緣層覆蓋該半導體基體的頂面。
該導電單元具有多個穿過該絕緣層與該等主動部電連接的導電插塞，及形成於該絕緣層上，用於將等導電插塞對外電連接的導電層。
本發明的功效在於：藉由二次蝕刻及絕緣層的製程配合形成閘極溝渠結構，因此，於熱製程過程中可藉由氮化物層的保 護，避免閘極溝渠內其它絕緣層氧化，又可於後續製程過程將該氮化物層移除，而避免於該閘極溝渠中殘留氮化物，造成因氮化物與閘極電極接觸或是過於接近產生交互作用而影響元件特性的缺點。
2:基板
21:汲極電極
22:汲極區
3:半導體基體
31:頂面
412:下終端溝渠部
42:隔離層
43:導電部
44:氮化物層
5:絕緣層
32:漂移區
3A:主動部
33:溝渠閘極結構
331:閘極溝渠
331A:上閘極溝渠部
331B:下閘極溝渠部
34:屏蔽電極
35:閘極電極
36:隔離層
37:井區
38:源極
4:邊緣終端結構
41:終端溝渠
411:上終端溝渠部
6:導電單元
61:源極導電插塞
62:終端導電插塞
63:導電層
7:整流結構
71:蕭特基導電插塞
801:第一絕緣層
802:第二絕緣層
803:第三絕緣層
804:第四絕緣層
901:開口
91~99:步驟
S:間距
本發明的其他的特徵及功效，將於參照圖式的實施方式中清楚地呈現，其中：圖1是一側剖示意圖，說明習知溝渠式功率電晶體；圖2是一側剖示意圖，說明本發明溝渠式功率電晶體的實施例；圖3是一文字流程圖，說明該實施例的製作流程；圖4是一結構示意圖，輔助說明經過步驟91形成的結構；圖5是一結構示意圖，輔助說明經過步驟92形成的結構；圖6是一結構示意圖，輔助說明經過步驟93形成的結構；圖7是一結構示意圖，輔助說明經過步驟94形成的結構；圖8是一結構示意圖，輔助說明經過步驟95形成的結構；圖9是一結構示意圖，輔助說明經過步驟96形成的結構；圖10是一結構示意圖，輔助說明經過步驟97形成的結構；圖11是一結構示意圖，輔助說明經過步驟98形成的結構；及 圖12是一結構示意圖，說明該溝渠式功率電晶體還具有整流結構的態樣。
在本發明被詳細描述之前，應當注意在以下的說明內容中，類似的元件是以相同的編號來表示。
參閱圖2，本發明溝渠式功率電晶體的製作方法的一實施例，是用於製作如圖2所示的溝渠式功率電晶體。該溝渠式功率電晶體包含一基板2、一半導體基體3、一邊緣終端結構4、一絕緣層5，及一導電單元6。
該基板2具有一汲極電極21，及一與該汲極電極21成歐姆接觸，由半導體材料構成並具有高濃度的第一型摻雜的一汲極區22。
該半導體基體3覆蓋該汲極區22，具有一反向該基板2的頂面31、一自該汲極區22向上延伸，具有第一型摻雜，且摻雜濃度小於該汲極區22的漂移區32，及多個形成於該漂移區32的主動部3A。於圖2中是以其中2個主動部3A說明，且該頂面31即為該漂移區32反向該汲極電極21的表面。要說明的是，第一型摻雜是指第一導電型態摻雜，第二型摻雜則為與該第一導電型態摻雜的電性相反的第二導電型態摻雜。例如，該第一型摻雜為N型摻雜，該第 二型摻雜則為P型摻雜，反之，則反。本發明的溝渠式功率電晶體可用於NMOS，亦可用在PMOS，並無特別限制。
每一個主動部3A包含一溝渠閘極結構33、一具有第二型摻雜的井區37，及一第一型摻雜的源極38。其中，該溝渠閘極結構33自該頂面31向下延伸而形成於該漂移區32，該井區37自該頂面31向下並延伸至該溝渠閘極結構33。該源極38形成在該井區37內，並延伸至該溝渠閘極結構33。
詳細的說，該溝渠閘極結構33具有一閘極溝渠331、一屏蔽電極34、一閘極電極35，及一絕緣的隔離層36。該閘極溝渠331具有一自該頂面31向下延伸的上閘極溝渠部331A，及一自該上閘極溝渠部331A的底部延伸，徑寬不等於該上閘極溝渠部331A的下閘極溝渠部331B，且該上閘極溝渠部331A是由一第一圍壁所定義，該下閘極溝渠部331B是由一第二圍壁面所定義；該屏蔽電極34位於該下閘極溝渠部331B；該閘極電極35位於該上閘極溝渠部331A並與該屏蔽電極34成一間距S間隔。該隔離層36形成於該頂面31並延伸至該等閘極溝渠331，且該隔離層36會包覆該屏蔽電極34及該閘極電極35，而令該屏蔽電極34及該閘極電極35藉由該隔離層彼此間隔。
該隔離層36是由絕緣的氧化物構成，於一些實施例中該隔離層36是由氧化矽為材料所構成。
於一些實施例中，該間距S介於2000~4000Å。
該邊緣終端結構4環圍該等主動部3A，並位於該等主動部3A的最外圍，具有一終端溝渠41、一填置於該終端溝渠的隔離層42、一位於該終端溝渠的導電部43，及一氮化物層44。
詳細的說，該終端溝渠41具有一自該頂面31向下延伸形成的上終端溝渠部411，及一自該上終端溝渠部411的底部向下延伸，與該上終端溝渠部411連通且徑寬不等於該上終端溝渠部411的下終端溝渠部412。該導電部43位於該終端溝渠41且被該隔離層42包覆，該氮化物層44位於該上終端溝渠部411，被該隔離層42包覆並與該導電部43藉由該隔離層42彼此間隔。
於一些實施例中，該導電部43位於該下終端溝渠部412。
要說明的是，由於該閘極溝渠331的深度及填置於該閘極溝渠331內的絕緣材料厚度是依據所欲製得的功率元件的耐壓性而有不同，而因為絕緣材料(例如氮化矽(Si3N4)、氧化鋁(Al2O3)、氧化釔(Y2O3)、氧化鈦(TiO2)、氧化鉿(HfO2)、氧化鋯(ZrO2)等，或是氧化矽(SiO2))的選擇，以及該閘極溝渠331的深度與絕緣材料的厚度與功率元件耐壓性之間的關係為本技術領域者所周知，因此，不再多加說明。
本發明該閘極溝渠331是利用兩次蝕刻方式形成，因此，每一次蝕刻所形成的深度可視需求及設計而調整，只要讓最終 形成的溝渠總深度可與功率元件的特性相配合即可，並無特別限制。
於一些實施例中，該上閘極溝渠部331A及該下閘極溝渠部331B是分別用於設置該閘極電極35及屏蔽電極34，因此，該等上閘極溝渠部331A的深度介於0.5~1.5um。
於一些實施例中，該等下閘極溝渠部331B的深度介於0.5~10um。
該絕緣層5覆蓋該半導體基體3的頂面31，是由具有低介電常數的絕緣材料構成，例如磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)等。
該導電單元6設置於該絕緣層5上，經由三維佈線結構而可用於令該等主動部3A及該邊緣終端結構4對外電連接。
詳細的說，該導電單元6具有多個穿過該絕緣層5與該源極38成歐姆接觸的源極導電插塞61、多個與該閘極電極35成歐姆接觸的閘極導電插塞(圖未示)、一與該導電部43成歐姆接觸的終端導電插塞62，及一形成於該絕緣層5表面，可用於分別將該等源極導電插塞61、終端導電插塞62，及閘極導電插塞電連接的導電層63。
配合參閱圖3~圖8，茲將前述該實施例的製作方法溝渠式功率電晶體的製作方法的一實施例說明如下。
配合參閱圖3、4，首先進行步驟91，利用第一次蝕刻於該半導體基體3形成上溝渠部結構。
詳細的說，該步驟91是先提供該半導體基體3，該半導體基體3是利用一般半導體磊晶及離子佈植製程方式，而令一半導體基材形成該具有第一型摻雜的汲極區22及漂移區32的半導體基體3。
接著，進行第一次蝕刻，利用乾蝕刻方式自該漂移區32的頂面31向下蝕刻形成該等上閘極溝渠部331A，及位於該等上閘極溝渠部331A最外圍並環圍該該等上閘極溝渠部331A的上終端溝渠部411。其中，該等上閘極溝渠部331A及該上終端溝渠部411是分別由第一圍壁所定義。
然後，配合參閱圖3、5，進行步驟92，於該等溝渠結構底部的絕緣層形成開口901。
詳細的說，該步驟92是於該頂面31及該等第一圍壁的表面依序沉積一第一絕緣層801及一第二絕緣層802。其中，該第一絕緣層801及該第二絕緣層802是由不同的絕緣材料所形成，且該第二絕緣層802是由可保護該第一絕緣層801的氮化矽所構成。於本實施例中，該第一絕緣層801及該第二絕緣層802是以氧化矽及氮化矽為例說明。
於本實施例中，該等上閘極溝渠部331A及該上終端溝渠 部411的深度是以0.5~1.5um為例，該第一絕緣層801約為160~1000Å，且該第二絕緣層802約為250~500Å。
接著，利用乾蝕刻移除部分對應位於該等上閘極溝渠部331A及該上終端溝渠部411的底部的第二絕緣層203，而於每一個上閘極溝渠部331A及上終端溝渠部411的第一絕緣層801上形成一個沒有被該第二絕緣層802覆蓋的開口901
然後，配合參閱圖3、6，進行步驟93，利用第二次蝕刻形成下溝渠結構。
詳細的說，該步驟93利用乾式蝕刻自每一個上閘極溝渠部331A及上終端溝渠部411的開口901向下蝕刻，而形成分別與相應的該上閘極溝渠部331A及上終端溝渠部411相連通的該下閘極溝渠部331B及下終端溝渠部412。
要說明的是，由於該等下閘極溝渠部331B及下終端溝渠部412是自該等開口901蝕刻而得，因此，該等下閘極溝渠部331B及下終端溝渠部412的徑寬會因蝕刻製程條件不同，或是該等下閘極溝渠部331B及下終端溝渠部412的深寬比不同，而與該等上閘極溝渠部331A及上終端溝渠部411的徑寬有所不同。於本實施例中，是以該等下閘極溝渠部331B及下終端溝渠部412的徑寬小於該等上閘極溝渠部331A及上終端溝渠部411為例說明，然實際實施時，該等下閘極溝渠部331B及下終端溝渠部412的徑寬也可大於該等 上閘極溝渠部331A及上終端溝渠部411。
接著，配合參閱圖3、7，進行步驟94，形成覆蓋溝渠結構的第三絕緣層803。
詳細的說，該步驟94是利用溫度不大於750℃的低壓化學氣相沉積方式，於對應位於該半導體基體3的頂面31、該等上閘極溝渠部331A及上終端溝渠部411的第二絕緣層802，及該等下閘極溝渠部331B與下終端溝渠部412的第二圍壁上沉積形成該第三絕緣層803，且該第三絕緣層803的材料與該第二絕緣層802不同。於本實施例中，該第三絕緣層803是在溫度介於650℃~750℃的條件下，以四乙基正矽酸鹽(TEOS)為反應氣體，利用低壓化學氣相沉積方式形成的氧化矽層，且厚度為600~12000Å為例說明。
然後，配合參閱圖3、8，進行步驟95，於溝渠結構形成屏蔽電極34及導電部43。
詳細的說，該步驟95是於該等上閘極溝渠部331A、下閘極溝渠部331B、上終端溝渠部411及下終端溝渠部412內沉積填置多晶矽，然後，利用光阻遮覆該上終端溝渠部411，再利用蝕刻移除形成於該等上閘極溝渠部331A的多晶矽及部分位於該等下閘極溝渠部331B的多晶矽，最後再將光阻移除，令殘留於該等下閘極溝渠部內331B的多晶矽形成該屏蔽電極34，而位於該上終端溝渠部411及下終端溝渠部412的多晶矽則成為該導電部43，而得到如 圖8所示結構。
接著，配合參閱圖3、9，進行步驟96，形成覆蓋該屏蔽電極34的第四絕緣層804。
詳細的說，該步驟96是在溫度介於650~750℃的條件下，以四乙基正矽酸鹽(TEOS)為反應氣體，利用低壓化學氣相沉積方式，沉積形成該第四絕緣層804。該第四絕緣層覆804蓋該頂面31及延伸填置於該等上閘極溝渠部331A並覆蓋該等屏蔽電極34及該導電部43。
接著，再蝕刻移除位該等上閘極溝渠部331A的該第三絕緣層803及第四絕緣層804至讓該第二絕緣層802露出，以及令部分第四絕緣層804殘留覆蓋該屏蔽電極34，其中，殘留覆蓋於該屏蔽電極34上的該第四絕緣層804的厚度即為如圖2所示的該閘極電極35與該屏蔽電極34之間的間距S。也就是說，該閘極電極35與該屏蔽電極34之間的間距S可視元件需求而利用該第四絕緣層804的殘留厚度有所調整，於本實施例中，殘留的第四絕緣層804的厚度約為2000~4000Å。
接著，配合參閱圖3、10，進行步驟97，形成閘極電極35。
詳細的說，該步驟97是先利用蝕刻移除位於該等上閘極溝渠部331A的第二絕緣層802，令被該第二絕緣層802遮覆的該第 一絕緣層801露出，接著，再於該等上閘極溝渠部331A填置多晶矽，令位於該等上閘極溝渠部331A的多晶矽形成該等閘極電極35，而得到如圖10所示結構，此時，殘留於該上終端溝渠部411的該第二絕緣層802，以及第一絕緣層801跟第三絕緣層803，即為如圖2所示的該氮化物層44，及該隔離層42；而留於該終端溝渠部41及該等閘極溝渠331的第一絕緣層801、第三絕緣層803，及第四絕緣層804)則會形成如圖2所示的該隔離層36。
然後，配合參閱圖3、11，進行步驟98，形成該等主動部3A。
該步驟98是於該等上閘極溝渠部331A周圍形成第二型摻雜的井區37及第一型摻雜且具高摻雜濃度的源極38，即可完成該等主動部3A的製作。
之後，再於該半導體基體3的頂面31形成該絕緣層5。然後，將該絕緣層5在對應該等源極38、閘極電極35，及該導電部43的位置形成穿孔，並經由該等穿孔對該半導體基體3進行離子佈植後再沉積金屬，即可形成如圖2所示，與該半導體積體3成歐姆接觸的源極導電插塞61、閘極導電插塞(圖未示)，及終端導電插塞62後，再形成分別形成該汲極電極21及分別與該等源極導電插塞61、閘極導電插塞，及終端導電插塞62電連接的導電層63，即可得到如圖2所示之功率電晶體。由於前述該井區37、源極38、絕緣 層5、導電插塞(61、62)，或導電層63的相關製程參數為本技術領域者所周知，因此，不再多加說明。
要說明的是，該終端溝渠41的導電部43的高度可以是跟該終端溝渠41的深度相當，或是小於該終端溝渠41的深度，當該導電部43的高度是小於該終端溝渠41的深度時，則是於進行該步驟95時，無須利用光阻保護該終端溝渠41的多晶矽，而是同時蝕刻移除該終端溝渠41的多晶矽，以減小該多晶矽的高度即可。
氮化物雖然可於蝕刻以及熱製程的過程保護氧化矽，使其不受到後續製程的破壞及影響，而影響該閘極溝渠結構33與漂移區32之間的界面特性。然而，氮化物卻也同時會與該閘極電極35產生交互作用，而影響元件的特性，因此，本發明的溝渠式功率電晶體藉由分段式蝕刻及分段形成絕緣層的製程設計，可於製程過程中利用氮化物保護氧化矽，而可保護氧化矽並避免氧化矽於熱製程過程進一步氧化，且於最後可將氮化物移除，讓最終形成的該閘極溝渠331中不會有氮化物存在，因此，可避免因氮化物存在，造成氮化物與該閘極電極35間交互作用產生誘發電荷，而降低該溝渠式功率電晶的操作效能及可靠度的問題。
再者，一般為了製得較厚的隔離層，以有效隔離屏蔽電極38與閘極電極35，因此，通常會利用多次熱氧化方式以得到較厚的氧化矽隔離層。然而，因為熱氧化製程溫度較高(約950℃ ~1150℃)，因此，當熱氧化次數較多時，該等閘極溝渠311的頂部區域容易因為氧化變大，導致相鄰的閘極溝渠311之間的距離(mesa)變小，而使得後續製作導電插塞時與相鄰的閘極溝渠的距離過近，而影響元件的臨界電壓(threshold voltage，Vth)，也容易造成製程的變異性，而不利於高密度元件的製作。因此，本案藉由溫度不大於750℃的低壓化學氣相沉積形成介於該屏蔽電極34與該閘極電極35之間的氧化物，也可以避免因利用多次熱氧化製程造成相鄰的閘極溝渠311距離減小的缺點。
此外，參閱圖12，要說明的是，於一些實施例中，該半導體基體3還包含至少一介於相鄰的兩個主動部3A之間的整流結構7。該整流結構7可整合於功率金氧半場效電晶體，或單獨為溝槽式整流蕭特基二極體(Trench MOS Barrier Schottky Rectifiers-TMBS)，圖12是以該整流結構7整合於功率金氧半場效電晶體為例，具有一與該漂移區32成蕭特基接觸(Schottky contact)的蕭特基導電插塞71。藉由該整流結構7可減少該溝渠式功率電晶體於順向導通及關閉時回覆時間(recovery)的功耗。
當該半導體基體3還包含該整流結構7時，該步驟98則進一步形成穿過該絕緣層5並與該半導體基體3成蕭特基接觸的蕭特基導電插塞71，再利用該導電層63將該蕭特基導電插塞71對外電連接即可。
綜上所述，本發明的溝渠式功率電晶體藉由二次蝕刻及配合利用在溫度不大於750℃的低壓化學氣相沉積絕緣層，以配合形成該等閘極溝渠結構33，因此，於熱製程過程中可藉由氮化物的保護，避免閘極溝渠331內其它絕緣層氧化，又可於後續製程過程將該氮化物移除，而避免於該閘極溝渠331中殘留氮化物，造成因氮化物與閘極電極35接觸或是過於接近產生交互作用而影響元件特性的缺點，而可提升該溝渠式功率電晶的操作效能及可靠度的問題。此外，本發明該功率電晶體因可具有較高的耐壓性，因此，可提升漂移區的摻雜濃度，進而可降低導通電阻，而進一步降低元件操作的功耗，故確實能達成本發明的目的。
惟以上所述者，僅為本發明的實施例而已，當不能以此限定本發明實施的範圍，凡是依本發明申請專利範圍及專利說明書內容所作的簡單的等效變化與修飾，皆仍屬本發明專利涵蓋的範圍內。
2:基板
21:汲極電極
22:汲極區
3:半導體基體
31:頂面
32:漂移區
3A:主動部
33:溝渠閘極結構
331:閘極溝渠
331A:上閘極溝渠部
38:源極
4:邊緣終端結構
41:終端溝渠
411:上終端溝渠部
412:下終端溝渠部
42:隔離層
43:導電部
44:氮化物層
5:絕緣層
6:導電單元
331B:下閘極溝渠部
34:屏蔽電極
35:閘極電極
36:隔離層
37:井區
61:源極導電插塞
62:終端導電插塞
63:導電層
S:間距

Claims (10)

  1. 一種溝渠式功率電晶體的製作方法，包含：步驟A，自一半導體基體的頂面向下進行第一次蝕刻，形成多個彼此間隔的上閘極溝渠部，且每一個上閘極溝渠部是由一第一圍壁所定義；步驟B，於該半導體基體的頂面及該等第一圍壁上依序沉積一第一絕緣層及一第二絕緣層，該第一絕緣層及該第二絕緣層的材料不同，且該第二絕緣層是由氮化物為材料構成，並移除對應位於該等上閘極溝渠部的底部的第二絕緣層，而於每一個上閘極溝渠部的第一絕緣層形成一個沒有被該第二絕緣層覆蓋的開口；步驟C，自該等開口向下進行第二次蝕刻，於該半導體基體形成多個分別與該等上閘極溝渠部連通的下閘極溝渠部，且每一個下閘極溝渠部是由一第二圍壁面所定義；步驟D，於對應該半導體基體的頂面、該等上閘極溝渠部的第二絕緣層，及該等第二圍壁面上沉積一第三絕緣層，且該第三絕緣層的材料與該第二絕緣層不同；步驟E，於該等上閘極溝渠部及下閘極溝渠部內填置多晶矽，然後，移除位於該等上閘極溝渠部的多晶矽，令位於該等下閘極溝渠部內的多晶矽形成屏蔽電極。 步驟F，形成一層覆蓋該頂面並填置於該等上閘極溝渠部的第四絕緣層，接著，蝕刻移除該等上閘極溝渠部的該第三絕緣層及第四絕緣層至讓該第二絕緣層露出，並殘 留部分的第四絕緣層於該等上閘極溝渠部至與相鄰的該屏蔽電極之間具有一預定的厚度；步驟G，蝕刻移除於該等上閘極溝渠部裸露出之第二絕緣層，令被該第二絕緣層遮覆的第一絕緣層露出，再於該等上閘極溝渠部填置多晶矽，令該等多晶矽形成閘極電極；步驟H，利用離子佈植於該半導體基體形成位於該等上閘極溝渠部周圍的井區及源極，再形成一覆蓋該半導體基體的頂面的絕緣層，及一位於該絕緣層上，與該等源極及該等閘極電極成歐姆接觸，並可用以對外電連接的導電單元。
  2. 如請求項1所述溝渠式功率電晶體的製作方法，其中，該步驟A形成的該等上閘極溝渠部的深度介於0.5~1.5um，且該步驟C形成的該等下閘極溝渠部的深度介於0.5~10um。
  3. 如請求項1所述溝渠式功率電晶體的製作方法，其中，該步驟E還進一步移除部分位於該等下閘極溝渠部內的多晶矽，而令該殘留於該等下閘極溝渠部內的多晶矽的頂面與該上閘極溝渠部的底部之間形成一間距。
  4. 如請求項1所述溝渠式功率電晶體的製作方法，其中，該步驟A還包含形成一位於該等上閘極溝渠部的最外圍的上終端溝渠部，且該上終端溝渠部也是由第一圍壁所定義，該步驟C會同時移除對應位於該上終端溝渠部的底部的第二絕緣層，而於該上終端溝渠部的第一絕緣層形成一個沒 有被該第二絕緣層覆蓋的開口，並於蝕刻後同時形成一與該上終端溝渠部連通的下終端溝渠部，且該下終端溝渠部也是由第二圍壁面所定義，該步驟D會同時於該上終端溝渠部的第二絕緣層上沉積該第三絕緣層，該步驟E會同時於該上終端溝渠部及下終端溝渠部內填置多晶矽，令填置於該上終端溝渠部及下終端溝渠部內的多晶矽構成一導電部，該步驟F形成的該第四絕緣層會同時覆蓋該導電部，且經蝕刻後，會同時移除填置於該上終端溝渠部的該第三絕緣及第四絕緣層，令該第二絕緣層及該導電部露出，該步驟G會同時移除該上終端溝渠部部分的第二絕緣層，令被該第二絕緣層遮覆的第一絕緣層露出，且該步驟H形成的該導電單元也會與該導電部電連接。
  5. 如請求項1所述溝渠式功率電晶體的製作方法，其中，該步驟E是在溫度介於650~750℃的條件下，利用低壓化學氣相沉積方式形成由氧化矽構成的該第三絕緣層。
  6. 如請求項1所述溝渠式功率電晶體的製作方法，其中，該步驟F是在溫度介於650~750℃的條件下，利用低壓化學氣相沉積方式形成由氧化矽構成的該第四絕緣層。
  7. 如請求項1所述溝渠式功率電晶體的製作方法，其中，該步驟E還進一步蝕刻移除部分位於該等下閘極溝渠部的多晶矽，而讓該等屏蔽電極與對應的上閘極溝渠部的底面產生一間距。
  8. 如請求項1所述溝渠式功率電晶體的製作方法，其中，該步驟H還進一步形成至少一位於該等該等上閘極溝渠部之 間，並與該半導體基體成蕭特基接觸的整流結構。
  9. 一種溝渠式功率電晶體，包含一半導體基體及多個形成於該半導體基體內的主動部，該半導體基體具有一頂面，每一個主動部具有：一溝渠閘極結構，具有一自該頂面向下延伸的閘極溝渠，該閘極溝渠具有一鄰近該頂面的上閘極溝渠部，及一自該上閘極溝渠部的底部延伸，且徑寬不等於該上閘極溝渠部的下閘極溝渠部、一位於該下閘極溝渠部的屏蔽電極、一位於該上閘極溝渠部並與該屏蔽電極成一間距間隔的閘極電極，及一絕緣的隔離單元，該隔離單元具有一形成於該頂面並延伸至該等閘極溝渠的隔離層，該隔離層包覆該屏蔽電極及該閘極電極，而令該屏蔽電極及該閘極電極藉由該隔離層彼此間隔；一井區，自該頂面向下並延伸至該溝渠閘極結構；一源極，形成在該井區內，並延伸至該溝渠閘極結構；一絕緣層，覆蓋該半導體基體的頂面；一導電單元，具有多個穿過該絕緣層與該等主動部電連接的導電插塞，及形成於該絕緣層上，用於將等導電插塞對外電連接的導電層；及一邊緣終端結構，位於該等主動部的最外圍，具有一自該頂面向下形成的終端溝渠、一填置於該終端溝渠的絕緣層、一位於該終端溝渠的導電部，及一氮化物層，其中，該終端溝渠具有一自該頂面向下延伸形成的上終端溝渠部，及一自該上終端溝渠部的底部向下延伸，且徑寬小於 該上終端溝渠部的下終端溝渠部，該導電部至少位於該下終端溝渠部並被該絕緣層包覆，該氮化物層位於該上終端溝渠部，被該絕緣層包覆並與該導電部不相接觸。
  10. 如請求項9所述溝渠式功率電晶體，其中，該半導體基體還包含至少一介於相鄰的兩個主動部之間的整流結構，該整流結構具有一與該半導體基體成蕭特基接觸的蕭特基導電插塞。
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