TWI469321B - 具有整合蕭特基二極體之高密度場效電晶體 - Google Patents

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Description

具有整合蕭特基二極體之高密度場效電晶體 相關資料參考
本申請案主張序號為60/977,635的美國臨時申請案(於2007年10月4日提出申請，其全部內容以參照方式被併入本文以供所有目的)之利益。
發明領域
本發明一般是關於半導體功率裝置技術，本發明尤其是關於用於形成一單片整合溝渠閘極場效電晶體(FET)與蕭特基二極體之結構及方法。
 發明背景
在如今的電子裝置中，一功率FET一般被用於電源轉換應用，例如DC-DC轉換器。許多年來，一蕭特基二極體被實施於FET開關封裝體外部以減少功率消耗。如第1圖中所示，FET 101包括一般被稱為本體二極體的內部二極體102。在切換操作期間，該本體二極體可傳導電流。如第1圖中所示，蕭特基二極體104與FET 101之本體二極體102並聯。因為一蕭特基二極體具有比本體二極體更低的正向電壓，所以蕭特基二極體104在本體二極體102接通之前接通，因此改良了切換損失。
最近，一些製造商引入了離散蕭特基二極體與離散功率FET裝置共同封裝在一起的產品。也已有具有蕭特基二極體的功率FET之單片實施態樣。一習知的單片整合溝渠FET與蕭特基二極體之一例子在第2圖中被顯示。一蕭特基二極體210在被任一側上的溝渠FET胞元包圍的兩個溝渠200-3與200-4之間形成。N型基材202形成蕭特基二極體210之陰極端子以及溝渠FET之汲極端子。導電層218提供二極體陽極端子且也作為FET胞元之源極互連層。溝渠200-1、200-2、200-3、200-4以及200-5內的閘極電極在一第三維被連接在一起，因此被類似地驅動。該等溝渠FET胞元進一步包括其內具有源極區域212以及重本體區域(heavy body regions)214的本體區域208。
第2圖中的蕭特基二極體交叉在溝渠FET胞元之間。因此，該等蕭特基二極體可能消耗作用中的區域之一大部分，故導致較低的額定電流或一大的晶粒尺寸。這在一些裝置應用中是不被期望的。因此需要一種具有優越效能特性的一單片且高密度整合蕭特基二極體與溝渠閘極FET。
 發明概要
依據本發明之一實施例，一種半導體結構包括一單片整合溝渠FET與蕭特基二極體。該半導體結構進一步包括：延伸到一第一導電類型的一半導體區域內的多數個溝渠。一屏蔽電極，被設置在每個溝渠之一下部分內，且該屏蔽電極透過一屏蔽電介質與該半導體區域隔開。一中間電極電介質，位於每個溝渠內的該屏蔽電極之上。一閘極電介質，覆蓋每個溝渠之上溝渠側壁。一閘極電極，設置在該中間電極電介質之上的每個溝渠之一上部分內。一第二導電類型的本體區域位在該半導體區域之上及相鄰的溝渠之間。該第一導電類型的一源極區域，位在每個本體區域之上。一具有錐形邊緣的凹槽在每兩個相鄰的溝渠之間延伸。每個凹槽進一步自前述兩個相鄰溝渠之上角落延伸通過該本體區域且在該本體區域下方之半導體區域內終止。一互連層延伸到每個凹槽內以電氣接觸該等源極區域及該等本體區域之錐形側壁。該互連層更沿著每個凹槽之一底部接觸該半導體區域以在其間形成一蕭特基接觸，且該互連層形成該蕭特基二極體之一陽極端子以及該FET之一源極電極。
依據本發明之另一實施例，一種用於形成一包含一單片整合溝渠FET與蕭特基二極體之半導體結構的方法包括以下步驟。形成多數個延伸到一第一導電類型的一半導體區域內的溝渠。一屏蔽電極在每個溝渠之一底部形成。在每個溝渠內的該屏蔽電極之上形成一閘極電極，該閘極電極與該屏蔽電極隔開。在該半導體區域內形成一第二導電類型的一本體區域。在該本體區域內形成該第一導電類型的摻雜區域，每個摻雜區域橫向地自一溝渠側壁延伸到一相鄰溝渠的一側壁。在每兩個相鄰溝渠之間形成一凹槽，使得每個凹槽具有錐形邊緣且自前述兩個相鄰溝渠之上角落延伸通過該摻雜區域及該本體區域且在該本體區域之下的該半導體區域內終止，以及每個凹槽將其延伸通過的該摻雜區域分為兩個摻雜區域，且前述兩摻雜區域之每個摻雜區域形成一源極區域。形成一延伸到每個凹槽內以電氣接觸該等源極區域及該等本體區域之錐形側壁的互連層，且更沿著每個凹槽之一底部接觸該半導體區域以在其間形成一蕭特基接觸。該互連層形成該蕭特基二極體之一陽極端子以及該FET之一源極端子。
依據本發明之又一實施例，一種包括一單片整合溝渠FET與蕭特基二極體的半導體結構。該半導體結構進一步包括延伸到一第一導電類型的一半導體區域內的多數個溝渠。一閘極電極被設置在每個溝渠內。一第二導電類型的第一及第二本體區域分別位在該半導體區域之上及第一及第二對相鄰溝渠之間。該第一導電類型的一源極區域，位在該第一本體區域之上。一凹槽在該第一及第二相鄰溝渠中的每個溝渠之間延伸且在半導體區域內的該第一及第二本體區域之下的一深度終止。一互連層，延伸到每個凹槽內以電氣接觸該源極區域及該等第一及第二本體區域，該互連層更沿著每個凹槽之一底部接觸該半導體區域以其間形成一蕭特基接觸。
依據本發明之再一實施例，一種用於形成一包含一單片整合溝渠FET與蕭特基二極體的半導體結構之方法包括以下步驟。形成延伸到一第一導電類型的一半導體區域的多數個溝渠。在每個溝渠內形成一閘極電極。分別在該半導體區域內及一第一對相鄰的溝渠與一第二對相鄰的溝渠之間形成第一及第二本體區域。在該第一本體區域內形成該第一導電類型的一摻雜區域，但是在該第二本體區域內不形成。在該等第一及第二相鄰的溝渠中的每個溝渠之間形成一凹槽，每個凹槽在該等第一及第二本體區域之下的該半導體區域內終止。該等第一相鄰的溝渠之間的凹槽將該摻雜區域分為兩個摻雜區域，前述兩個摻雜區域中的每個摻雜區域形成一源極區域，且形成一互連層，該互連層延伸到每個凹槽內以電氣接觸該等源極區域以及該等第一及第二本體區域之側壁，且進一步沿著每個凹槽之一底部接觸該半導體區域以在其間形成一蕭特基接觸。
依據本發明之再一實施例，一種半導體結構包括一單片整合溝渠FET與蕭特基二極體。該半導體結構進一步包括延伸到一第一導電類型的一半導體區域內的多數個溝渠。一閘極電極，被設置在每個溝渠內。一第二導電類型的第一及第二本體區域分別位在該半導體區域之上及一第一對及第二對相鄰的溝渠之間。多數個該第一導電類型的源極區域位在該第一本體區域之上。一第一凹槽在該第一對溝渠之間延伸且在該第一本體區域內在該等源極區域之下的一深度終止。一第二凹槽在該第二對溝渠之間延伸且在該半導體區域內在該等第一、第二以及第三本體區域之下的一深度終止。一互連層延伸到該等第一及第二凹槽內以電氣接觸該等源極區域及該等第一及第二本體區域。該互連層進一步沿著該第二凹槽之一底部接觸該半導體區域以在其間形成一蕭特基接觸。該互連層形成該蕭特基二極體之一陽極端子以及該FET之一源極電極。
依據再一實施例，一種DC-DC轉換器包括一DC電源、一PWM控制器以及一第一FET，該第一FET具有一耦接於該PWM控制器的閘極端子以及一耦接於該DC電源的第一端子。該轉換器進一步包括一單片整合溝渠FET與蕭特基二極體，該單片整合溝渠FET與蕭特基二極體具有一耦接於該PWM控制器的閘極電極、一耦接於該第一FET之一第二端子的汲極電極以及一耦接於一接地端子的源極端子。該單片整合溝渠FET與蕭特基二極體包括延伸到一第一導電類型的一半導體區域內的多數個溝渠。一屏蔽電極，位在每個溝渠之一下部分內，且該屏蔽電極透過一屏蔽電介質與該半導體區域隔開。一中間電極電介質位於每個溝渠內的該屏蔽電極之上。一閘極電介質，覆蓋每個溝渠之上溝渠側壁。一閘極電極被設置該中間電極電介質之上的每個溝渠之一上部分內。一第二導電類型的多數本體區域，位在該半導體區域之上及相鄰的溝渠之間。該第一導電類型的一源極區域，位在每個本體區域之上。一具有錐形邊緣的凹槽在每兩個相鄰的溝渠之間延伸。每個凹槽進一步自前述兩個相鄰的溝渠之上角落延伸通過該本體區域且在該本體區域之下的該半導體區域內終止。一互連層延伸到每個凹槽內以電氣接觸該等源極區域及該等本體區域之錐形側壁。該互連層更沿著每個凹槽之一底部接觸該半導體區域以在其間形成一蕭特基接觸。
參照本說明書之其餘部分以及附圖，可進一步理解本文揭露的本發明之本質及優點。
圖式簡單說明
第1圖是描述了一具有一蕭特基二極體的FET之電路圖；第2圖顯示了一習知的單片整合溝渠FET與蕭特基二極體之一截面圖；第3A圖是依據本發明之一示範性實施例的單片整合屏蔽閘極FET與蕭特基二極體之一帶狀胞元陣列之一部分的簡化等體積圖；第3B圖是依據本發明之一示範性實施例的單片整合屏蔽閘極FET與蕭特基二極體之一帶狀胞元陣列之一部分的簡化等體積圖；第4圖顯示了第3A圖中的沿著重本體區域326的一簡化截面圖；第5A-5E圖是描述了依據本發明之一示範性實施例的用於形成第3A圖中所示的單片整合屏蔽閘極FET與蕭特基二極體的一製程之簡化截面圖；第6A圖是依據本發明之一示範性實施例的單片整合屏蔽閘極FET與蕭特基二極體之一帶狀胞元陣列之一部分的簡化等體積圖；第6B圖是依據本發明之一示範性實施例的單片整合溝渠閘極FET與蕭特基二極體之一帶狀胞元陣列之一部分的簡化等體積圖；第7A-7C圖是描述了依據本發明之一示範性實施例的用於形成第6A圖中所示的單片整合遮罩閘極FET與蕭特基二極體的一製程之簡化截面圖；第8A圖是依據本發明之一示範性實施例的一單片整合屏蔽閘極FET與蕭特基二極體之一簡化截面圖；第8B圖是依據本發明之一示範性實施例的一單片整合溝渠閘極FET與蕭特基二極體之一簡化截面圖；以及第9圖是描述了依據本發明之實施例的包含一單片整合功率FET與蕭特基二極體之一dc/dc轉換器的一簡化電路圖。
 較佳實施例之詳細說明
依據本發明之實施例，用於形成包括一單片整合溝渠FET與蕭特基二極體的半導體結構之各種技術被描述。在一實施例中，一種用於形成與一個單一胞元內的一屏蔽閘極溝渠FET最佳整合的一蕭特基二極體之簡單製程被提供，此製程可在一此等胞元陣列中被重複多次。一深凹槽被形成以到達本體區域之下的溝渠FET之汲極區域且形成一蕭特基二極體。當整合蕭特基二極體時不作用區域之最小化被犧牲，而且總的蕭特基二極體區域足夠大以處理二極體正向傳導。FET本體二極體沒有接通，因此消除了反向恢復損失。此外，由於蕭特基二極體之正向電壓降比FET本體二極體之正向電壓降更低，故功率損失被減少。另外，屏蔽電極(shield electrode)電氣連接於FET之源極以減少裝置電容性耦接(例如，Qgd)。
而且，蕭特基二極體與FET整合在一起使得該蕭特基二極體在該等FET本體區域之下形成。這有利地將崩潰電流偏離源極區域而導向蕭特基區域，因此阻止寄生雙極電晶體接通。因此裝置耐震性被改良。本發明之特性在極大程度上也消除了在習知結構中的每個FET胞元中一般需要重本體區域以阻止寄生雙極電晶體接通之需求。在一些實施例中，重本體區域之島可被間歇性地併入且僅彼此遠離以確保良好的源極金屬對本體區域接觸。實際上，習知溝渠FET中所需的重本體區域在很大程度上被蕭特基二極體代替。因此，沒有額外的矽區域被分配給蕭特基二極體。在可選擇的實施例中，並不需要該等重本體區域且可完全被去除。在另一實施例中，用於選擇FET與蕭特基二極體區域之一比率且同時減少裝置電容性耦接的技術被提供。
第3A圖是依據本發明之一實施例的一帶狀胞元陣列之一部分的一示範性等積體圖，每個胞元具有整合在其內的一溝渠FET及一蕭特基二極體。一摻雜N型(N)漂移區域302放在一比漂移區域302具有一更高的摻雜濃度(N++)之N型矽基材(圖未示)上。在一些實施例中，一厚金屬接觸層在該矽基材(圖未示)之下形成。多數個溝渠304延伸到漂移區域302內的一預定深度。一屏蔽電極305及一其上的閘極電極308被嵌入每個溝渠304內。在一實施例中，屏蔽電極305及閘極電極308包含多晶矽。一中間電極電介質310將該等閘極電極與屏蔽電極彼此隔開。屏蔽電介質層312覆蓋每個溝渠304之下側壁以及底部，且將屏蔽電極305與周圍的漂移區域302隔開。一比屏蔽電介質312更薄的閘極電介質316覆蓋溝渠304之上側壁。一電介質帽(shield electrodes)314在每個閘極電極308之上延伸。在一實施例中，屏蔽電極305沿著一第三維電氣連接於源極區域，因此在操作期間被偏壓於與源極區域相同的電位。在其他實施例中，屏蔽電極305沿著一第三維電氣連接於閘極電極308或者被允許漂浮。
被凹槽區域324隔開的兩個P型本體區域318位於每兩個相鄰的溝渠304之間。每個本體區域318沿著一溝渠側壁延伸。一高摻雜N型源極區域322直接位於每個本體區域318上。源極區域322與閘極電極308垂直重疊，且由於凹槽324之存在而具有一圓形的外輪廓。每個凹槽324在每兩個相鄰的溝渠之間的對應本體區域318之下延伸。如所示，源極區域322與本體區域318一起形成凹槽324之圓形側壁，且凹槽之底部延伸到漂移區域302內。在一實施例中，漂移區域302是一形成本體區域318與源極區域322的N外延層(epitaxial layer)。當FET 300接通時，一垂直通道在沿著溝渠側壁的每個源極區域322與漂移區域302之間的每個本體區域318內形成。
一互連材料330填充凹槽324且在電介質帽314之上延伸，該互連材料330在第3A圖中被翻起以暴露其下的區域。互連材料330沿著凹槽324之底部電氣接觸漂移區域302，因此形成一蕭特基接觸。互連材料330也作為頂部源極互連，電氣接觸源極區域322及重本體區域326。
在一可選擇的實施例中，一蕭特基障壁金屬膜可在凹槽324之底部形成以形成與漂移區域的蕭特基接觸，且一第三金屬(例如，銅)可被用以填充凹槽且在電介質帽之上延伸，作為電氣連接源極區域322及本體區域326的頂部源極互連。在一實施例中，該蕭特基障壁金屬薄膜碳化鎢(TiW)或碳化氮(TiNi)。
在一些實施例中，重本體P+區域326之島沿著胞元帶間歇性地形成，如所示。這在第4圖中被較清楚地顯示，第4圖是通過第3A圖中的結構之重本體區域326的一截面圖。除了第4圖中的每兩個相鄰溝渠之間的兩個源極區域被一個重本體區域326替代之外，第4圖中的截面圖在極大程度上類似於沿著第3A圖中的等體積圖之表面的截面圖。
參看第3A圖，重本體區域326之間歇性設置不同於習知實施態樣，在習知實施態樣中，重本體區域沿著兩個相鄰的源極區域之間的胞元帶之整個長度延伸，如第2圖結構中的習知技術。由於蕭特基二極體與溝渠FET整合在一起之方式，連續的重本體區域在第3A圖結構中並不需要。從第3A圖中可看出，藉由將凹槽324在源極區域322之下良好地延伸，該等蕭特基接觸在源極區域322之下良好地形成。當該等蕭特基接觸良好地設置在源極區域322之下時，崩潰電流自源極區域322偏離向蕭特基二極體，因此阻止寄生雙極電晶體接通。這消除了在習知結構中一般需要沿著胞元帶的連續重本體區域之需求。而是，重本體區域326之島被間歇性地併入且沿著胞元帶彼此遠離以確保良好的源極金屬330對本體區域318接觸。當連續的重本體區域被蕭特基二極體代替時，在很大程度上不需要額外的矽區域被分配給蕭特基二極體。因此，在整合蕭特基二極體時，沒有犧牲額外的矽區域。
在一些實施例中，重本體區域326沿著該等帶之設置頻率由裝置切換要求規定。對於較快的切換裝置，重本體區域沿著該等帶被較頻繁地設置。對於該等裝置，額外的矽區域可能需要被分配給蕭特基二極體(例如，藉增加胞元間隔)。對於較慢的切換裝置，沿著該等胞元帶需要較少的重本體區域。對於該等裝置，在一胞元帶的每個末端設置一重本體區域可能就足夠，因此最大化蕭特基二極體區域。
對於相同的崩潰電壓，遮罩電極305之存在使漂移區域302之摻雜濃度增加(相較於不具有屏蔽電極的溝渠閘極FET)，因此減少了裝置接通電阻。漂移區域302之較高的摻雜濃度可能需要沿著凹槽324之底部在漂移區域302內併入一植入區域以調整蕭特基接觸的摻雜濃度以確保蕭特基接觸之完整性。
第3B圖顯示了第3A圖中描述的屏蔽閘極結構之溝渠閘極變化。除了第3B圖中的溝渠不包括屏蔽電極，因此沒有延伸到與第3A圖中的溝渠一樣深之外，第3B圖中的結構類似於第3A圖中的結構。與習知溝渠閘極FET結構相同，第3B圖中的溝渠303包括一具有一厚電介質311的閘極電極308，該厚電介質311在該閘極電極之下延伸。該厚底電介質幫助減少閘極對汲極電容Cgd。可選擇地，沿著該等溝渠側壁延伸的閘極電介質316可沿著溝渠底部延伸。當不存在屏蔽電極時，第3B圖實施例中的漂移區域可能需要具有比第3A圖實施例中的漂移區域之摻雜濃度更低的一摻雜濃度。而且，一植入區域可在蕭特基接觸直下方的漂移區域內形成以確保所需的蕭特基二極體之完整性。對於一N通道MOSFET，此植入區域是一P型植入以確保一輕摻雜表面濃度。且對於一P通道MOSFET，則相反。
第5A-5E圖是描述了依據本發明之一實施例的用於形成第3A圖中的整合FET-蕭特基結構之一示範性製程之簡化截面圖。在第5A圖中，設置在一矽基材(圖未示)上的N型漂移區域502利用一習知的外延製程被形成。一習知的深溝渠蝕刻製程被執行以形成延伸到漂移區域502內且在其內終止的溝渠504。需要注意到的是，該等溝渠蝕刻製程形成在與第5A圖中的截面圖垂直的一方向內延伸的溝渠帶。在一實施例中，溝渠504具有一大約2μm之深度。在一些實施例中，溝渠寬度大約是每個0.2-0.7μm，且每個溝渠之深度在0.5-3.0μm之範圍內。此等尺寸取決於形成FET與蕭特基二極體的胞元間距。影響該等尺寸之因素包括光刻設備之能力以及設計及效能目標。
在第5B圖中，一覆蓋溝渠504之下側壁及底部對齊的屏蔽電介質512利用習知技術被形成。接著屏蔽電極505被形成，利用習知方法填充溝渠504之一下部分。一中間電極電介質層(IPD)510接著利用已知方法在屏蔽電極505之上形成。一覆蓋上溝渠側壁的閘極電介質516接著利用已知方法被形成。閘極電介質516可在該製程之較早階段形成(例如，在形成IPD 510時)。凹陷的閘極電極508被形成，從而填充溝渠504之一上部。電介質帽區域514在閘極電極508之上延伸且填充溝渠504之其餘部分。
在第5C圖中，P型摻雜劑利用習知技術被植入暴露的矽區域，之後是一製造驅動，從而形成本體區域520。當形成本體區域520時，沒有屏蔽被用於作用中的區域。
基於實施例，第5C圖中的結構可利用不同的方法被形成。例如，在一實施例中，在溝渠形成之前，P型本體區域520藉一離子植入方法或一外延製程在該漂移區域502內形成。接著一深溝渠蝕刻製程被執行以形成延伸通過P本體區域520且在N漂移區域502內終止的溝渠504。該屏蔽電極及閘極電極接著在與以上結合第5B圖中討論的製程類似的一製程中形成。
接著，在第5D圖中，利用已知技術，N型摻雜劑被植入暴露的矽區域，之後是一製程驅動，從而形成N+區域522A。當形成N+區域522A時，沒有屏蔽被用於作用中的區域。
在第5E圖中，在作用中的區域內不使用一屏蔽，一凹槽蝕刻製程被執行以蝕刻通過N+區域522A，使得N+區域522A之外部分522B被保留。被保留的外部分522B形成源極區域。一凹槽524接著在每兩個相鄰的溝渠之間形成。凹槽524形成在源極區域522B之下延伸且進入漂移區域502之凹陷的接觸口。本揭露中使用的“凹槽蝕刻”指產生具有斜圓形外輪廓的矽區域之矽蝕刻技術，如第5E圖中的源極區域522B一樣。該凹槽區域也将P型區域520分為個別本體區域518，如第5E圖中所示。若之前所指出的，一較深的凹槽導致一蕭特基接觸在源極區域與本體區域之間的漂移區域內形成。這幫助將反向崩潰電流偏離源極區域，因此阻止寄生雙極電晶體接通。此外，因為當形成本體區域518、源極區域522B以及凹槽524時沒有屏蔽被用於作用中的區域，所以此等特徵以一自對準方式形成，因此允許胞元間距實質上被減少。雖然以上凹槽蝕刻在作用中的區域內不需要一屏蔽，但是在一可選擇的實施例中，一屏蔽被用以定義被蝕刻通過至期望的深度之N+區域522A之一中心部分。因此在此一屏蔽下延伸的N+區域522A之外部分被保留。該等外部區域形成源極區域。
在一特定實施例中，利用一屏蔽層，P型摻雜劑沿著每個溝渠帶被間歇性地植入凹槽區域內。因此，重本體區域之島(類似於第3圖中的區域326)在每兩個相鄰的溝渠之間形成。在一實施例中，一足夠高劑量的P型摻雜劑在重本體植入期間需要被使用以對形成該等重本體區域的源極區域之該等部分進行反摻雜。在另一實施例中，一較低劑量的P型摻雜劑需要在植入期間被使用，使得源極區域沒有被反摻雜，因此是完整的。
在第5E圖中，習知的技術可被用以在該結構上形成一蕭特基障壁金屬530。在一實施例中，蕭特基障壁金屬填充凹槽524，且一蕭特基二極體在金屬530與漂移區域520電氣接觸的區域形成。金屬層530也接觸源極區域522B以及該等重本體區域。在一實施例中，在形成互連530之前，摻雜劑沿著每個凹槽之底部被植入漂移區域以調整蕭特基接觸的摻雜濃度以確保蕭特基接觸之完整性。
在一實施例中，一電氣連接在該等源極區域與該屏蔽電極之間形成。例如，一開口可在一溝渠帶之一端形成以暴露一屏蔽電極，且接著一互連材料被形成以接觸該屏蔽電極及源極區域。在一可選擇的實施例中，該屏蔽電極可耦接於填充該等凹槽的互連材料。
第5A-5E圖描述的製造流程是一種用於形成一整合屏蔽閘極溝渠FET-蕭特基結構之簡單的製程。因此，所形成的結構具有許多垂直及水平自對準特性。在一實施例中，該屏蔽結構電氣連接於該等源極區域，從而電容性耦接(例如，Qgd)被減少。在一特定實施例中，漂移區域及本體區域藉外延製程形成。該雙上層結構提供設計彈性，因此致能崩潰電壓及接通電阻之最佳化。當然，有許多其他變化、修改及選擇。可選擇的技術之一例子在以下被討論。
除了一些製程步驟之外，用於形成第3B圖中所示的結構之製程與第5A-5E圖中描述的相同。該項領域內具有通常知識者將知道如何修改第5A-5E圖描述的製造流程以形成第3B圖中的結構。例如，在用於形成第3B圖結構的製程中，較淺的溝渠被形成，且與形成屏蔽電極及IPD相關的製程步驟被停止。
第6A圖是依據本發明之一可選擇的實施例的具有整合在其內的一溝渠FET及一蕭特基二極體的一帶狀胞元陣列之一部分的一示範性簡化等體積圖。整合裝置600類似於第3A圖中的裝置300，其中對應的元件以與第3A圖中的數字相同的數字標示。如第6A圖中所示，整合裝置600包括由N型漂移區域302、P型本體區域318、N型源極區域322、屏蔽電極305以及閘極電極308形成的FET。整合裝置600也包括在漂移區域302與一蕭特基金屬(圖未示)之間的凹槽區域324之底部形成的蕭特基二極體620。另外，整合裝置600也包括在不存在源極區域的兩個溝渠之間的一區域內形成的蕭特基二極體625。而是，P型本體區域619延伸到該等溝渠之頂部。與蕭特基二極體625連接的源極區域之缺少增加了蕭特基二極體與FET之間裝置比率。藉由提供專用蕭特基區域625，蕭特基二極體區域相對於FET區域之比率可被改變。此設計彈性在需要某些蕭特基-FET比率的一些裝置應用中是有用的。而且，因為本體區域619沿著溝渠側壁延伸，所以相較於在如習知第2圖結構中的一漂移區域內形成的一習知蕭特基二極體，電容性耦接(例如Qgd)被減少。
第6B圖顯示了第6A圖中描述的屏蔽閘極結構之溝渠閘極變化。除了第6B圖中的溝渠不包括屏蔽電極且未延伸到與該第6A圖結構中的溝渠一樣深之外，第6B圖中的結構類似於第6A圖中的結構。與習知的溝渠閘極FET結構相同，第6B圖中的溝渠303包括一具有一厚電介質311的閘極電極308，該厚電介質311在該閘極電極之下延伸。可選擇地，沿著該等溝渠側壁延伸的閘極電介質316可沿著溝渠底部延伸。當不存在屏蔽電極時，第6B圖實施例中的漂移區域可能需要具有比第6A圖實施例中的漂移區域之一更低的摻雜濃度。而且，一植入區域可在蕭特基接觸直下方形成以確保所需的蕭特基二極體之完整性。
第7A-7C圖是依據本發明之一實施例的描述了用於形成第6A圖中所示的單片整合溝渠FET與蕭特基二極體之一示範性製造流程的簡化截面圖。第7A圖是描述了在N+源極植入之前的類似於第5C圖中所示的一中間裝置結構的一簡化圖式。相同的製程技術及以上結合第5A-5C圖描述的其等變化可被用於形成第7A圖中所示的中間結構。
在第7B圖中，一屏蔽區域710在N+源極植入之前形成，與第5D圖中的無屏蔽植入相反。如所示，N+源極區域522A在未被屏蔽區域710覆蓋的區域形成。在屏蔽710下，P型區域被保留，且沒有源極區域在其內形成。注意到屏蔽710可在電介質帽514之上延伸，且只要屏蔽710完全覆蓋其下的本體區域520，則如屏蔽710與其下的本體區域520之對準不是重要的。
在第7C圖中，凹槽區域524及725在相鄰的溝渠之間形成，接著金屬層530利用與結合第5E圖描述的製程類似的製程形成。凹槽區域524將N+區域522A分成源極區域522B，且也將P型區域520分成本體區域518。凹槽區域725將對應的P型區域520分成兩個P型區域619。該兩個區域在此被稱為本體區域619或井區域619。如所闡述的，沒有源極區域在凹槽區域725鄰近形成。如第7C圖中所示，蕭特基二極體620在具有N+源極區域522B之區域內的FET之間形成。在被第7B圖中的屏蔽區域710屏蔽的區域內，蕭特基二極體625在漂移區域502與金屬層530之間形成，且P型本體區域619延伸至該等溝渠504之頂部。沒有FET在蕭特基二極體625鄰近形成。因此，該屏蔽區域710可被設計以阻止在一些區域形成一FET。如以上所闡述的，此設計彈性可用於當需要一些裝置比率的一些裝置應用。在專用蕭特基區域內，因為本體區域619沿著溝渠側壁設置，所以電容性耦接(例如，Qgd)被減少(相較於在一漂移區域內形成的一習知蕭特基二極體)。
第8A圖是本發明之又一實施例的一簡化截面圖。與習知實施例不同，該等FET區域內的凹槽824沒有延伸到漂移區域502內，而是在所示的本體區域520內終止。一重本體區域826沿著每個凹槽824之底部在本體區域818內形成。因此，沒有蕭特基接觸在凹槽824之底部形成。然而，如第7C圖實施例中的凹槽725延伸通過該本體區域且在漂移區域502內終止，因此允許蕭特基接觸沿著凹槽725之底部在互連層830與漂移區域502之間形成。如同習知實施例，凹槽725之底部可被植入摻雜劑以增強蕭特基二極體之特性。
第8A圖中的結構可利用具有以下修改的第7A-7C圖描述的示範性製程形成。在形成第7B圖中的結構之後，一兩步凹槽蝕刻製程可被執行以形成凹槽824及725。所有P型區域520之一初始凹槽蝕刻被執行以在與第8A圖中的凹槽824之深度類似的一深度形成P型區域520內的凹槽終止。一屏蔽層接著被用以覆蓋所有FET區域，但是不覆蓋需形成蕭特基二極體的P型本體區域(例如，第7B圖中的屏蔽710之反面可被使用)。一第二凹槽蝕刻被執行以將暴露於該屏蔽層的本體區域內的凹槽進一步延伸到漂移區域502，從而形成第8A圖中所示的凹槽725。結合以上實施例中的一者或多者描述的類似的製程步驟可被用以完成該結構。
在一可選擇的製程實施例中，兩個屏蔽步驟可被用於形成凹槽824及725。首先，對應需形成蕭特基二極體的P型區域520被一屏蔽層覆蓋，且暴露的P型區域之一凹槽蝕刻被執行以形成凹槽725。其次，對應需形成FET的P型區域520被一屏蔽層覆蓋，且暴露的P型區域之一凹槽蝕刻被執行以形成凹槽824。這兩個屏蔽步驟可以相反的順序被執行。
在第8A圖結構中，源極區域與本體區域以一自對準方式形成，因此縮小了胞元間距。此外，如第6圖實施例中，當本體區域619沿著該等蕭特基區域內的閘極電極508延伸時，Qgd被減少。第8圖實施例之又一優點是藉由將FET區域與蕭特基區域彼此完全去耦接，FET對蕭特基之任何比率可被獲得。此實施例特別有利於期望在2.5-5%之範圍內的蕭特基對FET之一小比率的應用。
第8B圖顯示了第8A圖中描述的屏蔽閘極結構之溝渠閘極變化。除了第8B圖中的溝渠不包括屏蔽電極，因此沒有延伸至與第8A圖結構中的溝渠一樣深之外，第8B圖中的結構類似於第8A圖中的結構。與一些習知溝渠閘極FET結構相同，第8B圖中的溝渠503包括一具有一厚電介質511的閘極電極508，該厚電介質511在該閘極電極之下延伸。可選擇地，沿著該等溝渠側壁延伸的閘極電介質516可沿著溝渠底部延伸。在不存在屏蔽電極之情況下，第8B圖實施例中的漂移區域可能需要具有比第8A圖實施例中的漂移區域之摻雜濃度更低的一摻雜濃度。而且，一植入區域可在蕭特基接觸之正下方的漂移區域內形成以確保所需的蕭特基二極體之完整性。
在如今的電子裝置中，一般發現使用多個電源供應範圍。例如，在一些應用中，中央處理單元被設計以在一特定時間以一不同的供應電壓操作，取決於計算負載。因此，dc/dc轉換器在電子裝置內增長以滿足電路之寬範圍電源供應需求。一般的dc/dc轉換器使用一般由功率MOSET實施的高效率開關。該功率開關被控制以利用(例如)一脈寬跳變(PWM)技術將被調整數量的能量遞送給負載。
第9圖是描述了依據本發明之一實施例的包括一單片整合溝渠MOSFET與蕭特基二極體的一dc/dc轉換器900之一簡化電路示意圖。一PWM控制器901驅動一對功率MOSFET 902及904之閘極端子以調整遞送電荷給負載930。在一特定實施例中，FET 904與蕭特基二極體905之結合被實施為一與第3A、3B、6A、6B、8A及8B圖中的任何所示的單片整合溝渠MOSFET與蕭特基二極體類似的整合裝置。MOSFET 904作為一同步整流器被用於電路。為了避免擊穿電流，兩個開關必須在其中一者接通之前被截止。在此“死時間(dead time)”期間，每個MOSFET開關之內部二極體(一般被稱為本體二極體)可傳導電流。不幸地是，該本體二極體具有相對較高的正向電壓且能量被浪費。如第9圖中所示，蕭特基二極體905與MOSFET 904本體二極體並聯。因為一蕭特基二極體具有比本體二極體更低的正向電壓，所以蕭特基二極體905產生改良的功率消耗且改良轉換效率。
雖然本發明之一些實施例已利用屏蔽閘極及溝渠閘極FET被描述，但是按照本揭露，具有厚底電介質的其他屏蔽閘極FET結構及溝渠閘極FET以及其他類型的功率裝置的本發明之實施態樣對於該項領域內具有通常知識者是顯而易見的。
雖然一些特定實施例在以上被顯示且描述，但是本發明之實施例並不限於此等。例如，雖然本發明之實施例利用開放的胞元結構被描述，但是按照本揭露，利用具有各種幾何形狀(例如，多邊形、圓形以及矩形)的閉合胞元結構實施本發明對於該項領域內具有通常知識者是顯而易見的。此外，雖然本發明之實施例利用n-通道裝置被描述，但是該等實施例中的矽區域之導電類型被反相以獲得p通道裝置。而且，以上參考的各種類型的n通道及p通道FET之IGBT變化可僅藉由將基材之極性反相而獲得。因此，本發明之範圍不應參照以上描述被決定，而是應參照附加的申請專利範圍及其等效的完整範圍被決定。
300．．．FET
302，502．．．漂移區域
303，304，503，504．．．溝渠
305，505．．．屏蔽電極
308，508．．．閘極電極
310，510．．．中間電極電介質
311，511．．．厚電介質
312．．．屏蔽電介質層
314．．．電介質帽
316，516．．．閘極電介質
318，518，520，619，818．．．本體區域
322．．．源極區域
324，524，725，824．．．凹槽
326，826．．．重本體區域
330．．．互連材料
512．．．屏蔽電介質
514．．．電介質帽
522A．．．N+區域
522B．．．源極區域
530．．．蕭特基障壁金屬
600．．．整合裝置
620，625，905．．．蕭特基二極體
710．．．屏蔽
830．．．互連層
900．．．dc/dc轉換器
901．．．PWM控制器
902，904．．．功率MOSFET
930．．．負載
第1圖是描述了一具有一蕭特基二極體的FET之電路圖；
第2圖顯示了一習知的單片整合溝渠FET與蕭特基二極體之一截面圖；
第3A圖是依據本發明之一示範性實施例的單片整合屏蔽閘極FET與蕭特基二極體之一帶狀胞元陣列之一部分的簡化等體積圖；
第3B圖是依據本發明之一示範性實施例的單片整合屏蔽閘極FET與蕭特基二極體之一帶狀胞元陣列之一部分的簡化等體積圖；
第4圖顯示了第3A圖中的沿著重本體區域326的一簡化截面圖；
第5A-5E圖是描述了依據本發明之一示範性實施例的用於形成第3A圖中所示的單片整合屏蔽閘極FET與蕭特基二極體的一製程之簡化截面圖；
第6A圖是依據本發明之一示範性實施例的單片整合屏蔽閘極FET與蕭特基二極體之一帶狀胞元陣列之一部分的簡化等體積圖；
第6B圖是依據本發明之一示範性實施例的單片整合溝渠閘極FET與蕭特基二極體之一帶狀胞元陣列之一部分的簡化等體積圖；
第7A-7C圖是描述了依據本發明之一示範性實施例的用於形成第6A圖中所示的單片整合遮罩閘極FET與蕭特基二極體的一製程之簡化截面圖；
第8A圖是依據本發明之一示範性實施例的一單片整合屏蔽閘極FET與蕭特基二極體之一簡化截面圖；
第8B圖是依據本發明之一示範性實施例的一單片整合溝渠閘極FET與蕭特基二極體之一簡化截面圖；以及
第9圖是描述了依據本發明之實施例的包含一單片整合功率FET與蕭特基二極體之一dc/dc轉換器的一簡化電路圖。
302．．．漂移區域
304．．．溝渠
305．．．屏蔽電極
308．．．閘極電極
310．．．中間電極電介質
312．．．屏蔽電介質層
314．．．電介質帽
316．．．閘極電介質
318．．．本體區域
322．．．源極區域
324．．．凹槽
326．．．重本體區域
600．．．整合裝置
619．．．本體區域
620，625．．．蕭特基二極體

Claims (37)

  1. 一種半導體結構，包括一單片整合溝渠FET與蕭特基二極體，該半導體結構包含：多數個溝渠，延伸到一第一導電類型的一半導體區域內；一屏蔽電極，位在每個溝渠之一下部分內，且該屏蔽電極透過一屏蔽電介質與該半導體區域隔絕；一中間電極電介質，位於每個溝渠內的屏蔽電極之上；一閘極電介質，襯覆每個溝渠之上溝渠側壁；一閘極電極，位於每個溝渠之一上部分內、該中間電極電介質之上；一第二導電類型的本體區域，位在該半導體區域之上、相鄰的溝渠之間；該第一導電類型的一源極區域，位在每個本體區域之上；一凹槽，在每兩個相鄰的溝渠之間具有漸縮邊緣，且每個凹槽自前述兩個相鄰溝渠之上角落延伸通過該本體區域且在該本體區域下方之半導體區域內終止；以及一互連層，延伸到每個凹槽內以電氣接觸該等源極區域及該等本體區域之漸縮側壁，該互連層更沿著每個凹槽之一底部接觸該半導體區域以在其間形成一蕭特基接觸，且該互連層形成該蕭特基二極體之一陽極端子以及該FET之一源極電極。
  2. 如申請專利範圍第1項所述之半導體結構，其中該等凹 槽與該等溝渠自對準。
  3. 如申請專利範圍第1項所述之半導體結構，其中該閘極電極在每個溝渠內凹陷且被一電介質材料覆蓋。
  4. 如申請專利範圍第1項所述之半導體結構，其中該互連層進一步包含一障壁金屬層，該障壁金屬層沿著每個凹槽之一底部形成與該半導體區域之一蕭特基接觸。
  5. 如申請專利範圍第1項所述之半導體結構，進一步包含在該等本體區域之上且與其等接觸的該第二導電類型的重本體區域。
  6. 如申請專利範圍第1項所述之半導體結構，進一步包含在該半導體區域內沿著形成該蕭特基二極體之每個凹槽之底部的一摻雜區域。
  7. 如申請專利範圍第1項所述之半導體結構，其中該半導體區域是一外延層，且該半導體結構進一步包含該外延層在其上延伸的一基材。
  8. 一種用於形成一包含一單片整合溝渠FET與蕭特基二極體之半導體結構的方法，該方法包含：形成多數個延伸到一第一導電類型的一半導體區域內的溝渠；在每個溝渠之一底部形成一屏蔽電極；在每個溝渠內的該屏蔽電極之上形成一閘極電極，該閘極電極與該屏蔽電極隔絕；在該半導體區域內形成一第二導電類型的一本體區域； 在該本體區域內形成該第一導電類型的摻雜區域，每個摻雜區域橫向地自一溝渠側壁延伸到一相鄰溝渠的一側壁；在每兩個相鄰溝渠之間形成一凹槽，使得每個凹槽具有漸縮邊緣且自前述兩個相鄰溝渠之上角落延伸通過該摻雜區域及該本體區域且在該本體區域之下的該半導體區域內終止，每個凹槽將其延伸通過的該摻雜區域分為兩摻雜區域，且前述兩摻雜區域之每個摻雜區域形成一源極區域；以及形成一延伸到每個凹槽內以電氣接觸該等源極區域及該等本體區域之漸縮側壁的互連層，該互連層更沿著每個凹槽之一底部接觸該半導體區域以在其間形成一蕭特基接觸，且該互連層形成該蕭特基二極體之一陽極端子以及該FET之一源極電極。
  9. 如申請專利範圍第8項所述之方法，其中形成該凹槽包含使用一不具有一遮罩的矽蝕刻製程，使得該凹槽與該溝渠自對準。
  10. 如申請專利範圍第8項所述之方法，其中該閘極電極在每個溝渠內凹陷，該方法進一步包含以一電介質材料覆蓋每個溝渠內之閘極電極，使得該電介質材料之一頂表面與該半導體區域之一頂表面共面。
  11. 如申請專利範圍第8項所述之方法，其中形成該互連層進一步包含形成一障壁金屬層，以沿著每個凹槽之底部形成與該半導體區域之一蕭特基接觸。
  12. 如申請專利範圍第8項所述之方法，進一步包含：在該等本體區域內形成該第二導電類型的重本體區域。
  13. 一種包括一單片整合溝渠FET與蕭特基二極體的半導體結構，該半導體結構包含：多數個溝渠，延伸到一第一導電類型的一半導體區域內；一閘極電極，位在每個溝渠內；一第二導電類型的第一及第二本體區域，位在該半導體區域之上分別於第一及第二對相鄰溝渠之間；該第一導電類型的一源極區域，位在該第一本體區域之上；一凹槽，在該第一及第二相鄰溝渠中的各者之間延伸且在該半導體區域內的該第一及第二本體區域之下的一深度終止；以及一互連層，延伸到每個凹槽內以電氣接觸該源極區域及該等第一及第二本體區域，該互連層更沿著每個凹槽之一底部接觸該半導體區域以在其間形成一蕭特基接觸，且該互連層形成該蕭特基二極體之一陽極端子以及該FET之一源極電極。
  14. 如申請專利範圍第13項所述之半導體結構，其中該第一本體區域具有在該閘極電極之一上表面之下的一上表面，且該第二本體區域在該閘極電極之上表面上方垂直延伸。
  15. 如申請專利範圍第13項所述之半導體結構，其中每個凹 槽具有漸縮邊緣且與該等溝渠自對準。
  16. 如申請專利範圍第13項所述之半導體結構，進一步包含：一屏蔽電極，位在每個溝渠之一下部分內、該閘極電極之下，且該屏蔽電極透過一屏蔽電介質與該半導體區域隔絕；一中間電極電介質，位在每個溝渠內，在該屏蔽電極與閘極電極之間延伸；以及一閘極電介質，襯覆每個溝渠之上溝渠側壁。
  17. 如申請專利範圍第13項所述之半導體結構，其中該閘極電極在每個溝渠內凹陷且被一電介質材料覆蓋。
  18. 如申請專利範圍第13項所述之半導體結構，其中該互連層進一步包含一障壁金屬層，該障壁金屬層沿著每個凹槽之一底部形成與該半導體區域之一蕭特基接觸。
  19. 如申請專利範圍第13項所述之半導體結構，進一步包含在每個溝渠內的該閘極電極之下的一厚底電介質。
  20. 如申請專利範圍第13項所述之半導體結構，進一步包含在該第一本體區域之上且與該第一本體區域接觸的該第二導電類型的多數個重本體區域。
  21. 如申請專利範圍第13項所述之半導體結構，其中在操作期間，一導電通道形成於該第一本體區域內，但是不在該第二本體區域內。
  22. 如申請專利範圍第13項所述之半導體結構，其中當該FET接通時，一電流流過該第一本體區域，但是不流過該第二本體區域。
  23. 如申請專利範圍第13項所述之半導體結構，進一步包含沿著形成該蕭特基接觸的每個凹槽底部的該半導體區域內的一摻雜區域。
  24. 一種用於形成一包含一單片整合溝渠FET與蕭特基二極體的半導體結構之方法，該方法包含：形成延伸到一第一導電類型的一半導體區域內的多數個溝渠；在每個溝渠內形成一閘極電極；在該半導體區域內分別於一第一對相鄰的溝渠及一第二對相鄰的溝渠之間形成第一及第二本體區域；在該第一本體區域內但不在該第二本體區域內形成該第一導電類型的一摻雜區域；在該等第一及第二相鄰的溝渠中的各者之間形成一凹槽，每個凹槽在該等第一及第二本體區域之下的該半導體區域內終止，該等第一相鄰的溝渠之間的凹槽將該摻雜區域分為兩摻雜區域，前述兩摻雜區域中的各者形成一源極區域；以及形成一互連層，該互連層延伸到每個凹槽內以電氣接觸該等源極區域以及該等第一及第二本體區域之側壁，該互連層更沿著每個凹槽之一底部接觸該半導體區域以在其間形成一蕭特基接觸，且該互連層形成該蕭特基二極體之一陽極端子以及該FET之一源極電極。
  25. 如申請專利範圍第24項所述之方法，其中形成該等凹槽包含使用一不具有一遮罩的矽蝕刻製程，使得該等凹槽 與該等溝渠自對準。
  26. 如申請專利範圍第24項所述之方法，其中每個凹槽具有漸縮邊緣且自前述兩相鄰的溝渠之上角落延伸通過該摻雜區域及該第一及第二本體區域。
  27. 如申請專利範圍第24項所述之方法，其中該閘極電極在每個溝渠內凹陷，該方法進一步包含利用一電介質材料覆蓋每個溝渠內的閘極電極，使得該電介質材料之一頂表面與該半導體區域之一頂表面共面。
  28. 如申請專利範圍第24項所述之方法，其中形成該互連層進一步包含形成一障壁金屬層以藉此沿著每個凹槽之底部形成與該半導體區域之一蕭特基接觸。
  29. 如申請專利範圍第24項所述之方法，進一步包含：在形成該互連層之前，在每個凹槽內植入摻雜劑以沿著形成該蕭特基接觸的每個凹槽之底部的該半導體區域內形成一植入區域。
  30. 如申請專利範圍第24項所述之方法，進一步包含：在形成該閘極電極之前：沿著每個溝渠之下側壁以及底部形成一屏蔽電介質；在每個溝渠之一下部分內形成一屏蔽電極，該屏蔽電極透過該屏蔽電介質與該半導體區域隔絕；以及在每個溝渠內的該屏蔽電極之上形成一中間電極電介質。
  31. 如申請專利範圍第24項所述之方法，進一步包含：在形成該閘極電極之前：沿著每個溝渠之一底部形成一厚底電介質；及沿著每個溝渠之側壁形成一閘極電介質，且該閘極電介質比該厚底電介質更薄。
  32. 一種包含一單片整合溝渠FET與蕭特基二極體的半導體結構，該半導體結構進一步包含：多數個溝渠，延伸到一第一導電類型的一半導體區域內；一閘極電極，位於每個溝渠內；一第二導電類型的第一及第二本體區域，位在該半導體區域之上分別於一第一對及第二對相鄰的溝渠之間；多數個該第一導電類型的源極區域，位在該第一本體區域之上；一第一凹槽，在該第一對溝渠之間延伸且在該第一本體區域內在該等源極區域之下的一深度終止；一第二凹槽，在該第二對溝渠之間延伸且在該半導體區域內在該等第一、第二以及其它本體區域之下的一深度終止；以及一互連層，延伸到該等第一及第二凹槽內以電氣接觸該等源極區域及該等第一及第二本體區域，該互連層進一步沿著該第二凹槽之一底部接觸該半導體區域以在其間形成一蕭特基接觸，且該互連層形成該蕭特基二極體之一陽極端子以及該FET之一源極電極。
  33. 如申請專利範圍第32項所述之半導體結構，進一步包含：一屏蔽電極，位在每個溝渠之一下部分內、該閘極電極之下，且該屏蔽電極透過一屏蔽電介質與該半導體區域隔絕；一中間電極電介質，在每個溝渠內，在該屏蔽電極與閘極電極之間延伸；以及一閘極電介質，襯覆每個溝渠之上溝渠側壁。
  34. 如申請專利範圍第32項所述之半導體結構，進一步包含在每個溝渠內的該閘極電極之下的一厚底電介質。
  35. 一種DC-DC轉換器，包含：一DC電源；一PWM控制器；一第一FET，具有一耦接於該PWM控制器的閘極端子以及一耦接於該DC電源的第一端子；以及一單片整合溝渠FET與蕭特基二極體，具有一耦接於該PWM控制器的閘極電極、一耦接於該第一FET之一第二端子的汲極電極以及一耦接於一接地端子的源極端子；其中該單片整合溝渠FET與蕭特基二極體包含：多數個溝渠，延伸到一第一導電類型的一半導體區域內；一屏蔽電極，位在每個溝渠之一下部分內，且該屏蔽電極透過一屏蔽電介質與該半導體區域隔絕；一中間電極電介質，位於每個溝渠內的該屏蔽 電極之上；一閘極電介質，襯覆每個溝渠之上溝渠側壁；一閘極電極，位於該中間電極電介質之上的每個溝渠之一上部分內；一第二導電類型的多數本體區域，位在該半導體區域之上且相鄰的溝渠之間；該第一導電類型的一源極區域，位在每個本體區域之上；一凹槽，在每兩個相鄰的溝渠之間具有漸縮邊緣，且每個凹槽自前述兩個相鄰的溝渠之上角落延伸通過該本體區域且在該本體區域之下的該半導體區域內終止；以及一互連層，延伸到每個凹槽內以電氣接觸該等源極區域及該等本體區域之漸縮側壁，該互連層更沿著每個凹槽之一底部接觸該半導體區域以在其間形成一蕭特基接觸，且該互連層形成該蕭特基二極體之一陽極端子以及該FET之一源極電極。
  36. 一種DC-DC轉換器，包含：一DC電源；一PWM控制器；一第一FET，具有一耦接於該PWM控制器的閘極端子以及一耦接於該DC電源的第一端子；以及一單片整合溝渠FET與蕭特基二極體，具有一耦接於該PWM控制器的閘極電極、一耦接於該第一FET之一 第二端子的汲極電極以及一耦接於一接地端子的源極端子；其中該單片整合溝渠FET與蕭特基二極體包含：多數個溝渠，延伸到一第一導電類型的一半導體區域內；一閘極電極，位在每個溝渠內；一第二導電類型的第一及第二本體區域，位在該半導體區域之上分別於第一對及第二對相鄰溝渠之間；該第一導電類型的一源極區域，位在該第一本體區域之上；一凹槽，在該第一及第二相鄰的溝渠中的各者之間延伸且在半導體區域內在該第一及第二本體區域之下的一深度終止；以及一互連層，延伸到每個凹槽內以電氣接觸該源極區域及該等第一及第二本體區域，該互連層更沿著每個凹槽之一底部接觸該半導體區域以在其間形成一蕭特基接觸，且該互連層形成該蕭特基二極體之一陽極端子以及該FET之一源極電極。
  37. 一種DC-DC轉換器，包含：一DC電源；一PWM控制器；一第一FET，具有一耦接於該PWM控制器的閘極端子以及一耦接於該DC電源的第一端子；以及 一單片整合溝渠FET與蕭特基二極體，具有一耦接於該PWM控制器的閘極電極、一耦接於該第一FET之一第二端子的汲極電極以及一耦接於一接地端子的源極端子；其中該單片整合溝渠FET與蕭特基二極體包含：多數個溝渠，延伸到一第一導電類型的一半導體區域內；一閘極電極，位於每個溝渠內；一第二導電類型的第一及第二本體區域，位在該半導體區域之上分別於第一對及第二對相鄰溝渠之間；該第一導電類型的源極區域，位在該第一本體區域之上；一第一凹槽，在該第一對溝渠之間延伸且在該第一本體區域內在該等源極區域之下的一深度終止；一第二凹槽，在該第二對溝渠之間延伸且在該半導體區域內在該等第一、第二以及其它本體區域之下的一深度終止；以及一互連層，延伸到該等第一及第二凹槽內以電氣接觸該等源極區域及該等第一及第二本體區域，該互連層更沿著該第二凹槽之一底部接觸該半導體區域以在其間形成一蕭特基接觸，且該互連層形成該蕭特基二極體之一陽極端子以及該FET之一源極電極。
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