KR102592701B1 - 반도체 소자 및 이를 포함하는 전력 변환 시스템 - Google Patents

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Abstract

본 개시에 따른 일 실시예는, 서로 마주하는 제1 면과 제2 면을 포함하며 제1 반도체 물질을 포함하는 반도체 기판, 상기 반도체 기판의 상기 제1 면 상에 상방으로 연장되어 마련되는 것으로, 복수 개의 트렌치에 의해 서로 분리되며, 상기 반도체 기판과 동일하게 상기 제1 반도체 물질을 포함하는 복수 개의 핀 구조물, 상기 복수 개의 트렌치의 적어도 일부를 채우도록 상기 반도체 기판의 상기 제1 면 상에 마련되는 절연층, 상기 복수 개의 핀 구조물 사이에 마련되는 것으로, 상기 절연층에 의해 둘러싸이는 게이트 전극층, 상기 복수 개의 핀 구조물과 상기 절연층을 덮도록 형성되는 제1 도전층, 상기 반도체 기판의 상기 제2 면 상에 마련되는 제2 도전층 및 상기 게이트 전극층과 상기 반도체 기판 사이에 마련되는 것으로, 상기 절연층에 의해 둘러싸이며, 상기 제2 도전층과 전기적으로 연결되는 쉴드층을 포함하는 반도체 소자를 제공한다.

Description

반도체 소자 및 이를 포함하는 전력 변환 시스템{Semiconductor element and power switching system including the same}
본 개시의 예시적인 실시예는 반도체 소자 및 이를 포함하는 전력 변환 시스템에 관한 것으로서, 더욱 상세하게는 수직 채널을 포함하는 반도체 소자 및 이를 포함하는 전력 변환 시스템에 관한 것이다.
다이오드, 사이리스터, 양극성(bipolar) 트랜지스터, 전계 효과 트랜지스터(MOSFETs) 등과 같은, 반도체 스위칭 소자들이 다양한 전자 장치들에서 널리 이용되고 있다. 반도체 스위칭 소자들은 예를 들면, 전력 변환 시스템, 통신 장치, 제어 및 모니터링 장치, 증폭 장치 등에서 이용된다. 반도체 스위칭 소자들은 온/오프 동작으로 전류를 제어할 수 있다. 또한, 전자 장치들의 성능은 내부에 이용되는 반도체 스위칭 소자들의 성능에 의존할 수 있다.
반도체 스위칭 소자에 대해 요구되는 특성은, 높은 전력 효율, 소형, 빠른 동작 속도, 저손실, 높은 신뢰성(reliability) 등을 포함한다. 특히, 반도체 스위칭 소자의 동작 속도는 전력 효율 및 동작 주파수에 영향을 미치기 때문에, 빠른 스위칭 속도를 갖는 반도체 스위칭 소자가 요구되고 있다.
반도체 스위칭 소자로서 질화갈륨(GaN)을 포함하는 핀펫(FinFET) 구조의 반도체 스위칭 소자가 알려져 있다. 핀펫(FinFET) 구조의 반도체 스위칭 소자는 수직 채널을 가짐으로써, 수평 채널을 가지는 다른 반도체 스위칭 소자에 비해 낮은 누설 전류를 보이고, 보다 높은 효율의 스위칭 동작을 보일 수 있다.
본 개시의 다양한 실시예에 따라, 게이트 전극층과 드레인 전극층 사이의 커패시턴스를 낮춤으로써 향상된 스위칭 속도를 가지는 반도체 소자 및 이를 포함하는 전력 변환 시스템을 제공하고자 한다.
본 개시의 다양한 실시예에 따라, 게이트 전극층에 집중될 수 있는 전계를 분산시키는 절연층 구조를 가지는 반도체 소자 및 이를 포함하는 전력 변환 시스템을 제공하고자 한다.
일 실시예는,
서로 마주하는 제1 면과 제2 면을 포함하며 제1 반도체 물질을 포함하는 반도체 기판, 상기 반도체 기판의 상기 제1 면 상에 상방으로 연장되어 마련되는 것으로, 복수 개의 트렌치에 의해 서로 분리되며, 상기 반도체 기판과 동일하게 상기 제1 반도체 물질을 포함하는 복수 개의 핀 구조물, 상기 복수 개의 트렌치의 적어도 일부를 채우도록 상기 반도체 기판의 상기 제1 면 상에 마련되는 절연층, 상기 복수 개의 핀 구조물 사이에 마련되는 것으로, 상기 절연층에 의해 둘러싸이는 게이트 전극층, 상기 복수 개의 핀 구조물과 상기 절연층을 덮도록 형성되는 제1 도전층, 상기 반도체 기판의 상기 제2 면 상에 마련되는 제2 도전층 및 상기 게이트 전극층과 상기 반도체 기판 사이에 마련되는 것으로, 상기 절연층에 의해 둘러싸이며, 상기 제2 도전층과 전기적으로 연결되는 쉴드층을 포함하는 반도체 소자를 제공한다.
상기 복수 개의 핀 구조물은 상기 제1 면 상에 2차원적으로 배열되는 복수 개의 기둥 형상을 포함할 수 있다.
상기 게이트 전극층은,
상기 복수 개의 핀 구조물 사이의 공간에 마련되도록 형성된 격자 무늬 구조를 포함할 수 있다.
상기 쉴드층은,
상기 복수 개의 핀 구조물의 사이의 공간에 마련되도록 형성된 격자 무늬 구조를 포함할 수 있다.
상기 게이트 전극층은,
상기 제1 면에 평행하는 제1 방향으로 연장되어 형성되고 서로 나란하게 배치되는 복수 개의 제1 게이트 전극 요소와, 상기 제1 면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성되며 서로 나란하게 배치되는 복수 개의 제2 게이트 전극 요소를 포함할 수 있다.
상기 쉴드층은,
상기 제1 방향으로 연장되어 형성되고 서로 나란하게 배치되는 복수 개의 제1 쉴드 요소와, 상기 제2 방향으로 연장되어 형성되며 서로 나란하게 배치되는 복수 개의 제2 쉴드 요소를 포함할 수 있다.
상기 복수 개의 제1 쉴드 요소의 상기 제2 방향으로의 폭은 상기 복수 개의 제1 게이트 전극 요소의 상기 제2 방향으로의 폭보다 작거나 같고, 상기 복수 개의 제2 쉴드 요소의 상기 제2 방향으로의 폭은 상기 복수 개의 제2 게이트 전극 요소의 상기 제2 방향으로의 폭보다 작거나 같을 수 있다.
상기 절연층은,
상기 복수 개의 트렌치의 적어도 일부를 채우도록 상기 반도체 기판의 상기 제1 면 상에 마련되며, 상기 쉴드층이 배치되는 제1 홈을 포함하는 제1 절연층, 상기 제1 절연층 상에 마련되며, 상기 게이트 전극층이 배치되는 제2 홈을 포함하는 제2 절연층 및 상기 제2 절연층 상에 마련되며, 상기 게이트 전극층을 덮는 제3 절연층을 포함할 수 있다.
상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층은 동일한 유전 물질을 포함할 수 있다.
상기 복수 개의 핀 구조물은 상기 절연층으로부터 상방을 향해 돌출되어 형성되고, 상기 제2 도전층은 상기 복수 개의 핀 구조물의 상기 절연층으로부터 돌출된 영역의 측면을 둘러싸도록 형성될 수 있다.
상기 절연층의 상기 복수 개의 핀 구조물의 하부와 인접한 하부 가장자리 영역은, 복수 개의 핀 구조물의 연장 방향과 나란한 방향으로 상기 반도체 기판으로부터 멀어질수록 그 폭이 넓어지도록 형성될 수 있다.
상기 반도체 소자는, 상기 복수 개의 핀 구조물과 상기 제1 도전층 사이에 마련되는 것으로, 상기 반도체 기판의 도핑 농도보다 높은 도핑 농도를 가지는 복수 개의 제1 반도체 컨택층 및 상기 반도체 기판과 상기 제2 도전층 사이에 마련되는 것으로, 상기 반도체 기판의 도핑 농도보다 높은 도핑 농도를 가지는 제2 반도체 컨택층을 더 포함할 수 있다.
상기 반도체 소자는, 상기 복수 개의 핀 구조물 각각의 상기 게이트 전극층과 인접하는 영역에 마련되며, 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하는 적어도 하나의 반도체 삽입층을 더 포함할 수 있다.
상기 게이트 전극층은,
상기 쉴드층 상에 마련되는 게이트 바디부와 상기 게이트 바디부의 가장자리로부터 하방으로 연장되어 형성되어 상기 쉴드층의 측면과 인접하도록 마련되는 게이트 돌출부를 포함할 수 있다.
상기 절연층은,
상기 복수 개의 트렌치의 적어도 일부를 채우도록 상기 반도체 기판의 상기 제1 면 상에 마련되며, 상기 쉴드층이 배치되는 제1 홈, 상기 게이트 돌출부가 삽입되는 제2 홈을 포함하는 제1 절연층, 상기 제1 절연층 상에 마련되며, 상기 게이트 돌출부가 관통하는 관통홀을 포함하는 제2 절연층, 상기 제2 절연층 상에 마련되며, 상기 게이트 바디부가 배치되는 제3 홈을 포함하는 제3 절연층 및 상기 제3 절연층 상에 마련되며, 상기 게이트 바디부를 덮는 제4 절연층을 포함할 수 있다.
상기 복수 개의 핀 구조물의 상부 표면과 상기 게이트 전극층의 상부 표면은 동일선 상에 위치할 수 있다.
상기 복수 개의 핀 구조물 각각은 비교적 폭이 넓은 하부 영역과 비교적 폭이 좁은 상부 영역을 포함할 수 있다.
상기 복수 개의 핀 구조물 각각은 상방으로 갈수록 폭이 좁아지는 테이퍼 형상을 포함할 수 있다.
상기 복수 개의 핀 구조물 각각은 비교적 폭이 넓은 하부 영역과 상부 영역, 상기 하부 영역 및 상부 영역 사이에 마련되고 비교적 폭이 좁은 중간 영역을 포함할 수 있다.
상기 중간 영역은 상기 게이트 전극층과 인접할 수 있다.
상기 절연층의 상기 반도체 기판의 가장자리와 인접한 영역은 다른 영역에 비해 상기 제2 도전층과 보다 더 가까워지도록 상기 반도체 기판에 삽입되어 형성될 수 있다.
상기 쉴드층의 상기 반도체 기판의 가장자리와 인접한 영역은 다른 영역에 비해 상기 제2 도전층과 보다 더 가까워지도록 상기 절연층에 보다 더 깊게 삽입되어 형성될 수 있다.
상기 절연층의 상기 반도체 기판의 가장자리와 인접한 영역에는 상기 게이트 전극층이 마련되지 않을 수 있다.
상기 제1 반도체 물질은 질화갈륨(GaN)을 포함할 수 있다.
상기 복수 개의 핀 구조물은, 상기 제1 면에 평행하는 제1 방향으로 연장되어 형성되고 서로 나란하게 배치될 수 있다.
상기 게이트 전극층은,
상기 복수 개의 핀 구조물과 평행하도록 상기 제1 방향으로 연장되어 형성되고 서로 나란하게 배치되는 복수 개의 게이트 전극 요소를 포함할 수 있다.
상기 쉴드층은,
상기 복수 개의 핀 구조물과 평행하도록 상기 제1 방향으로 연장되어 형성되고 서로 나란하게 배치되는 복수 개의 쉴드 요소를 포함할 수 있다.
다른 일 실시예는,
상기 반도체 소자를 포함하는 전력 변환 시스템을 제공한다.
본 개시의 다양한 실시예에 따라, 게이트 전극층과 드레인 전극층 사이에 쉴드층을 마련하여, 게이트 전극층과 드레인 전극층 사이의 커패시턴스를 낮춤으로써 향상된 스위칭 속도를 가지는 반도체 소자 및 이를 포함하는 전력 변환 시스템을 제공할 수 있다.
본 개시의 다양한 실시예에 따라, 게이트 전극층, 쉴드층을 둘러싸는 절연층의 하부 가장자리 영역이 테이퍼 형상을 포함하도록 하여 게이트 전극층에 집중될 수 있는 전계를 분산시킴으로써 향상된 효율을 보이는 반도체 소자 및 이를 포함하는 전력 변환 시스템을 제공할 수 있다.
도 1은 일 실시예에 따른 반도체 소자의 예시적인 구성을 간략하게 도시한 평면도이다.
도 2는 도 1의 A-A'선을 따라 자른 단면을 간략하게 도시한 측단면도이다.
도 3은 비교예에 따른 반도체 소자의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 4는 다른 일 실시예에 따른 반도체 소자의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 5는 또 다른 일 실시예에 따른 반도체 소자의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 6은 또 다른 일 실시예에 따른 반도체 소자의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 7은 또 다른 일 실시예에 따른 반도체 소자의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 8은 또 다른 일 실시예에 따른 반도체 소자의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 9는 또 다른 일 실시예에 따른 반도체 소자의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 10은 또 다른 일 실시예에 따른 반도체 소자의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 11은 또 다른 일 실시예에 따른 반도체 소자의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 12는 또 다른 일 실시예에 따른 반도체 소자의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 13은 또 다른 일 실시예에 따른 반도체 소자의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 14는 또 다른 일 실시예에 따른 반도체 소자의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 15는 또 다른 일 실시예에 따른 반도체 소자의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 16은 또 다른 일 실시예에 따른 반도체 소자의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 17은 일 실시예에 따른 전력 변환 시스템의 예시적인 구성을 간략하게 도시한 회로도이다.
아래에서는 첨부한 도면을 참조하여 해당 기술 분야의 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 다양한 실시예에 따른 반도체 소자 및 이를 포함하는 전력 변환 시스템에 대해 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
한편, 이하에서 설명되는 반도체 소자 및 이를 포함하는 전력 변환 시스템은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 반도체 소자(100)의 예시적인 구성을 간략하게 도시한 평면도이다. 도 2는 도 1의 A-A'선을 따라 자른 단면을 간략하게 도시한 측단면도이다. 도 3은 비교예에 따른 반도체 소자(101)의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 1 및 도 2를 참조하면, 반도체 소자(100)는 반도체 기판(10), 복수 개의 핀 구조물(f1, f2), 절연층(20), 게이트 전극층(30), 쉴드층(40), 제1 도전층(50) 및 제2 도전층(60)을 포함할 수 있다.
반도체 기판(10)은 서로 마주하는 제1 면(10a)과 제2 면(10b)을 포함할 수 있다. 여기서 제1 면(10a)은 반도체 기판(10)의 상부 표면, 제2 면(10b)은 반도체 기판(10)의 하부 표면을 지칭할 수 있다.
반도체 기판(10)은 제1 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체 물질은 질화갈륨(GaN)을 포함할 수 있다. 제1 반도체 물질이 포함하는 질화갈륨은 n형 질화갈륨일 수 있다. 예를 들어, 반도체 기판(10)은 실리콘(Si), 게르마늄(Ge) 중 어느 하나가 도핑된 질화갈륨을 포함할 수 있다. 그러나 이에 한정되는 것은 아니고, 반도체 기판(10)은 인(P), 비소(As), 안티몬(Sb) 중 어느 하나가 도핑된 질화갈륨을 포함할 수 있다.
복수 개의 핀 구조물(f1, f2)은 기판(10)의 제1 면(10a) 상에 상방(z축 방향)으로 연장되어 마련될 수 있다. 도 1에는 9개의 핀 구조물이 도시되어 있으나, 이는 설명의 편의를 위한 것으로서, 반도체 소자(100)는 9개보다 많은 수의 핀 구조물을 포함할 수 있다.
복수 개의 핀 구조물(f1, f2)에는 채널 영역이 형성될 수 있다. 예를 들어, 복수 개의 핀 구조물(f1, f2)에 인접한 게이트 전극층(30)에 문턱 전압 이상의 게이트 전압이 인가되면, 복수 개의 핀 구조물(f1, f2)에 채널 영역이 형성될 수 있다. 이 경우, 채널 영역은 복수 개의 핀 구조물(f1, f2)이 연장된 방향과 나란한 방향으로 연장되어 형성될 수 있다. 채널 영역이 형성된 이후에, 제1 도전층(50)과 제2 도전층(60) 사이에 전압이 인가되면, 복수 개의 핀 구조물(f1, f2)에 형성된 채널 영역을 통해 제1 도전층(50)과 제2 도전층(60) 사이에 소정의 전류가 발생할 수 있다.
복수 개의 핀 구조물(f1, f2)은 복수 개의 트렌치(T1, T2)에 의해 서로 분리될 수 있다. 예를 들어, 복수 개의 핀 구조물(f1, f2)은 복수 개의 트렌치(T1, T2)에 의해 서로 분리된 복수 개의 기둥 형상을 포함할 수 있다. 예를 들어, 복수 개의 핀 구조물(f1, f2)은 사각기둥 형상을 포함할 수 있다. 그러나 이에 한정되는 것은 아니고, 복수 개의 핀 구조물(f1, f2)은 원기둥, 삼각기둥, 사각기둥 등의 다양한 종류의 기둥 형상을 포함할 수 있다.
복수 개의 기둥 형상을 가지는 복수 개의 핀 구조물(f1, f2)은 제1 면(10a) 상에 2차원적으로 배열될 수 있다. 이 경우, 복수 개의 핀 구조물(f1, f2)은 복수 개의 트렌치(T1, T2)에 의해 서로 이격되어 마련될 수 있다. 서로 이격된 복수 개의 핀 구조물(f1, f2) 사이에는 복수 개의 공간(A1, A2, A3)이 형성될 수 있다.
복수 개의 핀 구조물(f1, f2)은 반도체 기판(10)과 동일하게 제1 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 기판(10)과 복수 개의 핀 구조물(f1, f2)은 동일한 제1 반도체 물질을 포함하며, 일체형으로 형성될 수 있다. 복수 개의 핀 구조물(f1, f2)의 제1 면(10a)과 평행한 방향(x축 방향 또는 y축 방향)으로의 폭은 수 nm 내지 수십 nm일 수 있다. 그러나 이에 한정되는 것은 아니며, 복수 개의 핀 구조물(f1, f2)의 제1 면(10a)과 평행한 방향(x축 방향 또는 y축 방향)으로의 폭은 수백 nm일 수 있다.
복수 개의 핀 구조물(f1, f2) 각각은 비교적 폭이 좁은 상부 영역(w1)과 비교적 폭이 넓은 하부 영역(w2)을 포함할 수 있다. 예를 들어, 복수 개의 핀 구조물(f1, f2) 각각의 상부 영역(w1)은 제1 면(10a)과 평행한 방향(x축 방향 또는 y축 방향)으로 일정한 폭을 가지는 영역일 수 있다. 상부 영역(w1)은 게이트 전극층(30)이 마련된 영역과 인접할 수 있다.
또한, 복수 개의 핀 구조물(f1, f2) 각각의 하부 영역(w2)은 복수 개의 핀 구조물(f1, f2)의 연장 방향(z축 방향)으로 반도체 기판(10)으로부터 멀어질수록 그 폭이 점진적으로 좁아지도록 형성될 수 있다. 여기서, 연장 방향(z축 방향)은 반도체 기판(10), 절연층(20) 및 게이트 전극층(30)의 적층 방향과 나란한 방향일 수 있다. 하부 영역(w2)은 쉴드층(40)이 마련된 영역과 인접할 수 있다.
이처럼, 복수 개의 핀 구조물(f1, f2) 각각의 게이트 전극층(30)과 인접한 상부 영역(w1)의 폭이 충분히 좁게 형성됨으로서, 상부 영역(w1)에서는 핀 효과에 의해 공핍(depletion) 영역이 형성될 수 있다. 그러나, 복수 개의 핀 구조물(f1, f2) 각각의 쉴드층(40)과 인접한 하부 영역(w2)의 폭이 충분히 넓게 형성됨으로서, 하부 영역(w2)에서는 핀 효과가 사라지고, 이에 따라 공핍(depletion) 영역이 형성되지 않을 수 있다.
절연층(20)은 복수 개의 트렌치(T1, T2)의 적어도 일부를 채우도록 반도체 기판(10)의 제1 면(10a) 상에 마련될 수 있다. 예를 들어, 절연층(20)은 복수 개의 핀 구조물(f1, f2) 사이의 복수 개의 공간(A1, A2, A3)의 적어도 일부를 채우도록 마련될 수 있다. 절연층(20)은 제1 면(10a) 상의 복수 개의 핀 구조물(f1, f2)이 형성되지 않은 영역을 덮도록 마련될 수 있다. 예를 들어, 절연층(20)은 복수 개의 트렌치(T1, T2)의 일부를 채우도록 마련되고, 복수 개의 핀 구조물(f1, f2)의 측면을 둘러싸도록 마련될 수 있다. 이에 따라, 복수 개의 핀 구조물(f1, f2)은 절연층(20)으로부터 상방을 향해 돌출되어 형성될 수 있다.
절연층(20)은 복수 개의 핀 구조물(f1, f2) 사이의 공간에 마련되는 게이트 전극층(30), 쉴드층(40)을 절연시키도록 마련될 수 있다. 예를 들어, 절연층(20)은 게이트 전극층(30)을 둘러싸도록 형성되고, 이에 따라, 게이트 전극층(30)은 복수 개의 핀 구조물(f1, f2)과 쉴드층(40)으로부터 절연될 수 있다. 또한, 쉴드층(40)은 복수 개의 핀 구조물(f1, f2)과 게이트 전극층(30)으로부터 절연될 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 절연층(20)은 제1 절연층(20a), 제2 절연층(20b) 및 제3 절연층(20c)을 포함할 수 있다.
제1 절연층(20a)은 복수 개의 트렌치(T1, T2)의 적어도 일부를 채우도록 제1 면(10a) 상에 마련되며, 쉴드층(40)이 배치되는 제1 홈(h1)을 포함할 수 있다.
제2 절연층(20b)은 제1 절연층(20a) 상에 마련되며, 게이트 전극층(30)이 배치되는 제2 홈(h2)을 포함할 수 있다.
제3 절연층(20c)은 제2 절연층(20b) 상에 마련되며, 게이트 전극층(30)을 덮을 수 있다.
제1 절연층(20a), 제2 절연층(20b), 제3 절연층(20c)은 서로 다른 공정 하에서 형성되는 것으로서, 서로 다른 유전 물질을 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 제1 절연층(20a), 제2 절연층(20b) 및 제3 절연층(20c)은 일체형으로 형성되며, 동일한 유전 물질을 포함할 수 있다. 또한, 제1 절연층(20a)과 제2 절연층(20b)의 복수 개의 핀 구조물(f1, f2)과 접하는 영역은 동일한 공정 하에서 형성될 수도 있다.
절연층(20)의 복수 개의 핀 구조물(f1, f2)의 하부와 인접한 하부 가장자리 영역(E1)은, 복수 개의 핀 구조물(f1, f2)의 연장 방향(z축 방향)으로 반도체 기판(10)으로부터 멀어질수록 그 폭이 넓어지도록 형성될 수 있다. 여기서, 연장 방향(z축 방향)은 반도체 기판(10), 절연층(20) 및 게이트 전극층(30)의 적층 방향과 나란한 방향일 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 제1 절연층(20a)의 하부 가장자리 영역(E1)은, 연장 방향(z축 방향)으로 반도체 기판(10)으로부터 멀어질수록 그 폭이 넓어지는 테이퍼 형상을 가질 수 있다. 제1 절연층(20a)의 하부 가장자리 영역(E1)은 제1 절연층(20a)의 하부 표면으로부터 제1 절연층(20a)의 쉴드층(40)과 동일한 높이에 위치한 측면까지의 영역을 의미할 수 있다.
이러한 절연층(20)의 테이퍼 형상에 의해, 제1 도전층(50)과 제2 도전층(60) 사이에 전압이 인가되는 경우, 게이트 전극층(30)과 인접한 절연층(20)의 하부 가장자리 영역(E1)에 전계가 집중되는 현상이 방지될 수 있다.
절연층(20)은 SiO2, SiN 등의 절연 물질을 포함할 수 있다. 절연층(20)은 high-k 유전 물질을 포함할 수도 있다. 그러나 이에 한정되는 것은 아니고, 절연층(20)은 다양한 종류의 유전 물질을 포함할 수 있다.
게이트 전극층(30)은 복수 개의 핀 구조물(f1, f2) 사이에 마련되는 것으로, 절연층(20)에 의해 둘러싸일 수 있다. 예를 들어, 게이트 전극층(30)은 제2 절연층(20b)에 포함된 제2 홈(h2)에 배치되고, 제3 절연층(20c)에 의해 덮일 수 있다. 이에 따라, 게이트 전극층(30)의 하부 표면과 측면은 제2 절연층(20b)에 의해 덮히고, 게이트 전극층(30)의 상부 표면은 제3 절연층(20c)에 의해 덮힐 수 있다.
예를 들어, 게이트 전극층(30)은 복수 개의 핀 구조물(f1, f2) 사이에 마련되도록 형성된 격자 무늬 구조를 포함할 수 있다. 2차원적으로 배열된 복수 개의 핀 구조물(f1, f2) 사이사이에는 복수 개의 공간이 형성될 수 있고, 격자 무늬 구조의 게이트 전극층(30)은 이 복수 개의 공간에 마련되도록 형성될 수 있다.
예를 들어, 게이트 전극층(30)은 제1 면(10a)에 평행하는 제1 방향(x축 방향)으로 연장되어 형성되고 서로 나란하게 배치되는 복수 개의 제1 게이트 전극 요소(GLp1, GLp2)와, 제1 면(10a)에 평행하고 제1 방향(x축 방향)과 교차하는 제2 방향(y축 방향)으로 연장되어 형성되며 서로 나란하게 배치되는 복수 개의 제2 게이트 전극 요소(GLv1, GLv2)를 포함할 수 있다. 여기서 제1 방향(x축 방향)과 제2 방향(y축 방향)은 직교할 수 있다. 또한, 복수 개의 제1 게이트 전극 요소(GLp1, GLp2)는 제2 방향(y축 방향)으로 나란하게 배치되고, 복수 개의 제2 게이트 전극 요소(GLv1, GLv2)는 제1 방향(x축 방향)으로 나란하게 배치될 수 있다.
복수 개의 제1 게이트 전극 요소(GLp1, GLp2)와 복수 개의 제2 게이트 전극 요소(GLv1, GLv2)는 일체형으로 형성될 수 있다. 예를 들어, 복수 개의 제1 게이트 전극 요소(GLp1, GLp2)와 복수 개의 제2 게이트 전극 요소(GLv1, GLv2)는 동일한 층에 마련되고, 복수 개의 제1 게이트 전극 요소(GLp1, GLp2)와 복수 개의 제2 게이트 전극 요소(GLv1, GLv2)가 교차하는 영역도 단일한 층으로 형성될 수 있다. 그러나 이에 한정되는 것은 아니며, 복수 개의 제1 게이트 전극 요소(GLp1, GLp2)와 복수 개의 제2 게이트 전극 요소(GLv1, GLv2)는 서로 다른 층에 형성될 수도 있다.
복수 개의 제1 게이트 전극 요소(GLp1, GLp2)와 복수 개의 제2 게이트 전극 요소(GLv1, GLv2)는 제2 비아(p2)를 통해 외부 전압원과 전기적으로 연결될 수 있다. 예를 들어, 하나의 제1 게이트 전극 요소(GLp2)가 제2 비아(p2)를 통해 외부 전압원과 전기적으로 연결될 수 있다. 이에 따라, 게이트 전극층(30)은 외부 전압원과 전기적으로 연결될 수 있다.
복수 개의 제1 게이트 전극 요소(GLp1, GLp2)와 복수 개의 제2 게이트 전극 요소(GLv1, GLv2)는 복수 개의 핀 구조물(f1, f2) 사이에 형성된 공간을 지나도록 마련될 수 있다. 이에 따라, 복수 개의 핀 구조물(f1, f2) 중 인접한 두 개의 핀 구조물 사이에는 게이트 전극층(30)의 일부가 마련될 수 있다.
게이트 전극층(30)은 도전성 물질을 포함할 수 있다. 예를 들어, 게이트 전극층(30)은 폴리실리콘(poly-Si), 금속 등의 도전성 물질을 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 게이트 전극층(30)은 다양한 종류의 도전성 물질을 포함할 수 있다.
쉴드층(40)은 게이트 전극층(30)과 반도체 기판(10) 사이에 마련되는 것으로, 절연층(20)에 의해 둘러싸일 수 있다. 예를 들어, 쉴드층(40)은 제1 절연층(20a)에 포함된 제1 홈(h1)에 배치되고, 제2 절연층(20b)에 의해 덮일 수 있다. 이에 따라, 쉴드층(40)의 하부 표면과 측면은 제1 절연층(20a)에 의해 덮히고, 쉴드층(40)의 상부 표면은 제2 절연층(20b)에 의해 덮힐 수 있다.
예를 들어, 쉴드층(40)은 복수 개의 핀 구조물(f1, f2) 사이에 마련되도록 형성된 격자 무늬 구조를 포함할 수 있다. 2차원적으로 배열된 복수 개의 핀 구조물(f1, f2) 사이사이에는 복수 개의 공간이 형성될 수 있고, 격자 무늬 구조의 쉴드층(40)은 이 복수 개의 공간에 마련되도록 형성될 수 있다.
예를 들어, 쉴드층(40)은 제1 방향(x축 방향)으로 연장되어 형성되고 서로 나란하게 배치되는 복수 개의 제1 쉴드 요소(SLp1, SLp2)와, 제2 방향(y축 방향)으로 연장되어 형성되며 서로 나란하게 배치되는 복수 개의 제2 쉴드 요소(SLv1, SLv2)를 포함할 수 있다. 또한, 복수 개의 제1 쉴드 요소(SLp1, SLp2)는 제2 방향(y축 방향)으로 나란하게 배치되고, 복수 개의 제2 쉴드 요소(SLv1, SLv2)는 제1 방향(x축 방향)으로 나란하게 배치될 수 있다.
복수 개의 제1 쉴드 요소(SLp1, SLp2) 각각은 복수 개의 제1 게이트 전극 요소(GLp1, GLp2) 각각의 하부에 위치할 수 있다. 또한, 복수 개의 제2 쉴드 요소(SLv1, SLv2) 각각은 복수 개의 제2 게이트 전극 요소(GLv1, GLv2) 각각의 하부에 위치할 수 있다.
복수 개의 제2 쉴드 요소(SLv1, SLv2)의 제1 방향(x축 방향)으로의 폭(L1)은 복수 개의 제2 게이트 전극 요소(GLv1, GLv2)의 제1 방향(x축 방향)으로의 폭(L2)보다 작거나 같을 수 있다. 이와 유사하게, 복수 개의 제1 쉴드 요소(SLp1, SLp2)의 제2 방향(y축 방향)으로의 폭은 복수 개의 제1 게이트 전극 요소(GLp1, GLp2)의 제2 방향(y축 방향)으로의 폭보다 작거나 같을 수 있다. 이에 따라, 도 1에 도시된 바와 같이, 반도체 소자(100)의 상부에서 바라볼 때, 격자 무늬의 쉴드층(40)은 상부에 마련된 격자 무늬의 게이트 전극층(30)에 의해 완전히 가려질 수 있다.
복수 개의 제1 쉴드 요소(SLp1, SLp2)와 복수 개의 제2 쉴드 요소(SLv1,
SLv2)는 일체형으로 형성될 수 있다. 예를 들어, 복수 개의 제1 쉴드 요소(SLp1, SLp2)와 복수 개의 제2 쉴드 요소(SLv1, SLv2)는 동일한 층에 마련되고, 복수 개의 제1 쉴드 요소(SLp1, SLp2)와 복수 개의 제2 쉴드 요소(SLv1, SLv2)가 교차하는 영역도 단일한 층으로 형성될 수 있다. 그러나 이에 한정되는 것은 아니며, 복수 개의 제1 쉴드 요소(SLp1, SLp2)와 복수 개의 제2 쉴드 요소(SLv1, SLv2)는 서로 다른 층에 형성될 수도 있다.
쉴드층(40)은 제1 도전층(50)과 전기적으로 연결될 수 있다. 예를 들어, 하나의 제1 쉴드 요소(SLp1)가 제1 비아(p1)를 통해 제1 도전층(50)과 전기적으로 연결될 수 있다. 이에 따라, 쉴드층(40)은 제1 도전층(50)에 쇼트될 수 있다. 예를 들어, 제1 도전층(50)에 소정의 제1 전압이 인가된 경우, 쉴드층(40)에도 제1 도전층(50)에 인가된 전압과 동일한 제1 전압이 걸리게 되어, 제1 도전층(50)과 쉴드층(40)은 같은 전위를 가지게 된다.
복수 개의 제1 쉴드 요소(SLp1, SLp2)와 복수 개의 제2 쉴드 요소(SLv1, SLv2)는 복수 개의 핀 구조물(f1, f2) 사이에 형성된 공간을 지나도록 마련될 수 있다. 이에 따라, 복수 개의 핀 구조물(f1, f2) 중 인접한 두 개의 핀 구조물 사이에는 쉴드층(40)의 일부가 마련될 수 있다.
쉴드층(40)은 도전성 물질을 포함할 수 있다. 예를 들어, 쉴드층(40)은 폴리실리콘(poly-Si), 금속 등의 도전성 물질을 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 쉴드층(40)은 다양한 종류의 도전성 물질을 포함할 수 있다.
제1 도전층(50)은 복수 개의 핀 구조물(f1, f2)와 접하는 공통 소스 전극으로 기능할 수 있다. 제1 도전층(50)은 복수 개의 핀 구조물(f1, f2)와 절연층(20)을 덮도록 형성될 수 있다. 예를 들어, 복수 개의 핀 구조물(f1, f2)는 절연층(20)으로부터 상방을 향해 돌출되어 형성될 수 있고, 제1 도전층(50)은 복수 개의 핀 구조물(f1, f2)의 절연층(20)으로부터 돌출된 영역의 측면을 둘러싸도록 형성될 수 있다.
제1 도전층(50)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 도전층(50)은 폴리실리콘(poly-Si), 금속 등의 도전성 물질을 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 제1 도전층(50)은 다양한 종류의 도전성 물질을 포함할 수 있다.
제2 도전층(60)은 복수 개의 핀 구조물(f1, f2)에 대해 공통 드레인 전극으로 기능할 수 있다. 제2 도전층(60)은 반도체 기판(10)의 제2 면(10b) 상에 마련될 수 있다. 제2 도전층(60)은 도전성 물질을 포함할 수 있다. 예를 들어, 제2 도전층(60)은 폴리실리콘(poly-Si), 금속 등의 도전성 물질을 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 제2 도전층(60)은 다양한 종류의 도전성 물질을 포함할 수 있다.
반도체 소자(100)의 전력 변환 효율이 향상되기 위해서는, 게이트-드레인 커패시턴스(Cgd)에 대한 게이트-소스 커패시턴스(Cgs)의 비율(Cgs/Cgd)이 충분히 커야 할 필요가 있다. 예를 들어, 게이트-드레인 커패시턴스(Cgd)에 대한 게이트-소스 커패시턴스(Cgs)의 비율(Cgs/Cgd)은 5이상일 필요가 있다.
도 2에 도시된 바와 같이, 제1 도전층(50)이 소스 전극층으로 기능하고, 제2 도전층(60)이 드레인 전극층으로 기능하는 경우, 반도체 소자(100)의 게이트-드레인 커패시턴스(Cgd)의 값은 Cgd1이고, 게이트-소스 커패시턴스(Cgs)는 Cgs1 + Cgs 2 + Cgs3이다. 여기서, Cgs3는 제1 도전층(50)과 전기적으로 연결된 쉴드층(40)과 게이트 전극층(30) 사이의 커패시턴스이다. 이 경우, 반도체 소자(100)의 게이트-드레인 커패시턴스(Cgd)에 대한 게이트-소스 커패시턴스(Cgs)의 비율(Cgs/Cgd)은 (Cgs1 + Cgs 2 + Cgs3)/Cgd1이다.
도 3을 참조하면, 비교예에 따른 반도체 소자(101)는 반도체 기판(10), 복수 개의 핀 구조물(f3, f4), 절연층(21), 게이트 전극층(30), 제1 도전층(50) 및 제2 도전층(60)을 포함할 수 있다.
도 1 및 도 2의 반도체 소자(100)와 달리, 도 3의 반도체 소자(101)는 쉴드층(40)을 포함하지 않을 수 있다. 그리고, 반도체 소자(101)에 포함된 절연층(21)은 도 2의 절연층(20)과 달리, 게이트 전극층(30) 마련되는 홈을 포함하는 제1 절연층(21a)과 게이트 전극층(30)을 덮는 제2 절연층(21b)을 포함할 수 있다.
반도체 소자(101)는 쉴드층(40)을 포함하지 않으므로, 쉴드층(40)과 게이트 전극층(30) 사이의 커패시턴스를 가지지 않는다.
제1 도전층(50)이 소스 전극층으로 기능하고, 제2 도전층(60)이 드레인 전극층으로 기능하는 경우, 반도체 소자(101)의 게이트-드레인 커패시턴스(Cgd)의 값은 Cgd1+Cgd2이고, 게이트-소스 커패시턴스(Cgs)는 Cgs1 + Cgs 2이다. 이 경우, 반도체 소자(101)의 게이트-드레인 커패시턴스(Cgd)에 대한 게이트-소스 커패시턴스(Cgs)의 비율(Cgs/Cgd)은 (Cgs1 + Cgs 2)/(Cgd1+Cgd2)이다.
이상에서 설명한 바와 같이, 도 2의 본 개시의 일 실시예에 따른 반도체 소자(100)의 게이트-드레인 커패시턴스(Cgd)에 대한 게이트-소스 커패시턴스(Cgs)의 비율(Cgs/Cgd)은 (Cgs1 + Cgs 2 + Cgs3)/Cgd1으로서, (Cgs1 + Cgs 2)/(Cgd1+Cgd2)인 비교예에 따른 반도체 소자(101)의 게이트-드레인 커패시턴스(Cgd)에 대한 게이트-소스 커패시턴스(Cgs)의 비율(Cgs/Cgd)보다 크다. 이처럼, 반도체 소자(100)의 게이트-드레인 커패시턴스(Cgd)에 대한 게이트-소스 커패시턴스(Cgs)의 비율(Cgs/Cgd)은 비교예에 비해 증가할 수 있고, 이에 따라, 보다 안전하고 향상된 전력 변환 효율을 가질 수 있다.
도 4는 다른 일 실시예에 따른 반도체 소자(110)의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 4의 반도체 소자(110)는 복수 개의 제1 반도체 컨택층(51, 52)과 제2 반도체 컨택층(61)을 더 포함한다는 점을 제외하고는 도 1 및 도 2의 반도체 소자(100)와 실질적으로 동일할 수 있다. 도 4를 설명함에 있어, 도 1 및 도 2와 중복되는 내용은 생략한다.
도 4를 참조하면, 반도체 소자(110)는 반도체 기판(10), 복수 개의 핀 구조물(f1, f2), 절연층(20), 게이트 전극층(30), 쉴드층(40), 제1 도전층(50) 및 제2 도전층(60)을 포함할 수 있다.
또한, 반도체 소자(110)는 복수 개의 핀 구조물(f1, f2)과 제1 도전층(50) 사이에 마련되는 것으로, 반도체 기판(10)의 도핑 농도보다 높은 도핑 농도를 가지는 복수 개의 제1 반도체 컨택층(51, 52)을 더 포함할 수 있다. 제1 반도체 컨택층(51, 52)의 도핑 농도는 반도체 기판(10)의 도핑 농도보다 높기 때문에, 제1 반도체 컨택층(51, 52)과 제1 도전층(50) 사이에 오믹(ohmic) 컨택이 형성될 수 있다.
복수 개의 제1 반도체 컨택층(51, 52) 각각은 복수 개의 핀 구조물(f1, f2) 각각의 상부 표면 상에 마련될 수 있다. 예를 들어, 제1 핀 구조물(f1)의 상부 표면 상에는 제1 반도체 컨택층(51)이 마련되고, 제2 핀 구조물(f2)의 상부 표면 상에는 제1 반도체 컨택층(52)이 마련될 수 있다.
예를 들어, 복수 개의 제1 반도체 컨택층(51, 52)은 질화갈륨을 포함할 수 있다. 복수 개의 제1 반도체 컨택층(51, 52)이 포함하는 질화갈륨은 n형 질화갈륨일 수 있다. 예를 들어, 복수 개의 제1 반도체 컨택층(51, 52)은 실리콘(Si), 게르마늄(Ge) 중 어느 하나가 도핑된 질화갈륨을 포함할 수 있다. 그러나 이에 한정되는 것은 아니고, 복수 개의 제1 반도체 컨택층(51, 52)은 인(P), 비소(As), 안티몬(Sb) 중 어느 하나가 도핑된 질화갈륨을 포함할 수 있다.
반도체 소자(110)는 반도체 기판(10)과 제2 도전층(60) 사이에 마련되는 것으로, 반도체 기판(10)의 도핑 농도보다 높은 도핑 농도를 가지는 제2 반도체 컨택층(61)을 더 포함할 수 있다.
제2 반도체 컨택층(61)의 도핑 농도는 반도체 기판(10)의 도핑 농도보다 높기 때문에, 제2 반도체 컨택층(61)과 제2 도전층(60) 사이에 오믹(ohmic) 컨택이 형성될 수 있다.
예를 들어, 제2 반도체 컨택층(61)은 질화갈륨을 포함할 수 있다. 제2 반도체 컨택층(61)이 포함하는 질화갈륨은 n형 질화갈륨일 수 있다. 예를 들어, 제2 반도체 컨택층(61)은 실리콘(Si), 게르마늄(Ge) 중 어느 하나가 도핑된 질화갈륨을 포함할 수 있다. 그러나 이에 한정되는 것은 아니고, 제2 반도체 컨택층(61)은 인(P), 비소(As), 안티몬(Sb) 중 어느 하나가 도핑된 질화갈륨을 포함할 수 있다.
도 5는 또 다른 일 실시예에 따른 반도체 소자(120)의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 5의 반도체 소자(120)는 반도체 삽입층(IL)을 더 포함한다는 점을 제외하고는 도 4의 반도체 소자(110)와 실질적으로 동일할 수 있다. 도 5를 설명함에 있어, 도 1, 도 2 및 도 4와 중복되는 내용은 생략한다.
도 5를 참조하면, 반도체 소자(120)는 반도체 기판(10), 복수 개의 핀 구조물(f1, f2), 절연층(20), 게이트 전극층(30), 쉴드층(40), 제1 도전층(50), 복수 개의 제1 반도체 컨택층(51, 52), 제2 도전층(60) 및 제2 반도체 컨택층(61)을 포함할 수 있다.
반도체 소자(120)는 복수 개의 핀 구조물(f1, f2) 각각의 게이트 전극층(30)과 인접하는 영역에 마련되는 적어도 하나의 반도체 삽입층(IL)을 더 포함할 수 있다. 도 5에는 적어도 하나의 반도체 삽입층(IL)이 얇은 막의 형태인 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 적어도 하나의 반도체 삽입층(IL)은 소정의 두께를 가지는 판 구조를 포함할 수 있다. 예를 들어, 적어도 하나의 반도체 삽입층(IL)이 제1 핀 구조물(f1, f2)의 게이트 전극층(30)과 인접하는 영역에 연장 방향(z축 방향)으로 소정의 간격을 두고 삽입되어 마련될 수 있다. 도 5에는 3개의 반도체 삽입층(IL)이 도시되어 있으나, 이에 한정되는 것은 아니며, 적어도 하나의 반도체 삽입층(IL)의 개수는 적절하게 선택될 수 있다.
적어도 하나의 반도체 삽입층(IL)은 반도체 기판(10)이 포함하는 제1 반도체 물질과 다른 제2 반도체 물질을 포함할 수 있다. 적어도 하나의 반도체 삽입층(IL)은 p형 질화갈륨을 포함할 수 있다. 예를 들어, 적어도 하나의 반도체 삽입층(IL)은 마그네슘(Mg), 칼슘(Ca) 중 어느 하나가 도핑된 질화갈륨을 포함할 수 있다. 그러나 이에 한정되는 것은 아니고, 적어도 하나의 반도체 삽입층(IL)은 붕소(B), 알루미늄(Al), 갈륨(Ga) 중 어느 하나가 도핑된 질화갈륨을 포함할 수 있다.
적어도 하나의 반도체 삽입층(IL)을 복수 개의 핀 구조물(f1, f2) 각각에 마련하는 경우, 복수 개의 핀 구조물(f1, f2) 각각의 폭을 넓게 하여도, 보다 좁은 폭을 가지며 적어도 하나의 반도체 삽입층(IL)을 포함하지 않는 복수 개의 핀 구조물(f1, f2)과 동일한 핀 효과를 보일 수 있다. 이에 따라, 적어도 하나의 반도체 삽입층(IL)을 적용하는 경우, 복수 개의 핀 구조물(f1, f2)의 제조 공정 난이도가 낮아질 수 있다.
또한, p형 질화갈륨을 포함하는 적어도 하나의 반도체 삽입층(IL)을 을 복수 개의 핀 구조물(f1, f2) 각각에 마련함으로써, 반도체 소자(120)의 턴온(turn-on)의 속도가 증가할 수 있다.
도 6은 또 다른 일 실시예에 따른 반도체 소자(130)의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 6의 반도체 소자(130)는 게이트 전극층(31), 절연층(22)의 구조를 제외하고는, 도 4의 반도체 소자(110)와 실질적으로 동일할 수 있다. 도 6을 설명함에 있어, 도 1, 도 2 및 도 4와 중복되는 내용은 생략한다.
도 6을 참조하면, 반도체 소자(130)는 반도체 기판(10), 복수 개의 핀 구조물(f1, f2), 절연층(22), 게이트 전극층(31), 쉴드층(40), 제1 도전층(50), 복수 개의 제1 반도체 컨택층(51, 52), 제2 도전층(60) 및 제2 반도체 컨택층(61)을 포함할 수 있다.
게이트 전극층(31)은 쉴드층(40) 상에 마련되는 게이트 바디부(31a)와 게이트 바디부(31a)의 가장자리로부터 하방(-z축 방향)으로 연장되어 형성되어 쉴드층(40)의 측면과 인접하도록 마련되는 게이트 돌출부(31b, 31c)를 포함할 수 있다. 게이트 바디부(31a)와 게이트 돌출부(31b, 31c)는 일체형으로 형성될 수 있다.
예를 들어, 게이트 바디부(31a)의 가장자리의 양단 각각에는 제1 게이트 돌출부(31b)와 제2 게이트 돌출부(31c)가 각각 마련될 수 있다. 이에 따라, 쉴드층(40)과 복수 개의 핀 구조물(f1, f2) 사이에는 게이트 돌출부(31b, 31c)가 마련될 수 있다. 예를 들어, 제1 핀 구조물(f1)과 제1 공간(A1)에 형성된 쉴드층(40) 사이에는 제1 게이트 돌출부(31b)가 마련될 수 있다. 이 때, 게이트 전극층(31)에 문턱 전압 이상의 전압이 인가되고, 제1 도전층(50)과 제2 도전층(60) 사이에 전압이 인가되는 경우, 제1 게이트 돌출부(31b)의 영향으로 인해, 제1 핀 구조물(f1)의 쉴드층(40)과 인접하는 영역은 가변 저항을 가질 수 있다.
절연층(22)은 복수 개의 트렌치(T1, T2)의 적어도 일부를 채우도록 반도체 기판(10)의 제1 면 상에 마련되며, 쉴드층(40)이 배치되는 제1 홈(h5), 게이트 돌출부(31b, 31c)가 삽입되는 제2 홈(h3, h4)을 포함하는 제1 절연층(22a), 제1 절연층(22a) 상에 마련되며, 게이트 돌출부(31b, 31c)가 관통하는 관통홀(h6, h7)을 포함하는 제2 절연층(22b), 제2 절연층(22b) 상에 마련되며, 게이트 바디부(31a)가 배치되는 제3 홈(h8)을 포함하는 제3 절연층(22c) 및 제3 절연층(22c) 상에 마련되며, 게이트 바디부(31a)를 덮는 제4 절연층(22d)을 포함할 수 있다.
도 7은 또 다른 일 실시예에 따른 반도체 소자(140)의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 7의 반도체 소자(140)는 게이트 전극층(32), 절연층(23), 복수 개의 핀 구조물(f5, f6)의 구조를 제외하고는, 도 4의 반도체 소자(110)와 실질적으로 동일할 수 있다. 도 7을 설명함에 있어, 도 1, 도 2 및 도 4와 중복되는 내용은 생략한다.
도 7을 참조하면, 반도체 소자(130)는 반도체 기판(10), 복수 개의 핀 구조물(f5, f6), 절연층(23), 게이트 전극층(32), 쉴드층(40), 제1 도전층(50), 복수 개의 제1 반도체 컨택층(51, 52), 제2 도전층(60) 및 제2 반도체 컨택층(61)을 포함할 수 있다.
게이트 전극층(32)은 쉴드층(40) 상에 마련되는 게이트 바디부(32a)와 게이트 바디부(32a)의 가장자리로부터 하방(-z축 방향)로 연장되어 형성되어 쉴드층(40)의 측면과 인접하도록 마련되는 게이트 돌출부(32b, 32c)를 포함할 수 있다. 게이트 바디부(32a)와 게이트 돌출부(32b, 32c)는 일체형으로 형성될 수 있다.
예를 들어, 게이트 바디부(32a)의 가장자리의 양단 각각에는 제1 게이트 돌출부(32b)와 제2 게이트 돌출부(32c)가 각각 마련될 수 있다. 이에 따라, 쉴드층(40)과 복수 개의 핀 구조물(f5, f6) 사이에는 게이트 돌출부(32b, 32c)가 마련될 수 있다. 예를 들어, 제1 핀 구조물(f1)과 제1 공간(A1)에 형성된 쉴드층(40) 사이에는 제1 게이트 돌출부(32b)가 마련될 수 있다. 이 때, 게이트 전극층(32)에 문턱 전압 이상의 전압이 인가되고, 제1 도전층(50)과 제2 도전층(60) 사이에 전압이 인가되는 경우, 제1 게이트 돌출부(32b)의 영향으로 인해, 제1 핀 구조물(f1)의 쉴드층(40)과 인접하는 영역은 가변 저항을 가질 수 있다.
절연층(23)은 복수 개의 트렌치(T3, T4)의 적어도 일부를 채우도록 반도체 기판(10)의 제1 면 상에 마련되며, 쉴드층(40)이 배치되는 제1 홈(h11), 게이트 돌출부(32b, 32c)가 삽입되는 제2 홈(h9, h10)을 포함하는 제1 절연층(23a), 제1 절연층(23a) 상에 마련되며, 게이트 돌출부(32b, 32c)가 관통하는 관통홀(h12, h13)을 포함하는 제2 절연층(23b), 제2 절연층(23b) 상에 마련되며, 게이트 바디부(32a)가 배치되는 제3 홈(h14)을 포함하는 제3 절연층(23c) 및 제3 절연층(23c) 상에 마련되며, 게이트 바디부(32a)를 덮는 제4 절연층(23d)을 포함할 수 있다.
도 7에는 제1 절연층(23a), 제2 절연층(23b), 제3 절연층(23c) 및 제4 절연층(23d)이 독립적인 층으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 절연층(23a), 제2 절연층(23b), 제3 절연층(23c) 및 제4 절연층(23d)은 일체형으로 형성될 수 있다.
복수 개의 핀 구조물(f5, f6) 각각은 비교적 폭이 좁은 상부 영역(w3)과 비교적 폭이 넓은 하부 영역(w4)을 포함할 수 있다. 예를 들어, 복수 개의 핀 구조물(f5, f6) 각각의 상부 영역(w1)은 반도체 기판(10)의 상부 표면과 평행한 방향(x축 방향 또는 y축 방향)으로 일정한 폭을 가지는 영역일 수 있다. 상부 영역(w1)은 게이트 바디부(32a)가 마련된 영역과 인접할 수 있다.
또한, 예를 들어, 복수 개의 핀 구조물(f5, f6) 각각의 하부 영역(w2)은 반도체 기판(10)의 상부 표면과 평행한 방향(x축 방향 또는 y축 방향)으로 일정하지만, 상부 영역(w3)의 폭보다는 넓은 폭을 가지는 영역일 수 있다.
상부 영역(w3)과 하부 영역(w4)은, 연장 방향(z축 방향)으로 반도체 기판(10)으로부터 멀어질수록 그 폭이 점진적으로 좁아지도록 형성되는 테이퍼 형상에 의해 서로 연결될 수 있다. 여기서, 연장 방향(z축 방향)은 반도체 기판(10), 절연층(23) 및 게이트 전극층(32)의 적층 방향과 나란한 방향일 수 있다. 하부 영역(w4)은 쉴드층(40)이 마련된 영역과 인접할 수 있다.
한편, 복수 개의 핀 구조물(f5, f6)의 상부 표면과 게이트 전극층(32)의 상부 표면은 동일선 상에 위치할 수 있다. 다시 말해, 복수 개의 핀 구조물(f5, f6)의 상부 표면이 게이트 전극층(32)의 상부 표면과 나란하도록 형성될 수 있다. 이 경우, 복수 개의 핀 구조물(f5, f6)은 절연층(23)으로부터 돌출되지 않도록 형성될 수 있다.
도 7에 도시된 바와 같이, 절연층(23)이 복수 개의 트렌치(T3, T4)의 대부분을 채우도록 마련될 수 있고, 제1 반도체 컨택층(51, 52)이 절연층(23)으로부터 상방으로 돌출되어 형성될 수 있다. 그러나 이에 한정되는 것은 아니고, 제1 반도체 컨택층(51, 52)의 상부 표면이 제4 절연층(23d)의 상부 표면과 나란하도록 형성됨으로써, 제1 반도체 컨택층(51, 52)이 절연층(23)으로부터 돌출되지 않도록 형성될 수도 있다.
도 8은 또 다른 일 실시예에 따른 반도체 소자(150)의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 8의 반도체 소자(150)는 절연층(24), 복수 개의 핀 구조물(f7, f8)의 구조를 제외하고는, 도 4의 반도체 소자(110)와 실질적으로 동일할 수 있다. 도 8을 설명함에 있어, 도 1, 도 2 및 도 4와 중복되는 내용은 생략한다.
도 8을 참조하면, 반도체 소자(150)는 반도체 기판(10), 복수 개의 핀 구조물(f7, f8), 절연층(24), 게이트 전극층(30), 쉴드층(40), 제1 도전층(50), 복수 개의 제1 반도체 컨택층(51, 52), 제2 도전층(60) 및 제2 반도체 컨택층(61)을 포함할 수 있다.
복수 개의 핀 구조물(f7, f8) 각각은 비교적 폭이 넓은 상부 영역(w5)과 하부 영역(w7), 상부 영역(w5)과 하부 영역(w7) 사이에 마련되고 비교적 폭이 좁은 중간 영역(w6)을 포함할 수 있다. 예를 들어, 복수 개의 핀 구조물(f7, f8) 각각의 상부 영역(w5)과 하부 영역(w7)은 반도체 기판(10)의 상부 표면과 평행한 방향(x축 방향 또는 y축 방향)으로 일정한 폭을 가지는 영역일 수 있다.
또한, 예를 들어, 복수 개의 핀 구조물(f7, f8) 각각의 중간 영역(w6)은 반도체 기판(10)의 상부 표면과 평행한 방향(x축 방향 또는 y축 방향)으로 일정하지만, 상부 영역(w5) 및 하부 영역(w7)의 폭보다는 좁은 폭을 가지는 영역일 수 있다. 중간 영역(w6)은 게이트 전극층(30)이 마련된 영역과 인접할 수 있다.
상부 영역(w5)과 중간 영역(w6)은 연장 방향(z축 방향)으로 반도체 기판(10)으로부터 멀어질수록 그 폭이 점진적으로 좁아지도록 형성되는 테이퍼 형상에 의해 서로 연결될 수 있다. 또한, 하부 영역(w7)과 중간 영역(w6)은 연장 방향(z축 방향)으로 반도체 기판(10)으로부터 멀어질수록 그 폭이 점진적으로 넓어지도록 형성되는 테이퍼 형상에 의해 서로 연결될 수 있다. 여기서, 연장 방향(z축 방향)은 반도체 기판(10), 절연층(24) 및 게이트 전극층(30)의 적층 방향과 나란한 방향일 수 있다. 하부 영역(w7)은 쉴드층(40)이 마련된 영역과 인접할 수 있다.
절연층(24)은 제1 절연층(24a), 제2 절연층(24b) 및 제3 절연층(24c)을 포함할 수 있다.
제1 절연층(24a)은 복수 개의 트렌치(T5, T6)의 적어도 일부를 채우도록 반도체 기판(10)의 상부 표면 상에 마련되며, 쉴드층(40)이 배치되는 제1 홈(h15)을 포함할 수 있다.
제2 절연층(24b)은 제1 절연층(24a) 상에 마련되며, 게이트 전극층(30)이 배치되는 제2 홈(h16)을 포함할 수 있다.
제3 절연층(24c)은 제2 절연층(24b) 상에 마련되며, 게이트 전극층(30)을 덮을 수 있다.
제1 절연층(24a), 제2 절연층(24b) 및 제3 절연층(24c)은 각각, 복수 개의 핀 구조물(f7, f8) 각각의 상부 영역(w5), 중간 영역(w6) 및 하부 영역(w7)에 대응되는 영역에 마련될 수 있다. 다시 말해, 제1 절연층(24a), 제2 절연층(24b) 및 제3 절연층(24c)은 각각, 복수 개의 핀 구조물(f7, f8) 각각의 상부 영역(w5), 중간 영역(w6) 및 하부 영역(w7)에 접하도록 형성될 수 있다. 이에 따라, 제1 절연층(24a), 제2 절연층(24b) 및 제3 절연층(24c)은 상부 영역(w5), 중간 영역(w6) 및 하부 영역(w7)의 폭에 따라 서로 다른 폭을 가지도록 형성될 수 있다.
도 9는 또 다른 일 실시예에 따른 반도체 소자(160)의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 9의 반도체 소자(160)는 절연층(25), 복수 개의 핀 구조물(f9, f10)의 구조를 제외하고는, 도 4의 반도체 소자(110)와 실질적으로 동일할 수 있다. 도 9를 설명함에 있어, 도 1, 도 2 및 도 4와 중복되는 내용은 생략한다.
도 9를 참조하면, 반도체 소자(160)는 반도체 기판(10), 복수 개의 핀 구조물(f9, f10), 절연층(25), 게이트 전극층(30), 쉴드층(40), 제1 도전층(50), 복수 개의 제1 반도체 컨택층(51, 52), 제2 도전층(60) 및 제2 반도체 컨택층(61)을 포함할 수 있다.
복수 개의 핀 구조물(f9, f10) 각각은 상방(z축 방향)으로 갈수록 폭이 좁아지는 테이퍼 형상을 포함할 수 있다. 복수 개의 핀 구조물(f9, f10)의 게이트 전극층(30)과 인접하는 영역은, 쉴드층(40)과 인접하는 영역에 비해 좁은 폭을 가질 수 있다.
절연층(25)은 제1 절연층(25a), 제2 절연층(25b) 및 제3 절연층(25c)을 포함할 수 있다.
제1 절연층(25a)은 복수 개의 트렌치(T7, T8)의 적어도 일부를 채우도록 반도체 기판(10)의 상부 표면 상에 마련되며, 쉴드층(40)이 배치되는 제1 홈(h17)을 포함할 수 있다.
제2 절연층(25b)은 제1 절연층(25a) 상에 마련되며, 게이트 전극층(30)이 배치되는 제2 홈(h18)을 포함할 수 있다.
제3 절연층(25c)은 제2 절연층(25b) 상에 마련되며, 게이트 전극층(30)을 덮을 수 있다.
제1 절연층(25a), 제2 절연층(25b) 및 제3 절연층(25c)은 각각은 상방(z축 방향)으로 갈수록 폭이 좁아지는 테이퍼 형상을 가지는 복수 개의 핀 구조물(f9, f10)에 접하도록 형성될 수 있다. 이에 따라, 제1 절연층(25a)의 폭은 제2 절연층(25b)의 폭보다 좁고, 제2 절연층(25b)의 폭은 제3 절연층(25c)의 폭보다 좁게 형성될 수 있다.
도 10은 또 다른 일 실시예에 따른 반도체 소자(170)의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 10의 반도체 소자(170)는 절연층(26), 복수 개의 핀 구조물(f11, f12)의 구조를 제외하고는, 도 4의 반도체 소자(110)와 실질적으로 동일할 수 있다. 도 10을 설명함에 있어, 도 1, 도 2 및 도 4와 중복되는 내용은 생략한다.
도 10을 참조하면, 반도체 소자(170)는 반도체 기판(10), 복수 개의 핀 구조물(f11, f12), 절연층(26), 게이트 전극층(30), 쉴드층(40), 제1 도전층(50), 복수 개의 제1 반도체 컨택층(51, 52), 제2 도전층(60) 및 제2 반도체 컨택층(61)을 포함할 수 있다.
복수 개의 핀 구조물(f11, f12) 각각은 상부의 폭이 비교적 좁고, 하부의 폭이 비교적 넓은 계단 형상을 가질 수 있다. 복수 개의 핀 구조물(f11, f12)의 게이트 전극층(30)과 인접하는 영역은, 쉴드층(40)과 인접하는 영역에 비해 좁은 폭을 가질 수 있다. 또한, 복수 개의 핀 구조물(f11, f12) 각각의 상부는 상방(z축 방향)으로 갈수록 폭이 좁아지는 테이퍼 형상을 포함할 수 있다.
절연층(26)은 제1 절연층(26a), 제2 절연층(26b) 및 제3 절연층(26c)을 포함할 수 있다.
제1 절연층(26a)은 복수 개의 트렌치(T9, T10)의 적어도 일부를 채우도록 반도체 기판(10)의 상부 표면 상에 마련되며, 쉴드층(40)이 배치되는 제1 홈(h19)을 포함할 수 있다.
제2 절연층(26b)은 제1 절연층(26a) 상에 마련되며, 게이트 전극층(30)이 배치되는 제2 홈(h20)을 포함할 수 있다.
제3 절연층(26c)은 제2 절연층(26b) 상에 마련되며, 게이트 전극층(30)을 덮을 수 있다.
제1 절연층(26a), 제2 절연층(26b) 및 제3 절연층(26c)은 각각은 계단 형상을 가지는 복수 개의 핀 구조물(f11, f12)에 접하도록 형성될 수 있다. 이에 따라, 제1 절연층(26a)의 폭은 제2 절연층(26b)의 폭보다 좁을 수 있다.
또한, 제2 절연층(26b)과 제3 절연층(26c)은 복수 개의 핀 구조물(f11, f12) 각각의 상방(z축 방향)으로 갈수록 폭이 좁아지는 테이퍼 형상을 포함하는 상부와 접하도록 형성될 수 있다. 이에 따라, 제2 절연층(26b)의 폭은 제3 절연층(26c)의 폭보다 좁을 수 있다.
도 11은 또 다른 일 실시예에 따른 반도체 소자(180)의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 11의 반도체 소자(180)는 외측 절연층(27), 외측 쉴드층(41)의 구조를 제외하고는, 도 4의 반도체 소자(110)와 실질적으로 동일할 수 있다. 도 11을 설명함에 있어, 도 1, 도 2 및 도 4와 중복되는 내용은 생략한다.
도 11을 참조하면, 반도체 소자(180)는 반도체 기판(10), 복수 개의 핀 구조물(f1, f2), 절연층(20), 외측 절연층(27), 게이트 전극층(30), 쉴드층(40), 외측 쉴드층(41), 제1 도전층(50), 복수 개의 제1 반도체 컨택층(51, 52), 제2 도전층(60) 및 제2 반도체 컨택층(61)을 포함할 수 있다.
외측 절연층(27)은 제1 절연층(27a), 제2 절연층(27b) 및 제3 절연층(27c)을 포함할 수 있다.
제1 절연층(27a)은 복수 개의 트렌치(T1, T2)의 적어도 일부를 채우도록 반도체 기판(10)의 상부 표면 상에 마련되며, 외측 쉴드층(41)이 배치되는 제1 홈(h21)을 포함할 수 있다.
제2 절연층(27b)은 제1 절연층(27a) 상에 마련되며, 게이트 전극층(30)이 배치되는 제2 홈(h22)을 포함할 수 있다.
제3 절연층(27c)은 제2 절연층(27b) 상에 마련되며, 게이트 전극층(30)을 덮을 수 있다.
외측 절연층(27)은 절연층(20)에 비해 제2 도전층(60)과 보다 더 가까워지도록 반도체 기판(10)에 삽입되어 형성될 수 있다. 또한, 외측 쉴드층(41)은 쉴드층(40)에 비해 반도체 기판(10)의 가장자리와 더 가까이 인접한 외측 영역에 마련될 수 있다. 외측 쉴드층(41)은 쉴드층(40)에 비해 제2 도전층(60)과 보다 더 가까워지도록 절연층(27)에 보다 더 깊게 삽입되어 형성될 수 있다. 예를 들어, 제1 절연층(27a)에는, 반도체 기판(10)의 내측 영역에 마련된 제1 홈(h1)보다 더 깊게 형성된 제1 홈(h21)이 형성될 수 있다. 외측 쉴드층(41)은 제1 홈(h21)에 삽입되어 마련될 수 있다.
예를 들어, 외측 쉴드층(41)은 제2 도전층(60)과 전기적으로 연결될 수 있다. 그러나 이에 한정되는 것은 아니며, 외측 쉴드층(41)은 제1 도전층(50)과 전기적으로 연결될 수도 있다.
이에 따라, 반도체 소자(180)의 가장자리에서는 제1 도전층(50)과 제2 도전층(60) 사이의 전류 통로의 길이가 증가하게 되고, 제1 도전층(50)과 제2 도전층(60) 사이의 누설 전류가 억제될 수 있다.
도 12는 또 다른 일 실시예에 따른 반도체 소자(190)의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 12의 반도체 소자(190)는 외측 절연층(28), 외측 쉴드층(42)의 구조를 제외하고는, 도 11의 반도체 소자(180)와 실질적으로 동일할 수 있다. 도 12를 설명함에 있어, 도 1, 도 2, 도 4 및 도 11과 중복되는 내용은 생략한다.
도 12를 참조하면, 반도체 소자(190)는 반도체 기판(10), 복수 개의 핀 구조물(f1, f2), 절연층(20), 외측 절연층(28), 게이트 전극층(30), 쉴드층(40), 외측 쉴드층(42), 제1 도전층(50), 복수 개의 제1 반도체 컨택층(51, 52), 제2 도전층(60) 및 제2 반도체 컨택층(61)을 포함할 수 있다.
외측 절연층(28)은 제1 절연층(28a), 제2 절연층(28b) 및 제3 절연층(28c)을 포함할 수 있다.
제1 절연층(28a)은 복수 개의 트렌치(T1, T2)의 적어도 일부를 채우도록 반도체 기판(10)의 상부 표면 상에 마련되며, 외측 쉴드층(42)이 배치되는 제1 홈(h23)을 포함할 수 있다.
제2 절연층(28b)은 제1 절연층(28a) 상에 마련되며, 게이트 전극층(30)이 배치되는 제2 홈(h24)을 포함할 수 있다.
제3 절연층(28c)은 제2 절연층(28b) 상에 마련되며, 게이트 전극층(30)을 덮을 수 있다.
외측 절연층(28)은 절연층(20)에 비해 제2 도전층(60)과 보다 더 가까워지도록 반도체 기판(10)에 삽입되어 형성될 수 있다. 나아가, 외측 절연층(28)은 반도체 기판(10)을 관통하여 제2 반도체 컨택층(61)에 삽입되어 형성될 수 있다.
또한, 외측 쉴드층(42)은 쉴드층(40)에 비해 반도체 기판(10)의 가장자리와 더 가까이 인접한 외측 영역에 마련될 수 있다. 외측 쉴드층(42)은 쉴드층(40)에 비해 제2 도전층(60)과 보다 더 가까워지도록 절연층(28)에 보다 더 깊게 삽입되어 형성될 수 있다. 예를 들어, 제1 절연층(28a)에는, 반도체 기판(10)의 내측 영역에 마련된 제1 홈(h1)보다 더 깊게 형성된 제1 홈(h23)이 형성될 수 있다. 외측 쉴드층(42)은 제1 홈(h23)에 삽입되어 마련될 수 있다.
예를 들어, 외측 쉴드층(42)은 제2 도전층(60)과 전기적으로 연결될 수 있다. 그러나 이에 한정되는 것은 아니며, 외측 쉴드층(42)은 제1 도전층(50)과 전기적으로 연결될 수도 있다.
이에 따라, 반도체 소자(190)의 가장자리에서는 제1 도전층(50)과 제2 도전층(60) 사이의 전류 통로의 길이가 증가하게 되고, 제1 도전층(50)과 제2 도전층(60) 사이의 누설 전류가 억제될 수 있다.
도 13은 또 다른 일 실시예에 따른 반도체 소자(200)의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 13의 반도체 소자(200)는 게이트 전극층(81), 외측 절연층(34), 외측 쉴드층(43)의 구조를 제외하고는, 도 12의 반도체 소자(190)와 실질적으로 동일할 수 있다. 도 13을 설명함에 있어, 도 1, 도 2, 도 4 및 도 12와 중복되는 내용은 생략한다.
도 13을 참조하면, 반도체 소자(200)는 반도체 기판(10), 복수 개의 핀 구조물(f1, f2), 절연층(20), 외측 절연층(34), 게이트 전극층(81), 쉴드층(40), 외측 쉴드층(43), 제1 도전층(50), 복수 개의 제1 반도체 컨택층(51, 52), 제2 도전층(60) 및 제2 반도체 컨택층(61)을 포함할 수 있다.
외측 절연층(34)은 제1 절연층(34a) 및 제2 절연층(34b)을 포함할 수 있다.
제1 절연층(34a)은 복수 개의 트렌치(T1, T2)의 적어도 일부를 채우도록 반도체 기판(10)의 상부 표면 상에 마련되며, 외측 쉴드층(43)이 배치되는 제1 홈(h25)을 포함할 수 있다. 제1 절연층(34a)은 절연층(20)의 제1 절연층(20a) 및 제2 절연층(20b)과 대응되는 영역에 걸쳐 연장되어 형성될 수 있다.
제2 절연층(34b)은 제1 절연층(34a) 상에 마련되며, 쉴드층(43)을 덮을 수 있다.
외측 절연층(34)에는 게이트 전극층(81)이 마련되지 않을 수 있다. 또한, 외측 절연층(34)은 절연층(20)에 비해 제2 도전층(60)과 보다 더 가까워지도록 반도체 기판(10)에 삽입되어 형성될 수 있다. 나아가, 외측 절연층(34)은 반도체 기판(10)을 관통하여 제2 반도체 컨택층(61)에 삽입되어 형성될 수 있다.
또한, 외측 쉴드층(43)은 쉴드층(40)에 비해 반도체 기판(10)의 가장자리와 더 가까이 인접한 외측 영역에 마련될 수 있다. 외측 쉴드층(43)은 쉴드층(40)에 비해 제2 도전층(60)과 보다 더 가까워지도록 절연층(34)에 보다 더 깊게 삽입되어 형성될 수 있다. 예를 들어, 제1 절연층(34a)에는, 반도체 기판(10)의 내측 영역에 마련된 제1 홈(h1)보다 더 깊게 형성된 제1 홈(h25)이 형성될 수 있다. 제1 홈(h25)은 절연층(20)의 제1 절연층(20a) 및 제2 절연층(20b)과 대응되는 영역에 걸쳐 연장되어 형성될 수 있다. 외측 쉴드층(43)은 제1 홈(h25)에 삽입되어 마련될 수 있다.
예를 들어, 외측 쉴드층(43)은 제2 도전층(60)과 전기적으로 연결될 수 있다. 그러나 이에 한정되는 것은 아니며, 외측 쉴드층(43)은 제1 도전층(50)과 전기적으로 연결될 수도 있다.
이에 따라, 반도체 소자(200)의 가장자리에서는 제1 도전층(50)과 제2 도전층(60) 사이의 전류 통로의 길이가 증가하게 되고, 제1 도전층(50)과 제2 도전층(60) 사이의 누설 전류가 억제될 수 있다.
도 14는 또 다른 일 실시예에 따른 반도체 소자(210)의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 14의 반도체 소자(210)는 게이트 전극층(82), 외측 절연층(35), 복수 개의 외측 쉴드층(44, 45)의 구조를 제외하고는, 도 12의 반도체 소자(190)와 실질적으로 동일할 수 있다. 도 14를 설명함에 있어, 도 1, 도 2, 도 4 및 도 12와 중복되는 내용은 생략한다.
도 14를 참조하면, 반도체 소자(210)는 반도체 기판(10), 복수 개의 핀 구조물(f1, f2), 절연층(20), 외측 절연층(35), 게이트 전극층(82), 복수 개의 외측 쉴드층(44, 45), 제1 도전층(50), 복수 개의 제1 반도체 컨택층(51, 52), 제2 도전층(60) 및 제2 반도체 컨택층(61)을 포함할 수 있다.
외측 절연층(35)은 제1 절연층(35a) 및 제2 절연층(35b)을 포함할 수 있다.
제1 절연층(35a)은 복수 개의 트렌치(T1, T2)의 적어도 일부를 채우도록 반도체 기판(10)의 상부 표면 상에 마련되며, 복수 개의 외측 쉴드층(44, 45)이 배치되는 복수 개의 제1 홈(h26, 27h)을 포함할 수 있다. 제1 절연층(35a)은 절연층(20)의 제1 절연층(20a) 및 제2 절연층(20b)과 대응되는 영역에 걸쳐 연장되어 형성될 수 있다.
제2 절연층(35b)은 제1 절연층(35a) 상에 마련되며, 복수 개의 외측 쉴드층(44, 45)을 덮을 수 있다.
외측 절연층(35)에는 게이트 전극층(82)이 마련되지 않을 수 있다. 또한, 외측 절연층(35)은 절연층(20)에 비해 제2 도전층(60)과 보다 더 가까워지도록 반도체 기판(10)에 삽입되어 형성될 수 있다. 나아가, 외측 절연층(35)의 적어도 일부는 반도체 기판(10)을 관통하여 제2 반도체 컨택층(61)에 삽입되어 형성될 수 있다.
또한, 복수 개의 외측 쉴드층(44, 45)은 쉴드층(40)에 비해 반도체 기판(10)의 가장자리와 더 가까이 인접한 외측 영역에 마련될 수 있다. 복수 개의 외측 쉴드층(44, 45)은 쉴드층(40)에 비해 제2 도전층(60)과 보다 더 가까워지도록 절연층(35)에 보다 더 깊게 삽입되어 형성될 수 있다. 예를 들어, 제1 절연층(35a)에는, 반도체 기판(10)의 내측 영역에 마련된 제1 홈(h1)보다 더 깊게 형성된 복수 개의 제1 홈(h26, h27)이 형성될 수 있다. 복수 개의 제1 홈(h26, h27)은 절연층(20)의 제1 절연층(20a) 및 제2 절연층(20b)과 대응되는 영역에 걸쳐 연장되어 형성될 수 있다. 복수 개의 외측 쉴드층(44, 45)은 복수 개의 제1 홈(h26, h27)에 각각 삽입되어 마련될 수 있다. 이 경우, 제1 홈(h26)과 제1 홈(h27)의 깊이는 서로 다를 수 있다.
예를 들어, 복수 개의 외측 쉴드층(44, 45)은 제2 도전층(60)과 전기적으로 연결될 수 있다. 그러나 이에 한정되는 것은 아니며, 복수 개의 외측 쉴드층(44, 45)은 제1 도전층(50)과 전기적으로 연결될 수도 있다. 또한, 복수 개의 외측 쉴드층(44, 45)은 상호 연결되어 일체형으로 형성될 수 있다. 그러나 이에 한정되는 것은 아니며, 복수 개의 외측 쉴드층(44, 45)은 서로 연결되지 않은 독립된 구조물로 형성될 수 있다.
이에 따라, 반도체 소자(210)의 가장자리에서는 제1 도전층(50)과 제2 도전층(60) 사이의 전류 통로의 길이가 증가하게 되고, 제1 도전층(50)과 제2 도전층(60) 사이의 누설 전류가 억제될 수 있다.
도 15는 또 다른 일 실시예에 따른 반도체 소자(220)의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 15의 반도체 소자(220)는 게이트 전극층(83), 외측 절연층(36), 복수 개의 외측 쉴드층(46, 47)의 구조를 제외하고는, 도 12의 반도체 소자(190)와 실질적으로 동일할 수 있다. 도 15를 설명함에 있어, 도 1, 도 2, 도 4 및 도 12와 중복되는 내용은 생략한다.
도 15를 참조하면, 반도체 소자(220)는 반도체 기판(10), 복수 개의 핀 구조물(f1, f2), 절연층(20), 외측 절연층(36), 게이트 전극층(83), 쉴드층(40), 외측 쉴드층(45), 제1 도전층(50), 복수 개의 제1 반도체 컨택층(51, 52), 제2 도전층(60) 및 제2 반도체 컨택층(61)을 포함할 수 있다.
외측 절연층(36)은 제1 절연층(36a) 및 제2 절연층(36b)을 포함할 수 있다.
제1 절연층(36a)은 복수 개의 트렌치(T1, T2)의 적어도 일부를 채우도록 반도체 기판(10)의 상부 표면 상에 마련되며, 복수 개의 외측 쉴드층(46, 47)이 배치되는 복수 개의 제1 홈(h28, 29h)을 포함할 수 있다.
제2 절연층(36b)은 제1 절연층(35a) 상에 마련되며, 외측 쉴드층(46, 47)을 덮을 수 있다.
외측 절연층(36)에는 게이트 전극층(83)이 마련되지 않을 수 있다. 또한, 외측 절연층(36)은 절연층(20)에 비해 제2 도전층(60)과 보다 더 가까워지도록 반도체 기판(10)에 삽입되어 형성될 수 있다. 나아가, 외측 절연층(36)의 적어도 일부는 반도체 기판(10)을 관통하여 제2 반도체 컨택층(61)에 삽입되어 형성될 수 있다.
또한, 복수 개의 쉴드층(46, 47)의 반도체 기판(10)의 가장자리와 인접한 영역은 다른 영역에 비해 제2 도전층(60)과 보다 더 가까워지도록 절연층(36)에 보다 더 깊게 삽입되어 형성될 수 있다. 예를 들어, 제1 절연층(36a)에는, 반도체 기판(10)의 내측 영역에 마련된 제1 홈(h1)보다 더 깊게 형성된 복수 개의 제1 홈(h28, h29)이 형성될 수 있다. 복수 개의 제1 홈(h28, h29)은 절연층(20)의 제1 절연층(20a) 및 제2 절연층(20b)과 대응되는 영역에 걸쳐 연장되어 형성될 수 있다. 복수 개의 쉴드층(46, 47)은 복수 개의 제1 홈(h28, h29) 각각에 삽입되어 마련될 수 있다. 이 경우, 제1 홈(h28)과 제1 홈(h29)의 깊이는 서로 다를 수 있다.
예를 들어, 제1 절연층(36a)의 반도체 기판(10)의 가장자리와 더 가까이 인접한 영역에 형성된 최외각 제1 홈(h29)은 제2 반도체 컨택층(61)의 일부에까지 연장되어 형성될 수 있다. 이에 따라, 복수 개의 외측 쉴드층(46, 47) 중 최외곽 제1 홈(h29)에 배치된 외측 쉴드층(47)은 최외곽 제1 홈(h29)을 통해 반도체 기판(10)을 관통하여 제2 반도체 컨택층(61)에 삽입되어 형성될 수 있다.
예를 들어, 복수 개의 외측 쉴드층(46, 47)은 제2 도전층(60)과 전기적으로 연결될 수 있다. 그러나 이에 한정되는 것은 아니며, 복수 개의 외측 쉴드층(46, 47)은 제1 도전층(50)과 전기적으로 연결될 수도 있다. 또한, 복수 개의 외측 쉴드층(46, 47)은 상호 연결되어 일체형으로 형성될 수 있다. 그러나 이에 한정되는 것은 아니며, 복수 개의 외측 쉴드층(46, 47)은 서로 연결되지 않은 독립된 구조물로 형성될 수 있다.
이에 따라, 반도체 소자(220)의 가장자리에서는 제1 도전층(50)과 제2 도전층(60) 사이의 전류 통로의 길이가 증가하게 되고, 제1 도전층(50)과 제2 도전층(60) 사이의 누설 전류가 억제될 수 있다.
도 16은 또 다른 일 실시예에 따른 반도체 소자(230)의 예시적인 구성을 간략하게 도시한 측단면도이다.
도 16의 반도체 소자(230)는 게이트 전극층(33)과 쉴드층(48)의 구성을 제외하고는 도 1 및 도 2의 반도체 소자(100)와 실질적으로 동일할 수 있다. 도 16을 설명함에 있어, 도 1 및 도 2와 중복되는 내용은 생략한다. 또한, 도 16을 설명함에 있어, 도 1 및 도 2의 구조를 참조한다.
복수 개의 핀 구조물(f13, f14, f15)은, 반도체 기판(10) 제1 면(10a)에 평행하는 제1 방향(x축 방향)으로 연장되어 형성되고 서로 나란하게 배치될 수 있다. 예를 들어, 도 16에 도시된 바와 같이, 복수 개의 핀 구조물(f13, f14, f15)은 1 방향(x축 방향)으로 연장되어 형성된 복수 개의 라인 형태를 포함할 수 있다. 또한, 복수 개의 핀 구조물(f13, f14, f15)은 제2 방향(y축 방향)으로 나란하게 배치될 수 있다.
게이트 전극층(33)은 제1 방향(x축 방향)으로 연장되어 형성되고 서로 나란하게 배치되는 복수 개의 게이트 전극 요소(GLp3, GLp4)를 포함할 수 있다. 여기서 제1 방향(x축 방향)과 제2 방향(y축 방향)은 직교할 수 있다. 복수 개의 게이트 전극 요소(GLp3, GLp4)는 복수 개의 핀 구조물(f13, f14, f15) 사이에 복수 개의 핀 구조물(f13, f14, f15)과 평행하도록 마련될 수 있다. 예를 들어, 복수 개의 게이트 전극 요소(GLp3, GLp4)는 제2 방향(y축 방향)으로 나란하게 배치될 수 있다.
복수 개의 게이트 전극 요소(GLp3, GLp4)는 일체형으로 형성될 수 있다. 예를 들어, 복수 개의 게이트 전극 요소(GLp3, GLp4)는 연결 요소(미도시)에 의해 서로 연결되어 일체형으로 형성될 수 있다.
복수 개의 게이트 전극 요소(GLp3, GLp4)는 제2 비아(p4)를 통해 외부 전압원과 전기적으로 연결될 수 있다. 예를 들어, 하나의 게이트 전극 요소(GLp4)가 제2 비아(p4)를 통해 외부 전압원과 전기적으로 연결될 수 있다. 이에 따라, 게이트 전극층(33)은 외부 전압원과 전기적으로 연결될 수 있다.
쉴드층(48)은 제1 방향(x축 방향)으로 연장되어 형성되고 서로 나란하게 배치되는 복수 개의 쉴드 요소(SLp3, SLp4)를 포함할 수 있다. 복수 개의 쉴드 요소(SLp3, SLp4)는 복수 개의 핀 구조물(f13, f14, f15) 사이에 복수 개의 핀 구조물(f13, f14, f15)과 평행하도록 마련될 수 있다. 예를 들어, 복수 개의 쉴드 요소(SLp3, SLp4)는 제2 방향(y축 방향)으로 나란하게 배치될 수 있다.
복수 개의 쉴드 요소(SLp3, SLp4) 각각은 복수 개의 게이트 전극 요소(GLp3, GLp4) 각각의 하부에 위치할 수 있다.
복수 개의 쉴드 요소(SLp3, SLp4)는 일체형으로 형성될 수 있다. 예를 들어, 복수 개의 쉴드 요소(SLp3, SLp4)는 연결 요소(미도시)에 의해 서로 연결되어 일체형으로 형성될 수 있다.
쉴드층(48)은 제1 도전층(50)과 전기적으로 연결될 수 있다. 예를 들어, 하나의 제1 쉴드 요소(SLp3)가 제1 비아(p3)를 통해 제1 도전층(50)과 전기적으로 연결될 수 있다. 이에 따라, 쉴드층(48)은 제1 도전층(50)에 쇼트될 수 있다.
도 17은 일 실시예에 따른 전력 변환 시스템(1000)의 예시적인 구성을 간략하게 도시한 회로도이다.
도 17을 참조하면, 전력 변환 시스템(1000)은 적어도 두 개의 스위칭 소자(S1, S2)와 다양한 종류의 수동 소자(L, C1, C2)의 적절한 배열을 구비하는 회로를 포함할 수 있다.
적어도 두 개의 스위칭 소자(S1, S2) 각각은 도 1 내지 도 16을 참조하여 설명한 다양한 실시예에 따른 반도체 소자(100, 110, 120, 130, 140, 150, 160, 170, 180, 190, 200, 210, 220, 230) 중 어느 하나를 포함할 수 있다.
적어도 두 개의 스위칭 소자(S1, S2)는, 충분히 큰 게이트-드레인 커패시턴스(Cgd)에 대한 게이트-소스 커패시턴스(Cgs)의 비율(Cgs/Cgd)을 가지므로, 향상된 전력 변환 효율을 보일 수 있다. 이에 따라, 전력 변환 시스템(1000)의 전력 변환 효율이 향상될 수 있다.
상기한 다양한 실시예들은 예시적인 것에 불과한 것으로, 당해 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 수 있다. 따라서, 예시적인 다양한 실시예에 따른 진정한 기술적 보호범위는 하기의 특허청구범위에 기재된 발명의 기술적 사상에 의해 정해져야만 할 것이다.
10: 반도체 기판
20, 21, 22, 23, 24, 25, 26, 27, 28, 34, 35, 36: 절연층
30, 31, 32, 33, 81, 82, 83: 게이트 전극층
40, 41, 42, 43, 44, 45, 46, 47, 48: 쉴드층
50: 제1 도전층
60: 제2 도전층
100, 101, 110, 120, 130, 140, 150, 160, 170, 180, 190, 200, 210, 220, 230: 구동 장치
f1, f2, f3, f4, f5, f6, f7, f8, f9, f10, f11, f12, f13, f14, f15: 핀 구조물,

Claims (20)

  1. 서로 마주하는 제1 면과 제2 면을 포함하며 제1 반도체 물질을 포함하는 반도체 기판;
    상기 반도체 기판의 상기 제1 면 상에 상방으로 연장되어 마련되는 것으로, 복수 개의 트렌치에 의해 서로 분리되며, 상기 반도체 기판과 동일하게 상기 제1 반도체 물질을 포함하는 복수 개의 핀 구조물;
    상기 복수 개의 트렌치의 적어도 일부를 채우도록 상기 반도체 기판의 상기 제1 면 상에 마련되는 절연층;
    상기 복수 개의 핀 구조물 사이에 마련되는 것으로, 상기 절연층에 의해 둘러싸이는 게이트 전극층;
    상기 복수 개의 핀 구조물과 상기 절연층을 덮도록 형성되는 제1 도전층;
    상기 반도체 기판의 상기 제2 면 상에 마련되는 제2 도전층; 및
    상기 게이트 전극층과 상기 반도체 기판 사이에 마련되는 것으로, 상기 절연층에 의해 둘러싸이며, 상기 제2 도전층과 전기적으로 연결되는 쉴드층; 을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 복수 개의 핀 구조물은 상기 제1 면 상에 2차원적으로 배열되는 복수 개의 기둥 형상을 포함하는, 반도체 소자.
  3. 제2 항에 있어서,
    상기 게이트 전극층은, 상기 복수 개의 핀 구조물 사이의 공간에 마련되도록 형성된 격자 무늬 구조를 포함하고,
    상기 쉴드층은, 상기 복수 개의 핀 구조물의 사이의 공간에 마련되도록 형성된 격자 무늬 구조를 포함하는, 반도체 소자.
  4. 제2 항에 있어서,
    상기 게이트 전극층은, 상기 제1 면에 평행하는 제1 방향으로 연장되어 형성되고 서로 나란하게 배치되는 복수 개의 제1 게이트 전극 요소와, 상기 제1 면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성되며 서로 나란하게 배치되는 복수 개의 제2 게이트 전극 요소를 포함하고,
    상기 쉴드층은, 상기 제1 방향으로 연장되어 형성되고 서로 나란하게 배치되는 복수 개의 제1 쉴드 요소와, 상기 제2 방향으로 연장되어 형성되며 서로 나란하게 배치되는 복수 개의 제2 쉴드 요소를 포함하는, 반도체 소자.
  5. 제4 항에 있어서,
    상기 복수 개의 제1 쉴드 요소의 상기 제2 방향으로의 폭은 상기 복수 개의 제1 게이트 전극 요소의 상기 제2 방향으로의 폭보다 작거나 같고,
    상기 복수 개의 제2 쉴드 요소의 상기 제2 방향으로의 폭은 상기 복수 개의 제2 게이트 전극 요소의 상기 제2 방향으로의 폭보다 작거나 같은, 반도체 소자.
  6. 제1 항에 있어서,
    상기 절연층은,
    상기 복수 개의 트렌치의 적어도 일부를 채우도록 상기 반도체 기판의 상기 제1 면 상에 마련되며, 상기 쉴드층이 배치되는 제1 홈을 포함하는 제1 절연층;
    상기 제1 절연층 상에 마련되며, 상기 게이트 전극층이 배치되는 제2 홈을 포함하는 제2 절연층; 및
    상기 제2 절연층 상에 마련되며, 상기 게이트 전극층을 덮는 제3 절연층; 을 포함하는, 반도체 소자.
  7. 제1 항에 있어서,
    상기 복수 개의 핀 구조물은 상기 절연층으로부터 상방을 향해 돌출되어 형성되고, 상기 제1 도전층은 상기 복수 개의 핀 구조물의 상기 절연층으로부터 돌출된 영역의 측면을 둘러싸도록 형성되는, 반도체 소자.
  8. 제1 항에 있어서,
    상기 절연층의 상기 복수 개의 핀 구조물의 하부와 인접한 하부 가장자리 영역은, 상기 복수 개의 핀 구조물의 연장 방향과 나란한 방향으로 상기 반도체 기판으로부터 멀어질수록 그 폭이 넓어지도록 형성되는, 반도체 소자.
  9. 제1 항에 있어서,
    상기 복수 개의 핀 구조물과 상기 제1 도전층 사이에 마련되는 것으로, 상기 반도체 기판의 도핑 농도보다 높은 도핑 농도를 가지는 복수 개의 제1 반도체 컨택층; 및
    상기 반도체 기판과 상기 제2 도전층 사이에 마련되는 것으로, 상기 반도체 기판의 도핑 농도보다 높은 도핑 농도를 가지는 제2 반도체 컨택층; 을 더 포함하는, 반도체 소자.
  10. 제1 항에 있어서,
    상기 복수 개의 핀 구조물 각각의 상기 게이트 전극층과 인접하는 영역에 마련되며, 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하는 적어도 하나의 반도체 삽입층; 을 더 포함하는, 반도체 소자.
  11. 제1 항에 있어서,
    상기 게이트 전극층은,
    상기 쉴드층 상에 마련되는 게이트 바디부와 상기 게이트 바디부의 가장자리로부터 하방으로 연장되어 형성되어 상기 쉴드층의 측면과 인접하도록 마련되는 게이트 돌출부를 포함하는, 반도체 소자.
  12. 제11 항에 있어서,
    상기 절연층은,
    상기 복수 개의 트렌치의 적어도 일부를 채우도록 상기 반도체 기판의 상기 제1 면 상에 마련되며, 상기 쉴드층이 배치되는 제1 홈, 상기 게이트 돌출부가 삽입되는 제2 홈을 포함하는 제1 절연층;
    상기 제1 절연층 상에 마련되며, 상기 게이트 돌출부가 관통하는 관통홀을 포함하는 제2 절연층;
    상기 제2 절연층 상에 마련되며, 상기 게이트 바디부가 배치되는 제3 홈을 포함하는 제3 절연층; 및
    상기 제3 절연층 상에 마련되며, 상기 게이트 바디부를 덮는 제4 절연층; 을 포함하는, 반도체 소자.
  13. 제1 항에 있어서,
    상기 복수 개의 핀 구조물 각각은 비교적 폭이 넓은 하부 영역과 비교적 폭이 좁은 상부 영역을 포함하는, 반도체 소자.
  14. 제1 항에 있어서,
    상기 절연층의 상기 반도체 기판의 가장자리와 인접한 영역은 다른 영역에 비해 상기 제2 도전층과 보다 더 가까워지도록 상기 반도체 기판에 삽입되어 형성되는, 반도체 소자.
  15. 제14 항에 있어서,
    상기 쉴드층의 상기 반도체 기판의 가장자리와 인접한 영역은 다른 영역에 비해 상기 제2 도전층과 보다 더 가까워지도록 상기 절연층에 보다 더 깊게 삽입되어 형성되는, 반도체 소자.
  16. 제1 항에 있어서,
    상기 절연층의 상기 반도체 기판의 가장자리와 인접한 영역에는 상기 게이트 전극층이 마련되지 않는, 반도체 소자.
  17. 제1 항에 있어서,
    상기 제1 반도체 물질은 질화갈륨(GaN)을 포함하는, 반도체 소자.
  18. 제1 항에 있어서,
    상기 복수 개의 핀 구조물은, 상기 제1 면에 평행하는 제1 방향으로 연장되어 형성되고 서로 나란하게 배치되는, 반도체 소자.
  19. 제18 항에 있어서,
    상기 게이트 전극층은, 상기 복수 개의 핀 구조물과 평행하도록 상기 제1 방향으로 연장되어 형성되고 서로 나란하게 배치되는 복수 개의 게이트 전극 요소를 포함하고,
    상기 쉴드층은, 상기 복수 개의 핀 구조물과 평행하도록 상기 제1 방향으로 연장되어 형성되고 서로 나란하게 배치되는 복수 개의 쉴드 요소를 포함하는, 반도체 소자.
  20. 제1 항 내지 제19 항 중 어느 하나의 반도체 소자를 포함하는 전력 변환 시스템.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI400757B (zh) * 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
US8686493B2 (en) * 2007-10-04 2014-04-01 Fairchild Semiconductor Corporation High density FET with integrated Schottky
US8237195B2 (en) * 2008-09-29 2012-08-07 Fairchild Semiconductor Corporation Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate
US7952141B2 (en) * 2009-07-24 2011-05-31 Fairchild Semiconductor Corporation Shield contacts in a shielded gate MOSFET
KR101963227B1 (ko) * 2012-09-28 2019-03-28 삼성전자주식회사 파워 스위칭 소자 및 그 제조방법
KR101919422B1 (ko) * 2012-09-28 2019-02-08 삼성전자주식회사 질화물 반도체 기반의 파워 변환 장치
KR102231208B1 (ko) * 2014-07-21 2021-03-24 삼성전자주식회사 반도체 장치의 제조 방법
US9437445B1 (en) * 2015-02-24 2016-09-06 International Business Machines Corporation Dual fin integration for electron and hole mobility enhancement
US11081584B2 (en) * 2018-10-30 2021-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices using a capping layer in forming gate electrode and semiconductor devices
US11658241B2 (en) * 2018-12-31 2023-05-23 Texas Instruments Incorporated Vertical trench gate MOSFET with integrated Schottky diode
US11189702B2 (en) * 2019-01-30 2021-11-30 Vishay SIliconix, LLC Split gate semiconductor with non-uniform trench oxide
US11189728B2 (en) * 2019-09-05 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
DE102020202038A1 (de) * 2020-02-18 2021-08-19 Robert Bosch Gesellschaft mit beschränkter Haftung Vertikaler Fin-Feldeffekttransistor, vertikaler Fin-Feldeffekttransistor-Anordnung und Verfahren zum Bilden eines vertikalen Fin-Feldeffekttransistors
CN114255703B (zh) * 2020-09-21 2023-06-16 京东方科技集团股份有限公司 显示基板及显示装置

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