KR101963227B1 - 파워 스위칭 소자 및 그 제조방법 - Google Patents
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Abstract
파워 스위칭 소자 및 그 제조방법에 관해 개시되어 있다. 본 발명의 일 실시예에 의한 파워 스위칭 소자는 기판 상에 형성되고, 2차원 전자가스(2DEG)를 포함하는 채널 형성층과, 상기 채널 형성층에 상기 2DEG를 발생시키는 채널 공급층과, 상기 채널 공급층의 한쪽에 접촉된 캐소드 및 상기 채널 공급층의 다른 쪽에 접촉된 애노드를 포함하고, 상기 채널 형성층은 스트라이프 형태로 배열된 복수의 공핍영역을 포함한다. 상기 복수의 공핍영역 사이는 비공핍영역이다. 상기 채널 공급층 상에 복수의 P-GaN층이 존재하고, 상기 복수의 P-GaN층은 상기 복수의 공핍영역과 일대 일로 대응할 수 있다.
Description
본 발명의 일 실시예는 파워 소자에 관한 것으로, 보다 자세하게는 파워 스위칭 소자 및 그 제조방법에 관한 것이다.
각종 모터를 구동하거나, 교류에서 직류로(AC to DC), 직류에서 교류로(DC to AC), 직류에서 직류로(DC to DC) 전류를 변화하는 전력 변환 시스템에서 전류 흐름은 온/오프 스위칭 소자를 통해 제어될 수 있다. 이러한 스위칭 소자에 주로 이용되는 제품은 power MOSFET, IGBT, BJT, SBD 등의 파워 반도체이다.
PFC등 전력 변환 시스템에서 파워 스위칭 소자(다이오드 포함)의 효율은 전체 변환 시스템의 효율을 좌우할 수 있다.
현재 이용되는 파워 스위칭 소자는 실리콘을 이용한 다이오드가 대부분인데, 실리콘의 재료적인 한계로 인하여 파워 스위칭 소자의 효율을 증가시키는데 한계가 있다.
최근 이를 해결하기 위해 질화 갈륨(GaN) 반도체를 이용한 숏트키 장벽 다이오드(Schottky barrier diode)를 제작하여 전력 변환 효율을 높이려는 연구가 진행되고 있다.
그러나 GaN 반도체는 밴드갭이 넓어 역방향 누설전류 및 내압에는 장점이 있으나, 순방향의 턴 온(turn on) 전압이 높은 단점이 있다.
본 발명의 일 실시예는 순방향을 턴온 전압을 낮추면서 역방향 누설전류는 줄일 수 있는 파워 스위칭 소자를 제공한다.
본 발명의 일 실시예는 이러한 파워 스위칭 소자의 제조방법을 제공한다.
본 발명의 일 실시예에 의한 파워 스위칭 소자는 기판 상에 형성된, 2차원 전자가스(2DEG)를 포함하는 채널 형성층과, 상기 채널 형성층에 상기 2DEG를 발생시키는 채널 공급층과, 상기 채널 공급층의 한쪽에 접촉된 캐소드 및 상기 채널 공급층의 다른 쪽에 접촉된 애노드를 포함하고, 상기 채널 형성층은 스트라이프(stripe) 형태로 배열된 복수의 공핍영역을 포함한다. 상기 복수의 공핍영역 사이는 비공핍영역이다.
이러한 파워 스위칭 소자에서, 상기 채널 공급층 상에 복수의 P-GaN층이 존재하고, 상기 복수의 P-GaN층은 상기 복수의 공핍영역과 일대 일로 대응할 수 있다.
상기 채널 공급층에 복수의 리세스(recess)가 존재하고, 상기 복수의 리세스는 상기 복수의 공핍영역과 일대 일로 대응할 수 있다.
상기 채널 공급층에 상기 복수의 공핍영역이 노출되는 복수의 홀이 형성되어 있고, 상기 복수의 홀은 상기 복수의 공핍영역과 일대 일로 대응할 수 있다.
상기 애노드는 상기 P-GaN층과 접촉되고, P-GaN층의 적어도 일부를 덮을 수 있다.
상기 애노드는 상기 P-GaN층의 적어도 일부와 겹치고, 상기 P-GaN층의 표면은 절연층으로 덮여 있고, 상기 절연층 상에 상기 애노드가 구비될 수 있다.
상기 리세스의 표면은 절연층으로 덮여 있고, 상기 절연층 상에 상기 애노드가 구비될 수 있다.
상기 홀의 내면과 상기 홀을 통해 노출된 부분은 절연층으로 덮여 있고, 상기 절연층 상에 상기 애노드가 구비될 수 있다.
상기 리세스는 상기 애노드측의 상기 채널 공급층의 끝에 구비될 수 있다.
상기 캐소드와 상기 애노드는 상기 채널 형성층 상에 구비되고, 상기 채널 공급층과 접촉될 수 있다.
상기 캐소드와 상기 애노드는 상기 채널 공급층 상에 구비될 수 있다.
본 발명의 일 실시예에 의한 파워 스위칭 소자의 제조방법에서 기판 상에 2차원 전자가스(2DEG)를 포함하는 채널 형성층을 형성하고, 상기 채널 형성층 상에 채널 공급층을 형성하고, 상기 채널 형성층에 스트라이프 형태로 배열된 복수의 공핍영역을 형성하며, 상기 채널 공급층의 한쪽과 다른 쪽에 각각 접촉되는 캐소드와 애노드를 형성한다. 이때, 상기 복수의 공핍영역 사이는 비공핍영역이다.
이러한 제조방법에서, 상기 복수의 공핍영역을 형성하는 과정은,
상기 채널 공급층 상에 복수의 P-GaN층을 형성하는 과정을 포함하고, 상기 복수의 P-GaN층은 상기 복수의 공핍영역과 일대 일로 대응되도록 형성될 수 있다. 이때, 상기 복수의 P-GaN층의 표면을 덮는 절연층을 형성할 수 있다.
다른 실시예에 따르면, 상기 복수의 공핍영역을 형성하는 과정은,
상기 채널 공급층에 복수의 리세스를 형성하는 과정을 포함하고, 상기 복수의 리세스는 상기 복수의 공핍영역과 일대 일로 대응되도록 형성될 수 있다.
이때, 상기 리세스 표면을 덮는 절연층을 형성하고, 상기 애노드는 리세스를 덮도록 형성할 수 있다.
또 다른 실시예에 따르면, 상기 복수의 공핍영역을 형성하는 과정은,
상기 채널 공급층에 복수의 관통홀을 형성하는 과정을 포함하고, 상기 복수의 관통홀은 상기 복수의 공핍영역과 일대 일로 대응되도록 형성될 수 있다.
이때, 상기 채널 공급층 상에 상기 복수의 관통홀의 내면을 덮고, 상기 관통홀을 통해 노출되는 공핍영역을 덮는 절연층을 형성하고, 상기 애노드는 상기 관통홀을 덮을 수 있다.
상기 캐소드와 상기 애노드는 상기 채널 형성층 상에 형성될 수 있다.
상기 캐소드와 상기 애노드는 상기 채널 공급층 상에 형성될 수 있다.
본 발명의 일 실시예에 의한 파워 스위칭 소자는 스트라이프 형태로 배열된 복수의 공핍영역을 포함하고, 복수의 공핍영역 사이는 비공핍영역으로 2DEG가 존재하는 채널 형성층의 구성을 갖는다.
이러한 채널 형성층의 구성에 따라 순방향 구동시 낮은 전압에서는 상기 비공핍영역의 2DEG를 이용하여 전류가 흐르고, 구동전압이 문턱전압(threshold voltage)보다 높아지면 상기 공핍영역을 통해서도 전류가 흐르게 된다. 따라서 턴온 전압이 0V에 가깝고, 온 저항(ON resistance)도 낮다.
또한, 역방향 구동시 상기 비공핍영역의 2DEG도 디플리션되어 상기 공핍영역은 상기 비공핍영역으로까지 확장되어, 채널 형성층에서 캐소드와 애노드 사이에 공핍영역 밸트가 형성된다. 이러한 결과로 파워 스위칭 소자는 노멀리 오프 전계 효과 트랜지스터(normally off FET)와 유사한 다이오드가 되어 역방향 누설전류 증가를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 의한 파워 스위칭 소자의 평면도이다.
도 2는 도 1을 2-2’ 방향으로 절개한 단면도이다.
도 3 내지 도 5는 본 발명의 다른 실시예에 의한 스위칭 소자들을 나타낸 단면도들이다.
도 6은 도 1을 6-6’ 방향으로 절개한 단면도이다.
도 7은 도 1을 7-7’ 방향으로 절개한 단면도이다.
도 8 내지 도 10은 도 7의 변형예를 나타낸 단면도들이다.
도 11은 본 발명의 일 실시예에 의한 파워 스위칭 소자에서 순방향 전압인가에 따른 전류흐름을 나타낸 평면도이다.
도 12는 본 발명의 일 실시예에 의한 파워 스위칭 소자에 역방향의 전압이 인가될 때, 채널 형성층의 공핍영역의 확장을 나타낸 평면도이다.
도 13은 도 12를 13-13’방향으로 절개한 단면도이다.
도 14는 본 발명의 일 실시예에 의한 파워 스위칭 소자의 전류-전압 특성을 나타낸 그래프이다.
도 15 내지 도 19는 본 발명의 일 실시예에 의한 파워 스위칭 소자(다이오드)의 제조방법을 단계별로 나타낸 단면도들이다.
도 2는 도 1을 2-2’ 방향으로 절개한 단면도이다.
도 3 내지 도 5는 본 발명의 다른 실시예에 의한 스위칭 소자들을 나타낸 단면도들이다.
도 6은 도 1을 6-6’ 방향으로 절개한 단면도이다.
도 7은 도 1을 7-7’ 방향으로 절개한 단면도이다.
도 8 내지 도 10은 도 7의 변형예를 나타낸 단면도들이다.
도 11은 본 발명의 일 실시예에 의한 파워 스위칭 소자에서 순방향 전압인가에 따른 전류흐름을 나타낸 평면도이다.
도 12는 본 발명의 일 실시예에 의한 파워 스위칭 소자에 역방향의 전압이 인가될 때, 채널 형성층의 공핍영역의 확장을 나타낸 평면도이다.
도 13은 도 12를 13-13’방향으로 절개한 단면도이다.
도 14는 본 발명의 일 실시예에 의한 파워 스위칭 소자의 전류-전압 특성을 나타낸 그래프이다.
도 15 내지 도 19는 본 발명의 일 실시예에 의한 파워 스위칭 소자(다이오드)의 제조방법을 단계별로 나타낸 단면도들이다.
이하, 본 발명의 일 실시예에 파워 스위칭 소자 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
일반적인 다이오드의 순방향 구동 전압은 1.5V내외이며 AlGaN/GaN HEMT 구조를 이용한 SBD는 턴온 전압이 1.5V정도로 상대적으로 높다.
그러나 본 발명의 일 실시예에 의한 파워 스위칭 소자는 턴온 전압을 1V이하로 낮게 하여 1.5V에서 정격전류로 구동될 수 있다.
먼저, 본 발명의 일 실시예에 파워 스위칭 소자를 설명한다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 파워 스위칭 소자는 캐소드(cathod)(60)와 애노드(anode)(70)를 포함한다. 캐소드(60)와 애노드(70)는 이격되어 있다. 캐소드(60)와 애노드(70) 사이에 채널 공급층(40)이 구비되어 있다. 채널 공급층(40)과 캐소드(60)는 일부 오버랩될 수 있다. 채널 공급층(40)과 애노드(70)도 일부 오버랩될 수 있다. 채널 공급층(40)의 영역 내에 복수의 P-GaN층(50)이 형성되어 있다. 복수의 P-GaN층(50)은 서로 이격되어 있고, 스트라이프(stripe) 형태로 배열될 수 있다. P-GaN층(50)은 그 아래의 2DEG의 밀도는 낮추거나 2DEG를 제거하는 역할을 한다. 따라서 P-GaN층(50)은 파워 스위칭 소자에서 공핍영역을 형성하는 수단으로 하나일 수 있다. 복수의 P-GaN층(50)은 애노드(70)는 애노드(70)의 일부와 오버랩될 수 있다.
도 2는 도 1을 2-2’방향으로 절개한 단면도이다.
도 2를 참조하면, 기판(20) 상에 채널이 형성되는 채널 형성층(30)이 형성되어 있다. 채널 형성층(30)은, 예를 들면 III-V족 화합물 반도체층일 수 있다. 그러나 다른 화합물 반도체층이 사용될 수도 있다. 상기 III-V족 화합물 반도체층은, 예를 들면 GaN층일 수 있다. 채널 형성층(30)은 2차원 전자가스(2-Dimensional Electron Gas)(2DEG)(32)를 포함한다. 2DEG(32)는 채널 캐리어로 사용될 수 있다. 2DEG(32)는 채널 형성층(30)의 상부면 아래에 분포한다. 채널 형성층(30)의 상부면의 일부 영역 상에 채널 공급층(40)이 존재한다. 채널 공급층(40)은 채널 형성층(30)에 채널, 곧 2DEG(32)가 형성되게 하는 물질층이다. 이러한 이유로 참조번호 40을 채널 공급층이라 한다. 채널 공급층(40)은 채널 형성층(30)과 분극률 또는 밴드갭이 다른 화합물 반도체층일 수 있다. 채널 공급층(40)의 분극률과 밴드갭은 채널 형성층(30)의 분극률과 밴드갭보다 클 수 있다. 이와 같은 채널 공급층(40)과 채널 형성층(30) 사이의 밴드갭 차에 따라 채널 형성층(30)에 2DEG(30)가 나타난다. 채널 공급층(40)은, 예를 들면 AlGaN층일 수 있다. 도 2를 기준으로, 채널 공급층(40)의 왼쪽에 캐소드(60)가 구비되어 있고, 채널 공급층(40)의 오른쪽에 애노드(70)가 구비되어 있다. 캐소드(60)는 채널 형성층(30) 상에 형성되어 있다. 캐소드(60)는 채널 공급층(40)과 접촉된다. 캐소드(60)의 일부는 채널 공급층(40) 상에 위치할 수 있다. 곧, 캐소드(60)의 일부는 채널 공급층(40)과 오버랩될 수 있다. 애노드(70)는 캐소드(60)와 마주하는 위치에 구비될 수 있다. 애노드(70)는 채널 형성층(30) 상에 존재한다. 애노드(70)는 채널 공급층(40)과 접촉된다. 애노드(70)의 일부는 채널 공급층(40)과 오버랩될 수 있다. 채널 공급층(40)의 일부영역 상에는 P형 불순물이 도핑된 P-GaN층(50)이 존재한다. P-GaN층(50)의 존재로 인해, P-GaN층(50) 바로 아래의 2DEG 밀도는 다른 영역보다 훨씬 낮아지거나 2DEG가 사라질 수 있다. 이에 따라, 채널 형성층(30)에서 P-GaN층(50) 아래에 대응하는 영역은 공핍영역(depletion area)이 될 수 있다. P-GaN층(50)은 캐소드(60)보다 애노드(70)에 가깝다. P-GaN층(50)의 적어도 일부는 애노드(70)와 오버랩될 수 있다. 애노드(70)는 점선으로 도시한 바와 같이 P-GaN층(50) 전체를 덮도록 확장될 수도 있다.
도 2의 스위칭 소자는 파워 다이오드일 수 있다. 도 2에서 캐소드(60)와 애노드(70)는 채널 형성층(30)과 접촉되지 않고, 채널 공급층(40) 상에 구비될 수도 있다.
도 3 내지 도 5는 본 발명의 다른 실시예에 의한 스위칭 소자들을 보여주는데, 각각은 도 2의 변형예이다. 따라서 도 2와 다른 부분에 대해서만 설명한다.
먼저, 도 3을 참조하면, P-GaN층(50) 둘레의 채널 공급층(40)의 상부면은 절연층(80)으로 덮여 있다. P-GaN층(50)의 표면도 절연층(80)으로 덮여 있다. 절연층(80)은 실리콘 산화물, 실리콘 질화물 또는 알루미늄 산화물일 수도 있다.
다음, 도 4의 (a)도를 참조하면, 도 3에서 P-GaN층(50)이 구비되었던 위치에 P-GaN층(50) 대신 리세스(recess)(90)가 형성되어 있다. 채널 공급층(40)에 리세스(90)가 존재함으로써, 리세스(90) 아래 영역의 두께는 다른 영역보다 훨씬 얇다. 이에 따라 리세스(90) 아래 영역에서 채널 공급층(40)과 채널 형성층(30) 사이의 분극률 차이는 다른 영역에 비해 훨씬 작거나 거의 나타나지 않는다. 따라서 리세스(90) 아래의 2DEG 밀도는 P-GaN층(50)이 존재할 때와 마찬가지로 낮거나 2DEG가 나타나지 않을 수도 있다. 그러므로 채널 형성층(30)에서 리세스(90) 아래의 대응하는 영역은 공핍영역이 될 수 있다. 리세스(90)는 애노드(70)에 의해 완전히 덮일 수 있다. 이때, 애노드(70)와 리세스(90) 사이에 절연층(92)이 존재할 수 있다. 절연층(92)은 리세스(90)의 표면을 덮고, 채널 공급층(40)의 상부면을 덮을 수 있다. 절연층(92)은 도 3의 절연층(80)과 동일하거나 다를 수 있다.
한편, 도 4의 (b)도에 도시한 바와 같이, 리세스(90) 위치에 리세스(90) 대신에 채널 공급층(40)을 관통하는 홀(90h)이 존재할 수도 있다. 이때, 홀(90h) 아래에는 2DEG가 존재하지 않는다. 홀(90h)의 내면과 홀(90h)을 통해 노출되는 채널 형성층(30)의 영역은 절연층(92a)으로 덮일 수 있다. 이때, 채널 공급층(40)의 상부면도 절연층(92a)으로 덮일 수 있다. 절연층(92a)는 도 4의 (a)도의 절연층(92)과 동일하거나 다른 물질일 수 있다.
도 5를 참조하면, 채널 공급층(40)의 애노드(70)와 접촉되는 일단에 리세스(96)가 존재한다. 리세스(96)는 애노드(70) 쪽으로 열린 리세스이다. 리세스(96)의 표면은 절연층(94)으로 덮여 있다. 절연층(94)은 채널 공급층(40)의 상부면 전체로 확장되어 있다. 애노드(70)는 절연층(94)으로 덮여 있는 리세스(96)를 덮는다. 절연층(94)은 도 4의 절연층(92)과 동일하거나 다를 수 있다.
도 6은 도 1을 6-6’방향으로, 곧 P-GaN층(50) 사이로 절개한 단면도이다.
도 6을 참조하면, 채널 형성층(30)과 채널 공급층(40)이 순차적으로 적층되어 있고, 채널 공급층(40)의 상부면은 절연층(80)으로 덮일 수 있다. 그러나 도 2와 같이 P-GaN층(50)과 애노드(70) 직접 접촉되는 경우, 도 6에서 절연층(80)은 존재하지 않을 수 있다. 채널 공급층(40) 아래의 채널 형성층(30)에 2DEG(32)가 존재한다. 도 6의 경우에 채널 공급층(40) 아래에는 공핍영역이 존재하지 않는다. 곧 채널 공급층(40) 아래는 비공핍영역이다. 도 6이 도 1을 6-6’ 방향으로 절개한 단면이고, 도 2 내지 도 5가 도 1에서 P-GaN층(50)을 가로지르는 방향으로 절개한 단면인 것을 감안하면, 본 발명의 일 실시예에 의한 파워 스위칭 소자는 P-GaN층(50)(또는 리세스(90))이 스트라이프 형태로 주기적으로 반복됨에 따라 채널 공급층(40) 아래에 공핍영역과 비공핍영역이 주기적으로 반복된다. 상기 비공핍영역에는 2DEG(32)가 존재하므로, 문턱전압보다 낮은 순방향 전압이 인가될 때, 상기 공핍영역을 통해서는 전류가 흐르지 않지만, 상기 비공핍영역을 통해서는 정격전류보다 낮은 전류가 흐를 수 있다. 이와 같이, 본 발명의 일 실시예에 의한 파워 스위칭 소자는 전류가 흐르기 시작하는 순방향 턴온 전압이 낮아질 수 있다. 또한 문턱전압 이상의 전압이 인가되면, 상기 공핍영역을 통해서도 전류가 흐르게 되므로, 정격전류를 얻을 수 있다. 따라서 본 발명의 일 실시예에 의한 파워 스위칭 소자는 정상 구동전압에서 정격전류를 얻을 수 있다.
도 7은 도 1을 7-7’방향으로 절개한 단면도이다.
도시의 편의를 위해 스트라이프 배열을 이루는 복수의 P-GaN층(50) 중에서 3개의 P-GaN층(50)만 도시한다.
도 7을 참조하면, 채널 공급층(40) 상에 3개의 P-GaN층(50)이 형성되어 있다. P-GaN층(50) 바로 아래의 채널 형성층(30)에는 2DEG(32)가 없다. 2DEG(32)는 P-GaN층(50) 사이의 채널 형성층(30)에 존재한다. 따라서 채널 형성층(30)에서 P-GaN층(50) 아래에 대응하는 영역은 공핍영역이 되고, P-GaN층(50) 사이에 대응하는 영역은 비공핍영역이 된다. 채널 공급층(40) 상에 P-GaN층(50)을 덮는 애노드(70)가 구비되어 있다.
도 8은 도 7의 변형예를 나타낸 단면도이다.
도 8을 참조하면, 채널 공급층(40)과 P-GaN층(50)은 절연층(80)으로 덮여있다. 절연층(50) 상에 애노드(70)가 형성되어 있다.
도 9는 도 7의 다른 변형예를 보여준다.
도 9를 참조하면, 채널 공급층(40)에 복수의 이격된 리세스(90)가 형성되어 있다. 리세스(90)의 위치는 도 8의 P-GaN층(50)의 위치에 대응될 수 있다. 리세스(90)의 폭은 동일하거나 다를 수 있다. 또한 리세스(90) 사이의 이격거리는 동일하다. 그러나 다를 수도 있다. 리세스(90)의 표면과 채널 공급층(40)의 상부면은 절연층(92)으로 덮여 있다. 절연층(92) 상에 리세스(90)와 채널 공급층(40)의 상부면을 덮는 애노드(70)가 형성되어 있다.
도 10은 도 7의 또 다른 변형예를 보여준다.
도 10을 참조하면, 채널 공급층(40)은 복수의 홀(90h)을 포함한다. 홀(90h)의 위치는 도 9의 리세스(90) 위치와 동일할 수 있다. 홀(90h)을 통해 채널 형성층(30)의 일부가 노출된다. 홀(90h)의 내면과 홀(90h)을 통해 노출되는 채널 형성층(30)의 일부와 채널 공급층(40)의 상부면은 절연층(92a)으로 덮여 있다. 절연층(92a) 상에 애노드(70)가 존재한다. 애노드(70)는 절연층(92a)으로 표면인 덮인 홀(90h)을 채우고 절연층(92a)으로 덮인 채널 공급층(40)을 덮는다.
도 11은 본 발명의 일 실시예에 의한 파워 스위칭 소자에서 순방향 전압인가에 따른 전류흐름을 나타낸 평면도이다.
도 11을 참조하면, 순방향으로 인가되는 전압(Va)이 0V보다 커지면, P-GaN층(50) 사이의 비공핍영역을 통해 먼저 제1 전류(일점쇄선)가 흐르기 시작한다. 계속해서, 순방향 인가 전압이 0V보다 큰 소정의 전압(문턱전압), 예를 들면 0.5V~1V가 되면서 P-GaN층(50) 아래의 공핍영역을 통해서도 제2 전류(이점 쇄선)가 흐르게 된다. 곧, 순방향 전압이 문턱전압 이상이 되면서 채널 형성층(30)의 전체 영역을 통해 전류가 흐르게 되어 정격 전류에 도달하게 된다.
이와 같이 순방향 인가전압이 0V보다 커지면서 상기 제1 전류가 발생되므로, 본 발명의 일 실시예에 의한 파워 스위칭 소자는 턴온 전압을 낮출 수 있다. 달리 말하면, 파워 스위칭 소자의 온 저항을 낮출 수 있다. 그리고 순방향 인가전압이 문턱전압 이상이 되면서 바로 정격전류를 얻을 수 있는 바, 파워 스위칭 소자가 정상동작에 이르는 시간을 줄일 수 있다.
도 12는 본 발명의 일 실시예에 의한 파워 스위칭 소자에 역방향의 전압이 인가될 때, 채널 형성층(30)의 공핍영역의 확장을 나타낸 평면도이다.
도 12와 함께 도 8을 참조하면, 파워 스위칭 소자에 역방향의 전압이 인가되면 P-GaN층(50) 사이에 대응하는 채널 형성층(30)의 영역(비공핍영역)에 존재하던 2DEG(도 8의 32)도 제거된다. 이에 따라 P-GaN층(50) 아래의 공핍영역은 P-GaN층(50) 사이의 비공핍영역으로까지 확장되어 채널 공급층(30)의 P-GaN층(50)이 형성된 부분의 전체 영역(100)은 공핍영역이 된다.
도 13은 도 12를 13-13’방향으로 절개한 단면을 보여주는데, 도 13을 참조하면, 채널 형성층(30)의 P-GaN층(50) 사이에 대응하는 영역에도 2DEG가 존재하지 않는다. 이와 같이 역방향 전압인가에 따라 공핍영역이 확장되므로, 역방향 전압 인가에 따라 누설전류가 증가되는 것을 방지할 수 있다.
도 14는 본 발명의 일 실시예에 의한 파워 스위칭 소자의 전류-전압 특성을 나타낸 그래프이다. 도 14에서 제1 그래프(G1)는 본 발명의 일 실시예와 같은 스트라이프 배열을 이루는 P-GaN층(50)을 갖지 않는 종래의 파워 스위칭 소자의 전류-전압 특성 그래프이고, 제2 그래프(G2)는 본 발명의 일 실시예에 의한 파워 스위칭 소자의 전류-전압 특성 그래프이다.
도 14의 제1 및 제2 그래프(G1, G2)를 비교하면, 순방향 전압(Va)이 인가될 때, 제1 그래프(G1)의 경우, 턴온 전압이 제2 전압(V2)이다. 반면, 제2 그래프(G2)의 경우, 턴온 전압은 제2 전압(V2)보다 낮은 제1 전압(V1)인 것을 알 수 있다. 결과적으로, 본 발명의 일 실시예에 의한 파워 스위칭 소자의 전류-전압 특성 그래프(G2)는 종래의 파워 스위칭 소자의 전류-전압 특성 그래프(G1)를 왼쪽으로 이동시킨 것과 매우 유사하다.
다음에는 본 발명의 일 실시예에 의한 파워 스위칭 소자, 예컨대 파워 다이오드의 제조 방법을 도 15 내지 도 19를 참조하여 설명한다. 이 과정에서 앞에서 설명한 부재와 동일한 부재에 대해서는 기 사용한 참조번호를 그대로 사용하고, 그에 대한 설명은 생략한다.
도 15를 참조하면, 기판(20) 상에 채널 형성층(30)을 형성한다. 채널 형성층(30)은 III-V족 화합물 반도체, 예컨대 GaN로 형성할 수 있다. 채널 형성층(30)은 다른 화합물 반도체로 형성할 수 있다. 채널 형성층(30) 상에 채널 공급층(40)을 형성한다. 채널 공급층(40)은 채널 형성층(30)보다 분극률 또는 밴드갭이 큰 화합물 반도체로 형성할 수 있다. 예를 들면, 채널 공급층(40)은 AlGaN으로 형성할 수 있는데, 채널 형성층(30)으로 사용되는 물질에 따라 다를 수 있다. 예컨대, 채널 형성층(30)이 GaAs로 형성되는 경우, 채널 공급층(40)은 AlGaAs로 형성될 수 있다. 이와 같이 채널 형성층(30)과 채널 공급층(40)은 GaN를 베이스로 하는 화합물 반도체로 형성할 수 있으나, 다른 화합물 반도체, 예컨대 질소(N)를 포함하지 않는 화합물 반도체로 형성할 수도 있다. 채널 공급층(40)이 형성되면서, 채널 공급층(40)과 채널 형성층(30) 사이의 분극률 차이에 따라 채널 형성층(30)에 2DEG(32)가 나타난다. 2DEG(32)는 채널 공급층(40)과 접촉되는 채널 형성층(30)의 상부면 아래에 위치한다.
도 16을 참조하면, 채널 형성층(30) 상에 채널 공급층(40)을 덮는 마스크(M1)를 형성한다. 마스크(M1)는 감광막 패턴일 수 있다. 마스크(M1)를 형성한 다음, 마스크(M1)의 일부를 제거하여 채널 공급층(40)의 일부 영역(40a)이 노출되는 윈도우(W1)를 형성한다.
도 17은 도 16의 평면도이다.
도 17을 참조하면, 마스크(M1)에 복수의 윈도우(W1)가 형성되어 있다. 복수의 윈도우(W1)는 각각 이격되어 있고, 스트라이프 배열을 이룬다. 마스크(M1)의 윈도우(W1)를 통해 노출된 채널 공급층(40)의 영역 상에 P-GaN층(50)을 형성한다. 이때, 마스크(M1) 상에도 P-GaN층이 증착되지만, 편의 상 도시하지 않았다. 이후, 마스크(M1)를 제거한다. 마스크(M1) 상에 형성된 P-GaN층은 마스크(M1)와 함께 제거된다. 곧, 마스크(M1) 상에 형성된 P-GaN층은 리프트 오프(lift off) 방식으로 제거될 수 있다. 이렇게 해서, 도 18에 도시한 바와 같이 채널 공급층(40)의 상부면의 일부 영역 상에 P-GaN층(50)이 형성된다.
채널 공급층(40)의 일부 영역 상에 P-GaN층(50)이 형성되면서, P-GaN층(50) 아래에 있는 2DEG는 밀도가 낮아지거나 2DEG가 사라진다. 곧, P-GaN층(50)이 형성되면서 채널 형성층(30)의 P-GaN층(50) 아래의 영역은 공핍영역이 된다.
다음, 도 19를 참조하면, 채널 형성층(30) 상에 채널 공급층(40)과 접촉되는 캐소드(60)와 애노드(70)를 형성한다. 캐소드(60)와 애노드(70)는 동시에 형성할 수 있다. 캐소드(60)는 채널 공급층(40)의 한쪽에 접촉되고, 애노드(70)는 채널 공급층(40)의 다른쪽에 형성된다. 캐소드(60)는 채널 공급층(40)과 일부 겹치게 형성할 수 있다. 또한, 애노드(70)도 채널 공급층(40)과 일부 겹치게 형성할 수 있다. 애노드(70)의 경우, P-GaN층(50)과 접촉되고 겹치도록 형성할 수 있다.
이렇게 해서, P-GaN층(50)을 공핍영역 형성 수단으로 사용한 파워 스위칭 소자, 곧 파워 다이오드가 형성된다.
한편, P-GaN층(50)은 도 16-도 18에서 설명한 바와 같이 마스크(M1)를 이용한 리프트 오프 방식으로 형성될 수 있지만, 다른 방식으로 형성될 수도 있다. 예를 들면, P-GaN 물질층 채널 공급층(40) 상에 형성한 다음, P-GaN층(50)이 형성될 영역을 한정하는 마스크를 상기 P-GaN 물질층 상에 형성할 수 있다. 이어서 상기 마스크를 이용하여 상기 P-GaN 물질층을 식각하고, 상기 마스크를 제거함으로써, P-GaN층(50)을 형성할 수도 있다.
다른 한편으로, P-GaN층(50)을 형성하는 단계에서, 도 16 및 도 17의 윈도우(W1)를 통해 노출되는 채널 공급층(40)의 영역(40a) 상에 P-GaN층(50)을 형성하는 대신, 영역(40a)에 도 4에 도시한 바와 같은 리세스(recess)(90)를 형성할 수 있다. 이 경우, 마스크(M1)는 리세스(90) 형성용 식각 마스크가 된다. 리세스(90) 형성 과정에서 리세스(90) 대신에 도 4의 (b)도에 도시한 바와 같이 채널 형성층(30)이 노출되는 홀(90h)을 형성할 수도 있다. P-GaN층(50)이나 리세스(90)나 홀(90h)을 형성하는 과정에서 해당 과정을 수행한 후, P-GaN층의 표면을 덮는 절연층(도 3의 80), 리세스(90)의 표면을 덮는 절연층(도 4의 90), 홀(90h)의 내면과 홀(90h)을 통해 노출된 표면을 덮는 절연층(도 4의 92a)을 형성할 수도 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
20:기판 30:채널 형성층
32:2차원 전자가스(2DEG) 40: 채널 공급층
50:복수의 P-GaN층 60:캐소드
70:애노드 80, 92, 92a:절연층
90, 96:리세스, 90h:홀
94:절연층 100:P-GaN층이 형성된 부분의 전체 영역
M1:마스크 W1:윈도우
32:2차원 전자가스(2DEG) 40: 채널 공급층
50:복수의 P-GaN층 60:캐소드
70:애노드 80, 92, 92a:절연층
90, 96:리세스, 90h:홀
94:절연층 100:P-GaN층이 형성된 부분의 전체 영역
M1:마스크 W1:윈도우
Claims (20)
- 기판;
상기 기판 상에 형성되고, 2차원 전자가스(2DEG)를 포함하는 채널 형성층;
상기 채널 형성층에 상기 2DEG를 발생시키는 채널 공급층;
상기 채널 공급층에서 평면도에서 볼 때 스트라이프 형태로 1차원으로 배열되며 서로 이격된 복수의 공핍영역 형성부;
상기 채널 공급층의 한쪽에 접촉된 캐소드; 및
상기 채널 공급층의 다른 쪽에 접촉된 애노드;를 포함하고,
상기 채널 형성층은 평면도에서 볼 때 상기 복수의 공핍영역 형성부와 일대일로 대응되는 복수의 공핍영역을 포함하며,
상기 복수의 공핍영역 사이는 비공핍영역이며,
상기 복수의 공핍영역 형성부는 상기 채널 공급층 상의 복수의 P-GaN층, 상기 채널 공급층 상의 복수의 리세스(recess), 상기 채널 공급층에 형성되어 상기 복수의 공핍영역을 노출하는 복수의 홀 중 선택된 하나를 포함하며,
상기 복수의 공핍영역 형성부는 상기 애노드에 의해 커버되는 파워 스위칭 소자. - 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 복수의 공핍영역 형성부는 상기 복수의 P-GaN층이며, 상기 애노드는 상기 P-GaN층과 접촉되고, 상기 P-GaN층의 적어도 일부를 덮는 파워 스위칭 소자. - 제 1 항에 있어서,
상기 복수의 공핍영역 형성부는 상기 복수의 P-GaN층이며, 상기 애노드는 상기 P-GaN층의 적어도 일부와 겹치고, 상기 P-GaN층의 표면은 절연층으로 덮여 있고, 상기 절연층 상에 상기 애노드가 구비된 파워 스위칭 소자. - 제 1 항에 있어서,
상기 복수의 공핍영역 형성부는 상기 복수의 리세스이며, 상기 리세스의 표면은 절연층으로 덮여 있고, 상기 절연층 상에 상기 애노드가 구비된 파워 스위칭 소자. - 제 1 항에 있어서,
상기 복수의 공핍영역 형성부는 상기 복수의 홀이며, 상기 홀의 내면과 상기 홀을 통해 노출된 부분은 절연층으로 덮여 있고, 상기 절연층 상에 상기 애노드가 구비된 파워 스위칭 소자. - 제 1 항에 있어서,
상기 복수의 공핍영역 형성부는 상기 복수의 리세스이며, 상기 리세스는 상기 애노드측의 상기 채널 공급층의 끝에 구비된 파워 스위칭 소자. - 제 1 항에 있어서,
상기 캐소드와 상기 애노드는 상기 채널 형성층 상에 구비되고, 상기 채널 공급층과 접촉된 파워 스위칭 소자. - 제 1 항에 있어서,
상기 캐소드와 상기 애노드는 상기 채널 공급층 상에 구비된 파워 스위칭 소자. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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- 삭제
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- 삭제
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