JP2010028038A - ヘテロ接合電界効果トランジスタ - Google Patents

ヘテロ接合電界効果トランジスタ Download PDF

Info

Publication number
JP2010028038A
JP2010028038A JP2008191117A JP2008191117A JP2010028038A JP 2010028038 A JP2010028038 A JP 2010028038A JP 2008191117 A JP2008191117 A JP 2008191117A JP 2008191117 A JP2008191117 A JP 2008191117A JP 2010028038 A JP2010028038 A JP 2010028038A
Authority
JP
Japan
Prior art keywords
electrode
drain electrode
hole extraction
field effect
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008191117A
Other languages
English (en)
Other versions
JP5346515B2 (ja
Inventor
Keiichi Muraishi
桂一 村石
Towainamu Jon
トワイナム ジョン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2008191117A priority Critical patent/JP5346515B2/ja
Publication of JP2010028038A publication Critical patent/JP2010028038A/ja
Application granted granted Critical
Publication of JP5346515B2 publication Critical patent/JP5346515B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】ゲート電極破壊が起こらず、高電圧で安定して動作し、かつリーク電流を低減することができるヘテロ接合電界効果トランジスタを提供すること。
【解決手段】基板１の表面上にチャネル層２および障壁層３がこの順で積層された半導体層Ｓと、半導体層Ｓ上のトランジスタ領域１１に形成されたトランジスタ部１１Ａおよびホール抜き領域１２に形成されたホール抜き部１２Ａと、トランジスタ領域１１とホール抜き領域１２との間の半導体層Ｓの一部を選択除去して設けられた絶縁部１０とを備え、ホール抜き部１２Ａにおけるホール抜き電極８と第２ドレイン電極９の間でアバランシェ降伏が生じるように、ホール抜き電極８と第２ドレイン電極９の間の耐圧が、トランジスタ部１１Ａのゲート電極と第１ドレイン電極との間の耐圧よりも小さく設定されたことを特徴とするヘテロ接合電界効果トランジスタ。
【選択図】図１

Description

本発明は、ヘテロ接合電界効果トランジスタに関する。
大電流用パワートランジスタは、高電圧での動作時に安定に動作することが求められる。しかし、従来のヘテロ接合電界効果トランジスタでは、絶縁破壊電圧をかけるとドレイン電極とゲート電極の間でアバランシェ降伏が起こり、ホールが指数関数的に生成され、そのホールがゲート電極に溜まることによってゲート電極が破壊され、トランジスタが壊れる問題がある。
従来の一般的なＭＩＳ型のヘテロ接合電界効果トランジスタ（例えば、非特許文献１参照）の動作について、その概略断面図である図１１（ａ）およびこのトランジスタのゲート電極およびその下部のバンド図である図１１（ｂ）を用いて説明する。
図１１（ａ）に示すヘテロ接合電界効果トランジスタにおいて、ソース電極６とドレイン電極２２の間の電流は、主にチャネル層２と障壁層３との間のヘテロ界面のチャネル層２側に形成される二次元電子ガス１３を流れる。
図１１（ａ）に示すように、ドレイン電極７に高電圧を印加すると、ゲート電極５とドレイン電極７との間の電界が強くなる。このため、ソース電極６から導入された電子５３は、ゲート電極５とドレイン電極７との間の電界により加速される。この加速された電子５３は、格子原子に衝突し、格子原子の価電子を伝導帯に励起し、電子５３−ホール５４対を発生させる。この衝突により発生した電子５３は、電界により加速されて格子原子と衝突することによりさらに電子５３−ホール５４対を発生させる。これが連鎖的に行われるため、電子５３およびホール５４が指数関数的に生成され、ゲート電極５とドレイン電極７との間でアバランシェ降伏が起こる。
アバランシェ降伏によって生成された電子５３はドレイン電極７に移動し、引き出される。一方、ホール５４はゲート電極５下に移動するが、図１１（ｂ）に示すように、ゲート電極５下のゲート絶縁膜４と障壁層３との界面のバンド状態で価電子帯５５が不連続なため、ゲート絶縁膜４下の障壁層３にホール５４が滞留し、ＭＩＳ型ヘテロ接合電界効果トランジスタが壊れる場合がある。
この電子５３の格子原子への衝突により生成されるホール５４をゲート電極５下に滞留させない構造として、特許文献１には、ドレイン電極の隣りにチャネル層とオーミック接触しているホール抜き電極を設ける構造が開示されている。
特開２００７−５９５８９号公報 V. Adivarahan他、" Submicron Gate Si3N4/AlGaN/GaN-Metal-Insulator-Semiconductor Heterostructure Field-Effect Transistors"、IEEE EDL, 24 (9), pp.541-543、２００３年
しかしながら、特許文献１のようにドレイン電極の隣にオーミック接触したホール抜き電極を設けたＭＩＳ型ヘテロ接合電界効果トランジスタでは、ソース電極とホール抜き電極が電気的に接続され、かつホール抜き電極とドレイン電極が電気的に接続されているため、ソース電極とホール抜き電極との間もしくはホール抜き電極とドレイン電極との間でリーク電流が生じる。リーク電流が生じる原因としては、大電流用パワートランジスタでは、チャネル層の電子が格子原子と衝突して発生した電子、および高温により伝導帯に励起された電子などが少量キャリアとして存在するためと考えられる。
このようにリーク電流が流れると、ゲート電極に電圧をかけて空乏層を広げてもトランジスタがオフ動作しなくなるという問題が生じる。また、ホール抜き電極をチャネル層とオーミック接触させるために障壁層をエッチングするため、チャネル層表面がダメージを受け、トランジスタ動作に支障がでるおそれがある。
本発明は、このような事情に鑑みてなされたものであり、ゲート電極破壊が起こらず、高電圧で安定して動作し、かつリーク電流を低減することができるヘテロ接合電界効果トランジスタを提供するものである。
かくして、本発明によれば、基板の表面上に第１の半導体からなるチャネル層および第２の半導体からなる障壁層がこの順で積層された半導体層と、該半導体層上のトランジスタ領域に形成されたトランジスタ部およびホール抜き領域に形成されたホール抜き部と、前記トランジスタ領域と前記ホール抜き領域との間の半導体層の一部を選択除去して設けられた絶縁部とを備え、前記トランジスタ部は、前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層上に前記ゲート電極を挟んで形成されたソース電極および第１ドレイン電極とを有し、前記ホール抜き部は、前記半導体層上にショットキー接合されかつ前記ソース電極と隣接して配置されて電気的に接続されたホール抜き電極と、半導体層上に形成されかつ前記第１ドレイン電極と電気的に接続された第２ドレイン電極とを有し、半導体層内における前記ホール抜き電極と第２ドレイン電極の間でアバランシェ降伏が生じるように、ホール抜き電極と第２ドレイン電極の間の耐圧が、ゲート電極と第１ドレイン電極との間の耐圧よりも小さく設定されたことを特徴とするヘテロ接合電界効果トランジスタが提供される。
本発明のヘテロ接合電界効果トランジスタは、ソース電極、ゲート電極および第１ドレイン電極を有するトランジスタ領域部に加えて、ホール抜き電極および第２ドレイン電極を有するホール抜き部が備えられている。また、ホール抜き電極は、障壁層とショットキー接合しているため、ホール抜き電極と第２ドレイン電極との間には電流は流れず、電圧のみをかけることができる。さらに、ホール抜き電極と第２ドレイン電極の間の耐圧が、ゲート電極と第１ドレイン電極との間の耐圧よりも小さく設定されている。
本発明はこのように構成されているため、トランジスタ動作時に、ゲート電極と第１ドレイン電極との間よりも先に、ホール抜き電極と第２ドレイン電極との間でアバランシェ降伏が生じ、アバランシェ降伏により生じた電子は第２ドレイン電極に流れ込む。一方、アバランシェ降伏により生じたホールは、障壁層にショットキー接触したホール抜き電極の下に滞留し、ホール抜き電極から引き抜かれる。なお、ホール抜き電極と第２ドレイン電極との間では、電流は流れないが、二次元電子ガスなどに存在する電子が電界により加速されアバランシェ降伏を起こす。
このように、ホール抜き電極と第２ドレイン電極との間でアバランシェ降伏が先に起こり、ホールがホール抜き電極から引き抜かれるため、ゲート電極と第１ドレイン電極との間でアバランシェ降伏が生じ難くなる。ゲート電極と第１ドレイン電極との間でアバランシェ降伏が生じたとしても、ホールは耐圧の低いホール抜き領域側へ移動してホール抜き電極にて引き抜かれるため、ゲート電極下にホールが滞留しない。その結果、ゲート電極の破壊に起因するトランジスタの破壊が起こらず、高電圧をかけてもトランジスタの安定動作が保障される。
また、本発明では、障壁層とホール抜き電極がショットキー接合していることに加え、ソース電極とホール抜き電極が絶縁部を挟んで隣接した構造となっている。このため、ホール抜き電極および第２電極を設けたことによるリーク電流を低減することができる。
つまり、ホール抜き電極は障壁層にショットキー接合しているため、非常に高い電圧をかけない限りリーク電流は流れることはない。また、ソース電極とホール抜き電極との間に絶縁部が形成されているため、トランジスタ領域とホール抜き領域との間で二次元電子ガスは連続していない。このため、二次元電子ガスを流れる電流は、第２ドレイン電極とソース電極の間は流れない。また、ソース電極と第２ドレイン電極との間にホール抜き電極が設けられ、かつソース電極とホール抜き電極は電気的に接続しているため、この間には電圧はかかっていない。このため、第２ドレイン電極とソース電極の間においてリーク電流はほとんどないと考えられる。
本発明のヘテロ接合電界効果トランジスタは、基板の表面上に第１の半導体からなるチャネル層および第２の半導体からなる障壁層がこの順で積層された半導体層と、該半導体層上のトランジスタ領域に形成されたトランジスタ部およびホール抜き領域に形成されたホール抜き部と、前記トランジスタ領域と前記ホール抜き領域との間の半導体層の一部を選択除去して設けられた絶縁部とを備え、前記トランジスタ部は、前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層上に前記ゲート電極を挟んで形成されたソース電極および第１ドレイン電極とを有し、前記ホール抜き部は、前記半導体層上にショットキー接合されかつ前記ソース電極と隣接して配置されて電気的に接続されたホール抜き電極と、半導体層上に形成されかつ前記第１ドレイン電極と電気的に接続された第２ドレイン電極とを有し、半導体層内における前記ホール抜き電極と第２ドレイン電極の間でアバランシェ降伏が生じるように、ホール抜き電極と第２ドレイン電極の間の耐圧が、ゲート電極と第１ドレイン電極との間の耐圧よりも小さく設定されたことを特徴とする。
本発明は、スイッチング電源、インバーター等の回路に設けられるスイッチング素子、ダイオード等のパワー半導体素子に適用されるＭＩＳ型ヘテロ接合電界効果トランジスタ（Metal Insulator Semiconductor Heterostructure Field Effect Transistor）であり、上述のように、ホール抜き電極と第２ドレイン電極の間の耐圧が、ゲート電極と第１ドレイン電極との間の耐圧よりも小さく設定されることにより、半導体層内における前記ホール抜き電極と第２ドレイン電極の間でアバランシェ降伏を生じさせてゲート電極の破壊を防止するものである。
以下、「ＭＩＳ型ヘテロ接合電界効果トランジスタ」を「MISHEFET」と称する場合がある。
本発明において、基板は、特に限定されないが、例えばＳｉ、ＧａＮ、ＳｉＣまたはサファイアなどからなる基板を用いることができる。
チャネル層は、ソース電極とドレイン電極の間で流れる電流の通路となる。チャネル層を構成する前記第１の半導体としては、障壁層よりもバンドギャップが狭く、障壁層との界面に二次元電子ガスを形成することができれば特に限定されないが、例えばＧａＮ、ＡｌＧａＮ、ＧａＩｎＮ、ＳｉＣ、ＧａＡｓなどの化合物半導体が挙げられる。チャネル層の厚さは、特に限定されないが、例えば０．５〜２０μｍ程度とすることができる。なお、基板とチャネル層の間にバッファ層を設けてもよい。バッファ層を設けると基板上にチャネル層をきれいに形成できる場合がある。
障壁層は、チャネル層と接合してヘテロ界面を構成する。障壁層を構成する第２の半導体としては、チャネル層よりもバンドギャップが大きく、チャネル層との界面に二次元電子ガスを形成することができれば特に限定されないが、例えばＡｌＧａＮなどの化合物半導体が挙げられる。障壁層の厚さは、ゲート電極に印加する電圧によって二次元電子ガスを流れる電流を制御することができれば特に限定されないが、例えば１〜３０ｎｍ程度とすることができる。
本発明において、ホール抜き電極と第２ドレイン電極の間の耐圧が、ゲート電極と第１ドレイン電極との間の耐圧よりも小さく設定される構成としては、次の（１）〜（３）の構成が挙げられる。
（１）ホール抜き電極と第２ドレイン電極との間の距離が、ゲート電極と第１ドレイン電極との間の距離よりも短い。
（２）ゲート電極と第１ドレイン電極との間の前記障壁層の上に、ゲート電極および第１ドレイン電極と直接接触した誘電体層が形成される。
（３）ゲート電極と第１ドレイン電極との間の前記障壁層の上に、ゲート電極および第１ドレイン電極と直接接触した第１誘電体層が形成され、かつホール抜き電極と第２ドレイン電極との間の障壁層の上に、ホール抜き電極および第２ドレイン電極と直接接触した第２誘電体層が形成され、第１誘電体層とゲート電極または第１ドレイン電極との接触面積が、第２誘電体層とホール抜き電極または第２ドレイン電極との接触面積よりも広い。
前記構成（１）によれば、相対的にホール抜き部の耐圧がトランジスタ部の耐圧より小さく設定されるため、ＭＩＳＨＦＥＴの駆動時において、ホール抜き電極と第２ドレイン電極との間における半導体層の電界強度が、ゲート電極と第１ドレイン電極との間における半導体層の電界強度よりも強くなる。この結果、トランジスタ部よりも先にホール抜き部でアバランシェ降伏が起こり、ゲート電極下にホールが溜まらないため、ゲート電極の破壊が防止される。
前記構成（２）では、ゲート電極と第１ドレイン電極との間における半導体層の電界集中を緩和するようにしている。
また、前記構成（３）では、ゲート電極と第１ドレイン電極との間における半導体層の電界緩和の効果を、ホール抜き電極と第２ドレイン電極との間における半導体層の電界緩和の効果よりも高めている。
構成（２）および構成（３）は、いずれも相対的にトランジスタ部での電界緩和の効果がホール抜き部での電界緩和の効果よりも高くなる構成であり、この結果、トランジスタ部よりも先にホール抜き部でアバランシェ降伏が起こり、ゲート電極下にホールが溜まらないため、ゲート電極の破壊が防止される。
前記構成（３）は、具体的には次の（３−１）、（３−２）の構成とすることができる。
（３−１）第１誘電体層とゲート電極との接触面積が、第２誘電体層とホール抜き電極との接触面積よりも広くなるように、第１誘電体層が第１ドレイン電極からゲート電極へ向かうにつれて段階的または連続的に厚くなる断面形状に形成され、かつ第２誘電体層が一様な膜厚で形成される。
なお、第１誘電体層がゲート電極から第１ドレイン電極へ向かうにつれて段階的または連続的に厚くなる断面形状に形成されることによって、第１誘電体層と第１ドレイン電極との接触面積が、第２誘電体層とホール抜き電極との接触面積よりも広くなるようにしてもよい。
（３−２）第１誘電体層とゲート電極との接触面積が、第２誘電体層とホール抜き電極との接触面積よりも広くなるように、ゲート電極の端部が第１ドレイン電極へ向かって第１誘電体層の一部を覆い、かつホール抜き電極の端部が第２ドレイン電極へ向かって第２誘電体層の一部を覆う。
なお、第１ドレイン電極の端部がゲート電極へ向かって第１誘電体層の一部を覆い、かつホール抜き電極の端部が第２ドレイン電極へ向かってまたは第２ドレイン電極の端部がホール抜き電極へ向かって第２誘電体層の一部を覆うことにより、第１誘電体層と第１ドレイン電極との接触面積が、第２誘電体層とホール抜き電極または第２ドレイン電極との接触面積よりも広くなるようにしてもよい。
なお、構成（１）〜（３）は、それぞれ単独で構成されるが、互いに組み合わせることも可能である。
以下、本発明の実施形態を図面を参照しながら詳説する。なお、図面や以下の記述中で示す構成は、例示であって、本発明の範囲は、図面や以下の記述中で示すものに限定されない。
（実施形態１）
図１（ａ）は本発明の実施形態１のヘテロ接合電界効果トランジスタの構造を示す概略断面図であり、図１（ｂ）は実施形態１のヘテロ接合電界効果トランジスタの変形例を示す概略断面図である。また、図２は実施形態１のヘテロ接合電界効果トランジスタの構造を示す概略平面図であり、図３は実施形態１のヘテロ接合電界効果トランジスタの電気的な接続関係を示した等価回路である。
なお、図１（ａ）中の構成要素と図１（ｂ）中の構成要素が同一のものには同一の符号を付している。また、図１（ａ）および（ｂ）は、図２におけるＡ−Ｂ線での断面が示されているため、両端側が図示されていない。
図１（ａ）および図２に示すように、本発明の実施形態１のヘテロ接合電界効果トランジスタは、基板１の表面上に第１の半導体からなるチャネル層２および第２の半導体からなる障壁層３がこの順で積層された半導体層Ｓと、半導体層Ｓ上のトランジスタ領域１１に形成されたトランジスタ部１１Ａおよびホール抜き領域１２に形成されたホール抜き部１２Ａと、トランジスタ領域１１とホール抜き領域１２との間の半導体層Ｓの一部を選択除去して設けられた絶縁部１０とを備え、前記構成（１）に対応するものである。
（チャネル層）
チャネル層２の基板１上への形成方法は特に限定されないが、例えば、有機金属化学気相堆積（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法またはハイドライド気相成長（ＨＶＰＥ）法などを用いることができる。
また、基板１とチャネル層２の間にバッファ層を設ける場合も同様の方法で形成することができる。
（障壁層）
障壁層１０のチャネル層２上への形成方法は特に限定されないが、例えば、有機金属化学気相堆積（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法またはハイドライド気相成長（ＨＶＰＥ）法などを用いることができる。
（絶縁部）
絶縁部１０は、ソース電極６とホール抜き電極８との間の障壁層３の一部およびその直下のチャネル層２上部を選択除去して設けられる。絶縁部１０は、チャネル層２と障壁層３の間のヘテロ界面近傍のチャネル層２に存在する二次元電子ガス層１３を流れる電流が、トランジスタ領域１１とホール抜き領域１２の間で流れないように絶縁する機能を有する。したがって、絶縁部１０は、二次元電子ガス層１３より深く半導体層Ｓを掘り込んで形成される。また、トランジスタ領域１１で電子が格子原子に衝突することにより生成されたホールは、ホール抜き電極８から引き抜かれる必要があるため、絶縁部１０は、このホールの流れを妨害しない程度の深さとされる。
絶縁部１０は、二次電子ガス層１３よりも深い位値まで半導体層Ｓの表面を掘り込んで形成された溝、あるいはこの溝内に埋め込んだ絶縁膜からなる。絶縁膜の材料としては、例えばＳｉ3Ｎ4、ポリイミドなどが挙げられる。
絶縁部１０を形成する際、半導体層Ｓを選択除去する方法は特に限定されないが、例えば、フォトリソグラフィ技術を利用してレジストパターンを形成し、ドライエッチングを一定時間行って溝を形成することができる。また、その溝内に絶縁膜を形成する場合は、例えば、フォトリソグラフィ技術を利用してレジストパターンを形成し、有機金属化学気相堆積（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法またはハイドライド気相成長（ＨＶＰＥ）法などで絶縁膜を形成することができる。
＜トランジスタ部＞
トランジスタ部１１Ａは、半導体層Ｓ上にゲート絶縁膜４ａを介して形成されたゲート電極５ａと、半導体層Ｓ上にゲート電極５ａを挟んで形成されたソース電極６および第１ドレイン電極７とを有する。
トランジスタ部１１Ａの形状は、特に限定されず、例えば、図２に示すように、第１ドレイン電極７は細長い形状（細長い六角形）、ゲート電極５ａは第１ドレイン電極７を包囲する形状、ソース電極６はゲート電極５ａを包囲する形状に形成されることができる。ソース電極６の長さ寸法としては3〜5μｍ程度、幅寸法としては3〜5μｍ程度とすることができる。なお、図２の場合、ゲート電極５ａの長手方向両端の４箇所が引出し配線として外周側へ突出しており、それらの引出し配線と接触しないようソース電極６は複数の切れ目を有している。
なお、図１（ｂ）のＭＩＳＨＦＥＴは、そのゲート電極５ｂおよびゲート絶縁膜４ｂの構造が、図１（ａ）のＭＩＳＨＦＥＴのゲート電極５ａおよびゲート絶縁膜４ａの構造と異なる以外は同様であるため、以下の図１（ａ）のＭＩＳＨＦＥＴについての説明は、特にことわりのない限り図１（ｂ）のＭＩＳＨＦＥＴについても当てはまる。
〔ゲート絶縁膜〕
図１（ａ）に示すように、ゲート絶縁膜４ａは、ゲート電極５ａ直下の障壁層３の上に設けられる。ゲート絶縁膜４ａは、半導体層Ｓとゲート電極５ａを電気的に絶縁する機能を有する。これにより、ソース電極６および第１ドレイン電極７との間のリーク電流を防止することができる。また、電子が格子原子に衝突することにより生じたホールが、ゲート電極に流れるのを防止することができる。
ゲート絶縁膜４ａの材料は、ゲート電極５ａと半導体層Ｓとを電気的に絶縁することができれば特に限定されないが、例えばＳｉ3Ｎ4、ＳｉＯ2、Ｔａ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2等を用いることができる。また、ゲート絶縁膜４ａの厚さは、電気的に絶縁する機能を有し、ゲート電極５にかける電圧により後述の二次元電子ガス層１３を流れる電流を制御することができれば特に限定されない。
また、図１（ｂ）に示すように、ゲート絶縁膜４ｂは、障壁層３の一部または全部を除去して形成された凹部（リセス領域）の内面上およびこの凹部の周囲の障壁層３上に連続して形成されてもよい。このようにすれば、ゲート電極５ｂ下の二次元電子ガス層１３の濃度を低くすることができ、ノーマリーオフ型のヘテロ接合電界効果トランジスタを実現することができる。
ゲート絶縁膜４ａの障壁層３上への形成方法は、特に限定されず、例えば、フォトリソグラフィ技術を利用してレジストパターンを形成し、有機金属化学気相堆積（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法またはハイドライド気相成長（ＨＶＰＥ）法などで絶縁膜を形成することができる。
また、ゲート絶縁膜４ｂを形成する場合は、例えば、フォトリソグラフィ技術を利用してレジストパターンを形成し、ドライエッチングを一定時間行って凹部を形成し、その後、凹部（リセス領域）の内面上およびこの凹部の周囲の障壁層３上にゲート絶縁膜４ａと同様にして形成することができる。
〔ゲート電極〕
ゲート電極５ａは、ソース電極６と第１ドレイン電極７の間の電流を制御する機能を有する。ゲート電極５の材料としては、特に限定されないが、例えばＮｉ、Ａｕ、ＷまたはＮｉとＡｕの積層体などが挙げられる。
ゲート電極５ａのゲート絶縁膜４ａ上への形成方法は特に限定されないが、例えば、フォトリソグラフィ技術を利用して、レジストパターンを形成し、ＥＢ蒸着法を用いて形成することができる。
なお、ソース電極６および第１ドレイン電極７もゲート電極５ａと同様の方法で形成することができ、これらの電極が同じ材料であれば同時に、異なる材料であれば別々の工程で形成することができる。
〔ソース電極〕
ソース電極６は、ゲート電極５と絶縁部１０との間の障壁層３の上に設けられる。ソース電極６とゲート電極５ａまたは５ｂとの間の距離は、所望する性能に応じて調節されるが、ゲート電極６と第１ドレイン電極７との間の距離Ｌ１より短いことが好ましい。ソース電極６の材料としては、特に限定されないが、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ａｕ、ＴｉとＡｌとＴｉとＡｕの積層体、またはＨｆとＡｌとＨｆとＡｕの積層体などが挙げられる。このソース電極６は、障壁層３とオーミック接触していることが好ましい。
〔第１ドレイン電極〕
第１ドレイン電極７は、ゲート電極５を挟んでソース電極６の反対側の障壁層３の上に設けられる。第１ドレイン電極７の材料としては、特に限定されないが、たとえばＴｉ、Ａｌ、Ｎｉ、Ａｕ、ＴｉとＡｌとＴｉとＡｕの積層体またはＨｆとＡｌとＨｆとＡｕの積層体などが挙げられる。この第１ドレイン電極７は、障壁層３とオーミック接触していることが好ましい。
なお、トランジスタ部１１Ａは、図２で示すような６角形では無く、円形に近い方が、電極に電界集中が起こらず、電界集中によるトランジスタの破壊を防ぐのに有効である。しかしながら、円形型のトランジスタを２次元的に敷き詰めた場合、隙間部分が形成されてしまう。そのため、多角形である６角形にトランジスタをデザインすることにより、隙間無くトランジスタを敷き詰めることができ、半導体装置の小型化を可能としている。
（ホール抜き部）
ホール抜き部１２Ａは、半導体層Ｓ上にショットキー接合されかつソース電極６と隣接して配置されて電気的に接続されたホール抜き電極８と、半導体層Ｓ上に形成されかつ第１ドレイン電極７と電気的に接続された第２ドレイン電極９とを有する。
ホール抜き部１２Ａの形状は、特に限定されず、例えば、図２に示すように、第２ドレイン電極７は細長い形状（細長い六角形）、ホール抜き電極９は第２ドレイン電極７を包囲する形状に形成される。この場合、第２ドレイン電極７は第１ドレイン電極７とほぼ同じ形状寸法で形成され、ホール抜き電極９はソース電極６とほぼ同じ形状寸法で形成されることができる。
〔ホール抜き電極〕
ホール抜き電極８は、第２ドレイン電極９と絶縁部１０との間の障壁層３の上に設けられ、ソース電極６と電気的に接続している。
また、ホール抜き電極８は、障壁層３とショットキー接合している。これにより、ホール抜き電極８と第２ドレイン電極９との間には電流が流れず、電圧のみをかけることができる。また、ホール抜き電極８と第２ドレイン電極９とのリーク電流も防止することができる。ホール抜き電極８の材料としては、障壁層３とショットキー接合可能な電極材料であれば特に限定されず、例えば、Ｎｉ、ＡｕまたはＷなどが挙げられる。
〔第２ドレイン電極〕
第２ドレイン電極９は、ホール抜き電極８に隣接して障壁層３の上に設けられ、第１ドレイン電極７と電気的に接続している。このとき、ホール抜き電極８と第２ドレイン電極９との間の距離Ｌ２は、ゲート電極５と第１ドレイン電極７との間の距離Ｌ１よりも短く設定されている。
第２ドレイン電極９の材料としては、特に限定されず、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ａｕ、ＴｉとＡｌとＴｉとＡｕの積層体またはＨｆとＡｌとＨｆとＡｕの積層体などが挙げられる。この第２ドレイン電極９は、障壁層３とオーミック接触していることが好ましい。
第２ドレイン電極９とソース電極６との間には二次元電子ガス１３を流れる電流は流れない。それは、ソース電極６とホール抜き電極８との間に絶縁部１０が設けられ、二次元電子ガス層１３が連続していないためである。また、第２ドレイン電極９とソース電極６の間のチャネル層２にもリーク電流はほとんど流れないと考えられる。それは、ソース電極６と第２ドレイン電極９との間にホール抜き電極８が設けられ、ソース電極６とホール抜き電極８は、電気的に接続しているため、この間には電圧がかからないためである。
第２ドレイン電極９およびホール抜き電極８は、上述のゲート電極５ａ、ソース電極６および第１ドレイン電極７と同様の方法で形成することができ、これらの電極が同じ材料であれば同時に、異なる材料であれば別々の工程で形成することができる。また、基板上に、チャネル層、障壁層および各電極などを形成した後に熱処理を行ってもよい。この熱処理は、エッチングによるダメージを回復するため、ならびにソース電極、第１ドレイン電極および第２ドレイン電極が障壁層３にオーミック接合するために行うことができる。熱処理方法は、特に限定されないが、たとえば、３５０〜９００℃の範囲でアニール処理を行うことができる。
〔実施形態１のＭＩＳＨＦＥＴの動作について〕
このように構成された実施形態１のＭＩＳＨＦＥＴは、ホール抜き電極８と第２ドレイン電極９との間の距離Ｌ２が、ゲート電極５と第１ドレイン電極７との間の距離Ｌ１よりも短いため、ホール抜き電極８と第２ドレイン電極９との間の耐圧が、ゲート電極５と第１ドレイン電極７との間の耐圧よりも小さく設定されている。
この構成により、第１および第２ドレイン電極７、９に高電圧を印加し、かつソース電極６、ホール抜き電極８およびゲート電極５ａに第１および第２ドレイン電極７、９に対して負の電圧を印加したＭＩＳＨＦＥＴの駆動時において、ホール抜き電極８と第２ドレイン電極９との間の電界の強さが、ゲート電極５と第１ドレイン電極７との間の電界の強さよりも強くなる。
この結果、半導体層内において、ゲート電極５と第１ドレイン電極７との間よりも先に、ホール抜き電極８と第２ドレイン電極９との間でアバランシェ降伏を起こさせることができる。このアバランシェ降伏により生じた電子は、第２ドレイン電極９に流れ込む。また、このアバランシェ降伏により生じたホールは、障壁層３にショットキー接触したホール抜き電極８の下に滞留し、ホール抜き電極８から引き抜かれる。
ホール抜き電極８と第２ドレイン電極９との間では、電流は流れないが、二次元電子ガス層１３などに存在する電子が電界により加速されアバランシェ降伏を起こす。ホール抜き電極８と第２ドレイン電極９との間でアバランシェ降伏が先に起こり、ホールがホール抜き電極８から引き抜かれるため、ゲート電極５と第１ドレイン電極７との間でアバランシェ降伏が起こることはなく、ゲート電極５下にホールが滞留することはない。そのため、トランジスタの破壊が起こらず、高電圧をかけてもトランジスタの安定動作が保障される。
（実施形態２）
図４（ａ）は本発明の実施形態２のヘテロ接合電界効果トランジスタの構造を示す概略断面図であり、図４（ｂ）は実施形態２のヘテロ接合電界効果トランジスタの変形例を示す概略断面図である。なお、図４（ａ）および（ｂ）において、図１（ａ）および（ｂ）中の構成要素と同一の構成要素には同一の符号を付している。
実施形態２が実施形態１と異なる点は、ホール抜き電極８と第２ドレイン電極９の間の耐圧が、ゲート電極５ａと第１ドレイン電極７との間の耐圧よりも小さく設定される構成のみであり、その他の構成は実施形態１と同様である。なお、図４（ａ）および（ｂ）では、基板を図示省略している。
以下、実施形態２の実施形態１とは異なる構成を主として説明する。なお、図４（ｂ）のＭＩＳＨＦＥＴは、そのゲート電極５ｂおよびゲート絶縁膜４ｂの構造が、図４（ａ）のＭＩＳＨＦＥＴのゲート電極５ａおよびゲート絶縁膜４ａの構造と異なる以外は同様であるため、以下の図４（ａ）のＭＩＳＨＦＥＴについての説明は、特にことわりのない限り図４（ｂ）のＭＩＳＨＦＥＴについても当てはまる。
図４（ａ）に示すように、この実施形態２のＭＩＳＨＦＥＴは、上述の構成（２）のように、ゲート電極５ａと第１ドレイン電極７との間の障壁層３の上に、ゲート電極５ａおよび第１ドレイン電極７と直接接触した誘電体層２１が一様な膜厚で形成されている。
この場合、ゲート電極５ａと第１ドレイン電極７との間の距離Ｌ１は、ホール抜き電極８と第２ドレイン電極９との間の距離Ｌ２とほぼ同じかそれよりも長く設定され、ホール抜き電極８と第２ドレイン電極９との間に誘電体層は形成されない。
誘電体層２１は、ゲート電極５ａと第１ドレイン電極７との間の電界集中を緩和する機能を有する。誘電体層２１の材料としては、絶縁体かつ誘電体であり、ゲート電極５ａと第１ドレイン電極７との間の電界を緩和できれば特に限定されないが、例えば、比誘電率２０〜１５００Ｆ／ｍの誘電体材料、具体的には、ＴａＯx、ＴｉＯ2、ＳｒＴｉＯ3、ＢａxＳｒ1-xＴｉＯ3、ＰＺＴ系強誘電体、ＳＢＴ系強誘電体等が挙げられる。また、誘電体層２１の膜厚としては、ゲート電極５ａと第１ドレイン電極７との間の電界を緩和できれば特に限定されないが、例えば、ゲート電極５ａおよび第１ドレイン電極７と同程度の膜厚とされる。
誘電体層２１をゲート電極５ａと第１ドレイン電極７との間の障壁層３の上に形成する際、誘電体層２１の端部が、ゲート電極５または第１ドレイン電極７の一部の上に形成されてもよい。誘電体層２１の形成方法は特に限定されないが、例えば、フォトリソグラフィ技術を利用してレジストパターンを形成し、有機金属化学気相堆積（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法またはハイドライド気相成長（ＨＶＰＥ）法などを用いて誘電体層２１を形成することができる。
このように、トランジスタ部１１Ａのゲート電極５ａと第１ドレイン電極７との間にのみ誘電体層２１を設けることにより、ＭＩＳＨＦＥＴ駆動時のゲート電極５ａと第１ドレイン電極７との間における半導体層Ｓの電界集中を緩和することができる。つまり、ホール抜き電極８と第２ドレイン電極９との間の耐圧が、ゲート電極５と第１ドレイン電極７との間の耐圧よりも小さく設定されている。この結果、トランジスタ部１１Ａよりも先にホール抜き部１２Ａでアバランシェ降伏が起こり、ホールはホール抜き電極８にて引き抜かれ、ゲート電極５ａ下にホールが溜まらないため、ゲート電極５ａの破壊が防止される。
（実施形態３）
図５（ａ）は本発明の実施形態３のヘテロ接合電界効果トランジスタの構造を示す概略断面図であり、図５（ｂ）は実施形態３のヘテロ接合電界効果トランジスタの変形例を示す概略断面図である。なお、図５（ａ）および（ｂ）において、図１（ａ）および（ｂ）中の構成要素と同一の構成要素には同一の符号を付している。
実施形態３が実施形態１と異なる点は、ホール抜き電極８と第２ドレイン電極９の間の耐圧が、ゲート電極５ａと第１ドレイン電極７との間の耐圧よりも小さく設定される構成のみであり、その他の構成は実施形態１と同様である。なお、図５（ａ）および（ｂ）では、基板を図示省略している。
以下、実施形態２の実施形態１とは異なる構成を主として説明する。なお、図５（ｂ）のＭＩＳＨＦＥＴは、そのゲート電極５ｂおよびゲート絶縁膜４ｂの構造が、図５（ａ）のＭＩＳＨＦＥＴのゲート電極５ａおよびゲート絶縁膜４ａの構造と異なる以外は同様であるため、以下の図５（ａ）のＭＩＳＨＦＥＴについての説明は、特にことわりのない限り図５（ｂ）のＭＩＳＨＦＥＴについても当てはまる。
図５（ａ）に示すように、この実施形態３のＭＩＳＨＦＥＴは、上述の構成（３）および（３−１）のように、ゲート電極５ａと第１ドレイン電極７との間の障壁層３の上に、ゲート電極５ａおよび第１ドレイン電極７と直接接触した第１誘電体層２２が形成され、かつホール抜き電極８と第２ドレイン電極９との間の障壁層３の上に、ホール抜き電極８および第２ドレイン電極９と直接接触した第２誘電体層２３が形成され、さらに、第１誘電体層２２とゲート電極５ａとの接触面積が、第２誘電体層２３とホール抜き電極８との接触面積よりも広くなるように、第１誘電体層１７Ａが第１ドレイン電極７からゲート電極５ａへ向かうにつれて段階的に厚くなる階段状の断面形状に形成され、かつ第２誘電体層１７Ｂが一様な膜厚で形成されている。
この場合、第１誘電体層２２において、最も厚い部分の膜厚はゲート電極５ａの膜厚よりも厚く、最も薄い部分の膜厚は第１ドレイン電極７の膜厚と同じかそれよりも薄くなっており、厚い端部がゲート電極５ａの端面と上面に接触し、かつ薄い端部が第１ドレイン電極７の端面と接触している。また、第２誘電体層２３において、膜厚はホール抜き電極８および第２ドレイン電極９の膜厚と同じかそれよりも薄くなっており、その両端はホール抜き電極８の端面および第２ドレイン電極９の端面と接触している。これにより、第１誘電体層２２とゲート電極５ａとの接触面積が、第２誘電体層２３とホール抜き電極８との接触面積よりも広くなっている。また、ゲート電極５ａと第１ドレイン電極７との間の距離Ｌ１は、ホール抜き電極８と第２ドレイン電極９との間の距離Ｌ２とほぼ同じかそれよりも長く設定されている。
第１誘電体層２２と第２誘電体層２３の材料は、同じでも異なってもよく、例えば、比誘電率２０〜１５００Ｆ／ｍの誘電体材料、具体的には、ＴａＯx、ＴｉＯ2、ＳｒＴｉＯ3、ＢａxＳｒ1-xＴｉＯ3、ＰＺＴ系強誘電体、ＳＢＴ系強誘電体等が挙げられる。また、第１誘電体層２２と第２誘電体層２３の形成方法としては、特に限定されないが、例えば、フォトリソグラフィ技術を利用してレジストパターンを形成し、有機金属化学気相堆積（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法またはハイドライド気相成長（ＨＶＰＥ）法などを用いることができ、各誘電体層２２、２３が同じ材料である場合は同一の工程にて形成することができる。なお、第１誘電体層２２は階段状に形成されるため、階段の段数分の成膜工数が必要となる。
実施形態３では、第１誘電体層２２とゲート電極５ａとの接触面積が、第２誘電体層２３とホール抜き電極８との接触面積よりも広いため、ゲート電極５ａと第１ドレイン電極７との間における半導体層Ｓの電界緩和の効果が、ホール抜き電極８と第２ドレイン電極９との間における半導体層Ｓの電界緩和の効果よりも高められている。つまり、ホール抜き電極８と第２ドレイン電極９との間の耐圧が、ゲート電極５ａと第１ドレイン電極７との間の耐圧よりも小さく設定されている。この結果、トランジスタ部１１Ａよりも先にホール抜き部１２Ａでアバランシェ降伏が起こり、ホールはホール抜き電極８にて引き抜かれ、ゲート電極５ａ下にホールが溜まらないため、ゲート電極５ａの破壊が防止される。
（実施形態４）
図６（ａ）は本発明の実施形態４のヘテロ接合電界効果トランジスタの構造を示す概略断面図であり、図６（ｂ）は実施形態４のヘテロ接合電界効果トランジスタの変形例を示す概略断面図である。なお、図６（ａ）および（ｂ）において、図１（ａ）および（ｂ）中の構成要素と同一の構成要素には同一の符号を付している。
実施形態４が実施形態１と異なる点は、ホール抜き電極１８と第２ドレイン電極９の間の耐圧が、ゲート電極１５ａと第１ドレイン電極７との間の耐圧よりも小さく設定される構成のみであり、その他の構成は実施形態１と同様である。なお、図６（ａ）および（ｂ）では、基板を図示省略している。
以下、実施形態４の実施形態１とは異なる構成を主として説明する。なお、図６（ｂ）のＭＩＳＨＦＥＴは、そのゲート電極１５ｂおよびゲート絶縁膜４ｂの構造が、図６（ａ）のＭＩＳＨＦＥＴのゲート電極１５ａおよびゲート絶縁膜４ａの構造と異なる以外は同様であるため、以下の図６（ａ）のＭＩＳＨＦＥＴについての説明は、特にことわりのない限り図６（ｂ）のＭＩＳＨＦＥＴについても当てはまる。
図６（ａ）に示すように、この実施形態４のＭＩＳＨＦＥＴは、上述の構成（３）および（３−２）のように、ゲート電極１５ａと第１ドレイン電極７との間の障壁層３の上に、ゲート電極１５ａおよび第１ドレイン電極７と直接接触した第１誘電体層２４が形成され、かつホール抜き電極１８と第２ドレイン電極９との間の障壁層３の上に、ホール抜き電極１８および第２ドレイン電極９と直接接触した第２誘電体層２５が形成され、さらに、第１誘電体層２４とゲート電極１５ａとの接触面積が、第２誘電体層２５とホール抜き電極１８との接触面積よりも広くなるように、ゲート電極１５ａの端部が第１ドレイン電極７へ向かって第１誘電体層２４の一部を覆い、かつホール抜き電極１８の端部が第２ドレイン電極９へ向かって第２誘電体層２５の一部を覆っている。
この場合、第１誘電体層２４は、第１ドレイン電極７の膜厚と同程度の一様な膜厚を有し、第２誘電体層２５は、第２ドレイン電極９の膜厚と同程度の一様な膜厚を有している。また、ゲート電極１５ａは、第１誘電体層２４側が高い階段状に形成されており、第１誘電体層２４の端面と接している膜厚部分よりも高い部分が第１誘電体層２４の上面と第１の寸法Ｌ３で接触している。また、ホール抜き電極１８は、第２誘電体層２５側が高い階段状に形成されており、第２誘電体層２５の端面と接している膜厚部分よりも高い部分が第２誘電体層２５の上面と第１の寸法Ｌ３よりも短い第２の寸法Ｌ４で接触している。これにより、第１誘電体層２４とゲート電極１５ａとの接触面積が、第２誘電体層２５とホール抜き電極１８との接触面積よりも広くなっている。また、ゲート電極１５ａのゲート絶縁膜４ａと接している部分と第１ドレイン電極７との間の距離Ｌ１は、ホール抜き電極１８の障壁層３と接している部分と第２ドレイン電極９との間の距離Ｌ２とほぼ同じかそれよりも長く設定されている。
第１誘電体層２４と第２誘電体層２５の材料は、同じでも異なってもよく、例えば、比誘電率２０〜１５００Ｆ／ｍの誘電体材料、具体的には、ＴａＯx、ＴｉＯ2、ＳｒＴｉＯ3、ＢａxＳｒ1-xＴｉＯ3、ＰＺＴ系強誘電体、ＳＢＴ系強誘電体等が挙げられる。また、第１誘電体層２４と第２誘電体層２５の形成方法としては、特に限定されないが、例えば、フォトリソグラフィ技術を利用してレジストパターンを形成し、有機金属化学気相堆積（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法またはハイドライド気相成長（ＨＶＰＥ）法などを用いることができ、各誘電体層２４、２５が同じ材料である場合は同一の工程にて形成することができる。
実施形態４も実施形態３と同様に、第１誘電体層２４とゲート電極１５ａとの接触面積が、第２誘電体層２５とホール抜き電極１８との接触面積よりも広いため、ゲート電極１５ａと第１ドレイン電極７との間における半導体層Ｓの電界緩和の効果を、ホール抜き電極１８と第２ドレイン電極９との間における半導体層Ｓの電界緩和の効果よりも高められている。つまり、ホール抜き電極１８と第２ドレイン電極９との間の耐圧が、ゲート電極１５ａと第１ドレイン電極７との間の耐圧よりも小さく設定されている。この結果、トランジスタ部１１Ａよりも先にホール抜き部１２Ａでアバランシェ降伏が起こり、ホールはホール抜き電極１８にて引き抜かれ、ゲート電極１５ａ下にホールが溜まらないため、ゲート電極１５ａの破壊が防止される。
（実施形態５）
図７は本発明の実施形態５のヘテロ接合電界効果トランジスタの構造を示す概略断面図である。なお、図７において、図１（ｂ）中の構成要素と同一の構成要素には同一の符号を付している。
実施形態５が実施形態１と異なる点は、ＭＩＳＨＦＥＴが、熱伝導部３１、金属放熱部３２およびソース配線部３３をさらに備えた点であり、その他の構成は実施形態１と同様である。
以下、実施形態５の実施形態１とは異なる構成を主として説明する。なお、図７のＭＩＳＨＦＥＴは、そのゲート電極５ｂおよびゲート絶縁膜４ｂの構造は、図１（ａ）に示したゲート電極５ａおよびゲート絶縁膜４ａの構造に代えることもできる。
この実施形態５のＭＩＳＨＦＥＴは、基板１におけるホール抜き領域１２に対応する部分および第１ドレイン電極７に対応する部分に形成された孔内に金属が埋め込まれてなる前記熱伝導部３１と、基板１の裏面に形成されて熱伝導部３１と接触する前記金属放熱部３２と、半導体層Ｓおよび基板１に形成された貫通孔内に金属が埋め込まれてソース電極６と電気的に接続する前記ソース配線部３３とをさらに備えている。
金属放熱部３２は、ソース配線部３３と接触してソース電極６の裏面電極として機能し、かつソース電極６からの熱をソース配線部３３を介して外部に放熱すると共に、ホール抜き領域１２からの熱および第１ドレイン電極７からの熱を各熱伝導部３１を介して外部に放熱することができる。
実施形態５のＭＩＳＨＦＥＴの製造では、まず、基板１（例えば、Ｓｉ基板）の上にＡｌＮ、ＧａＮからなるチャネル層２、ＡｌＧａＮ層からなる障壁層３を例えば、有機金属化学気相堆積（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法またはハイドライド気相成長（ＨＶＰＥ）法などを用いて積層する。
次に、オーミック電極（ソース、ドレイン電極）を例えば、スパッタ装置または蒸着機を用いて形成する。そして、ゲート形成領域および絶縁部形成領域をドライエッチングして障壁層３とチャネル層２の一部を除去して溝を形成する。
その後、前記溝部分にゲート絶縁膜４ｂおよび絶縁部１０を形成し、ゲート電極５ｂ、ホール抜き電極８をスパッタ装置または蒸着機を用いて形成し、基板１上にトランジスタ部１１Ａおよびホール抜き部１２Ａを作製する。
続いて、基板１の裏面をエッチングして熱伝導部３１およびソース配線部３３を形成するためのビアホールを形成する。なお、ビアホールの形成前に、基板１は予め所定厚さ（例えば１００μm程度）まで研削されている。
その後、基板１の裏面に、めっき装置を用いて金属めっき膜（例えば、放熱性に優れたＡｕ）を形成することによって、ビアホール内を金属めっき膜で埋め込んで熱伝導部３１およびソース配線部３３を形成すると共に、金属放熱部３２を形成する。
このように構成された実施形態５のＭＩＳＨＦＥＴによれば、実施形態１と同様の作用効果が得られることに加え、優れた放熱効果を得ることができる。つまり、ホール抜き領域１２および第１ドレイン電極７に発生した熱を、熱伝導部３１を介して金属放熱部３２へ逃がすことができる。また、ソース電極６に発生した熱を、ソース配線部３３を介して金属放熱部３２へ逃がすことができる。したがって、ＭＩＳＨＦＥＴの熱による特性変化が防止される。
また、ソース配線部３３および金属放熱部３２は、ソース電極６と電気的に接続されているため、同一の基板１および半導体層Ｓ上に複数のトランジスタ部１１Ａを備えたＭＩＳＨＦＥＴに対応し易くなり、かつ各トランジスタ部１１Ａからの熱を効率よく外部に放熱することができる。
（実施形態６）
図８は本発明の実施形態６のヘテロ接合電界効果トランジスタの構造を示す概略平面図であり、図９は図８におけるＣ−Ｄ線部分の概略断面図である。なお、図８および図９において、図７中の構成要素と同一の構成要素には同一の符号を付している。
実施形態６が実施形態５と異なる点は、ＭＩＳＨＦＥＴが、複数のトランジスタ部１１Ａを備えた点であり、その他の構成は実施形態５と概ね同様である。
以下、実施形態５の実施形態１とは異なる構成を主として説明する。なお、図８のＭＩＳＨＦＥＴは、そのゲート電極５ｂおよびゲート絶縁膜４ｂの構造は、図１（ａ）に示したゲート電極５ａおよびゲート絶縁膜４ａの構造に代えることもできる。
実施形態６のＭＩＳＨＦＥＴは、トランジスタ部１１Ａおよびホール抜き部１２Ａの平面視形状が、図２で説明した形状であり、実施形態６の場合、複数のトランジスタ部１１Ａが３列で２２個配置されていると共に、１つのホール抜き部１２Ａが中間列の端に配置されており、中間列の中央付近はスペース１９とされている。なお、図９では図示されていないが、相互に隣接する複数のトランジスタ部１１Ａの間には、トランジスタ部１１Ａとホール抜き部１２Ａの間の半導体層Ｓに設けられた絶縁部１０と同様の絶縁部が設けられている。
このＭＩＳＨＦＥＴは、複数個のトランジスタ部１１Ａのソース電極６と１個のホール抜き部１２Ａのホール抜き電極８とを電気的に並列接続する接続電極層（ソースメタル）４１が半導体層Ｓ上に形成されている。なお、図９では、複数の接続配線層４１が図示されているが、これらは一体状である。また、ゲート絶縁膜４ｂ、ゲート電極５ｂ、ソース電極６およびホール抜き電極８もそれぞれ２つずつ図示されているが、これらもそれぞれ一体状である。
さらに詳しく説明すると、ソースメタル４１は、全てのソース電極６とホール抜き電極８の上と、半導体層Ｓ上における隣接するソース電極６同士の間およびソース電極６とホール抜き電極８の間に、一体状に形成されている。また、第１ドレイン電極７および第２ドレイン電極９の上には、ドレインメタル４２が形成されている。
ソースメタル４１およびドレインメタル４２の材料としては、特に限定されないが、例えば、Ｔｉ、Ａｌ、ＮｉまたはＡｕなどが挙げられる。また、ソースメタル４１およびドレインメタル４２の形成方法は特に限定されないが、例えば、フォトリソグラフィ技術を利用して、レジストパターンを形成し、ＥＢ蒸着法を用いて形成することができる。
また、このＭＩＳＨＦＥＴは、図９に示すように、基板１におけるホール抜き電極８に対応する部分と、基板１における第１ドレイン電極７に対応する部分に、熱伝導部３１を有すると共に、基板１の裏面に金属放熱部３２を有している。さらに、図９では図示されていないが、基板１および半導体層Ｓにおける図８に示したスペース１９に対応する部分に、ソース配線部３３（図７参照）が形成されている。このソース配線部３３およびソースメタル４１を介して金属放熱部３２と各ソース電極６とホール抜き電極８とは電気的に接続されている。
この実施形態６のＭＩＳＨＦＥＴによれば、例えば、１個のトランジスタ部１１Ａで扱うことができる電流を１００ｍＡと仮定すると、このトランジスタ部１１Ａを２次元に隙間無く敷き詰め、各トランジスタ部１１Ａを並列に接続すると、１０個のトランジスタ部１１Ａで１Ａクラスの大電流を扱うことができる。
一方、ホール抜き領域１２でアバランシェ降伏が起きると、生じたホールは、ホール抜き電極８に流れ込み、瞬時に大電流が発生する。例えば、６００Ｖで１００ｍＡの電流が流れたとしても６０Ｗもの電力が発生する。この電流により発生する熱により、ホール抜き電極８が壊れないよう、ホール抜き領域１２に熱伝導部３１が設けられている。
従って、ホール抜き領域１２に熱伝導部３１が設けられた上で、１チップに多くのトランジスタ部１１Ａを併設することにより、小さいサイズで大電流を取り扱うことができ、リーク電流がなく、アバランシェ降伏による破壊が起こらず、熱による特性変化がないヘテロ接合電界効果トランジスタを実現することができる。
（その他の実施形態）
１．実施形態６（図８）では、複数個のトランジスタ部１１Ａに対してソース配線部が形成されるスペース１９を１箇所設けた場合を例示したが、図１０に示すように、複数個のトランジスタ部１１Ａに対してソース配線部が形成されるスペース１９を複数箇所設けてもよい。また、複数個のトランジスタ部１１Ａに対してホール抜き部１２Ａを複数個設けて、１個のホール抜き部１２Ａにかかる負荷を軽減してもよい。
２．本発明のＭＩＳＨＦＥＴにおいて、上述の実施形態ではトランジスタ部１１Ａおよびホール抜き部１２Ａの形状が平面視六角形の場合を例示したが、これに限定されず、平面視三角形、四角形、五角形、円形、長円形、楕円形等でもよい。また、トランジスタ部１１Ａのソース電極が第１ドレイン電極を包囲し、かつホール抜き部１２Ａのホール抜き電極が第２ドレイン電極を包囲する形状は、複数のトランジスタ部１１Ａのソース電極と１つのホール抜き部１２Ａのホール抜き電極とを接続電極層によって電気的に接続するのに好都合であるためであり、ソース電極およびゲート電極は第１ドレイン電極を包囲する形状でなくてもよく、ホール抜き電極は第２ドレイン電極を包囲する形状でなくてもよい。
図１（ａ）は本発明の実施形態１のヘテロ接合電界効果トランジスタの構造を示す概略断面図であり、図１（ｂ）は実施形態１のヘテロ接合電界効果トランジスタの変形例を示す概略断面図である。 実施形態１のヘテロ接合電界効果トランジスタの構造を示す概略平面図である。 実施形態１のヘテロ接合電界効果トランジスタの電気的な接続関係を示した等価回路である。 図４（ａ）は本発明の実施形態２のヘテロ接合電界効果トランジスタの構造を示す概略断面図であり、図４（ｂ）は実施形態２のヘテロ接合電界効果トランジスタの変形例を示す概略断面図である。 図５（ａ）は本発明の実施形態３のヘテロ接合電界効果トランジスタの構造を示す概略断面図であり、図５（ｂ）は実施形態３のヘテロ接合電界効果トランジスタの変形例を示す概略断面図である。 図６（ａ）は本発明の実施形態４のヘテロ接合電界効果トランジスタの構造を示す概略断面図であり、図６（ｂ）は実施形態４のヘテロ接合電界効果トランジスタの変形例を示す概略断面図である。 本発明の実施形態５のヘテロ接合電界効果トランジスタの構造を示す概略断面図である。 本発明の実施形態６のヘテロ接合電界効果トランジスタの構造を示す概略平面図である。 図８におけるＣ−Ｄ線部分の概略断面図である。 本発明の他の実施形態のヘテロ接合電界効果トランジスタの構造を示す概略平面図である。 図１１（ａ）は従来の一般的なＭＩＳ型のヘテロ接合電界効果トランジスタを示す概略断面図であり、図１１（ｂ）はトランジスタのゲート電極およびその下部のバンド図である。
符号の説明
１ 基板
２ チャネル層
３ 障壁層
４ａ、４ｂ ゲート絶縁膜
５ａ、５ｂ、１５ａ、１５ｂ ゲート電極
６ ソース電極
７ 第１ドレイン電極
８、１８ ホール抜き電極
９ 第２ドレイン電極
１０ 絶縁部
１１ トランジスタ領域
１１Ａ トランジスタ部
１２ ホール抜き領域
１２Ａ ホール抜き部
１３ 二次元電子ガス層
２１ 誘電体層
２２、２４ 第１誘電体層
２３、２５ 第２誘電体層
３１ 熱伝導部
３２ 金属放熱部
３３ ソース配線部
４１ 接続電極層（ソースメタル）
４２ ドレインメタル
Ｌ１、Ｌ２ 距離
Ｓ 半導体層

Claims (13)

  1. 基板の表面上に第１の半導体からなるチャネル層および第２の半導体からなる障壁層がこの順で積層された半導体層と、該半導体層上のトランジスタ領域に形成されたトランジスタ部およびホール抜き領域に形成されたホール抜き部と、前記トランジスタ領域と前記ホール抜き領域との間の半導体層の一部を選択除去して設けられた絶縁部とを備え、
    前記トランジスタ部は、前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層上に前記ゲート電極を挟んで形成されたソース電極および第１ドレイン電極とを有し、
    前記ホール抜き部は、前記半導体層上にショットキー接合されかつ前記ソース電極と隣接して配置されて電気的に接続されたホール抜き電極と、半導体層上に形成されかつ前記第１ドレイン電極と電気的に接続された第２ドレイン電極とを有し、
    半導体層内における前記ホール抜き電極と第２ドレイン電極の間でアバランシェ降伏が生じるように、ホール抜き電極と第２ドレイン電極の間の耐圧が、ゲート電極と第１ドレイン電極との間の耐圧よりも小さく設定されたことを特徴とするヘテロ接合電界効果トランジスタ。
  2. 前記ホール抜き電極と第２ドレイン電極との間の距離が、前記ゲート電極と第１ドレイン電極との間の距離よりも短い請求項１に記載のヘテロ接合電界効果トランジスタ。
  3. 前記ゲート電極と第１ドレイン電極との間の前記障壁層の上に、ゲート電極および第１ドレイン電極と直接接触した誘電体層をさらに備えた請求項１に記載のヘテロ接合電界効果トランジスタ。
  4. 前記ゲート電極と第１ドレイン電極との間の前記障壁層の上に、ゲート電極および第１ドレイン電極と直接接触した第１誘電体層をさらに備え、かつ前記ホール抜き電極と第２ドレイン電極との間の障壁層の上に、ホール抜き電極および第２ドレイン電極と直接接触した第２誘電体層をさらに備え、
    前記第１誘電体層とゲート電極または第１ドレイン電極との接触面積が、前記第２誘電体層とホール抜き電極または第２ドレイン電極との接触面積よりも広い請求項１に記載のヘテロ接合電界効果トランジスタ。
  5. 第１誘電体層とゲート電極との接触面積が、第２誘電体層とホール抜き電極との接触面積よりも広くなるように、前記第１誘電体層が第１ドレイン電極からゲート電極へ向かうにつれて段階的または連続的に厚くなる断面形状に形成され、かつ前記第２誘電体層が一様な膜厚で形成された請求項４に記載のヘテロ接合電界効果トランジスタ。
  6. 第１誘電体層とゲート電極との接触面積が、第２誘電体層とホール抜き電極との接触面積よりも広くなるように、前記ゲート電極の端部が第１ドレイン電極へ向かって前記第１誘電体層の一部を覆い、かつホール抜き電極の端部が第２ドレイン電極へ向かって前記第２誘電体層の一部を覆う請求項４に記載のヘテロ接合電界効果トランジスタ。
  7. 前記基板における少なくとも前記ホール抜き領域に対応する部分に形成された孔内に金属が埋め込まれてなる熱伝導部と、基板裏面に形成されて前記熱伝導部と接触する金属放熱部をさらに備えた請求項１〜６のいずれか１つに記載のヘテロ接合電界効果トランジスタ。
  8. 前記半導体層および基板に形成された貫通孔内に金属が埋め込まれてソース電極と電気的に接続するソース配線部をさらに備え、
    前記金属放熱部は、前記ソース配線部と接触してソース電極の裏面電極として機能し、かつソース電極からの熱をソース配線部を介して外部に放熱する請求項７に記載のヘテロ接合電界効果トランジスタ。
  9. 前記熱伝導部が、基板における第１ドレイン電極に対応する部分にさらに備えられた請求項７または８に記載のヘテロ接合電界効果トランジスタ。
  10. 前記ゲート絶縁膜は、前記障壁層の一部または全部を除去して形成された凹部の内面上および該凹部の周囲の障壁層上に連続して形成された請求項１〜９のいずれか１つに記載のヘテロ接合電界効果トランジスタ。
  11. 前記トランジスタ部が、複数個相互に電気的に並列接続されて備えられ、
    前記ホール抜き部が、複数個のトランジスタ部の間に１個以上配置された請求項８〜１０のいずれか１つに記載のヘテロ接合電界効果トランジスタ。
  12. 前記半導体層上に形成されて複数個のトランジスタ部のソース電極と１個以上のホール抜き部のホール抜き電極とを電気的に並列接続する接続電極層をさらに備え、
    前記ソース配線部は前記接続電極層と接触している請求項１１に記載のヘテロ接合電界効果トランジスタ。
  13. 前記トランジスタ部において、前記第１ドレイン電極は細長い形状であり、前記ゲート電極は第１ドレイン電極を包囲する形状であり、前記ソース電極はゲート電極を包囲する形状であり、
    前記ホール抜き電極において、前記第２ドレイン電極は細長い形状であり、前記ホール抜き電極は第２ドレイン電極を包囲する形状である請求項１１または１２に記載のヘテロ接合電界効果トランジスタ。
JP2008191117A 2008-07-24 2008-07-24 ヘテロ接合電界効果トランジスタ Expired - Fee Related JP5346515B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008191117A JP5346515B2 (ja) 2008-07-24 2008-07-24 ヘテロ接合電界効果トランジスタ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008191117A JP5346515B2 (ja) 2008-07-24 2008-07-24 ヘテロ接合電界効果トランジスタ

Publications (2)

Publication Number Publication Date
JP2010028038A true JP2010028038A (ja) 2010-02-04
JP5346515B2 JP5346515B2 (ja) 2013-11-20

Family

ID=41733547

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008191117A Expired - Fee Related JP5346515B2 (ja) 2008-07-24 2008-07-24 ヘテロ接合電界効果トランジスタ

Country Status (1)

Country Link
JP (1) JP5346515B2 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011204984A (ja) * 2010-03-26 2011-10-13 Renesas Electronics Corp 電界効果トランジスタ
WO2012063329A1 (ja) * 2010-11-10 2012-05-18 三菱電機株式会社 半導体装置、および半導体装置の製造方法
JP2012248636A (ja) * 2011-05-26 2012-12-13 Advanced Power Device Research Association 電界効果型トランジスタ
JP2013197316A (ja) * 2012-03-19 2013-09-30 Fujitsu Ltd 半導体装置
JP2014110311A (ja) * 2012-11-30 2014-06-12 Furukawa Electric Co Ltd:The 半導体装置
WO2014167825A1 (ja) * 2013-04-11 2014-10-16 株式会社デンソー Ｈｅｍｔを備えた半導体装置
WO2015182283A1 (ja) * 2014-05-26 2015-12-03 シャープ株式会社 窒化物系化合物半導体
JP2017162958A (ja) * 2016-03-09 2017-09-14 株式会社東芝 半導体装置
US10319710B2 (en) 2016-04-27 2019-06-11 Murata Manufacturing Co., Ltd. Semiconductor device
JP2021114590A (ja) * 2020-01-21 2021-08-05 富士通株式会社 半導体装置、半導体装置の製造方法及び電子装置
EP4141958A1 (en) * 2021-08-26 2023-03-01 Infineon Technologies Austria AG Semiconductor device
EP4322225A1 (en) * 2022-08-09 2024-02-14 Nxp B.V. Transistor heat dissipation structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04165676A (ja) * 1990-10-30 1992-06-11 Toshiba Corp 半導体装置およびその製造方法
JP2004186558A (ja) * 2002-12-05 2004-07-02 Furukawa Electric Co Ltd:The 電流遮断器付きＧａＮ系半導体装置
JP2006128646A (ja) * 2004-09-28 2006-05-18 Sharp Corp 電子デバイスおよびヘテロ接合ｆｅｔ
JP2008010803A (ja) * 2006-06-02 2008-01-17 National Institute Of Advanced Industrial & Technology 窒化物半導体電界効果トランジスタ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04165676A (ja) * 1990-10-30 1992-06-11 Toshiba Corp 半導体装置およびその製造方法
JP2004186558A (ja) * 2002-12-05 2004-07-02 Furukawa Electric Co Ltd:The 電流遮断器付きＧａＮ系半導体装置
JP2006128646A (ja) * 2004-09-28 2006-05-18 Sharp Corp 電子デバイスおよびヘテロ接合ｆｅｔ
JP2008010803A (ja) * 2006-06-02 2008-01-17 National Institute Of Advanced Industrial & Technology 窒化物半導体電界効果トランジスタ

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011204984A (ja) * 2010-03-26 2011-10-13 Renesas Electronics Corp 電界効果トランジスタ
WO2012063329A1 (ja) * 2010-11-10 2012-05-18 三菱電機株式会社 半導体装置、および半導体装置の製造方法
JP5550740B2 (ja) * 2010-11-10 2014-07-16 三菱電機株式会社 半導体装置、および半導体装置の製造方法
JP2012248636A (ja) * 2011-05-26 2012-12-13 Advanced Power Device Research Association 電界効果型トランジスタ
JP2013197316A (ja) * 2012-03-19 2013-09-30 Fujitsu Ltd 半導体装置
JP2014110311A (ja) * 2012-11-30 2014-06-12 Furukawa Electric Co Ltd:The 半導体装置
WO2014167825A1 (ja) * 2013-04-11 2014-10-16 株式会社デンソー Ｈｅｍｔを備えた半導体装置
JP2014207287A (ja) * 2013-04-11 2014-10-30 株式会社デンソー Ｈｅｍｔを備えた半導体装置
WO2015182283A1 (ja) * 2014-05-26 2015-12-03 シャープ株式会社 窒化物系化合物半導体
CN106415802A (zh) * 2014-05-26 2017-02-15 夏普株式会社 氮化物类化合物半导体
JPWO2015182283A1 (ja) * 2014-05-26 2017-04-20 シャープ株式会社 窒化物系化合物半導体
CN106415802B (zh) * 2014-05-26 2019-07-02 夏普株式会社 氮化物类化合物半导体
JP2017162958A (ja) * 2016-03-09 2017-09-14 株式会社東芝 半導体装置
US10319710B2 (en) 2016-04-27 2019-06-11 Murata Manufacturing Co., Ltd. Semiconductor device
US10840235B2 (en) 2016-04-27 2020-11-17 Murata Manufacturing Co., Ltd. Semiconductor device
JP2021114590A (ja) * 2020-01-21 2021-08-05 富士通株式会社 半導体装置、半導体装置の製造方法及び電子装置
EP4141958A1 (en) * 2021-08-26 2023-03-01 Infineon Technologies Austria AG Semiconductor device
EP4322225A1 (en) * 2022-08-09 2024-02-14 Nxp B.V. Transistor heat dissipation structure

Also Published As

Publication number Publication date
JP5346515B2 (ja) 2013-11-20

Similar Documents

Publication Publication Date Title
JP5346515B2 (ja) ヘテロ接合電界効果トランジスタ
JP5564815B2 (ja) 半導体装置及び半導体装置の製造方法
US10270436B2 (en) Transistors having on-chip integrated photon source or photonic-ohmic drain to facilitate de-trapping electrons trapped in deep traps of transistors
TWI767726B (zh) 改良之氮化鎵結構
JP5487613B2 (ja) 化合物半導体装置及びその製造方法
TWI430341B (zh) 單一或多重閘極場平板之製造
JP6367533B2 (ja) ノーマリーオフ高電子移動度トランジスタ
JP5751404B2 (ja) 半導体装置
US20100207164A1 (en) Field effect transistor
KR101927408B1 (ko) 고전자 이동도 트랜지스터 및 그 제조방법
JP4929882B2 (ja) 半導体装置
JP6268366B2 (ja) 半導体装置
JP2008091392A (ja) 窒化物半導体装置及びその製造方法
JP2006351691A (ja) 半導体装置
JP2009117820A (ja) 窒化物半導体素子および窒化物半導体素子の製造方法
JP6834546B2 (ja) 半導体装置及びその製造方法
JP2011060912A (ja) 半導体装置
JP2011029506A (ja) 半導体装置
JP2011155221A (ja) 半導体装置およびその製造方法
JP2011071307A (ja) 電界効果トランジスタ及びその製造方法
US20150303292A1 (en) Nitride semiconductor device
TWI624872B (zh) 氮化物半導體元件
JP5689712B2 (ja) 半導体装置およびその製造方法
JP2008118044A (ja) 電界効果トランジスタ及びその製造方法
JP2011142358A (ja) 窒化物半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101027

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130319

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130425

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130723

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130819

R150 Certificate of patent or registration of utility model

Ref document number: 5346515

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees