WO2014167825A1 - Ｈｅｍｔを備えた半導体装置 - Google Patents

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小山　和博
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株式会社デンソー
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    • H01L29/2003—Nitride compounds

Definitions

  • the present disclosure relates to a semiconductor device including a high electron mobility transistor (HEMT).
  • HEMT high electron mobility transistor
  • Patent Document 1 a semiconductor device including a normally-off HEMT has been proposed (see, for example, Patent Document 1).
  • this semiconductor device is configured using a substrate in which an electron supply layer is heterojunctioned and stacked on an electron transit layer.
  • the electron supply layer is formed with a gate recess that reaches the electron transit layer and is perpendicular to the interface between the electron transit layer and the electron supply layer, and a gate electrode is formed on the gate recess via an insulating film. Yes.
  • a source electrode and a drain electrode are formed on the electron supply layer.
  • a gate recess reaching the electron transit layer is formed, and a two-dimensional electron gas layer due to a heterojunction is not generated in a portion of the electron transit layer located immediately below the bottom surface of the gate recess.
  • a voltage equal to or higher than a predetermined threshold is applied to the gate electrode, a two-dimensional electron gas layer based on the gate voltage is generated in a portion of the electron transit layer located immediately below the gate electrode. Therefore, a current path (channel) is formed between the source electrode and the drain electrode by the two-dimensional electron gas layer by the heterojunction and the two-dimensional electron gas layer by the gate voltage, and current flows between the source electrode and the drain electrode. Is turned on.
  • normally-off characteristics can be obtained in which the source electrode and the drain electrode are turned off in a state where a gate voltage higher than a predetermined threshold is not applied to the gate electrode.
  • the gate recess is formed to be perpendicular to the interface between the electron transit layer and the electron supply layer. For this reason, it is difficult for a two-dimensional electron gas layer due to the gate voltage to be generated in a portion of the electron transit layer located immediately below the insulating film formed on the side surface of the gate recess. Therefore, in the portion of the electron transit layer located immediately below the insulating film formed on the side surface of the gate recess, the two-dimensional electron gas layer due to the heterojunction and the two-dimensional electron gas layer due to the gate voltage are hardly generated, and the on-state is turned on. But the electron density is small. For this reason, the maximum current flowing through the semiconductor device is reduced.
  • This disclosure is intended to provide a semiconductor device.
  • a semiconductor device includes a first semiconductor layer, a second semiconductor layer that is heterojunctioned with the first semiconductor layer and generates a first-dimensional electron gas layer by a heterojunction, and the first semiconductor layer.
  • a normally-off HEMT including a gate recess formed in the semiconductor layer, an insulating film disposed on a wall surface of the gate recess, and a gate electrode disposed on the insulating film;
  • the gate recess has a width on the bottom side smaller than a width on the opening side.
  • the gate electrode is disposed along a side surface of the gate recess.
  • the first and second-two-dimensional electron gas layers overlap each other, it is possible to suppress the formation of a region having a low electron density and to suppress the reduction of the maximum current.
  • FIG. 1 is a cross-sectional view of a semiconductor device including a HEMT according to the first embodiment of the present disclosure.
  • FIG. 2 is a diagram showing the relationship between the maximum current, the side surface of the gate recess, and the angle formed by the interface between the electron transit layer and the electron supply layer,
  • FIG. 3 is a cross-sectional view illustrating a modification of the semiconductor device including the HEMT according to the first embodiment of the present disclosure.
  • FIG. 4 is a cross-sectional view of a semiconductor device including a HEMT according to the second embodiment of the present disclosure.
  • FIG. 1 is a cross-sectional view of a semiconductor device including a HEMT according to the first embodiment of the present disclosure.
  • FIG. 2 is a diagram showing the relationship between the maximum current, the side surface of the gate recess, and the angle formed by the interface between the electron transit layer and the electron supply layer
  • FIG. 3 is a cross-sectional view illustrating a modification of the semiconductor device including the HEMT according
  • FIG. 5 is a cross-sectional view illustrating a modified example of the semiconductor device including the HEMT according to the second embodiment of the present disclosure.
  • FIG. 6 is a cross-sectional view of a semiconductor device including a HEMT according to another embodiment of the present disclosure.
  • the semiconductor device including the HEMT according to this embodiment is configured using a substrate 5 in which a support substrate 1, a buffer layer 2, an electron transit layer 3, and an electron supply layer 4 are sequentially stacked.
  • the electron supply layer 4 corresponds to the first semiconductor layer of the present disclosure
  • the electron transit layer 3 corresponds to the second semiconductor layer of the present disclosure.
  • the support substrate 1 is a Si substrate, a SiC substrate, a GaN substrate, a sapphire substrate or the like
  • the buffer layer 2 is a compound layer or the like for matching the lattice constant of the support substrate 1 with the lattice constant of the electron transit layer 3. It is done. Since the buffer layer 2 is not directly related to the operation of the HEMT, it may not be provided particularly when the support substrate 1 is a free-standing substrate such as a GaN substrate or a sapphire substrate.
  • the electron transit layer 3 is formed with first and second and second dimensional electron gas layers 6a and 6b having high electron density that function as current paths (channels) in the vicinity of one surface on the electron supply layer 4 side.
  • Gallium nitride (GaN) is used.
  • the electron supply layer 4 has a band cap larger than that of the electron transit layer 3 and is heterojunction with the electron transit layer 3. As a result, in the electron transit layer 3, the first and second dimensional electron gas layers 6 a are generated near the interface with the electron supply layer 4 by spontaneous polarization and piezoelectric polarization.
  • an electron supply layer 4 for example, aluminum gallium nitride (AlGaN) is used.
  • the gate recess 7 of the present embodiment has a tapered shape in which the width is gradually narrowed from the opening side toward the bottom surface. More specifically, the gate recess 7 has side surfaces that are inclined with respect to the interface between the electron transit layer 3 and the electron supply layer 4. In this embodiment, the angle ⁇ formed between the interface and the side surface that is opposite is It is 50 degrees or less.
  • the width of the gate recess 7 is the distance between the opposing side surfaces (the length in the left-right direction in FIG. 1).
  • An insulating film 8 is formed on the wall surface of the gate recess 7 and the electron supply layer 4.
  • a gate electrode 9 formed of polysilicon, metal, or the like. Is embedded.
  • the insulating film 8 is formed along the wall surface of the gate recess 7, and the gate electrode 9 is tapered so that the width decreases toward the bottom surface of the gate recess 7. That is, it can be said that the portion of the gate electrode 9 located on the side surface of the gate recess 7 is inclined with respect to the interface between the electron transit layer 3 and the electron supply layer 4. Further, a portion of the insulating film 8 formed on the wall surface of the gate recess 7 functions as a gate insulating film.
  • Two openings 8a and 8b are formed in a portion of the insulating film 8 formed on the electron supply layer 4 so as to sandwich the gate recess 7 (gate electrode 9).
  • the source electrode 10 is disposed in one opening 8a, and the drain electrode 11 is disposed in the other opening 8b.
  • the source electrode 10 and the drain electrode 11 are in ohmic contact with the electron supply layer 4 and are electrically connected to the first-two-dimensional electron gas layer 6 a via the electron supply layer 4.
  • Such source electrode 10 and drain electrode 11 are formed of, for example, a Ti / Al layer.
  • the above is the configuration of the semiconductor device including the HEMT according to this embodiment. Next, the operation of the semiconductor device provided with the HEMT will be described.
  • the first-dimensional electron gas layer 6a is generated in the vicinity of the interface heterojunction with the electron supply layer 4 in the electron transit layer 3.
  • the 1-2D electron gas layer 6 a is formed so that the gate recess 7 reaches the electron transit layer 3, and therefore is not formed in a portion immediately below the bottom surface of the gate recess 7. That is, it can be said that the 1-2D electron gas layer 6 a is divided by the gate recess 7.
  • the 1-2D electron gas layer 6a is formed by a heterojunction between the electron transit layer 3 and the electron supply layer 4, and the electron supply layer 4 and the heterojunction having an extremely small thickness among the electron transit layers 3 are formed. A portion having an electron density sufficient to function as a substantial channel is not generated in the portion. For this reason, FIG. 1 shows only the first-two-dimensional electron gas layer 6a having an electron density that functions as a substantial channel. That is, the two-dimensional electron gas layer generated by heterojunction with the electron supply layer 4 having an extremely small thickness in the electron transit layer 3 is not shown.
  • the 2-2D electron gas layer 6b includes a portion of the electron transit layer 3 that faces (is in contact with) the bottom surface of the gate recess 7 and the bottom surface of the gate recess 7. It is generated in a portion facing the side surface on the side through the electron supply layer 4 that is thin (near the bottom surface of the gate recess 7). In other words, the 2-2D electron gas layer 6 b is generated in a portion located immediately below the gate electrode 9 disposed on the bottom surface side of the gate recess 7.
  • the 2-2D electron gas layer 6b is generated so as to overlap a part of the 1-2D electron gas layer 6a. That is, the side surface of the gate recess 7 has the electron transit layer 3 and the electron supply layer 4 so that the second-two-dimensional electron gas layer 6b overlapping with a part of the first-two-dimensional electron gas layer 6a is generated.
  • the taper is inclined with respect to the interface. Thereby, it is possible to suppress the formation of a region with a low electron density in the current path between the source electrode 10 and the drain electrode 11.
  • the 2-2D electron gas layer 6b by generating the 2-2D electron gas layer 6b, a current path is formed between the source electrode 10 and the drain electrode 11, and electrons are supplied to the source electrode 10, the electron supply layer 4, the first 1-2.
  • the three-dimensional electron gas layer 6a, the 2-2D electron gas layer 6b, the 1-2D electron gas layer 6a, the electron supply layer 4, and the drain electrode 11 flow to be turned on.
  • a substrate 5 is prepared in which a buffer layer 2, an electron transit layer 3, and an electron supply layer 4 are sequentially formed on a support substrate 1 by epitaxial growth or the like.
  • the tapered gate recess 7 can be formed by reducing the side surface etching as the etching proceeds.
  • the insulating film 8 is formed by a CVD (Chemical Vapor Deposition) method, an ALD (Atomic Layer Deposition) method, or the like. Then, after forming the gate electrode 9 by a CVD method, a sputtering method, or the like, dry etching or the like is performed using a mask to form openings 8 a and 8 b in the insulating film 8. Thereafter, by forming the source electrode 10 and the drain electrode 11, the semiconductor device shown in FIG. 1 is manufactured.
  • CVD Chemical Vapor Deposition
  • ALD Atomic Layer Deposition
  • the gate recess 7 when the gate recess 7 is tapered and a gate voltage higher than a predetermined threshold is applied to the gate electrode 9, the first and second-dimensional electron gas layers 6a and 6b I try to overlap. For this reason, it can suppress that the area
  • the angle ⁇ formed between the side surface of the gate recess 7 and the interface between the electron transit layer 3 and the electron supply layer 4 is set to 50 ° or less, it is possible to suppress a decrease in the maximum current as shown in FIG. .
  • the standardization is based on the maximum current when the angle ⁇ formed is 10 °.
  • the angle ⁇ formed between the side surface of the gate recess 7 and the interface between the electron transit layer 3 and the electron supply layer 4 is greater than 50 °, the thickness of the electron supply layer 4 near the bottom surface of the gate recess 7 increases. For this reason, it is difficult for the 2-2D electron gas layer 6b to be generated in the portion of the electron transit layer 3 that faces the side surface on the bottom side of the gate recess 7, and the first and 2-2D electron gas layers 6a, 6b Will not overlap, and the maximum current will decrease sharply. Therefore, when the angle ⁇ formed between the side surface of the gate recess 7 and the interface between the electron transit layer 3 and the electron supply layer 4 is 50 ° or less, it is possible to suppress the maximum current from being reduced.
  • the gate recess 7 reaches the electron transit layer 3, but the gate recess 7 may not reach the electron transit layer 3 as shown in FIG. 3. In this case, the gate recess 7 needs to have a depth that substantially divides the 1-2D electron gas layer 6a in order to obtain normally-off characteristics.
  • the electron transit layer 3 includes a first-dimensional electron gas layer 1-2 having an electron density for functioning as a substantial channel when the thickness of the electron supply layer 4 is 5 nm or less. It was found that 6a was not generated. Therefore, the gate recess 7 in FIG. 3 has a depth at which the electron supply layer 4 immediately below the bottom surface of the gate recess 7 is 5 nm or less.
  • the gate recess 7 has a stepped shape in which the width on the opening side is constant with the width of the opening and the width on the bottom side is constant with the width of the bottom surface.
  • the thickness of the portion of the electron supply layer 4 located between the opening-side portion of the gate recess 7 and the electron transit layer 3 is a first density having an electron density for functioning as a substantial channel. The thickness is such that the two-dimensional electron gas layer 6a can be generated. That is, in the electron supply layer 4, the portion of the gate recess 7 positioned between the opening portion and the electron transit layer 3 is thicker than 5 nm. For this reason, in the present embodiment, the 1-2D electron gas layer 6 a is formed up to the bottom surface of the gate recess 7 in the electron transit layer 3.
  • the 2-2D electron gas layer 6 b is positioned in the electron transit layer 3 immediately below the gate electrode 9.
  • the first-two-dimensional electron gas layer 6a and the second-two-dimensional electron gas layer 6b partially overlap each other. For this reason, the effect similar to the said 1st Embodiment can be acquired.
  • the gate recess 7 reaches the electron transit layer 3.
  • the gate recess 7 may not reach the electron transit layer 3 as shown in FIG. 5.
  • the gate recess 7 has a depth at which the electron supply layer 4 immediately below the bottom surface of the gate recess 7 is 5 nm or less, as in FIG.
  • gallium nitride is used as the electron transit layer 3 and aluminum gallium nitride is used as the electron supply layer 4 as an example.
  • the combination of the electron transit layer 3 and the electron supply layer 4 can be appropriately changed as long as the first and second-two-dimensional electron gas layers 6a and 6b are generated as described above.
  • Indium nitride Gallium (InGaN), indium aluminum nitride gallium (InAlGaN), indium aluminum nitride (InAlN), or the like may be used.
  • a recess may be formed in the electron supply layer 4, and the source electrode 10 and the drain electrode 11 may be formed in the recess.
  • the recess may be formed at a depth reaching the electron transit layer 3, and the source electrode 10 and the drain electrode 11 may be disposed on the electron transit layer 3.
  • the electron supply layer 4 includes an aluminum gallium nitride layer 4b on an aluminum nitride (AlN) layer 4a. May be laminated. According to this, the aluminum nitride layer 4a becomes an etching stopper, and the depth of the gate recess 7 can be controlled with high accuracy. In addition, the aluminum nitride layer 4a can suppress carrier alloy scattering and improve mobility.
  • the electron supply layer 4 may be formed by laminating an aluminum gallium nitride layer 4b on an aluminum nitride layer 4a.
  • a protective film such as SiN, SiO 2 , Al 2 O 3 or the like is disposed between the electron supply layer 4 and the insulating film 8 disposed on the electron supply layer 4 (substrate 5). May be. According to this, the characteristic fluctuation can be suppressed by the protective film, and the current collapse can be reduced.
  • the electron supply layer 4 is formed by laminating a plurality of aluminum gallium nitride layers having different Al and Ga mixed crystal ratios. Also good.
  • the electron transit layer 3 may be configured by sequentially stacking gallium nitride, aluminum gallium nitride, and gallium nitride. According to this, since the conduction band bottom energy between the electron transit layer 3 and the electron supply layer 4 can be increased, the threshold voltage Vth can be increased. Furthermore, the drain-source leakage current due to DIBL (Drain Induced Barrier Lowering) can be reduced.
  • DIBL Drain Induced Barrier Lowering
  • indium gallium nitride, indium aluminum gallium nitride, indium aluminum nitride, or the like may be used instead of aluminum gallium nitride.
  • the gate recess 7, the insulating film 8, and the gate electrode 9 are formed in order. Also good.

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Abstract

　半導体装置は、第１半導体層（４）と、前記第１半導体層とヘテロ接合し、第１－２次元電子ガス層（６ａ）を生成する第２半導体層（３）と、前記第１半導体層に形成されたゲートリセス（７）と、前記ゲートリセスの壁面に配置された絶縁膜（８）と、前記絶縁膜上に配置されたゲート電極（９）とを備えるノーマリオフ型のＨＥＭＴを有する。前記ゲートリセスは、底面側の幅が開口部側より狭い。前記ゲート電極は、前記ゲートリセスの側面に沿って配置される。前記ゲート電極にゲート電圧が印加されたとき、前記第２半導体層には第２－２次元電子ガス層（６ｂ）が前記第１－２次元電子ガス層の一部とオーバーラップして生成される。

Description

ＨＥＭＴを備えた半導体装置 関連出願の相互参照
　本開示は、２０１３年４月１１日に出願された日本出願番号２０１３－８３１７３号に基づくもので、ここにその記載内容を援用する。
　本開示は、高電子移動度トランジスタ（High Electron Mobility Transistor：HEMT）を備えた半導体装置に関するものである。
　従来より、ノーマリオフ型のＨＥＭＴを備えた半導体装置が提案されている（例えば、特許文献１参照）。
　具体的には、この半導体装置では、電子走行層上に電子供給層がヘテロ接合されて積層された基板を用いて構成されている。そして、電子供給層には、電子走行層に達し、電子走行層と電子供給層との界面に垂直となるゲートリセスが形成されており、ゲートリセス上には絶縁膜を介してゲート電極が形成されている。また、電子供給層上には、ソース電極およびドレイン電極が形成されている。
　このような半導体装置では、電子走行層に達するゲートリセスが形成されており、電子走行層のうちゲートリセスの底面直下に位置する部分には、ヘテロ接合による２次元電子ガス層が生成されない。
　そして、ゲート電極に所定の閾値以上の電圧を印加すると、電子走行層のうちゲート電極の直下に位置する部分にゲート電圧による２次元電子ガス層が生成される。このため、ヘテロ接合による２次元電子ガス層とゲート電圧による２次元電子ガス層とによってソース電極とドレイン電極との間に電流経路（チャネル）が形成され、ソース電極－ドレイン電極間に電流が流れてオン状態となる。
　つまり、上記ＨＥＭＴを備えた半導体装置では、ゲート電極に所定の閾値以上のゲート電圧を加えない状態において、ソース電極－ドレイン電極間がオフ状態となるノーマリオフ特性を得ることができる。
　しかしながら、上記ＨＥＭＴを備えた半導体装置では、ゲートリセスが電子走行層と電子供給層との界面に垂直となるように形成されている。このため、電子走行層のうちゲートリセスの側面に形成された絶縁膜の直下に位置する部分には、ゲート電圧による２次元電子ガス層が生成され難い。したがって、電子走行層のうちゲートリセスの側面に形成された絶縁膜の直下に位置する部分では、ヘテロ接合による２次元電子ガス層もゲート電圧による２次元電子ガス層も生成され難く、オン状態となっても電子密度が小さい。このため、半導体装置を流れる最大電流が小さくなる。
特開２０１２－１２４４２号公報
　本開示は、半導体装置を提供することを目的とする。
　本開示の態様において、半導体装置は、第１半導体層と、前記第１半導体層とヘテロ接合し、へテロ接合による第１－２次元電子ガス層を生成する第２半導体層と、前記第１半導体層に形成されたゲートリセスと、前記ゲートリセスの壁面に配置された絶縁膜と、前記絶縁膜上に配置されたゲート電極とを備えるノーマリオフ型のＨＥＭＴを有する。前記ゲートリセスは、底面側の幅が開口部側の幅より狭い。前記ゲート電極は、前記ゲートリセスの側面に沿って配置される。前記ゲート電極に所定の閾値以上のゲート電圧が印加されたとき、前記第２半導体層には前記ゲート電圧による第２－２次元電子ガス層が前記第１－２次元電子ガス層の一部とオーバーラップする状態で生成される。
　上記の半導体装置によれば、第１、第２－２次元電子ガス層がオーバーラップするため、電子密度が小さい領域が形成されることを抑制でき、最大電流が小さくなることを抑制できる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図1は、本開示の第１実施形態におけるＨＥＭＴを備えた半導体装置の断面図であり、 図２は、最大電流と、ゲートリセスの側面と、電子走行層および電子供給層の界面との成す角度との関係を示す図であり、 図３は、本開示の第１実施形態におけるＨＥＭＴを備えた半導体装置の変形例を示す断面図であり、 図４は、本開示の第２実施形態におけるＨＥＭＴを備えた半導体装置の断面図であり、 図５は、本開示の第２実施形態におけるＨＥＭＴを備えた半導体装置の変形例を示す断面図であり、 図６は、本開示の他の実施形態におけるＨＥＭＴを備えた半導体装置の断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　本開示の第１実施形態について図面を参照しつつ説明する。本実施形態のＨＥＭＴを備えた半導体装置は、支持基板１、バッファ層２、電子走行層３、電子供給層４が順に積層された基板５を用いて構成されている。なお、本実施形態では、電子供給層４が本開示の第１半導体層に相当し、電子走行層３が本開示の第２半導体層に相当している。
　支持基板１は、Ｓｉ基板やＳｉＣ基板、ＧａＮ基板、サファイア基板等が用いられ、バッファ層２は、支持基板１の格子定数と電子走行層３の格子定数とを合わせるための化合物層等が用いられる。なお、バッファ層２は、ＨＥＭＴの動作に直接関係するものではないため、特に支持基板１がＧａＮ基板のような自立基板やサファイア基板等の場合には備えられていなくてもよい。
　電子走行層３は、電子供給層４側の一面近傍に電流経路（チャネル）として機能する電子密度の高い第１、第２－２次元電子ガス層６ａ、６ｂが生成されるものであり、例えば、窒化ガリウム（ＧａＮ）が用いられる。
　電子供給層４は、電子走行層３よりも大きいバンドキャップを有するものが用いられ、電子走行層３とヘテロ接合されている。これにより、電子走行層３には、自発分極およびピエゾ分極により、電子供給層４との界面近傍に第１－２次元電子ガス層６ａが生成されている。このような電子供給層４としては、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）が用いられる。
　そして、電子供給層４には、電子走行層３に達するゲートリセス７が形成されている。
　本実施形態のゲートリセス７は、開口部側から底面に向かって幅が次第に狭くされたテーパ状とされている。さらに詳述すると、ゲートリセス７は、電子走行層３と電子供給層４との界面に対して相対する側面がそれぞれ傾斜しており、本実施形態では、界面と相対する側面との成す角度θが５０°以下とされている。なお、ゲートリセス７の幅とは、対向する側面の間隔（図１中紙面左右方向の長さ）のことである。
　また、ゲートリセス７の壁面および電子供給層４上には絶縁膜８が形成されており、ゲートリセス７の壁面に形成された絶縁膜８上には、ポリシリコンや金属等で形成されるゲート電極９が埋め込まれている。
　なお、絶縁膜８はゲートリセス７の壁面に沿って形成されており、ゲート電極９はゲートリセス７の底面に向かって幅が狭くなるテーパ状とされている。つまり、ゲート電極９のうちゲートリセス７の側面上に位置する部分は、電子走行層３と電子供給層４との界面に対して傾斜しているといえる。また、絶縁膜８のうちゲートリセス７の壁面に形成されている部分はゲート絶縁膜として機能する。
　絶縁膜８のうち電子供給層４上に形成された部分には、ゲートリセス７（ゲート電極９）を挟むように２つの開口部８ａ、８ｂが形成されている。そして、一方の開口部８ａにソース電極１０が配置され、他方の開口部８ｂにドレイン電極１１が配置されている。
　ソース電極１０およびドレイン電極１１は、電子供給層４とオーミック接触しており、電子供給層４を介して第１－２次元電子ガス層６ａと電気的に接続されている。このようなソース電極１０およびドレイン電極１１は、例えば、Ｔｉ／Ａｌ層にて形成される。
　以上が本実施形態におけるＨＥＭＴを備えた半導体装置の構成である。次に、上記ＨＥＭＴを備えた半導体装置の作動について説明する。
　上記ＨＥＭＴを備えた半導体装置は、電子走行層３のうち電子供給層４とヘテロ接合されている界面近傍に第１－２次元電子ガス層６ａが生成されている。なお、第１－２次元電子ガス層６ａは、ゲートリセス７が電子走行層３に達するように形成されているため、ゲートリセス７の底面直下の部分には形成されていない。つまり、第１－２次元電子ガス層６ａは、ゲートリセス７によって分断されているともいえる。
　このため、上記ＨＥＭＴを備えた半導体装置では、ゲート電極９に所定の閾値以上のゲート電圧を印加しない場合には、ソース電極１０とドレイン電極１１との間に電流経路が形成されず、オフ状態となるノーマリオフ特性が得られる。
　なお、第１－２次元電子ガス層６ａは、電子走行層３と電子供給層４とのヘテロ接合によって生成されるが、電子走行層３のうち厚さが極めて薄い電子供給層４とヘテロ接合されている部分には実質的なチャネルとして機能するだけの電子密度を有するものが生成されない。このため、図１では、実質的なチャネルとして機能するだけの電子密度を有する第１－２次元電子ガス層６ａのみを図示している。すなわち、電子走行層３のうち厚さが極めて薄い電子供給層４とヘテロ接合されることで生成された２次元電子ガス層は図示していない。
　そして、ゲート電極９に所定の閾値以上のゲート電圧が印加されると、電子走行層３のうちゲートリセス７の底面および底面近傍の領域に電子が誘起され、ゲート電圧による第２－２次元電子ガス層６ｂが生成される。具体的には、ゲートリセス７がテーパ状とされているため、第２－２次元電子ガス層６ｂは、電子走行層３のうち、ゲートリセス７の底面と対向する（接する）部分およびゲートリセス７の底面側の側面と厚さが薄い（ゲートリセス７の底面近傍の）電子供給層４を介して対向する部分に生成される。言い換えると、第２－２次元電子ガス層６ｂは、ゲートリセス７の底面側に配置されたゲート電極９の直下に位置する部分に生成される。
　つまり、第２－２次元電子ガス層６ｂは、第１－２次元電子ガス層６ａの一部とオーバーラップする状態で生成される。すなわち、ゲートリセス７は、第１－２次元電子ガス層６ａの一部とオーバーラップする第２－２次元電子ガス層６ｂが生成されるように、側面が電子走行層３と電子供給層４との界面に対して傾いたテーパ状とされている。これにより、ソース電極１０とドレイン電極１１との電流経路に電子密度が少ない領域が形成されることを抑制できる。
　そして、第２－２次元電子ガス層６ｂが生成されることにより、ソース電極１０とドレイン電極１１との間に電流経路が形成され、電子がソース電極１０、電子供給層４、第１－２次元電子ガス層６ａ、第２－２次元電子ガス層６ｂ、第１－２次元電子ガス層６ａ、電子供給層４、ドレイン電極１１の経路で流れてオン状態となる。
　次に、上記ＨＥＭＴを備えた半導体装置の製造方法について簡単に説明する。
　まず、支持基板１上にバッファ層２、電子走行層３、電子供給層４をエピタキシャル成長等によって順に成膜した基板５を用意する。
　次に、マスクを用いてドライエッチング等を行い、上記ゲートリセス７を形成する。このとき、エッチングが進むにつれて側面のエッチングが小さくなるようにすることにより、上記テーパ状のゲートリセス７を形成することができる。
　続いて、ＣＶＤ（Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法等によって絶縁膜８を形成する。そして、ＣＶＤ法やスパッタ法等でゲート電極９を形成した後、マスクを用いてドライエッチング等を行い、絶縁膜８に開口部８ａ、８ｂを形成する。その後、ソース電極１０およびドレイン電極１１を形成することにより、上記図１に示す半導体装置が製造される。
　以上説明したように、本実施形態では、ゲートリセス７をテーパ状にし、ゲート電極９に所定の閾値以上のゲート電圧が印加されたとき、第１、第２－２次元電子ガス層６ａ、６ｂがオーバーラップするようにしている。このため、ソース電極１０とドレイン電極１１との間の電流経路に電子密度が小さい領域が形成されることを抑制でき、最大電流が小さくなることを抑制できる。
　また、ゲートリセス７の側面と、電子走行層３および電子供給層４の界面との成す角度θを５０°以下にしているため、図２に示されるように、最大電流が小さくなることを抑制できる。なお、図２では、成す角度θが１０°の場合の最大電流を基準として規格化している。
　すなわち、ゲートリセス７の側面と、電子走行層３および電子供給層４の界面との成す角度θが５０°より大きくなると、ゲートリセス７の底面近傍の電子供給層４の厚さが厚くなる。このため、電子走行層３のうちゲートリセス７の底面側の側面と対向する部分に第２－２次元電子ガス層６ｂが生成され難くなり、第１、第２－２次元電子ガス層６ａ、６ｂがオーバーラップしなくなって最大電流が急峻に小さくなる。したがって、ゲートリセス７の側面と、電子走行層３および電子供給層４の界面との成す角度θを５０°以下にすることにより、最大電流が小さくなることを抑制できる。
　なお、上記では、ゲートリセス７が電子走行層３に達するものを説明したが、ゲートリセス７は、図３に示されるように、電子走行層３に達していなくてもよい。この場合、ゲートリセス７は、ノーマリオフ特性を得るため、第１－２次元電子ガス層６ａを実質的に分断する深さとされていることが必要である。本発明者らが検討したところ、電子走行層３には、電子供給層４の厚さが５ｎｍ以下の場合に実質的なチャネルとして機能するための電子密度を有する第１－２次元電子ガス層６ａが生成されないことを見出した。このため、図３のゲートリセス７は、ゲートリセス７の底面直下の電子供給層４が５ｎｍ以下となる深さとされている。
　（第２実施形態）
　本開示の第２実施形態について説明する。本実施形態は、第２実施形態に対してゲートリセス７の形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　図４に示されるように、本実施形態では、ゲートリセス７は、開口部側の幅が開口部の幅で一定とされ、底部側の幅が底面の幅で一定とされた階段状とされている。なお、電子供給層４のうち、ゲートリセス７における開口部側の部分と電子走行層３との間に位置する部分の厚さは、実質的なチャネルとして機能するための電子密度を有する第１－２次元電子ガス層６ａが生成され得る厚さとされている。つまり、電子供給層４のうち、ゲートリセス７における開口部側の部分と電子走行層３との間に位置する部分の厚さは、５ｎｍより厚くされている。このため、本実施形態では、第１－２次元電子ガス層６ａは、電子走行層３のうちゲートリセス７の底面まで形成されている。
　このようなＨＥＭＴを備えた半導体装置では、ゲート電極９に所定の閾値以上の電圧を印加すると、第２－２次元電子ガス層６ｂは、電子走行層３のうち、ゲート電極９の直下に位置する部分に生成され、第１－２次元電子ガス層６ａと第２－２次元電子ガス層６ｂとの一部がオーバーラップする。このため、上記第１実施形態と同様の効果を得ることができる。
　なお、上記では、ゲートリセス７が電子走行層３に達するものを説明したが、ゲートリセス７は、図５に示されるように、電子走行層３に達していなくてもよい。このような半導体装置とする場合には、上記図３と同様に、ゲートリセス７は、ゲートリセス７の底面直下の電子供給層４が５ｎｍ以下となる深さとされている。
　（他の実施形態）
　例えば、上記各実施形態では、電子走行層３として窒化ガリウム、電子供給層４として窒化アルミニウムガリウムを例に挙げて説明した。しかしながら、電子走行層３および電子供給層４の組み合わせは、上記のように、第１、第２－２次元電子ガス層６ａ、６ｂが生成されるものであれば適宜変更可能であり、窒化インジウムガリウム（ＩｎＧａＮ）や窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）、窒化インジウムアルミニウム（ＩｎＡｌＮ）等を用いてもよい。
　また、上記各実施形態において、電子供給層４に凹部を形成し、凹部にソース電極１０およびドレイン電極１１を形成してもよい。この場合、凹部を電子走行層３に達する深さとし、ソース電極１０およびドレイン電極１１を電子走行層３上に配置するようにしてもよい。
　さらに、上記第１実施形態において、図３に示す半導体装置の更なる変形例として、図６に示されるように、電子供給層４は、窒化アルミニウム（ＡｌＮ）層４ａ上に窒化アルミニウムガリウム層４ｂが積層されて構成されていてもよい。これによれば、窒化アルミニウム層４ａがエッチングストッパーとなり、ゲートリセス７の深さを高精度に制御することができる。また、窒化アルミニウム層４ａにより、キャリアの合金散乱を抑制でき、移動度を向上させることもできる。そして、特に図示しないが、図５に示す半導体装置の更なる変形例として、電子供給層４を窒化アルミニウム層４ａ上に窒化アルミニウムガリウム層４ｂを積層して構成してもよい。
　また、上記各実施形態において、電子供給層４と電子供給層４（基板５）上に配置された絶縁膜８との間に、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３等の保護膜を配置してもよい。これによれば、保護膜にて特性変動を抑制できると共に、電流コラプスを低減できる。
　さらに、上記各実施形態において、電子供給層４として窒化アルミニウムガリウムを用いる場合には、電子供給層４をＡｌとＧａの混晶比の異なる複数の窒化アルミニウムガリウム層を複数積層して構成してもよい。
　そして、上記各実施形態において、電子走行層３は、窒化ガリウム、窒化アルミニウムガリウム、窒化ガリウムが順に積層されて構成されていてもよい。これによれば、電子走行層３と電子供給層４との間の伝導帯下端エネルギーを大きくできるため、閾値電圧Ｖｔｈを大きくできる。更には、ＤＩＢＬ（Drain Induced Barrier Lowering）によるドレイン-ソース間の漏れ電流を小さくできる。なお、このような電子走行層３を構成する場合
には、窒化アルミニウムガリウムの変わりに、窒化インジウムガリウムや窒化インジウムアルミニウムガリウム、窒化インジウムアルミニウム等を用いてもよい。
　そして、上記各実施形態のＨＥＭＴを備えた半導体装置を製造する際、基板５にソース電極１０およびドレイン電極１１を形成した後、ゲートリセス７、絶縁膜８、ゲート電極９を順に形成するようにしてもよい。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (7)

  1. 　第１半導体層（４）と、
    　前記第１半導体層とヘテロ接合し、へテロ接合による第１－２次元電子ガス層（６ａ）を生成する第２半導体層（３）と、
    　前記第１半導体層に形成されたゲートリセス（７）と、
    　前記ゲートリセスの壁面に配置された絶縁膜（８）と、
    　前記絶縁膜上に配置されたゲート電極（９）とを備えるノーマリオフ型のＨＥＭＴを有し、
    　前記ゲートリセスは、底面側の幅が開口部側の幅より狭く、
    　前記ゲート電極は、前記ゲートリセスの側面に沿って配置され、
    　前記ゲート電極に所定の閾値以上のゲート電圧が印加されたとき、前記第２半導体層には前記ゲート電圧による第２－２次元電子ガス層（６ｂ）が前記第１－２次元電子ガス層の一部とオーバーラップする状態で生成される半導体装置。
  2. 　前記ゲートリセスは、開口部側から底面側に向かって幅が次第に狭くなるテーパ状とされ、相対する側面が前記第１、第２半導体層の界面に対して傾斜している請求項１に記載の半導体装置。
  3. 　前記ゲートリセスの側面と、前記第１、前記第２半導体層の界面との成す角度は、５０°以下とされている請求項２に記載の半導体装置。
  4. 　前記ゲートリセスは、開口部側の一部のゲートリセスの幅が開口部の幅で一定とされ、底部側の他の一部のゲートリセスの幅が底面の幅で一定とされた階段状とされている請求項１に記載の半導体装置。
  5. 　前記ゲートリセスは、前記第２半導体層に達している請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 　前記ゲートリセスの底面は、前記第２半導体層に達しており、
    　前記絶縁膜は、ゲートリセスの底面および側面を覆っており、
    　前記ゲート電極は、絶縁膜を通じて、前記ゲートリセスの底面および側面に沿って配置されている請求項１ないし５のいずれか１つに記載の半導体装置。
  7. 　第１－２次元電子ガス層は、前記第１半導体層の下の第２半導体層内に形成され、
    　第２－２次元電子ガス層は、ゲートリセスの底面の下の第２半導体層内およびゲートリセスの一部の側面の下の第２半導体層内に形成され、
    　第２－２次元電子ガス層と第１－２次元電子ガス層は、ゲートリセスの底面と側面の境界近傍でオーバーラップする請求項６に記載の半導体装置。
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