CN107275397B - 半导体器件以及半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件以及半导体器件的制造方法，提高半导体器件(高电子迁移率晶体管)的特性。将具有缓冲层、沟道层、电子供给层、台面型的覆盖层、源电极(SE)、漏电极(DE)、将覆盖层覆盖的栅极绝缘膜(GI)以及形成于该栅极绝缘膜之上的栅电极(GE)的半导体器件设为以下结构。覆盖层与栅电极(GE)通过栅极绝缘膜(GI)而分离，覆盖层的漏电极(DE)侧和源电极(SE)侧的侧面呈锥形状。例如，覆盖层(台面部)的侧面的锥形角(θ1)为120度以上。根据上述结构，起到TDDB寿命的提高效果，另外，起到导通电阻变动的抑制效果。

Description

半导体器件以及半导体器件的制造方法
技术领域
本发明涉及一种半导体器件，例如能够良好地利用于使用了氮化物半导体的半导体器件。
背景技术
GaN系氮化物半导体与Si、GaAs相比为宽禁带(wide band gap)且具有高电子迁移率，因此期望应用于高耐压、高输出、高频用途的晶体管，近年来，积极地进行着开发。即使在这种晶体管中，具有常闭(normally off)特性的晶体管也是有用的，研究了用于使晶体管具有常闭特性的结构。
例如在专利文献1(国际公开第2010/064706号)中公开了通过实用性的正栅极电压而导通并且能够进行高速动作的使用了III族氮化物半导体层的MIS型场效应晶体管。
另外，在专利文献2(日本特开2014-146744号公报)中公开了具有台面型(mesastyle)覆盖层(p型的GaN或AlGaN)并且覆盖层与栅电极进行肖特基连接的高电子迁移率晶体管。
现有技术文献
专利文献
专利文献1：国际公开第2010/064706号
专利文献2：日本特开2014-146744号公报
发明内容
本申请发明人从事使用了氮化物半导体的半导体器件的研究开发，专心研究半导体器件的特性提高。研究用于使晶体管具有常闭特性的晶体管的结构(台面型MOS结构)。
然而，如后文中所述，在可靠性试验中确认了栅极绝缘膜的特性劣化(参照比较例)。特别是，在栅极绝缘膜的膜厚(d)小于台面部的膜厚(t)的情况下，栅极绝缘膜的特性劣化显著。
调查其原因的结果是，得知电场集中于台面部的加工边缘、栅电极的两端(下端的突起部、源电极侧、漏电极侧的两方)而导致栅极绝缘膜劣化。此外，该现象与在上述专利文献2中公开的导通电阻增加的现象完全相同，但是仍需要针对导通电阻增加的对策。
期望开发出一种解决这种问题并能够实现提高栅极绝缘膜的耐压、提高导通电阻的降低等元件特性的半导体器件。
其它课题和新特征能够通过本说明书的记述和附图而得以明确。
以下，简单地说明在本申请中公开的实施方式中代表性内容的概要。
本申请中公开的一个实施方式示出的半导体器件依次层叠有由第一氮化物半导体层构成的缓冲层、由第二氮化物半导体层构成的沟道层以及由第三氮化物半导体层构成的电子供给层，具有由形成于上述层之上的台面型的第四氮化物半导体层构成的覆盖层。而且，具有形成于覆盖层的一侧的源电极、形成于另一侧的漏电极以及隔着栅极绝缘膜而形成在覆盖层上的栅电极。覆盖层与栅电极通过栅极绝缘膜而分离，覆盖层在漏电极侧的端部和源电极侧的端部处使其膜厚逐渐减少。
本申请中公开的一个实施方式示出的半导体器件的制造方法具有将由氮化物半导体层构成的覆盖层加工成台面型的工序，该工序具有对氮化物半导体层进行蚀刻的工序以及对氮化物半导体层实施热处理的工序。而且，通过上述热处理，氮化物半导体层的侧面呈锥形状。
发明效果
根据在本申请中公开的、以下示出的代表性实施方式示出的半导体器件，能够提高半导体器件的特性。
根据在本申请中公开的、以下示出的代表性实施方式示出的半导体器件的制造方法，能够制造特性良好的半导体器件。
附图说明
图1是表示第一实施方式的半导体器件的结构的剖视图。
图2是表示第一实施方式的半导体器件的栅极绝缘膜附近的结构的剖视图。
图3是表示第一实施方式的半导体器件的栅极绝缘膜附近的结构的剖视图。
图4是表示比较例的半导体器件的结构的剖视图。
图5是表示比较例的半导体器件的栅极绝缘膜附近的结构的剖视图。
图6是表示比较例的半导体器件的栅极绝缘膜附近的结构的剖视图。
图7是表示第一实施方式的半导体器件的制造工序的剖视图。
图8是表示第一实施方式的半导体器件的制造工序的剖视图。
图9是表示第一实施方式的半导体器件的制造工序的剖视图。
图10是表示第一实施方式的半导体器件的制造工序的剖视图。
图11是表示第一实施方式的半导体器件的制造工序的剖视图。
图12是表示第一实施方式的半导体器件的制造工序的剖视图。
图13是表示第一实施方式的半导体器件的制造工序的剖视图。
图14是表示第一实施方式的半导体器件的制造工序的剖视图。
图15是表示第一实施方式的半导体器件的制造工序的剖视图。
图16是表示第二实施方式的半导体器件的结构的剖视图。
图17是表示第二实施方式的半导体器件的制造工序的剖视图。
图18是表示第二实施方式的半导体器件的制造工序的剖视图。
图19是表示第二实施方式的半导体器件的制造工序的剖视图。
图20是表示第二实施方式的半导体器件的制造工序的剖视图。
图21是表示第二实施方式的半导体器件的制造工序的剖视图。
图22是表示第二实施方式的半导体器件的制造工序的剖视图。
图23是表示第二实施方式的半导体器件的制造工序的剖视图。
图24是表示第二实施方式的半导体器件的制造工序的剖视图。
图25是表示第二实施方式的半导体器件的制造工序的剖视图。
图26是表示第三实施方式的半导体器件的结构的剖视图。
图27是表示第三实施方式的半导体器件的栅极绝缘膜附近的结构的剖视图。
图28是表示第三实施方式的半导体器件的栅极绝缘膜附近的结构的剖视图。
图29是表示第三实施方式的半导体器件的制造工序的剖视图。
图30是表示第三实施方式的半导体器件的制造工序的剖视图。
图31是表示第三实施方式的半导体器件的制造工序的剖视图。
图32是表示第三实施方式的半导体器件的制造工序的剖视图。
图33是表示第三实施方式的半导体器件的制造工序的剖视图。
图34是表示第三实施方式的半导体器件的制造工序的剖视图。
图35是表示第三实施方式的半导体器件的制造工序的剖视图。
图36是表示第四实施方式的半导体器件的结构的剖视图。
图37是表示第四实施方式的半导体器件的制造工序的剖视图。
图38是表示第四实施方式的半导体器件的制造工序的剖视图。
图39是表示第四实施方式的半导体器件的制造工序的剖视图。
图40是表示第五实施方式的半导体器件的结构的剖视图。
图41是表示第五实施方式的半导体器件的栅极绝缘膜附近的结构的剖视图。
图42是表示第六实施方式的半导体器件的结构的剖视图。
图43是表示第六实施方式的半导体器件的栅极绝缘膜附近的结构的剖视图。
图44是表示第六实施方式的半导体器件的栅极绝缘膜附近的结构的剖视图。
图45是表示第六实施方式的半导体器件的制造工序的剖视图。
图46是表示第六实施方式的半导体器件的制造工序的剖视图。
图47是表示第六实施方式的半导体器件的制造工序的剖视图。
图48是表示第六实施方式的半导体器件的制造工序的剖视图。
图49是表示第六实施方式的半导体器件的制造工序的剖视图。
图50是表示第六实施方式的半导体器件的制造工序的剖视图。
图51是表示第六实施方式的半导体器件的其它结构的剖视图。
图52是表示第七实施方式的第一应用例的半导体器件的结构的剖视图。
图53是表示第七实施方式的第一应用例的半导体器件的其它结构的剖视图。
图54是表示第七实施方式的第二应用例的半导体器件的结构的剖视图。
图55是表示第七实施方式的第二应用例的半导体器件的其它结构的剖视图。
图56是表示第一实施方式、第三实施方式以及比较例的半导体器件的TDDB评价结果的图。
附图标记说明
2DEG：二维电子气；DE：漏电极；GE：栅电极；GI：栅极绝缘膜；IF1：绝缘膜；IF2：绝缘膜；IL1：层间绝缘膜；ML1：金属膜；ML2：金属膜；PR1：光致抗蚀剂膜；PR2：光致抗蚀剂膜；PRO：表面保护膜；S1：第一氮化物半导体层(缓冲层)；S2：第二氮化物半导体层(沟道层)；S3：第三氮化物半导体层(电子供给层)；S4：第四氮化物半导体层(覆盖层)；SE：源电极；SUB：衬底。
具体实施方式
在以下实施方式中为了方便起见，在有其需要时分割为多个部分或实施方式而进行说明，但是除了特别明确的情况以外，这些并非相互无关系，而是处于一方为另一方的一部分或全部的变形例、应用例、详细说明、补充说明等的关系。另外，在以下实施方式中，在提及要素的数等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况以及原理上清楚地限定为特定的数的情况等以外，并不限定于该特定的数，既可以是特定的数以上也可以是特定的数以下。
并且，在以下实施方式中，除了特别明示的情况和原理上认为明显必须的情况等以外，其结构要素(还包含要素步骤等)不一定是必须的。同样地，在以下实施方式中，在提及结构要素等的形状、位置关系等时，除了特别明示的情况和原理上认为明显并非如此的情况等以外，实质上包括与其形状等近似或类似的形状等。该情况对于上述数等(包含个数、数值、量、范围等)也是相同的。
以下，根据附图详细说明实施方式。此外，在用于说明实施方式的全部附图中，对具有相同功能的部件标注相同或关联的附图标记，省略其重复的说明。另外，在存在多个类似的部件(部位)的情况下，有时对总称的附图标记追加标记而表示个别或特定的部位。另外，在以下实施方式中，除了特别需要时以外在原则上不重复进行相同或同样的部分的说明。
另外，在实施方式中使用的附图中，有时即使是剖视图也为了易于观察附图而省略阴影线。
另外，在剖视图中，各部位的大小并非与实际设备对应，为了更容易理解附图，有时相对较大地显示特定的部位。
(第一实施方式)
以下，参照附图来详细说明本实施方式的半导体器件。
[结构说明]
图1是表示本实施方式的半导体器件的结构的剖视图。图1示出的半导体器件为使用了氮化物半导体的场效应晶体管(FET：Field Effect Transistor)。另外，还被称为高电子迁移率晶体管(HEMT：High Electron Mobility Transistor)。
在本实施方式的半导体器件中，在衬底SUB上设有高电阻缓冲层BUF。此外，也可以在衬底SUB上设置核生成层之后，在该核生成层之上形成高电阻缓冲层BUF。
作为衬底SUB，能够使用例如(111)面露出的由硅(Si)构成的半导体衬底。作为衬底SUB，除了上述硅以外，也可以使用由SiC、蓝宝石等构成的衬底。另外，也可以使用由GaN构成的衬底，在该情况下，可以省略核生成层。
核生成层由氮化物半导体层构成。作为核生成层，能够使用例如氮化铝(AlN)层。高电阻缓冲层BUF由对氮化物半导体添加形成深能级的杂质而成的一层或多层氮化物半导体层构成。例如作为由多层氮化物半导体层构成的超晶格结构体(还称为超晶格层)，能够将氮化镓(GaN)层与氮化铝(AlN)层的层叠膜(AlN/GaN膜)反复层叠而成的超晶格结构体用作高电阻缓冲层BUF。
此外，通常，衬底SUB上的氮化物半导体层(III-V族的化合物半导体层)全部通过III族元素表面生长而形成。
在高电阻缓冲层BUF上依次形成有第一氮化物半导体层S1、第二氮化物半导体层S2以及第三氮化物半导体层S3。而且，在第三氮化物半导体层S3的中央部上形成有第四氮化物半导体层S4。
第二氮化物半导体层S2的电子亲和力与第一氮化物半导体层S1的电子亲和力相等或大于第一氮化物半导体层S1的电子亲和力(S1≤S2)。
第三氮化物半导体层S3的电子亲和力小于第一氮化物半导体层S1的电子亲和力小(S1>S3)。
第四氮化物半导体层S4呈台面型(台面形状、凸状、线状)，其侧面呈锥形状(正的锥形状)。该台面型第四氮化物半导体层(还称为台面部)S4的侧面的锥形角(倾斜角、θ1)为台面部侧面的外侧的角度，为第三氮化物半导体层S3的表面与第四氮化物半导体层S4的侧面所成的角。换言之，是从台面部(S4)与后述的表面保护膜PRO之间露出的第三氮化物半导体层S3的表面与第四氮化物半导体层S4的侧面所成的角。台面部侧面的锥形角(θ1)为120度以上。
第四氮化物半导体层S4的电子亲和力与第二氮化物半导体层S2的电子亲和力相等或大于第二氮化物半导体层S2的电子亲和力(S4≥S2)。
第一氮化物半导体层S1还被称为缓冲层，例如由AlGaN构成。另外，第二氮化物半导体层S2还被称为沟道层，例如由InGaN构成。另外，第三氮化物半导体层S3还被称为电子供给层，例如由AlGaN构成。其中，第三氮化物半导体层S3的Al组分大于第一氮化物半导体层S1。另外，台面型的第四氮化物半导体层S4还被称为覆盖层，例如由InGaN构成。其中，第四氮化物半导体层S4的In组分与第二氮化物半导体层S2相等或大于第二氮化物半导体层S2。
另外，在台面型的第四氮化物半导体层(覆盖层)S4上隔着栅极绝缘膜GI而形成有栅电极GE。换言之，栅极绝缘膜GI形成为覆盖台面型的第四氮化物半导体层(覆盖层)S4。即，栅极绝缘膜GI的X方向上的长度(电流从漏电极流向源电极的方向、即栅极长度方向的长度)大于台面型的第四氮化物半导体层(覆盖层)S4的X方向上的长度。因此，台面型的第四氮化物半导体层(覆盖层)S4与栅电极GE通过栅极绝缘膜GI而分离。另外，栅极绝缘膜GI形成于台面型的第四氮化物半导体层(覆盖层)S4的两侧的侧面和上表面之上。而且，在栅极绝缘膜GI的表面上，以与台面型的第四氮化物半导体层(覆盖层)S4的形状对应的方式产生凹凸。栅电极GE形成于栅极绝缘膜GI上。在此，栅电极GE的X方向上的长度与栅极绝缘膜GI的X方向上的长度相同。
另外，在第三氮化物半导体层(电子供给层)S3上且台面型的第四氮化物半导体层(覆盖层)S4的两侧形成有表面保护膜(保护绝缘膜、绝缘膜)PRO。栅极绝缘膜GI和栅电极GE的层叠体形成为覆盖台面型的第四氮化物半导体层(覆盖层)S4并且形成为与表面保护膜PRO重叠。换言之，栅极绝缘膜GI和栅电极GE的层叠体从形成于漏电极侧的表面保护膜PRO上延伸至形成于源电极侧的表面保护膜PRO上。这样，通过设置栅极绝缘膜GI与表面保护膜PRO的重叠区域，从栅电极至二维电子气为止的距离远离，能够使所施加的电场强度降低而提高栅极绝缘膜的可靠性。
在栅电极GE和表面保护膜PRO上形成有层间绝缘膜IL1。
另外，在第三氮化物半导体层(电子供给层)S3上且台面型的第四氮化物半导体层(覆盖层)S4的两侧形成有源电极SE和漏电极DE。例如在表面保护膜PRO和层间绝缘膜IL1的层叠膜中形成有接触孔，在该接触孔的内部和上部配置有源电极SE和漏电极DE。
这样，根据本实施方式的半导体器件，以覆盖台面型的第四氮化物半导体层(覆盖层)S4的上表面和侧面的方式形成栅极绝缘膜GI，并将台面型的第四氮化物半导体层(覆盖层)S4的侧面设为锥形状，因此起到TDDB寿命的提高效果。另外，起到导通电阻的变动的抑制效果。
图2和图3是表示本实施方式的半导体器件的栅极绝缘膜附近的结构的剖视图。图2的(A)是第四氮化物半导体层(覆盖层)S4的漏电极侧的端部附近的放大图，图2的(B)是第四氮化物半导体层(覆盖层)S4的源电极侧的端部附近的放大图。
图4是表示比较例的半导体器件的结构的剖视图。图5和图6是表示比较例的半导体器件的栅极绝缘膜附近的结构的剖视图。图5的(A)是第四氮化物半导体层(覆盖层)S4的漏电极侧的端部附近的放大图，图5的(B)是第四氮化物半导体层(覆盖层)S4的源电极侧的端部附近的放大图。
(TDDB寿命的提高效果)
例如在图1和图2示出的本实施方式的半导体器件中，在将源电极SE的电位设为0V、将漏电极DE的电位设为0V、将栅电极GE的电位设为额定电压即+20V的情况下，二维电子气2DEG的电位成为源电极SE和漏电极DE的电位即0V。因而，在栅电极GE的正下方，在栅电极GE与二维电子气2DEG之间，沿垂直方向施加对栅电极GE施加的电压(20V)。此时，在本实施方式中，在台面型的第四氮化物半导体层(覆盖层)S4的侧面的上方和下方，角部(图中的虚线圆部)成为钝角，针对沿台面型第四氮化物半导体层(覆盖层)S4的侧面而形成的栅极绝缘膜GI的电场集中得到缓和。
相对于此，在图4和图5示出的比较例的半导体器件中，第四氮化物半导体层(覆盖层)S4的侧面变得大致垂直，因此在第四氮化物半导体层(覆盖层)S4的侧面的上方和下方，角部(图中的虚线圆部)成为锐角，针对沿第四氮化物半导体层(覆盖层)S4的侧面形成的栅极绝缘膜GI，电场局部地集中。因此，在比较例中，栅极绝缘膜GI的劣化明显，TDDB寿命缩短。特别是，在栅极绝缘膜GI的膜厚(t)相对于第四氮化物半导体层(覆盖层)S4的膜厚(d)处于d>t的关系的情况下，栅极绝缘膜GI的劣化显著。因此，在比较例中，与本实施方式的TDDB寿命相比进一步缩短。
图56是表示第一实施方式、第三实施方式以及比较例的半导体器件的TDDB(TimeDependent Dielectric Breakdown)评价结果的图。横轴为时间(Time)，纵轴(左侧)为累计故障率[％]，纵轴(右侧)为累计故障率(F)的函数。E1表示第一实施方式的情况，P表示比较例的情况。此外，E2表示后述的第三实施方式的情况。在本实施方式的情况下(E1)，图线的斜率与比较例的情况(P)相比更陡峭。由此，可知本实施方式的情况(E1)与比较例的情况(P)相比，栅极绝缘膜的绝缘击穿分布的偏差更小。这样，在本实施方式中，根据数据来也证明起到TDDB寿命的提高效果这一情况。
(导通电阻的变动的抑制效果)
例如在图1和图3示出的本实施方式的半导体器件中，考虑如下情况：当将栅电极GE的电位设为0V并设为截止状态时，在源电极SE的电位与漏电极DE的电位之间产生400V的电位差的情况、即施加这种高电压的情况。在这种情况下，在本实施方式的情况下，由于台面型的第四氮化物半导体层(覆盖层)S4的侧面呈锥形状，因此漏电极DE侧的第三氮化物半导体层(电子供给层)S3中的电场强度得到缓和。因此，电子向第三氮化物半导体层(电子供给层)S3和第二氮化物半导体层(沟道层)S2的注入得到抑制(图中的虚线圆部)。由此，由电子的注入而产生的电流狭窄得到抑制，因此在栅电极GE的电压从0V变为10V并且晶体管从截止状态变为导通状态的情况下，能够抑制晶体管的导通电阻的劣化。
相对于此，在图4和图6示出的比较例的半导体器件中，电子向第三氮化物半导体层(电子供给层)S3和第二氮化物半导体层(沟道层)S2的注入较多，因此无法抑制晶体管的导通电阻的劣化(图中的虚线圆部)。
例如在将栅电极GE的电位设为0V、将源电极SE与漏电极DE之间的电位差设为400V的情况下，其前后的电阻值的增加量在比较例的情况下为2.0倍，相对于此，在本实施方式的半导体器件的情况下为1.2倍。这样，在本实施方式中，根据数据也证明能够抑制导通电阻的变动这一情况。
[制法说明]
接着，参照图7～图15来说明本实施方式的半导体器件的制造方法并且使该半导体器件的结构进一步明确。图7～图15是表示本实施方式的半导体器件的制造工序的剖视图。
如图7所示，在衬底SUB上形成了核生成层(未图示)之后，在该核生成层之上形成高电阻缓冲层BUF。作为衬底SUB，例如使用由(111)面露出的硅(Si)构成的半导体衬底，在其上部，作为核生成层，例如使用金属有机气相沉积(MOCVD：Metal Organic ChemicalVapor Deposition)法等使氮化铝(AlN)层外延生长200nm左右。
此外，作为衬底SUB，除了上述硅以外，也可以使用由SiC、蓝宝石等构成的衬底。另外，也可以使用由GaN构成的衬底，在该情况下也可以省略核生成层。此外，通常，核生成层以及该核生成层以后的氮化物半导体层(III-V族的化合物半导体层)全部通过III族元素表面生长(即，在本案的情况下，为镓表面生长或铝表面生长)来形成。
接着，在核生成层上，作为高电阻缓冲层BUF而形成超晶格结构体，该超晶格结构体是将氮化镓(GaN)层与氮化铝(AlN)层的层叠膜(AlN/GaN膜)反复层叠而成的。例如，使用金属有机气相沉积法等来使20nm左右膜厚的氮化镓(GaN)层以及5nm左右膜厚的氮化铝(AlN)层交替地进行外延生长。例如将上述层叠膜形成40层。在该超晶格结构体上，作为高电阻缓冲层BUF的一部分，例如使用金属有机气相沉积法等使AlGaN层进行外延生长。AlGaN层的膜厚例如为1μm左右。
接着，在高电阻缓冲层BUF上，作为第一氮化物半导体层(缓冲层)S1而使用金属有机气相沉积法等来使AlGaN层外延生长1000nm左右。关于AlGaN层的构成元素比，例如在设为AlXGa1-XN的情况下，将X设为0以上且0.1以下(0≤X≤0.1)。
接着，在第一氮化物半导体层S1上，作为第二氮化物半导体层(沟道层)S2而利用金属有机气相沉积法等使InGaN层外延生长50nm左右。关于InGaN层的构成元素比，例如在设为InYGa1-YN的情况下，将Y设为0以上且0.05以下(0≤Y≤0.05)。
接着，在第二氮化物半导体层S2上，作为第三氮化物半导体层(电子供给层)S3而使用金属有机气相沉积法等使AlGaN层外延生长20nm左右。关于AlGaN层的构成元素比，例如在设为AlZGa1-ZN的情况下，将Z设为大于X且小于0.4(X<Z<0.4)。
接着，在第三氮化物半导体层S3上，作为第四氮化物半导体层(覆盖层)S4而使用金属有机气相沉积法等使InGaN层外延生长100nm左右。关于InGaN层的构成元素比，例如在设为InαGa1-αN的情况下，将α设为Y以上且小于0.05(Y≤α<0.05)。
第一～第四氮化物半导体层S1～S4例如一边将载气与原料气体导入到装置内一边使层生长。对于原料气体使用包含氮化物半导体层(在此，A1GaN层、InGaN层)的构成元素的气体。例如在AlGaN层的成膜时，作为Al、Ga、N的原料气体，分别使用三甲基铝(TMAl)、三甲基镓(TMG)、氨气。另外，例如在InGaN层的成膜时，作为In、Ga、N的原料气体，分别使用三甲基铟(TMI)、三甲基镓(TMG)、氨气。这样，根据外延生长法，通过调整原料气体的流量，能够容易地且高精度地调整各层的构成元素比。另外，根据外延生长法，通过切换原料气体，能够容易地且连续地使不同元素构成的层成膜。
接着，如图8所示，在第四氮化物半导体层S4上，作为绝缘膜IF1而使用等离子体CVD法等使氮化硅膜沉积100nm左右。
接着，如图9所示，使用光刻和蚀刻技术对绝缘膜IF1进行加工。即，在绝缘膜IF1上形成光致抗蚀剂膜(未图示)，仅在台面型的第四氮化物半导体层(覆盖层)S4的形成区域内使光致抗蚀剂膜残留。接着，将该光致抗蚀剂膜作为掩模而对绝缘膜IF1进行蚀刻。之后，去除光致抗蚀剂膜。
接着，如图10所示，将绝缘膜IF1作为掩模而对第四氮化物半导体层S4进行蚀刻(图10)。例如通过使用了氯系气体的干法蚀刻来对第四氮化物半导体层S4进行加工。将像这样以期望形状的膜为掩模来对下层的膜进行蚀刻这一情况称为图案形成(patterning)。此外，当对氯系气体加入氟系气体时第三氮化物半导体层S3与第四氮化物半导体层S4的蚀刻选择比变大，从而蚀刻的控制性提高。
接着，通过实施热处理，将第四氮化物半导体层S4的侧面形成为锥形状。例如作为热处理，在氮气环境中，在600℃下进行10分钟左右的热处理。例如，上述干法蚀刻后的锥形角(80～90度)在上述热处理后成为120度左右的锥形角。
在此，作为第四氮化物半导体层S4的侧面的锥形加工工序而进行了热处理，但是也可以进行湿法蚀刻。即，代替热处理而进行湿法蚀刻，由此将第四氮化物半导体层S4的侧面形成为锥形状。例如使其与碱系的蚀刻液(例如，KOH、TMAH(四甲基氢氧化铵)等)接触。例如，蚀刻液的温度为60℃，蚀刻时间(接触时间)为10分钟左右。例如，上述干法蚀刻后的锥形角(80～90度)在上述湿法蚀刻后成为130～170度左右的锥形角。湿法蚀刻与干法蚀刻相比，容易出现结晶面，因此通过湿法蚀刻，能够将侧面形成为锥形状。
这样，可以通过干法蚀刻与热处理、干法蚀刻与湿法蚀刻这两个工序对第四氮化物半导体层S4进行加工。另外，也可以通过各向同性的成分大的干法蚀刻对第四氮化物半导体层S4进行图案形成，并且将侧面形成为锥形状。在进行干法蚀刻时，为了增加各向同性的成分，存在减小衬底偏压、提高放电压力等方法。
另外，在湿法蚀刻、各向同性高的干法蚀刻后的第四氮化物半导体层S4的侧面，(10-12)r面、(11-23)n面容易露出。这些面的锥形角为130度～160度左右。这样，基于蚀刻进行的锥形加工接近在本实施方式中优选使用的锥形角。
接着，如图11所示，去除台面型的第四氮化物半导体层S4上的绝缘膜IF1。例如通过干法蚀刻或湿法蚀刻来去除绝缘膜IF1。
接着，在台面型的第四氮化物半导体层(覆盖层)S4和第三氮化物半导体层(电子供给层)S3上形成表面保护膜PRO。例如作为表面保护膜PRO，使用等离子体CVD法等使氮化硅膜沉积100nm左右。作为表面保护膜PRO，除了氮化硅膜(SiN膜)以外，也可以使用氧化硅膜(SiO2膜)、氮氧化硅膜(SiON膜)、氧化铝膜(Al2O3膜)等。这些绝缘膜的形成方法并没有限制，但是，例如上述氧化硅膜能够通过热CVD法来形成。另外，上述氧化铝膜能够通过例如ALD(Atomic Layer Deposition：原子层沉积)法来形成。
接着，去除台面型的第四氮化物半导体层(覆盖层)S4上的表面保护膜PRO。例如将在台面型的第四氮化物半导体层(覆盖层)S4的上方具有开口部的光致抗蚀剂膜(未图示)作为掩模，对台面型第四氮化物半导体层(覆盖层)S4上及其两侧的第三氮化物半导体层(电子供给层)S3的一部分区域上的表面保护膜PRO进行蚀刻(图12)。由此，台面型的第四氮化物半导体层(覆盖层)S4上及其两侧的第三氮化物半导体层(电子供给层)S3的一部分露出。这样，台面型的第四氮化物半导体层(覆盖层)S4与图中右侧(漏电极侧)的表面保护膜PRO隔开间隔地配置，从它们之间露出第三氮化物半导体层(电子供给层)S3。另外，台面型的第四氮化物半导体层(覆盖层)S4与图中左侧(源电极侧)的表面保护膜PRO隔开间隔地配置，从它们之间露出第三氮化物半导体层(电子供给层)S3。接着，去除上述光致抗蚀剂膜。
接着，如图13所示，在台面型的第四氮化物半导体层(覆盖层)S4上隔着栅极绝缘膜GI而形成栅电极GE。例如在台面型的第四氮化物半导体层(覆盖层)S4上及包括其两侧的第三氮化物半导体层(电子供给层)S3的露出部在内的表面保护膜PRO上，作为栅极绝缘膜GI而使用ALD法等以50nm左右的膜厚沉积氧化铝膜(Al2O3膜)。
作为该栅极绝缘膜GI，除了氧化铝膜以外，还可以使用氧化硅膜、介电常数高于氧化硅膜的高介电常数膜。作为高介电常数膜，可以使用SiN膜、SiON膜(氮氧化硅膜)、ZrO2膜(氧化锆膜)、HfO2膜(氧化铪膜)、铝酸铪膜、HfON膜(氮氧化铪膜)、HfSiO膜(硅酸铪膜)、HfSiON膜(氮氧化铪硅膜)、HfAlO膜那样的铪系绝缘膜。
接着，例如在栅极绝缘膜GI上，作为导电性膜(栅电极GE的构成材料)，例如使用溅射法等以200nm左右的膜厚堆积TiN(氮化钛)膜。能够适当地调整栅电极GE的构成材料、膜厚。作为栅电极GE，除了TiN以外，还可以使用添加了B或P等掺杂剂的多晶硅。另外，也可以使用Ti、Al、Ni、Pt、Au以及它们的Si化合物、N化合物。另外，也可以使用将这些材料膜进行层叠而得到的多层膜。
接着，使用光刻技术在栅电极形成区域形成光致抗蚀剂膜(未图示)，将该光致抗蚀剂膜作为掩模并对TiN膜进行蚀刻，由此形成栅电极GE。例如通过使用以Cl2为主成分的气体的干法蚀刻来对TiN膜进行蚀刻。之后，去除光致抗蚀剂膜。也可以代替Cl2那样的氯系气体而使用氟系气体。另外，也可以使用氯系气体与氟系气体的混合气体。接着，对栅电极(TiN膜)GE的下层的氧化铝膜进行蚀刻。例如通过使用以BCl3为主成分的气体的干法蚀刻对氧化铝膜进行蚀刻。接着，去除上述光致抗蚀剂膜。此外，在对该栅电极GE和栅极绝缘膜GI进行加工时，以栅电极GE和栅极绝缘膜GI的层叠膜的端部与表面保护膜PRO重叠的方式进行加工。即，栅电极GE和栅极绝缘膜GI的层叠膜形成为覆盖上述台面型的第四氮化物半导体层(覆盖层)S4上及其两侧的第三氮化物半导体层(电子供给层)S3的露出部。
接着，如图14所示，在栅电极GE和表面保护膜PRO上形成层间绝缘膜IL1。例如，作为层间绝缘膜IL1，使用CVD法等来使氧化硅膜沉积2μm左右。作为氧化硅膜，可以使用将正硅酸乙酯(Tetraethyl orthosilicate)用作原料的所谓TEOS膜。接着，使用光刻和蚀刻技术在层间绝缘膜IL1中形成接触孔。例如在层间绝缘膜IL1上形成在源电极连接区域和漏电极连接区域分别具有开口部的光致抗蚀剂膜(未图示)。接着，将该光致抗蚀剂膜作为掩模而对层间绝缘膜IL1和表面保护膜PRO进行蚀刻，由此形成接触孔。例如通过使用了以SF6为主成分的气体(氟系气体)的干法蚀刻来对层间绝缘膜IL1进行蚀刻。由此，位于栅电极GE两侧的源电极连接区域和漏电极连接区域的第三氮化物半导体层(电子供给层)S3露出。
接着，如图15所示，在该接触孔中和层间绝缘膜IL1上形成源电极SE和漏电极DE。例如，在包括接触孔内的层间绝缘膜IL1上形成导电性膜。例如，作为导电性膜而形成Al/Ti膜。例如在包括接触孔内的层间绝缘膜IL1上，使用溅射法等以20nm左右的膜厚来形成Ti膜，并且在该Ti膜之上使用溅射法等以2μm左右的膜厚来形成Al膜。接着，实施热处理。例如在500℃下进行30分钟的热处理。由此，能够取得导电性膜(Al/Ti膜)与其下层的层之间的欧姆接触。
接着，在源电极SE、漏电极DE的形成区域形成光致抗蚀剂膜(未图示)，将该光致抗蚀剂膜(未图示)作为掩模而对导电性膜(Al/Ti膜)进行蚀刻。例如通过使用了以Cl2为主成分的气体的干法蚀刻对导电性膜(Al/Ti膜)进行蚀刻。
能够适当地调整构成该源电极SE和漏电极DE的导电性膜的构成材料、膜厚。作为这种导电性膜，优选使用与氮化物半导体层进行欧姆接触的材料。
之后，在包括源电极SE、漏电极DE上在内的层间绝缘膜IL1上形成绝缘膜，也可以进一步形成上层的布线。另外，也可以在最上层布线上形成由绝缘膜构成的保护膜。
通过上述工序，能够形成本实施方式的半导体器件。此外，上述工序为一例，也可以通过上述工序以外的工序来制造本实施方式的半导体器件。
(第二实施方式)
在上述第一实施方式中，使用所谓光刻和蚀刻技术来形成栅电极GE、源电极SE以及漏电极DE，但是也可以通过所谓剥离法(lift-off method)来形成这些电极。
[结构说明]
图16是表示本实施方式的半导体器件的结构的剖视图。源电极SE和漏电极DE以外的结构与第一实施方式(图1)示出的半导体器件相同。
在本实施方式中，在第四氮化物半导体层(覆盖层)S4上隔着栅极绝缘膜GI而形成有栅电极GE，在第四氮化物半导体层(覆盖层)S4的两侧形成有表面保护膜PRO。而且，在第三氮化物半导体层(电子供给层)S3上且第四氮化物半导体层(覆盖层)S4的两侧形成有源电极SE和漏电极DE。例如源电极SE和漏电极DE的形成区域的表面保护膜PRO被去除，第三氮化物半导体层(电子供给层)S3露出。在该露出的第三氮化物半导体层(电子供给层)S3上形成有源电极SE和漏电极DE。
这样，本实施方式的半导体器件与第一实施方式的情况相比制造工序不同，因此栅极绝缘膜GI的X方向上的长度大于栅电极GE的X方向上的长度这一点、以及源电极SE和漏电极DE并未配置在层间绝缘膜中这一点，与第一实施方式的半导体器件不同。
但是，在本实施方式的半导体器件中，也以覆盖第四氮化物半导体层(覆盖层)S4的上表面和侧面的方式形成栅极绝缘膜GI并将第四氮化物半导体层(覆盖层)S4的侧面设为锥形状，因此如在第一实施方式中详细说明那样，起到TDDB寿命的提高效果。另外，起到导通电阻的变动的抑制效果。
[制法说明]
接着，参照图17～图25来说明本实施方式的半导体器件的制造方法，并且使该半导体器件的结构更明确。图17～图25是表示本实施方式的半导体器件的制造工序的剖视图。
例如与第一实施方式的情况同样地，在衬底SUB上依次形成核生成层(未图示)、高电阻缓冲层BUF、第一氮化物半导体层(缓冲层)S1、第二氮化物半导体层(沟道层)S2以及第三氮化物半导体层(电子供给层)S3。
接着，与第一实施方式的情况同样地，在第三氮化物半导体层S3上形成第四氮化物半导体层(覆盖层)S4之后，使用光刻和蚀刻技术等将第四氮化物半导体层(覆盖层)S4加工成台面型。例如与第一实施方式同样地，将绝缘膜IF1作为掩模而对第四氮化物半导体层(覆盖层)S4进行蚀刻之后，实施热处理(图17)。接着，去除绝缘膜IF1(图18)。这样，能够形成在第一实施方式中详细说明的、侧面呈锥形状的第四氮化物半导体层(覆盖层)S4。
接着，与第一实施方式的情况同样地，在台面型的第四氮化物半导体层(覆盖层)S4和第三氮化物半导体层(电子供给层)S3上形成表面保护膜PRO。接着，去除台面型的第四氮化物半导体层(覆盖层)S4上的表面保护膜PRO(图19)。
接着，如图20所示，在台面型的第四氮化物半导体层(覆盖层)S4上形成栅极绝缘膜GI。例如在台面型的第四氮化物半导体层(覆盖层)S4上及包括其两侧的第三氮化物半导体层(电子供给层)S3的露出部在内的表面保护膜PRO上，作为栅极绝缘膜GI而使用ALD法等来沉积氧化铝膜(Al2O3膜)。
接着，如图21、图22所示，在栅极绝缘膜GI上形成栅电极GE。例如能够使用剥离法来形成栅电极GE。例如如图21所示，在栅极绝缘膜GI和表面保护膜PRO上形成光致抗蚀剂膜PR1，通过进行曝光和显影(光刻)来去除栅电极GE的形成区域上的光致抗蚀剂膜PR1。
接着，在包括光致抗蚀剂膜PR1上在内的栅极绝缘膜GI上形成金属膜ML1。由此，在栅电极GE的形成区域中，在栅极绝缘膜GI上直接形成金属膜ML1。另一方面，在其它区域中，在光致抗蚀剂膜PR1上形成金属膜ML1。金属膜ML1例如由镍(Ni)膜与形成于镍膜上的金(Au)膜的层叠膜(Ni/Au膜)构成。例如能够使用真空蒸镀法来形成构成金属膜ML1的各膜。
接着，去除光致抗蚀剂膜PR1。此时，形成于光致抗蚀剂膜PR1上的金属膜ML1也与光致抗蚀剂膜PR1一起被去除，仅在栅极绝缘膜GI上残留金属膜ML1(栅电极GE)(图22)。
接着，如图23所示，通过蚀刻来去除源电极SE和漏电极DE的形成区域的表面保护膜PRO。由此，栅电极GE两侧的第三氮化物半导体层(电子供给层)S3露出。
接着，如图24、图25所示，形成源电极SE和漏电极DE。例如能够使用剥离法来形成源电极SE和漏电极DE。例如图24所示，在栅电极GE、表面保护膜PRO以及第三氮化物半导体层(电子供给层)S3的露出部上形成光致抗蚀剂膜PR2，通过进行曝光和显影(光刻)来去除第三氮化物半导体层(电子供给层)S3的露出部上的光致抗蚀剂膜PR2。
接着，在光致抗蚀剂膜PR2和第三氮化物半导体层(电子供给层)S3的露出部上形成金属膜ML2。由此，在第三氮化物半导体层(电子供给层)S3的露出部上直接形成金属膜ML2。另一方面，在其它区域中，在光致抗蚀剂膜PR2上形成金属膜ML2。金属膜ML2例如由钛(Ti)膜与形成于钛膜上的铝(Al)膜的层叠膜(Ti/Al膜)构成。例如能够使用真空蒸镀法来形成构成金属膜ML2的各膜。
接着，去除光致抗蚀剂膜PR2。此时，形成于光致抗蚀剂膜PR2上的金属膜ML2也与光致抗蚀剂膜PR2一起被去除，仅在第三氮化物半导体层(电子供给层)S3的露出部上残留金属膜ML2(源电极SE、漏电极DE)(图25)。接着，实施热处理(例如500℃、10分钟左右)。由此，能够实现构成源电极SE和漏电极DE的金属膜与下层的半导体的电连接。
通过上述工序，能够形成本实施方式的半导体器件。另外，也可以调换栅极形成工序(图21～图23)、与源电极漏电极形成工序(图24、图25)以及上述热处理工序的顺序。此外，上述工序为一例，也可以通过上述工序以外的工序来制造本实施方式的半导体器件。
(第三实施方式)
在本实施方式中，将表面保护膜PRO的台面型的第四氮化物半导体层(覆盖层)S4侧的端部的侧面设为锥形状。
[结构说明]
图26是表示本实施方式的半导体器件的结构的剖视图。表面保护膜PRO的台面型的第四氮化物半导体层(覆盖层)S4侧的端部的侧面形状以外的结构与第一实施方式(图1)示出的半导体器件相同。图27和图28是表示本实施方式的半导体器件的栅极绝缘膜附近的结构的剖视图。图27是源电极的表面保护膜PRO的端部附近的放大图，图28是漏电极的表面保护膜PRO的端部附近的放大图。
在本实施方式中，在第四氮化物半导体层(覆盖层)S4上隔着栅极绝缘膜GI而形成有栅电极GE，在第四氮化物半导体层(覆盖层)S4两侧形成有表面保护膜PRO。而且，在第三氮化物半导体层(电子供给层)S3上且第四氮化物半导体层(覆盖层)S4的两侧形成有源电极SE和漏电极DE。例如，源电极SE和漏电极DE的形成区域的表面保护膜PRO被去除，第三氮化物半导体层(电子供给层)S3露出。在该露出的第三氮化物半导体层(电子供给层)S3上形成有源电极SE和漏电极DE。
在此，在本实施方式中，如图26～图28的虚线圆部所示，表面保护膜PRO的台面型的第四氮化物半导体层(覆盖层)S4侧的端部的侧面呈锥形状。换言之，配置在栅极绝缘膜GI与表面保护膜PRO的重叠区域内的表面保护膜PRO的端部(侧面)呈锥形状。因此，该部分(虚线圆部)的电场集中得到缓和，从而能够抑制栅极绝缘膜GI的特性劣化。第三氮化物半导体层S3的表面与表面保护膜PRO的侧面所成的角(锥形角、θ2)大于90度，优选为120度以上。
例如在本实施方式的半导体器件(图26)中，在将源电极SE的电位设为0V、将漏电极DE的电位设为0V、将栅电极GE的电位设为额定电压即+20V的情况下，二维电子气(2DEG)的电位成为源电极SE和漏电极DE的电位即0V。因而，在栅电极GE的正下方，在栅电极GE与二维电子气(2DEG)之间沿垂直方向施加对栅电极GE施加的电压(20V)。此时，在本实施方式中，栅电极GE附近的表面保护膜PRO的侧面呈锥形状，因此针对栅极绝缘膜GI的电场集中得到缓和，从而能够抑制其特性劣化。
当然，在本实施方式的半导体器件中，也以覆盖第四氮化物半导体层(覆盖层)S4的上表面和侧面的方式形成有栅极绝缘膜GI，并将第四氮化物半导体层(覆盖层)S4的侧面设为锥形状，因此能够进一步提高TDDB寿命。如前述图56所示，本实施方式的情况(E2)与比较例的情况(P)、第一实施方式(E1)相比，图线的斜率更陡峭，栅极绝缘膜的绝缘击穿分布的偏差更小。这样，通过本实施方式，根据数据也证明TDDB寿命的进一步提高效果。另外，起到导通电阻的变动的抑制效果。
[制法说明]
接着，参照图29～图35来说明本实施方式的半导体器件的制造方法，并且使该半导体器件的结构进一步明确。图29～图35是表示本实施方式的半导体器件的制造工序的剖视图。
例如，与第一实施方式的情况同样地，在衬底SUB上依次形成核生成层(未图示)、高电阻缓冲层BUF、第一氮化物半导体层(缓冲层)S1、第二氮化物半导体层(沟道层)S2以及第三氮化物半导体层(电子供给层)S3。
接着，与第一实施方式的情况同样地，在第三氮化物半导体层S3上形成第四氮化物半导体层(覆盖层)S4之后，使用光刻和蚀刻技术等将第四氮化物半导体层(覆盖层)S4加工成台面型。例如，与第一实施方式同样地，使绝缘膜IF1仅残留于台面型的第四氮化物半导体层(覆盖层)S4的形成区域(图29)。接着，在将绝缘膜IF1作为掩模而对第四氮化物半导体层(覆盖层)S4进行蚀刻之后，实施热处理(图30)。接着，去除绝缘膜IF1(图31)。这样，能够形成在第一实施方式中详细说明的、侧面呈锥形状的第四氮化物半导体层(覆盖层)S4。
接着，如图32所示，在台面型的第四氮化物半导体层(覆盖层)S4和第三氮化物半导体层(电子供给层)S3上形成表面保护膜PRO，去除台面型的第四氮化物半导体层(覆盖层)S4上的表面保护膜PRO。
例如，作为表面保护膜PRO而使用等离子体CVD法等使氮化硅膜沉积100nm左右。作为表面保护膜PRO，除了氮化硅膜(SiN膜)以外，还可以使用氧化硅膜(SiO2膜)、氮氧化硅膜(SiON膜)、氧化铝膜(Al2O3膜)等。这些绝缘膜的形成方法并没有限制，但是，例如上述氧化硅膜能够通过热CVD法来形成。另外，上述氧化铝膜能够通过例如ALD法来形成。
接着，将在台面型的第四氮化物半导体层(覆盖层)S4的上方具有开口部的光致抗蚀剂膜(未图示)作为掩模，对台面型的第四氮化物半导体层(覆盖层)S4上及其两侧的第三氮化物半导体层(电子供给层)S3的一部分区域上的表面保护膜PRO进行蚀刻。例如，通过使用了氟系气体的干法蚀刻对表面保护膜PRO进行蚀刻。在进行该干法蚀刻时，使各向同性的成分增加。例如，存在使衬底偏压减小、使放电压力提高等方法。这样，通过各向同性的干法蚀刻，能够将表面保护膜PRO的侧面设为锥形状。也可以代替各向同性的干法蚀刻而进行湿法蚀刻。例如通过使用了氢氟酸(HF)、缓冲氢氟酸(BHF)等的湿法蚀刻对表面保护膜PRO进行蚀刻。缓冲氢氟酸为含有氢氟酸和氟化铵的药液。接着，去除上述光致抗蚀剂膜。
通过上述蚀刻工序，能够将第三氮化物半导体层S3的表面与表面保护膜PRO的侧面所成的角(锥形角、θ2)设为大于90度、更优选设为120度以上。
接着，与第一实施方式的情况同样地，在台面型的第四氮化物半导体层(覆盖层)S4上隔着栅极绝缘膜GI而形成栅电极GE(图33)。接着，在栅电极GE和表面保护膜PRO上形成层间绝缘膜IL1，对源电极连接区域和漏电极连接区域的层间绝缘膜IL1和表面保护膜PRO进行蚀刻，由此形成接触孔(图34)。接着，在包含接触孔中在内的层间绝缘膜IL1上形成源电极SE和漏电极DE(图35)。
通过上述工序，能够形成本实施方式的半导体器件。此外，上述工序为一例，也可以通过上述工序以外的工序来制造本实施方式的半导体器件。
(第四实施方式)
在上述第三实施方式中，使用所谓光刻和蚀刻技术来形成栅电极GE、源电极SE以及漏电极DE，但是也可以通过所谓剥离法来形成这些电极。
[结构说明]
图36是表示本实施方式的半导体器件的结构的剖视图。源电极SE和漏电极DE以外的结构与第三实施方式(图26)示出的半导体器件相同。
在本实施方式中，在第四氮化物半导体层(覆盖层)S4上隔着栅极绝缘膜GI而形成有栅电极GE，在第四氮化物半导体层(覆盖层)S4的两侧形成有表面保护膜PRO。而且，在第三氮化物半导体层(电子供给层)S3上且第四氮化物半导体层(覆盖层)S4的两侧形成有源电极SE和漏电极DE。例如，源电极SE和漏电极DE的形成区域的表面保护膜PRO被去除，第三氮化物半导体层(电子供给层)S3露出。在该露出的第三氮化物半导体层(电子供给层)S3上形成有源电极SE和漏电极DE。
这样，在本实施方式的半导体器件中，也以覆盖第四氮化物半导体层(覆盖层)S4的上表面和侧面的方式形成有栅极绝缘膜GI，并将第四氮化物半导体层(覆盖层)S4的侧面设为锥形状，因此起到在第一实施方式中详细说明的、TDDB寿命的提高效果。另外，起到导通电阻的变动的抑制效果。
另外，将表面保护膜PRO的台面型的第四氮化物半导体层(覆盖层)S4侧的端部的侧面设为锥形状，因此如在第三实施方式中详细说明那样，在上述侧面部处电场集中得到缓和，从而能够抑制栅极绝缘膜GI的特性劣化。
[制法说明]
接着，参照图37～图39说明本实施方式的半导体器件的制造方法，并且使该半导体器件的结构进一步明确。图37～图39是表示本实施方式的半导体器件的制造工序的剖视图。
例如与第一实施方式的情况同样地，在衬底SUB上依次形成核生成层(未图示)、高电阻缓冲层BUF、第一氮化物半导体层(缓冲层)S1、第二氮化物半导体层(沟道层)S2以及第三氮化物半导体层(电子供给层)S3。
接着，与第一实施方式的情况同样地，在第三氮化物半导体层S3上形成第四氮化物半导体层(覆盖层)S4之后，使用光刻和蚀刻技术等将第四氮化物半导体层(覆盖层)S4加工成台面型。例如与第一实施方式同样地，在将绝缘膜IF1作为掩模而对第四氮化物半导体层(覆盖层)S4进行蚀刻之后，实施热处理。由此，能够形成在第一实施方式中详细说明的、侧面呈锥形状的第四氮化物半导体层(覆盖层)S4。
接着，与第三实施方式的情况同样地，在台面型的第四氮化物半导体层(覆盖层)S4和第三氮化物半导体层(电子供给层)S3上形成表面保护膜PRO，对台面型的第四氮化物半导体层(覆盖层)S4上的表面保护膜PRO进行蚀刻。通过该蚀刻，能够如在第三实施方式中详细说明那样将表面保护膜PRO的侧面设为锥形状。
接着，如图37所示，在台面型的第四氮化物半导体层(覆盖层)S4上，作为栅极绝缘膜GI而使用ALD法等来形成氧化铝膜，并且在栅极绝缘膜GI上，与第三实施方式的情况同样地使用剥离法来形成栅电极GE。接着，如图38所示，通过蚀刻去除源电极SE和漏电极DE的形成区域的表面保护膜PRO。由此，栅电极GE两侧的第三氮化物半导体层(电子供给层)S3露出。接着，如图39所示，与第三实施方式的情况同样地使用剥离法来形成源电极SE和漏电极DE。
通过上述工序，能够形成本实施方式的半导体器件。此外，上述工序为一例，也可以通过上述工序以外的工序来制造本实施方式的半导体器件。
(第五实施方式)
在本实施方式中，增加栅极绝缘膜GI的膜厚。
[结构说明]
图40是表示本实施方式的半导体器件的结构的剖视图。第四氮化物半导体层(覆盖层)S4的形状和栅极绝缘膜GI的膜厚以外的结构与第一实施方式(图1)示出的半导体器件相同。图41是表示本实施方式的半导体器件的栅极绝缘膜附近的结构的剖视图。
如图40所示，在本实施方式中，第四氮化物半导体层(覆盖层)S4的截面形状并非如第一实施方式(图1)那样的梯形状，而是大致长方形状。因此，第三氮化物半导体层S3的表面与第四氮化物半导体层S4的侧面形成的角(锥形角、θ3)为90度左右。
这样，也可以不将第四氮化物半导体层S4的侧面设为锥形状而通过增加栅极绝缘膜GI的膜厚(d>t)来缓和针对栅极绝缘膜GI的电场集中(图41)。栅极绝缘膜GI的膜厚(d)优选为第四氮化物半导体层S4的膜厚(t)的1.5倍以上(d≥1.5t)、更优选为2倍以上(d≥2t)。该栅极绝缘膜GI的膜厚(d)是指第四氮化物半导体层S4上的膜厚。
这样，通过增加栅极绝缘膜GI的膜厚，能够抑制与第四氮化物半导体层S4的角部(侧面上部、部分a)相对的栅极绝缘膜GI的层差部(部分b)成为锐角。例如在上述层差部(源电极侧、漏电极侧双方)处，其侧面(为圆角的情况下切线)与第三氮化物半导体层S3的表面所成的角(锥形角、θ4)大于90度。因此，能够缓和针对栅极绝缘膜GI的电场集中，抑制栅极绝缘膜GI的特性劣化。
[制法说明]
能够通过与第一实施方式的情况相同的工序来形成本实施方式的半导体器件。但是，在将绝缘膜(IF1)作为掩模而对第四氮化物半导体层S4进行加工时，可以进行各向异性的干法蚀刻，将第四氮化物半导体层S4的侧面设为大致垂直形状。另外，在第四氮化物半导体层S4的加工之后，在形成栅极绝缘膜GI时，以使其膜厚为第四氮化物半导体层S4的膜厚(t)的1.5倍以上、更优选2倍以上的方式进行调整即可。
(第六实施方式)
在第一实施方式(图1)中，将第四氮化物半导体层S4的侧面设为锥形状，但是也可以将第四氮化物半导体层S4的侧面设为阶梯状。即，第四氮化物半导体层S4在其两端部处其膜厚逐步(逐渐)减少即可，其形状既可以是锥形状也可以是阶梯状。换言之，第四氮化物半导体层S4朝向其端部而使其膜厚减小即可。
[结构说明]
图42是表示本实施方式的半导体器件的结构的剖视图。第四氮化物半导体层(覆盖层)S4的两端部的形状以外的结构与第一实施方式(图1)示出的半导体器件相同。图43和图44是表示本实施方式的半导体器件的栅极绝缘膜附近的结构的剖视图。图43是第四氮化物半导体层(覆盖层)S4的漏电极侧的端部附近的放大图，图44是第四氮化物半导体层(覆盖层)S4的漏电极侧的端部附近的放大图。
如图42～44所示，在本实施方式的半导体器件中，在第四氮化物半导体层(覆盖层)S4的端部处具有第一膜厚部(厚膜部)和第二膜厚部(薄膜部)。第二膜厚部(薄膜部)配置在第一膜厚部(厚膜部)的外侧。第一膜厚部的膜厚(t1)大于第二膜厚部的膜厚(t2)(t1>t2)。例如，第二膜厚部的膜厚(t2)为第一膜厚部的膜厚(t1)的1/2左右。具体地说，能够将t1设为100nm左右、将t2设为50nm左右。
这样，在本实施方式的半导体器件中，也以覆盖第四氮化物半导体层(覆盖层)S4的方式形成有栅极绝缘膜GI，并将第四氮化物半导体层(覆盖层)S4的端部(侧面)设为两级以上的阶梯状，因此起到TDDB寿命的提高效果。另外，起到导通电阻的变动的抑制效果。
例如在本实施方式的半导体器件中，在将源电极SE的电位设为0V、将漏电极DE的电位设为0V、将栅电极GE的电位设为额定电压即+20V的情况下，二维电子气(2DEG)的电位成为源电极SE和漏电极DE的电位即0V。因而，在栅电极GE的正下方，在栅电极GE与二维电子气(2DEG)之间，沿垂直方向施加对栅电极GE施加的电压(20V)。此时，在本实施方式中，在第四氮化物半导体层(覆盖层)S4的端部处，层差小的角部分散于两处而配置，因此针对沿第四氮化物半导体层(覆盖层)S4的端部而形成的栅极绝缘膜GI的电场集中得到缓和(图43的虚线圆部)。
另外，例如在本实施方式的半导体器件中，考虑如下情况：当将栅电极GE的电位设为0V并设为截止状态时，在源电极SE的电位与漏电极DE的电位之间产生400V的电位差的情况、即施加这种高电压的情况。在这种情况下，在本实施方式的情况下，第四氮化物半导体层(覆盖层)S4的端部成为两级以上的阶梯状，因此漏电极DE侧的第三氮化物半导体层(电子供给层)S3中的电场集中部分散于两处，每个位置的电场强度得到缓和。因此，电子向第三氮化物半导体层(电子供给层)S3和第二氮化物半导体层(沟道层)S2的注入得到抑制。由此，由电子的注入而产生的电流狭窄得到抑制，因此在栅电极GE的电压从0V变为10V并且晶体管从截止状态变为导通状态的情况下，能够抑制晶体管的导通电阻的劣化。
[制法说明]
接着，参照图45～图50说明本实施方式的半导体器件的制造方法，并且使该半导体器件的结构更明确。图45～图50是表示本实施方式的半导体器件的制造工序的剖视图。
例如与第一实施方式的情况同样地，在衬底SUB上依次形成核生成层(未图示)、高电阻缓冲层BUF、第一氮化物半导体层(缓冲层)S1、第二氮化物半导体层(沟道层)S2以及第三氮化物半导体层(电子供给层)S3。
接着，在第三氮化物半导体层S3上，作为第四氮化物半导体层(覆盖层)S4而使用金属有机气相沉积法等来使GaN层外延生长100nm左右。
接着，在第四氮化物半导体层(覆盖层)S4上形成成为掩模的绝缘膜IF1(图45)。
接着，如图46所示，将绝缘膜IF1作为掩模而对第四氮化物半导体层S4进行半蚀刻。例如通过使用了氯系气体的干法蚀刻，将第四氮化物半导体层S4从其表面仅以1/2的膜厚量进行蚀刻。
接着，将绝缘膜IF1进行蚀刻而设为小一圈的绝缘膜IF2(图47)。此外，也可以去除绝缘膜IF1而重新形成期望大小的绝缘膜IF2。通过该工序，能够形成X方向上的长度比绝缘膜IF1(L1)小的L2的绝缘膜IF2。绝缘膜IF1的X方向上的长度(L1)例如为4μm左右，绝缘膜IF2的X方向上的长度(L2)例如为2μm左右。
接着，如图48所示，将绝缘膜IF2作为掩模，将第四氮化物半导体层S4完全蚀刻直到第三氮化物半导体层(电子供给层)S3露出。
在上述第四氮化物半导体层S4的半蚀刻和完全蚀刻中，例如进行使用了氯系气体的各向异性的干法蚀刻。通过该两次蚀刻工序，能够在第四氮化物半导体层(覆盖层)S4的两端部形成两级以上的阶梯状部(第一膜厚部和第二膜厚部)。
此外，在本实施方式中，以两次的蚀刻工序为例进行了说明，但是也可以通过使成为掩模的绝缘膜逐渐减小并进行三次以上的蚀刻，来形成三级以上的阶梯状部。之后，去除第四氮化物半导体层S4上的绝缘膜IF2(图49)。
接着，如图50所示，在第四氮化物半导体层(覆盖层)S4和第三氮化物半导体层(电子供给层)S3上形成表面保护膜PRO，通过蚀刻来去除第四氮化物半导体层(覆盖层)S4上的表面保护膜PRO。通过该蚀刻，可以如在第三实施方式中详细说明那样将表面保护膜PRO的侧面设为锥形状。
接着，与第一实施方式的情况同样地，在第四氮化物半导体层(覆盖层)S4上隔着栅极绝缘膜GI而形成栅电极GE，并且在形成层间绝缘膜IL1之后，形成源电极SE和漏电极DE(参照图42)。
通过上述工序，能够形成本实施方式的半导体器件。此外，上述工序为一例，也可以通过上述工序以外的工序来制造本实施方式的半导体器件。
另外，在上述工序中，使用所谓光刻和蚀刻技术来形成栅电极GE、源电极SE以及漏电极DE，但是也可以如在第二实施方式中说明那样，通过所谓剥离法来形成这些电极。
图51是表示本实施方式的半导体器件的其它结构的剖视图。源电极SE和漏电极DE以外的结构与图42示出的半导体器件相同。
在本实施方式中，在第四氮化物半导体层(覆盖层)S4上隔着栅极绝缘膜GI而形成有栅电极GE，在第四氮化物半导体层(覆盖层)S4的两侧形成有表面保护膜PRO。而且，在第三氮化物半导体层(电子供给层)S3上且第四氮化物半导体层(覆盖层)S4的两侧形成有源电极SE和漏电极DE。例如，源电极SE和漏电极DE的形成区域的表面保护膜PRO被去除，第三氮化物半导体层(电子供给层)S3露出。在该露出的第三氮化物半导体层(电子供给层)S3上形成有源电极SE和漏电极DE。
与第二实施方式的情况同样地，能够通过剥离法来形成上述栅电极GE、源电极SE以及漏电极DE。
(第七实施方式)
在上述实施方式中，将第四氮化物半导体层S4的两端部的形状构成为左右大致对称，但是也可以将第四氮化物半导体层S4的两端部的形状设为在源电极侧与漏电极侧不同的形状。
(第一应用例)
图52是表示本实施方式的第一应用例的半导体器件的结构的剖视图。在第六实施方式(图42)中，将第四氮化物半导体层(覆盖层)S4的两端部的第二膜厚部的大小设为相同程度大小，但是也可以改变各自的X方向上的长度。
如图52所示，在本实施方式的半导体器件中，第四氮化物半导体层(覆盖层)S4的漏电极DE侧的端部的第二膜厚部(膜厚t2的部分)的X方向上的长度Ld大于源电极SE侧的端部的第二膜厚部(膜厚t2的部分)的X方向上的长度Ls(Ld>Ls，参照图中的虚线圆部)。在此的“X方向上的长度”是指栅极长度方向的长度。
台面型的第四氮化物半导体层(覆盖层)S4的漏电极侧的第二膜厚部(膜厚t2的部分)的X方向上的长度Ld变长，因此第二膜厚部下的二维电子气(2DEG)的密度降低，极端的电位变化得到缓和。换言之，等电压线的密度得到缓和，局部的电场的集中被进一步缓和。此外，在本应用例中，也可以通过剥离法来形成栅电极GE、源电极SE以及漏电极DE。图53是表示本实施方式的第一应用例的半导体器件的其它结构的剖视图。
本实施方式的半导体器件能够通过与第六实施方式的情况相同的工序来形成。例如，关于第四氮化物半导体层(覆盖层)S4的加工，能够例示以下工序。例如在第一膜厚部(膜厚t1的部分)的形成区域形成绝缘膜(IF1)，将该绝缘膜作为掩模而对第四氮化物半导体层S4进行半蚀刻之后，去除绝缘膜(IF1)。接着，在第一膜厚部(膜厚t1的部分)和第二膜厚部(膜厚t2的部分)的形成区域形成绝缘膜(IF2)，将该绝缘膜作为掩模而对第四氮化物半导体层S4进行完全蚀刻之后，去除绝缘膜(IF2)。
(第二应用例)
图54是表示本实施方式的第二应用例的半导体器件的结构的剖视图。在第一实施方式(图1)中，将第四氮化物半导体层(覆盖层)S4的两侧面的锥形状设为相同的形状，但是也可以改变各自的形状。
如图54所示，在本实施方式的半导体器件中，第四氮化物半导体层(覆盖层)S4的漏电极DE侧的锥形部的X方向上的长度Ld大于源电极SE侧的锥形部的X方向上的长度Ls(Ld>Ls，参照图中的虚线圆部)。“锥形部的X方向上的长度”是指从第一膜厚部(膜厚t1的部分)的端部至第四氮化物半导体层(覆盖层)S4的端部为止的距离。换言之，漏电极DE侧的侧面的从上表面观察到的栅极长度方向上的长度大于源电极SE侧的侧面的从上表面观察到的栅极长度方向上的长度。这样，可以使漏电极DE侧的侧面的倾斜平缓。在该情况下，漏电极侧的侧面的锥形角大于源电极侧的侧面的锥形角。
台面型的第四氮化物半导体层(覆盖层)S4的漏电极侧的锥形部的X方向上的长度变大，因此锥形部下的二维电子气(2DEG)的密度随着锥形部的厚度增加而降低，极端的电位变化得到缓和。换言之，等电压线的密度得到缓和，局部电场的集中与第一应用例相比进一步得到缓和。本实施方式的半导体器件能够通过与第六实施方式的情况相同的工序来形成。例如可以在不同蚀刻条件下形成漏电极DE侧的侧面和源电极SE侧的侧面。
此外，在本应用例中，也可以通过剥离法来形成栅电极GE、源电极SE以及漏电极DE。图55是表示本实施方式的第二应用例的半导体器件的其它结构的剖视图。
以上，根据实施方式具体地说明了由本申请发明人完成的发明，但是本发明并不限定于上述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。

Claims (16)

1.一种半导体器件，其特征在于，具有：
第一氮化物半导体层；
第二氮化物半导体层，其形成于所述第一氮化物半导体层上；
第三氮化物半导体层，其形成于所述第二氮化物半导体层上；
台面型的第四氮化物半导体层，其形成于所述第三氮化物半导体层上；
源电极，其在所述第三氮化物半导体层上且形成于所述第四氮化物半导体层的一侧；
漏电极，其在所述第三氮化物半导体层上且形成于所述第四氮化物半导体层的另一侧；
栅极绝缘膜，其覆盖所述第四氮化物半导体层；以及
栅电极，其形成于所述栅极绝缘膜上，
所述第二氮化物半导体层的电子亲和力为所述第一氮化物半导体层的电子亲和力以上，
所述第三氮化物半导体层的电子亲和力小于所述第一氮化物半导体层的电子亲和力，
所述第四氮化物半导体层的电子亲和力为所述第二氮化物半导体层的电子亲和力以上，
所述第四氮化物半导体层与所述栅电极通过所述栅极绝缘膜而分离，
所述第四氮化物半导体层在所述漏电极侧的端部，其膜厚逐渐减少，
所述台面型的所述第四氮化物半导体层在所述漏电极侧的端部处具有第一膜厚部和第二膜厚部，且所述第四氮化物半导体层的所述漏电极侧的侧面形成为阶梯状，
所述第二膜厚部与所述第一膜厚部相比配置于外侧，
所述第二膜厚部的膜厚小于所述第一膜厚部的膜厚。
2.根据权利要求1所述的半导体器件，其特征在于，
所述第四氮化物半导体层在所述源电极侧的端部，其膜厚逐渐减少。
3.根据权利要求2所述的半导体器件，其特征在于，
所述台面型的所述第四氮化物半导体层具有上表面、所述漏电极侧的侧面以及所述源电极侧的侧面。
4.根据权利要求3所述的半导体器件，其特征在于，
所述源电极侧的侧面呈锥形状，
所述第三氮化物半导体层与所述源电极侧的侧面所成的角为120度以上。
5.根据权利要求4所述的半导体器件，其特征在于，
所述漏电极侧的侧面的从上表面观察到的栅极长度方向上的长度大于所述源电极侧的侧面的从上表面观察到的栅极长度方向上的长度。
6.根据权利要求4所述的半导体器件，其特征在于，
具有：
第一绝缘膜，其在所述第三氮化物半导体层上且形成于所述第四氮化物半导体层的所述漏电极侧；以及
第二绝缘膜，其在所述第三氮化物半导体层上且形成于所述第四氮化物半导体层的所述源电极侧。
7.根据权利要求6所述的半导体器件，其特征在于，
所述栅极绝缘膜从所述第一绝缘膜上延伸至所述第二绝缘膜上。
8.根据权利要求7所述的半导体器件，其特征在于，
所述第一绝缘膜的与所述栅极绝缘膜重叠一侧的侧面呈锥形状。
9.根据权利要求8所述的半导体器件，其特征在于，
所述第二绝缘膜的与所述栅极绝缘膜重叠一侧的侧面呈锥形状。
10.根据权利要求1所述的半导体器件，其特征在于，
所述台面型的所述第四氮化物半导体层在所述源电极侧的端部处具有第三膜厚部和第四膜厚部，
所述第四膜厚部与所述第三膜厚部相比配置于外侧，
所述第四膜厚部的膜厚小于所述第三膜厚部的膜厚。
11.根据权利要求10所述的半导体器件，其特征在于，
所述第二膜厚部的栅极长度方向上的长度大于所述第四膜厚部的栅极长度方向上的长度。
12.根据权利要求10所述的半导体器件，其特征在于，
具有：
第一绝缘膜，其在所述第三氮化物半导体层上且形成于所述第四氮化物半导体层的所述漏电极侧；以及
第二绝缘膜，其在所述第三氮化物半导体层上且形成于所述第四氮化物半导体层的所述源电极侧。
13.根据权利要求12所述的半导体器件，其特征在于，
所述栅极绝缘膜从所述第一绝缘膜上延伸至所述第二绝缘膜上。
14.根据权利要求13所述的半导体器件，其特征在于，
所述第一绝缘膜的与所述栅极绝缘膜重叠一侧的侧面呈锥形状。
15.根据权利要求14所述的半导体器件，其特征在于，
所述第二绝缘膜的与所述栅极绝缘膜重叠一侧的侧面呈锥形状。
16.一种半导体器件的制造方法，其特征在于，具有以下工序：
(a)在第一氮化物半导体层上形成第二氮化物半导体层的工序；
(b)在所述第二氮化物半导体层上形成第三氮化物半导体层的工序；
(c)在所述第三氮化物半导体层上形成第四氮化物半导体层的工序；
(d)将所述第四氮化物半导体层加工成台面型的工序；以及
(e)在所述台面型的所述第四氮化物半导体层上隔着栅极绝缘膜而形成栅电极的工序，
所述(d)工序具有以下工序：
(d1)对所述第四氮化物半导体层进行蚀刻的工序；以及
(d2)在所述(d1)工序之后，对所述第四氮化物半导体层实施热处理的工序，
通过所述(d2)工序，所述第四氮化物半导体层的侧面成为锥形状。
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