JP2011204984A - 電界効果トランジスタ - Google Patents

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Abstract

【課題】ゲート電極を挟んで、一方にソース電極が形成され、他方にドレイン電極が形成され、ソース電極の下方にソースオーミックが形成され、ドレイン電極の下方にドレインオーミックが形成された電界効果トランジスタ（ＦＥＴ）であって、チャネル温度の上昇が抑制され、基板との間の寄生容量が低減され、ドレイン効率の温度依存性が抑制され、高温にて高効率動作が可能なＦＥＴを提供する。
【解決手段】ＦＥＴ２０は、ドレイン電極２２Ｄが互いに離間する複数のドレイン電極２２Ｄａ、２２Ｄｂに分割されており、かつ、分割された複数のドレイン電極２２Ｄａ、２２Ｄｂの下方に各々形成されたドレインオーミック２６Ｄａ、２６Ｄｂ間に絶縁領域２４Ｉが形成されたものである。
【選択図】図１

Description

本発明は、電界効果トランジスタに関するものである。
携帯電話基地局アンプなどに用いられる高出力の電界効果トランジスタ（ＦＥＴ）は、通信技術の進展に伴い、更なる高出力・高効率動作が要求されている。
従来、高出力ＦＥＴとしては、Ｓｉ−ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）、ＧａＡｓ−ＭＥＳＦＥＴ (Metal-Semiconductor ＦＥＴ)、及びＧａＡｓ−ＨＪＦＥＴ（Hetero-Junction ＦＥＴ）等が用いられている。ＨＪＦＥＴはＨＥＭＴ（High Electron Mobility Transistor）とも称される。
近年、高出力ＦＥＴとして、高温動作が可能なワイドバンドギャップ半導体であるＧａＮを用いたＧａＮ−ＨＪＦＥＴが提案されている。
ＧａＮは有用なホモＧａＮ基板がなく、代わりにサファイヤ基板、ＳｉＣ基板、あるいはＳｉ基板などの基板にＧａＮをエピタキシャル成長した基板が用いられる。
特にＳｉ基板はサファイヤ基板に比べ熱伝導率が高く、ＳｉＣ基板に比べ大口径化が容易で安価にＧａＮエピタキシャルウェハを製造することができる。そのため、民生用デバイスとしての普及には、Ｓｉ基板を用いたＧａＮ−ＦＥＴの開発が重要である。
一般に高周波（ＲＦ）動作用ＦＥＴには、基板での寄生容量を減らすために半絶縁性基板を用いることが望ましい。しかしながら、Ｓｉは半絶縁性特性（抵抗率１．０×１０６Ωｃｍ以上）を示さず抵抗値が高く、抵抗率１．０×１０６Ωｃｍ程度以下の基板しか存在しない。
本明細書において、「抵抗値」は特に明記しない限り、室温（３００Ｋ）での抵抗値である。
また、本明細書において、「高抵抗」とは抵抗値１．０×１０２Ωｃｍ以上、「低抵抗」とは抵抗値１．０×１０−１Ωｃｍ以下によりそれぞれ定義している。
基板での寄生容量を減らすためには、抵抗値１．０×１０２Ωｃｍ以上（１．０×１０２〜１．０×１０６Ωｃｍ程度）の高抵抗Ｓｉ基板を用いることが好ましい。
抵抗値１．０×１０４Ωｃｍの高抵抗Ｓｉ基板を用いたＧａＮ−ＦＥＴが、非特許文献１，２に報告されている。図７は、非特許文献１，２から推測される従来の高抵抗Ｓｉ基板を用いたＧａＮ−ＦＥＴを備えた半導体装置の概略断面図である。
図示する半導体装置１０１は、抵抗値１．０×１０４Ωｃｍの高抵抗Ｓｉ基板１１１の上にＧａＮエピタキシャル膜１１２を成長し、その上にＡｌＧａＮ膜１１３を成長したＧａＮエピタキシャルウェハ１１０に、ソース電極１２１Ｓとドレイン電極１２２Ｄとゲート電極１２３Ｇとを備えた複数のＦＥＴ１２０が形成されたものである。
ＧａＮ膜１１２とＡｌＧａＮ膜１１３とからなる半導体層上において、ソース電極１２１Ｓの下方にソースオーミック１２５Ｓが形成され、ドレイン電極１２２Ｄの下方にドレインオーミック１２６Ｄが形成されている。
半導体装置１０１ではＡｌＧａＮ膜とＧａＮ膜との界面（チャネル）にピエゾ電界による二次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）が高濃度に発生し、従来のＳｉデバイスあるいはＧａＡｓデバイスに比べ高いドレイン電流を得ることができる。これによって高電力密度の増幅が可能となる。ソース電極１２１Ｓ及びＳｉ基板１１１の裏面は接地され、ドレイン電極１２２Ｄは＋１０〜５０Ｖ程度の電圧、ゲート電極１２３Ｇには必要なセット電流となる電圧が印加される。ＲＦ動作時には、ゲート電圧でドレイン電流を制御することでＲＦ電力を増幅する。
Ｓｉはバンドギャップが狭いため、温度が高くなる程intrinsicな電流が流れやすくなる。そのため、Ｓｉ基板は図８に示すように抵抗値の温度依存性が大きく、高温下で基板の抵抗値が大きく変わってしまうという問題がある。室温での抵抗値が大きいＳｉ程、抵抗値の温度依存性が大きい。図８は、INTERNATIONAL SERIES OF MONOGRAPHS ON SEMICONDUCTORS Volume 9 SILICON SEMICONDUCTOR DATA, p51（HELMUT F.WOLF著、出版元PERGAMON PRESS）に記載の図である。
上記理由により、温度が高くなる程、高抵抗Ｓｉ基板とＧａＮ−ＦＥＴのチャネルとの間の寄生容量が大きくなり、図９に示すようにＲＦ特性におけるドレイン効率が低下する傾向にある。図９は、図７に示した高抵抗Ｓｉ基板を用いた従来のＧａＮ−ＦＥＴにおけるチャネル温度とドレイン効率との関係を示す本発明者の測定例である。
一般にチャネル温度２００℃までは急激な効率低下なく動作することが理想であり、特にＧａＮ−ＦＥＴではワイドバンドギャップ半導体の特性を活用して更なる高温動作が期待されている。図９には、ＧａＮ−ＦＥＴの理想的な効率の対温度特性の例についても図示してある。
図８に示したデータから、抵抗値が１．０×１０−１Ωｃｍ以下の低抵抗Ｓｉ基板を使うことで抵抗値の温度変化を抑制することは可能であるが、そうすると室温から寄生容量が発生して効率が低くなってしまう。そのため、現状のＳｉ基板上ＧａＮでは、ワイドバンドギャップ半導体としてのＧａＮ本来の高温動作時のＲＦ特性を引き出すことができていない。
図１０は、特許文献１の図１に記載のＦＥＴの平面構造である。ソース電極Ｓ及びドレイン電極Ｄが格子状になっており、ドレイン電極面積が小さくなっている。
図１１、図１２は特許文献２の図１、図４に記載のＦＥＴの平面構造である。図１１に示す構造では、ドレイン電極Ｄ幅がソース電極Ｓ幅よりも細くなっている。図１２に示す構造では、ドレイン電極Ｄが２つ以上に分割されている。
図１０〜図１２中、符号Ｓはソース電極、Ｄはドレイン電極、Ｇはゲート電極をそれぞれ示している。
特開平５−１９０５７４号公報 特表２００８−５１８４６２号公報
Piner et.al., International Electron Devices Meeting(IEDM) '06. Proceeding, p.1-4,"Device Degradation Phenomena in GaN HFET Technology: Status, Mechanisms, and Opportunities" Martin et.al., Compound Semiconductor Integrated Circuit Symposium（CSICS）, 2007. Proceeding p.1-4,"High-Power and High-Voltage AlGaN/GaN HEMTs-on-Si"
一般に、ゲート電極に入力されたＲＦ電力を効率よく増幅するためには、増幅された電力が無駄なくドレイン電極に出力される必要がある。基板が半絶縁性または高抵抗である場合は増幅された電力は比較的効率良くドレイン電極に出力されるが、基板の抵抗値が１．０×１０２Ωｃｍ未満の場合には増幅された電力の一部が基板に入り熱となってしまう。基板とチャネルの間のＧａＮ層がいくら高抵抗であっても、ドレイン電極と基板との間に容量が存在する限り、一部のＲＦ電力は基板に入ってしまう。
一方、大電力を増幅するＦＥＴではチャネルにて膨大な熱が発生するために、チャネル温度を下げるべく熱抵抗を下げることを目的として、できるだけゲートピッチ（隣り合うＦＥＴのゲート電極の間隔）を広げることが好ましい。かかる構成では、ドレイン電極幅およびソース電極幅も広がることになる。基板が半絶縁性または高抵抗である場合はドレイン電極幅が広がっても問題はないが、基板が低抵抗の場合はドレイン電極幅が広がるほどドレイン電極と基板との間の寄生容量が大きくなり、効率が落ちることになる。
図１０に示した特許文献１に記載のＦＥＴでは、ドレイン電極を格子状にすることによりドレイン電極面積を減らし、基板との間の寄生容量を減らすことができる。特許文献２に記載のＦＥＴでは、図１１のようにドレイン電極幅を狭くすること、あるいは図１２のようにドレイン電極を２つ以上に分割することで、寄生容量を減らすことができる。
しかしながら、図１０に示した特許文献１の構成ではドレイン電極面積をある程度減らすことができるにしても、格子状に形成している限り、その部分での寄生容量が発生することは避けられず、効率改善効果は限定的である。なにより、ドレイン電極がなくても、その下に導電層が存在する限り基板に対するドレイン電極面積は実効的に変わらないため、寄生容量を低減する効果は小さい。特に高濃度の２ＤＥＧを発生するＧａＮ−ＦＥＴではドレイン電極下のチャネルと基板との寄生容量の影響が大きく、ドレイン電極面積を小さくしただけでは改善効果は期待出来ない。
同様な理由で図１２に示したように単純にドレイン電極を分割して面積を図１０より更に小さくしても寄生容量低減の効果は小さい。
図１１に示した特許文献２の構成は、実効的にドレイン電極もその下の導電層の面積も小さくすることができるため、寄生容量低減には有効である。図１１に記載の構成では、ドレイン電極幅を狭くする代わりにソース電極幅を広げ、ドレイン側ゲートピッチとソース側ゲートピッチの平均値を一定にすることで熱抵抗を保ち、デバイスの温度上昇を抑えることができるとされている。たしかに、平均のゲートピッチが一定であれば、デバイス全体の平均的な熱抵抗はドレイン電極幅に寄らず一定に保つことができるが、実際には局所的なチャネル温度の上昇は避けられない。すなわち、細いドレイン電極を介して隣り合った２つのＦＥＴのチャネル温度は、デバイス全体の平均的チャネル温度より大幅に高くなってしまう。特にＧａＮ−ＦＥＴなど高電力密度を特徴とするデバイスでは、１つのＦＥＴの発生する熱が大きいため、隣り合うＦＥＴの距離は充分広げる必要がある。
本発明の電界効果トランジスタ（ＦＥＴ）は、
ゲート電極を挟んで、一方にソース電極が形成され、他方にドレイン電極が形成され、前記ソース電極の下方にソースオーミックが形成され、前記ドレイン電極の下方にドレインオーミックが形成された電界効果トランジスタであって、
前記ドレイン電極が互いに離間する複数のドレイン電極に分割されており、かつ、分割された当該複数のドレイン電極の下方に各々形成されたドレインオーミック間に絶縁領域が形成されたものである。
本発明のＦＥＴでは、ゲートピッチを充分に広く確保できるので、同一基板上に形成された隣り合うＦＥＴのチャネル温度上昇を防ぐことができる。
本発明のＦＥＴでは、ドレイン電極を複数のドレイン電極に分割し、かつ分割されたドレイン電極の下方に各々形成された複数のドレインオーミック間を絶縁しているので、ドレイン面積及びその下の導電層の面積が小さく、基板との間の寄生容量を効果的に低減できる。そのため、熱抵抗を下げるためゲートピッチを広げた場合でも、ドレイン電極面積及びその下の導電層の面積が小さいため、基板との寄生容量を効果的に低減できる。また、チャネル温度が上昇して基板の抵抗率が変化しても、基板との間の寄生容量の増大が抑制されることでドレイン効率の温度依存性が抑制され、高温にて高効率動作が可能となる。
本発明では、低コストなＳｉ基板を用いたＧａＮウェハ等を使用できるので、低コスト化が可能である。
本発明によれば、チャネル温度の上昇が抑制され、基板との間の寄生容量が低減され、ドレイン効率の温度依存性が抑制され、高温にて高効率動作が可能な電界効果トランジスタ（ＦＥＴ）を提供することができる。
本発明に係る実施例１の電界効果トランジスタ（ＦＥＴ）を備えた半導体装置の概略断面図である。 図１の半導体装置の要部平面図である。 ゲートピッチと熱抵抗との関係を示すグラフである。 実施例１と従来例のドレイン効率の対温度特性を示すグラフである。 本発明に係る実施例２の電界効果トランジスタ（ＦＥＴ）を備えた半導体装置の概略断面図である。 実施例１と実施例２と従来例のドレイン効率の対温度特性を示すグラフである。 非特許文献１、２より推測される従来の高抵抗Ｓｉ基板上ＧａＮ−ＦＥＴを備えた半導体装置の概略断面図である。 Ｓｉ基板の抵抗率の温度依存性を示すグラフである。 従来の高抵抗Ｓｉ基板上ＧａＮ−ＦＥＴのドレイン効率の温度依存性を示すグラフである。 特許文献１に記載のＦＥＴの平面図である。 特許文献２に記載のＦＥＴの平面図である。 特許文献２に記載の他のＦＥＴの平面図である。 比較例１のＦＥＴを備えた半導体装置の概略断面図である。 比較例２のＦＥＴを備えた半導体装置の概略断面図である。 比較例３のＦＥＴを備えた半導体装置の概略断面図である。
「実施例１」
図面を参照して、本発明に係る実施例１の電界効果トランジスタ（ＦＥＴ）を備えた半導体装置の構成について説明する。図１は本実施例の半導体装置の概略断面図、図２は要部平面図である。図面上は視認しやすくするため、各部材の縮尺や位置は適宜、実際のものとは異ならせてある。断面図において、ハッチングは適宜省略してある。
図１及び図２に示すように、本実施例の半導体装置１は、抵抗値１．０×１０２Ωｃｍ以上の高抵抗Ｓｉ基板１１の上にＧａＮエピタキシャル膜１２を成長し、その上にＡｌＧａＮ膜１３を成長したＧａＮエピタキシャルウェハ１０に、ソース電極２１Ｓとドレイン電極２２Ｄとゲート電極２３Ｇとを備えた複数のＦＥＴ２０が形成されたものである。
ソース電極２１Ｓとドレイン電極２２Ｄとゲート電極２３Ｇとは絶縁膜（保護膜）３１によって互いに絶縁されている。
本実施例において、基板１１はｐ型の高抵抗Ｓｉ基板であり、抵抗率は室温で２．０×１０３Ωｃｍである。基板１１の伝導型はｎ型、ｐ型のどちらでもよい。基板１１の抵抗率は高い方が寄生容量が小さくなり望ましいが、図８に示したように室温での抵抗率が高くなる程温度依存性が大きくなる。
半導体装置１ではＡｌＧａＮ膜１３とＧａＮ膜１２との界面（チャネル）にピエゾ電界による二次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）が高濃度に発生し、従来のＳｉデバイスあるいはＧａＡｓデバイスに比べ高いドレイン電流を得ることができる。これによって高電力密度の増幅が可能となる。
本実施例では、ドレイン電極２２Ｄが２個のドレイン電極２２Ｄａと２２Ｄｂに分割されている。
本実施形態において、ＧａＮ膜１２とＡｌＧａＮ膜１３とからなる半導体層上において、ソース電極２１Ｓの下方にソースオーミック２５Ｓが形成され、ドレイン電極２２Ｄａ、２２Ｄｂの下方にドレインオーミック２６Ｄａ、２６Ｄｂが各々形成されている。
また、分割されたドレイン電極２２Ｄａと２２Ｄｂの下方に各々形成されたドレインオーミック２６Ｄａ、２６Ｄｂ間に絶縁領域２４Ｉが形成されている。
ドレイン電極２２Ｄの分割数は２分割に限定されず、３分割以上でも構わない。
分割された１つのドレイン電極幅（ドレイン電極２２Ｄａ、２２Ｄｂの幅）はできるだけ細い方が寄生容量低減になるため望ましい。しかしながら、細くしすぎるとエレクトロマイグレーション等による電極の劣化を引き起こす恐れがある。
本実施例では、ゲート幅Ｗｇ＝２４ｍｍ、フィンガー長（＝ドレイン電極長さ）Ｗｕ＝４００μｍ、フィンガー本数Ｎｆ＝６０本のマルチフィンガーＦＥＴ１チップにおいて、トータル２Ａの最大電流が流れる設計から、分割されたドレイン電極１本あたりの電流量は０．０３３Ａと計算できる。ドレイン電極の厚さ（ｔ）とドレイン電極幅（Ｂ）からドレイン電極断面積（Ｓ＝Ｂ×ｔ）を計算し、ドレイン電極１本あたりの最大電流密度が導かれる。エレクトロマイグレーションを起こす電流密度３×１０５Ａ/ｃｍ２を上限とすると、ドレイン電極幅Ｂの最小値が設計できる。本実施例の場合、ｔ＝３μｍとすると、分割されたドレイン電極幅（ドレイン電極２２Ｄａ、２２Ｄｂの幅）の最小値はＢ＝３．７μｍと設計できる。
上述のように、最小のドレイン電極幅Ｂは、ＦＥＴのフィンガー本数や分割されるドレイン電極の本数、寸法、最大電流の設定値、及びドレイン電極の厚さなどによって決まり、個々のデバイスによる設計事項である。ドレイン電極の断面積を広げるために、分割されたドレイン電極の上で、エアブリッジプロセスなどを用いて配線を接続すれば、ドレイン電極幅Ｂは更に細くすることができる。本実施例では、ドレイン電極厚さを３μｍ、ドレイン電極幅を５μｍとしている。
絶縁領域２４Ｉは、ＡｌＧａＮ膜１３の表面からＧａＮ膜１２の表層部まで及んでいる。絶縁領域２４Ｉにおいては、ＡｌＧａＮ膜１３とＧａＮ膜１２の結晶は破壊されており、２ＤＥＧは存在しない。
本実施例において、２つに分割されたドレイン電極２２Ｄａと２２Ｄｂの間の１つの絶縁領域２４Ｉの大きさは、縦４００μｍ×横６０μｍとした。
絶縁領域２４Ｉの形成方法は制限されず、本実施例では、絶縁領域２４Ｉはイオン源としてＮを用いたイオン注入法により形成した。
絶縁領域２４Ｉは、動作領域以外の領域をフォトレジストで覆い、開口部分にイオン注入することで形成した。イオン注入は２回とし、注入エネルギーは１回目５０ｋｅＶ、２回目２００ＫｅＶ、ドースはいずれの回も１．０×１０１４ｃｍ−２とした。これにより、ＡｌＧａＮ膜１３の表面から３００ｎｍ付近までの結晶が破壊され、２ＤＥＧは完全に消失した。注入エネルギーやドース、絶縁領域２４Ｉの深さなどは、用いるイオン源やエピタキシャル層構造に依存するため、個々のデバイスの設計事項である。
イオン注入に用いるイオン源としては、Ｈ、Ｈｅ、Ｚｎ、Ｂ、及びＯ等を使用しても構わない。
絶縁領域２４Ｉの形成方法はイオン注入法に制限されず、分割されたドレイン電極２２Ｄａ、２２Ｄｂの間の２ＤＥＧを消失させ、充分な絶縁特性が得られるのであればどのような方法でもよい。絶縁領域２４Ｉは、ドライエッチングにより動作領域を除去する方法、あるいは絶縁領域２４Ｉ以外の動作領域を再結晶成長法により形成する方法等でも構わない。
本実施例において、隣り合う２つのＦＥＴ２０の間隔は充分広く確保されている。ゲート電極２３Ｇのピッチは、ドレイン側とソース側が均等であることが望ましいが、熱設計上許容できる範囲であれば、不均等であってもよい。ドレイン側とソース側のゲートピッチの平均値は一定である必要はなく、ＦＥＴ２０のチャネル温度が上昇しやすいチップ中央部の平均ゲートピッチを広く、チップ端側で狭くするといった設計も構わない。
図３は、ゲートピッチと熱抵抗Ｒｔｈとの関係を計算した結果を示す図である。計算ではドレイン側ゲートピッチとソース側ゲートピッチは均等とした。図より、ゲートピッチが広い方が熱抵抗は小さくなるが、およそ８０μｍ以上では熱抵抗はゲートピッチ依存性が小さくなることが分かる。これは、８０μｍ以上のゲートピッチでは熱源が離れているため、個々のＦＥＴ２０から発生した熱は互いに干渉することなく放散されるからである。したがって、ドレイン側ゲートピッチとソース側ゲートピッチのどちらか狭い方が、熱抵抗の大きく変わらなくなるゲートピッチよりも広いのであれば、それらは不均等であってもよい。
熱抵抗が大きく変わらなくなるゲートピッチは、半導体やパッケージの厚さ、それらの材料の熱伝導率などによって決まり、個々のデバイスの設計事項である。
ゲートピッチが狭い場合は、隣り合うＦＥＴ２０から発生した熱の干渉を均一にするため、ドレイン側とソース側のゲートピッチは均等が望ましい。ただし、熱設計をする上で、ＦＥＴ２０の熱抵抗が許容範囲であればドレイン側とソース側のゲートピッチを不均等にすることは構わない。本実施例のゲートピッチはドレイン側とソース側で同じ８０μｍとした。
本実施例において、ゲート幅Ｗｇ＝２．４ｍｍ（Ｗｕ＝４００μｍ×Ｎｆ＝６本）の単位セルＦＥＴのＳパラメータの対温度特性を評価したところ、２００℃におけるドレイン電極と基板の間の寄生容量であるＣｄｓが２．３ｐＦであった。
一方、同じドレイン側ゲートピッチであるが、ドレイン電極が分割されていない図７の従来のＦＥＴ（ドレイン電極が分割されていない以外は本実施例と同じ設計）では、Ｃｄｓは３．８ｐＦであった。さらに、本実施例と同様にドレイン電極を分割しているが、分割されたドレイン電極の下方に各々形成されたドレインオーミック間に絶縁領域が形成されていない図１３のような断面構造を持つ比較例１のＦＥＴ（絶縁領域が形成されていない以外は本実施例と同じ設計）の場合、Ｃｄｓ＝３．６ｐＦと、寄生容量の改善効果は小さい結果であった。
寄生容量とは実効的に２ＤＥＧと基板との間で発生する容量であり、いくらドレイン電極の面積を小さくしても、分割されたドレイン電極の間の領域に２ＤＥＧが存在すると寄生容量が発生してしまう。これは特にＧａＮ−ＦＥＴのような高い電子濃度を発生するＦＥＴほど顕著である。しかし、どのようなＦＥＴであっても、チャネルとして機能する程度の電子濃度の領域が分割された２つのドレイン電極の間に存在していれば、基板との寄生容量が発生してしまうため、その領域を絶縁する方が寄生容量を低減できることは明らかである。
図１４に示す比較例２のＦＥＴはドレイン電極を分割せず、ドレイン電極の幅を細くしたものである。ゲート幅はＷｇ＝２４ｍｍ、フィンガー長はＷｕ＝４００μｍ、ドレイン側とソース側のゲートピッチの平均値は８０μｍとした。ドレイン側ゲートピッチは２０μｍ、ソース側ゲートピッチは１４０μｍとした。このＦＥＴでは、熱抵抗は１．９℃／Ｗであったのに対し、本実施例の均等なゲートピッチを持つＦＥＴ２０では１．７℃／Ｗであった。このように、平均ゲートピッチは同じでもドレイン電極幅を極端に細くした図１４のＦＥＴでは熱抵抗が高くなるという結果であった。
上記の結果は細いドレイン電極を介して隣り合う２つのＦＥＴから発生した熱が干渉してしまい、チャネル温度が大幅に上昇するためである。半導体の熱伝導率の温度特性により、チャネル温度が高いほど熱伝導率が低下するため、その分、全体の熱抵抗も上昇してしまう。このように、ドレイン側ゲートピッチとソース側ゲートピッチの平均が広い場合でも、ドレイン側とソース側が不均等であると熱抵抗に影響を与えることから、単純にドレイン電極幅を狭くして寄生容量低減を図ることは難しい。よってドレイン側・ソース側のどちらか狭い方のゲートピッチは、少なくとも、図３に示した熱抵抗の大きく変わらなくなるゲートピッチ以上になるように設計することが望ましい。ただし、熱設計をする上で、ＦＥＴの熱抵抗が許容範囲であればゲートピッチを不均等にすることは構わない。
図７、図１３、図１４中、符号Ｓはソース電極、Ｄはドレイン電極、Ｇはゲート電極をそれぞれ示している。
図４に本実施例のＧａＮ−ＦＥＴのドレイン効率の対温度特性を示す。ゲート幅はＷｇ＝２．４ｍｍである。ＲＦ測定の周波数は２ＧＨｚ、ドレイン電圧は５０Ｖである。図４には、図７に示した従来のＦＥＴのデータについても合わせて図示してある。
図７に示した従来のＦＥＴでは、チャネル温度１５０℃以上で寄生容量の増加に伴い効率が大きく低下するが、本実施例のＦＥＴ２０では効率の低下が抑制され、２００℃で高効率動作が実現できている。これは温度上昇に伴って基板の抵抗率が変化しても、分割されたドレイン電極幅が細く、且つ分割されたドレイン電極の下方に各々形成されたドレインオーミック間を絶縁しているため、寄生容量の増大が抑制されるからである。このように、本発明を適用することで、低コストなＳｉ基板を用いたＧａＮウェハにて、高温にて高効率動作が可能となる。
以上説明したように、本実施例の半導体装置１では、ゲートピッチを充分に広く確保できるので、同一ウエハ１０上に形成された隣り合うＦＥＴ２０のチャネル温度上昇を防ぐことができる。
本実施例の半導体装置１では、ドレイン電極２２Ｄを複数に分割し、かつ分割されたドレイン電極２２Ｄａ、２２Ｄｂの下方に各々形成されたドレインオーミック２６Ｄａ、２６Ｄｂ間を絶縁しているので、ドレイン面積及びその下の導電層の面積が小さく、基板１１との間の寄生容量を効果的に低減できる。そのため、熱抵抗を下げるためゲートピッチを広げた場合でも、ドレイン電極面積及びその下の導電層の面積が小さいため、基板との寄生容量を効果的に低減できる。また、チャネル温度が上昇して基板１１の抵抗率が変化しても、基板１１との間の寄生容量の増大が抑制されることでドレイン効率の温度依存性が抑制され、高温にて高効率動作が可能となる。
本実施例では、低コストなＳｉ基板を用いたＧａＮウェハを使用できるので、低コスト化が可能である。
「実施例２」
図面を参照して、本発明に係る実施例２の半導体装置の構成について説明する。図５は本実施例のＦＥＴを備えた半導体装置の概略断面図である。図面上は視認しやすくするため、各部材の縮尺や位置は適宜、実際のものとは異ならせてある。実施例１と同じ構成要素には同じ参照符号を付して、説明は省略する。
図５に示すように、本実施例の半導体装置２は、抵抗値１．０×１０−１Ωｃｍ以下の低抵抗Ｓｉ基板４１の上にＧａＮエピタキシャル膜４２を成長し、その上にＡｌＧａＮ膜４３を成長したＧａＮエピタキシャルウェハ４０に、ソース電極２１Ｓとドレイン電極２２Ｄとゲート電極２３Ｇとを備えた複数のＦＥＴ２０が形成されたものである。
本実施例のＳｉ基板４１はｐ型で、２.０×１０１９ｃｍ−３のボロンＢをドーピングしたもので、抵抗率は室温で２．０×１０−２Ωｃｍである。
本実施例の半導体装置２は、基板が異なる以外は実施例１と同様の構成である。
本実施例においても、ドレイン電極２２Ｄが２個のドレイン電極２２Ｄａと２２Ｄｂに分割されており、分割されたドレイン電極２２Ｄａと２２Ｄｂの下方に各々形成されたドレインオーミック２６Ｄａ、２６Ｄｂ間に絶縁領域２４Ｉが形成されている。
ドレイン電極２２Ｄの分割数は２分割に限定されず、３分割以上でも構わない。
図８に示したように、Ｓｉの抵抗率の温度依存性は、室温で高抵抗である程変化が大きく、逆に室温で低抵抗であるものは高温でも変化が小さい。したがって、低抵抗Ｓｉ基板上ＧａＮを用いれば、室温から高温の寄生容量の変化を小さくできる。
本実施例のＦＥＴと、本実施例と同様にドレイン電極を分割しているが、分割されたドレイン電極の下方に各々形成されたドレインオーミック間に絶縁領域が形成されていない図１５に示す比較例３のＦＥＴのドレイン効率の対温度特性を比較したものを図６に示す。ゲート幅はＷｇ＝２．４ｍｍであり、ＲＦ測定の周波数は２ＧＨｚ、ドレイン電圧は５０Ｖである。図には実施例１の特性も合わせて載せている。
低抵抗基板を用いた場合、温度依存性は改善されるものの、図１５に示した比較例３のＦＥＴでは低温から高温まで全体的に効率が大幅に低下している。これは比較例３の構造では室温でも寄生容量が３．３ｐＦと大きいためである。
これに対して、本実施例の構造では室温での寄生容量が２．０ｐＦまで低減され、効率の低下は抑制されている。ただし、高抵抗基板を用いた実施例１のＦＥＴの室温での寄生容量１．３ｐＦに比べると大きいために、実施例１と比較して低温側での効率はやや低くなっている。しかしながら、２００℃以上では実施例１では寄生容量が増大して効率が大きく低下するのに対し、実施例２では急激な低下は改善され、ＧａＮ−ＦＥＴとしての理想的な対温度特性が得られている。
本発明を低抵抗Ｓｉ基板上ＧａＮ−ＦＥＴに適用することで、寄生容量の温度依存性を小さくすることができ、高温での効率低下を改善できる。これまで、高価な半絶縁性ＳｉＣ基板上ＧａＮウェハでしか実現できなかった高温時の高効率特性を、実施例２によって、安価で大口径化が可能なＳｉ基板を用いたＧａＮウェハで実現できる。
本実施例の半導体装置２においても、ゲートピッチを充分に広く確保できるので、同一ウエハ４０上に形成された隣り合うＦＥＴ２０のチャネル温度上昇を防ぐことができる。
本実施例の半導体装置２においても、ドレイン電極２２Ｄを複数に分割し、かつ分割されたドレイン電極２２Ｄａ、２２Ｄｂの下方に各々形成されたドレインオーミック間を絶縁しているので、ドレイン面積及びその下の導電層の面積が小さく、基板との間の寄生容量を効果的に低減できる。そのため、熱抵抗を下げるためゲートピッチを広げた場合でも、ドレイン電極面積及びその下の導電層の面積が小さいため、基板との寄生容量を効果的に低減できる。
本実施例では、抵抗値の温度依存性の小さい低抵抗基板を用いているので、実施例１よりも寄生容量の温度依存性を抑制することができ、高温まで高効率を維持できる。
本実施例においても、低コストなＳｉ基板を用いたＧａＮウェハ等を使用できるので、低コスト化が可能である。
「設計変更」
本発明は上記実施例に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更可能である。
低抵抗Ｓｉ基板を用いた実施例２で効果が得られたことを鑑みると、低抵抗Ｓｉ基板以外でも、低抵抗ＳｉＣ基板や、ＳＯＩ技術を活用したコンポジット基板（例えば低抵抗ポリＳｉＣ基板）を用いても同様な効果が得られると考えられる。これらの基板はＳｉ基板よりは高価であるが、半絶縁性ＳｉＣ基板よりは安価であるため、低コスト化に有利である。また、ＳｉＣ基板は低抵抗であっても熱伝導率が良いので、熱設計に有利である。
１，２ 半導体装置
１０ エピタキシャルウェハ
１１ 高抵抗Ｓｉ基板
１２ ＧａＮエピタキシャル膜
１３ ＡｌＧａＮ膜
２０ ＦＥＴ（電界効果トランジスタ）
２１Ｓ ソース電極
２２Ｄ ドレイン電極
２２Ｄａ、２２Ｄｂ 分割されたドレイン電極
２３Ｇ ゲート電極
２４Ｉ 絶縁領域
２５Ｓ ソースオーミック
２６Ｄａ、２６Ｄｂ ドレインオーミック
４０ エピタキシャルウェハ
４１ 低抵抗Ｓｉ基板
４２ ＧａＮエピタキシャル膜
４３ ＡｌＧａＮ膜

Claims (5)

  1. ゲート電極を挟んで、一方にソース電極が形成され、他方にドレイン電極が形成され、前記ソース電極の下方にソースオーミックが形成され、前記ドレイン電極の下方にドレインオーミックが形成された電界効果トランジスタであって、
    前記ドレイン電極が互いに離間する複数のドレイン電極に分割されており、かつ、分割された当該複数のドレイン電極の下方に各々形成されたドレインオーミック間に絶縁領域が形成された電界効果トランジスタ。
  2. 室温での抵抗値が１．０×１０２Ωｃｍ以上である高抵抗Ｓｉ基板を用いたエピタキシャルウェハに形成された請求項１に記載の電界効果トランジスタ。
  3. 室温での抵抗値が１．０×１０−１Ωｃｍ以下である低抵抗Ｓｉ基板を用いたエピタキシャルウェハに形成された請求項１に記載の電界効果トランジスタ。
  4. Ｓｉ基板上にＧａＮ膜を含む少なくとも１層の半導体層が形成されたエピタキシャルウェハに形成された請求項１に記載の電界効果トランジスタ。
  5. Ｓｉ基板上にＧａＮ膜とＡｌＧａＮ膜とを含む複数の半導体層が形成されたエピタキシャルウェハに形成された請求項１に記載の電界効果トランジスタ。
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