JP2008235740A - ＧａＮ系半導体デバイスおよびその製造方法 - Google Patents

Abstract

【課題】シリコン基板などの導電性基板を使って大素子を形成する場合でも、基板に流れるリーク電流を低減でき、大電流でかつ高耐圧の大素子を実現可能にしたＧａＮ系半導体デバイスおよびその製造方法を提供する。
【解決手段】ＧａＮ系半導体デバイス２０は、シリコン（１１１）基板１上に、複数のＧａＮ系HFET１０を形成し、各ＧａＮ系HFET１０の電極同士を多層配線で連結して作製された大素子である。シリコン基板１上の半導体動作層（チャネル層３と電子供給層４）を複数の半導体動作層領域に電気的に絶縁分離するイオン注入領域９が形成されている。絶縁分離された各半導体動作層領域と電極５〜７により、複数のＧａＮ系HFET（ユニット素子）１０がそれぞれ形成される。各ＧａＮ系HFET１０の電極同士を電気的に接続して、複数のＧａＮ系HFETが１素子として機能する。
【選択図】図４

Description

本発明は、一つの基板上に、ＧａＮ系半導体層を有する複数のＧａＮ系半導体素子が形成されたＧａＮ系半導体デバイスおよびその製造方法に関する。

ＧａＮ系電子デバイスは、ＧａＡｓ系の材料に比べてそのバンドギャップエネルギーが大きく、しかも耐熱度が高く高温動作に優れているので、これらの材料、とくにGaN／Al GaN系半導体を用いた電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）の開発が進められている。

従来、ＧａＮ系半導体を用いた電界効果トランジスタとして、窒化ガリウム系化合物半導体で構成されるＧａＮ系ＨＥＭＴ(High Electron Mobility Transistor： 高電子移動度トランジスタ)が知られている（例えば、特許文献１参照）。このＧａＮ系ＨＥＭＴは基板上に必要に応じてバッファ層を形成し、さらにキャリア走行層、キャリア供給層を順にエピタキシャル成長し、さらに電極を積層している。

また、別の従来技術として、シリコンから成る基板の上にＡｌＮから成る第１の層とＧａＮから成る第２の層とを交互に複数積層した構造のバッファ層を設け、その上にＨＥＭＴ素子用の窒化ガリウム系半導体領域を形成する構造が知られている（例えば、特許文献２参照）。
特開２００６−１７３５８２号公報 特開２００３−５９９４８号公報

従来、上記特許文献１，２に記載されているＧａＮ系ＨＥＭＴのようなＧａＮ系半導体素子は横型素子なので、複数のＧａＮ系半導体素子を連結して大素子を形成することができる。その際、各素子のゲート、ソース、ドレインを連結して大素子を形成する。

そのような大素子を作る際に、ＧａＮと同じ材料の基板があると良いが、現状は良質な基板が得られていないので、ＧａＮなどのＧａＮ系半導体層をシリコン基板やサファイア基板或いはＳｉＣ基板上に形成することが多い。

しかし、シリコン基板などの導電性基板上にＧａＮ系ＨＥＭＴなどのＧａＮ系半導体素子を複数個形成して高耐圧、大電流の大素子を作製する際に、バッファ層の漏れ電流が大きいため、リーク電流が大きくなり、結果としてその大素子の耐圧が低下し、その大素子には高電圧を印加できないという問題があった。つまり、シリコン基板などの導電性基板を使うと、バッファ層のリーク電流が導電性基板にバッファリーク電流として流れてしまい、高耐圧、大電流のＧａＮ系半導体デバイスを実現するのが難しかった。これは主にシリコン基板の導電性と、バッファ層であるGaN/AlN積層構造の絶縁性が不完全であることによるものである。

本発明は、このような従来の問題点に鑑みて為されたもので、その目的は、シリコン基板などの導電性基板を使って大素子を形成する場合でも、基板に流れるリーク電流を低減でき、大電流でかつ高耐圧の大素子を実現可能にしたＧａＮ系半導体デバイスおよびその製造方法を提供することにある。

上記課題を解決するために、本発明の第１の態様に係るＧａＮ系半導体デバイスは、基板上に、少なくともバッファ層と半導体動作層とを有するＧａＮ系半導体デバイスにおいて、少なくとも前記半導体動作層を電気的に絶縁する絶縁領域が形成されていることを特徴とする。

この態様によれば、少なくとも半導体動作層が絶縁領域により電気的に絶縁分離され、バッファ層の漏れ電流が小さくなる。このため、シリコン基板などの導電性基板を使って大素子を形成する場合でも、基板に流れるリーク電流を低減することができ、大電流でかつ高耐圧の大素子を実現可能になる。

本発明の他の態様に係るＧａＮ系半導体デバイスは、前記絶縁領域が、前記基板上の半導体動作層を複数の半導体動作層領域に分離するように形成されていることを特徴とする。

この態様によれば、基板上の半導体動作層が絶縁領域により複数の半導体動作層領域に電気的に絶縁分離されるので、シリコン基板などの導電性基板を使って大素子を形成する場合でも、基板に流れるリーク電流を低減することができ、大電流でかつ高耐圧の大素子を実現可能になる。

なお、本発明は、基板上の半導体動作層が絶縁領域により複数の領域に分離される形態として、例えば、次の３つに適用される。

（１）図１に示すように、基板１００上に形成された半導体動作層１０１が、複数の絶縁領域１０２により独立した複数の半導体動作層領域１０３に分離される形態。

（２）図２に示すように、前記半導体動作層１０１が、複数の絶縁領域１０２Ａにより一部が連続する複数の半導体動作層領域１０３Ａに分離される形態。

（３）図３に示すように、前記半導体動作層１０１が、絶縁領域１０２Ｂにより、島状に（マトリクス状に）配置され、独立した複数の半導体動作層領域１０３Ｂに分離される形態。

本発明の他の態様に係るＧａＮ系半導体デバイスは、前記複数の半導体動作層領域の各々と、該各半導体動作層領域上に形成された電極とにより複数のユニット素子が形成され、前記複数のユニット素子の電極同士を電気的に接続することによって、前記複数のユニット素子が１素子として機能することを特徴とする。

この態様によれば、基板上の半導体動作層が複数の領域に電気的に絶縁分離された各半導体動作層領域と、該各半導体動作層領域上に形成された電極とにより複数のユニット素子が形成され、複数のユニット素子の電極同士を電気的に接続することによって、複数のユニット素子が１素子として機能する。また、複数のユニット素子の各半導体動作層領域が絶縁領域により電気的に絶縁分離され、各ユニット素子でのバッファ層の漏れ電流が小さくなる。このため、シリコン基板などの導電性基板を使って大素子を形成する場合でも、基板に流れるリーク電流を低減することができ、大電流でかつ高耐圧の大素子を実現可能になる。

なお、設計上素子として動作させない領域や、ゲート電極が形成されピンチオフされる領域ではリーク電流が生じにくいため、例えば図２に示すように、ユニット間に半導体動作層が連続した領域を残した形態としても良い。
このように、本発明における「複数のユニット素子」には、次の３つの形態が含まれる。

（１）図１に示すように、各半導体動作層領域１０３と、該各半導体動作層領域１０３上に形成された電極（図示省略）とにより複数のユニット素子１１０が形成される。

（２）図２に示すように、各半導体動作層領域１０３Ａと、該各半導体動作層領域１０３Ａ上に形成された電極（図示省略）とにより複数のユニット素子１１０Ａが形成される。（３）図３に示すように、各半導体動作層領域１０３Ｂと、該各半導体動作層領域１０３Ｂ上に形成された電極（図示省略）とにより複数のユニット素子１１０Ｂが形成される。

本発明の他の態様に係るＧａＮ系半導体デバイスは、前記絶縁領域が、前記複数のユニット素子の各々の外周に形成されていることを特徴とする前記半導体動作層に形成された前記絶縁領域が、前記ＧａＮ系半導体デバイスの外周に形成されていることを特徴とする。

この態様によれば、各ユニット素子の半導体動作層領域が、各ユニット素子の外周に形成された絶縁領域により電気的に絶縁分離され、各ユニット素子のバッファ層の漏れ電流が小さくなる。

本発明の他の態様に係るＧａＮ系半導体デバイスは、前記複数の半導体動作層領域が、前記絶縁領域により前記バッファ層に達するまで電気的に絶縁されていることを特徴とする。

この態様によれば、複数の半導体動作層領域が絶縁領域によりバッファ層に達するまで電気的に絶縁分離されるので、シリコン基板などの導電性基板を使って大素子を形成する場合でも、基板に流れるリーク電流を低減することができ、大電流でかつ高耐圧の大素子を実現可能になる。

本発明の他の態様に係るＧａＮ系半導体デバイスは、前記バッファ層は、Ａｌ_ｘＧａ_１−ｘＮを主体とする半導体層、又はそれらの積層構造から成ることを特徴とする。

この態様によれば、Ａｌ_ｘＧａ_１−ｘＮを主体とする半導体層、又はそれらの積層構造から成るバッファ層をシリコン基板などの導電性基板上に形成する場合でも、バッファリーク電流として基板に流れるリーク電流を低減することができ、大電流でかつ高耐圧の大素子を実現可能になる。

なお、本発明に係るＧａＮ系半導体デバイスは、前記バッファ層は、Ａｌ_ｘＧａ_１−ｘＮを主体とする半導体層、又はＧａＮの単層、又はＡｌＮの単層、又はＡｌＮとＧａＮの積層構造から成るものであってもよい。Ａｌ_ｘＧａ_１−ｘＮは、適宜、例えばＢ、Ｐ等の他の元素を含んでいてもよい。また、積層構造としては、例えばＧａＮとＡｌＮを交互積層したもの等を用いることができる。

本発明の他の態様に係るＧａＮ系半導体デバイスは、前記絶縁領域は、前記基板上の半導体動作層に、高抵抗のイオン注入領域が少なくとも前記バッファ層に達する深さまで形成された領域であることを特徴とする。

この態様によれば、基板上の半導体動作層が、ユニット素子ごとに高抵抗のイオン注入領域によりバッファ層に達する深さまで電気的に絶縁分離される。このため、シリコン基板などの導電性基板を使って大素子を形成する場合でも、バッファリーク電流として基板に流れるリーク電流を低減することができ、大電流でかつ高耐圧の大素子を実現可能になる。

本発明の他の態様に係るＧａＮ系半導体デバイスは、前記イオン注入領域には、水素、ホウ素、窒素、フッ素、シリコン、Mg、カーボン、Znなどのイオンを用いてイオン注入されていることを特徴とする。

この態様によれば、水素、ホウ素、窒素、フッ素、シリコン、Mg、カーボン、Znなどのイオンを用いてイオン注入領域が形成される。

本発明の他の態様に係るＧａＮ系半導体デバイスは、前記絶縁領域は少なくとも前記半導体動作層を分断する深さの溝によって形成され、前記複数のユニット素子が前記溝によって第１のメサ構造を形成していることを特徴とする。

この態様によれば、ユニット素子ごとに少なくとも半導体動作層を分断する深さの溝により少なくとも半導体動作層を分断する深さまで電気的に絶縁分離される。このため、シリコン基板などの導電性基板を使って大素子を形成する場合でも、バッファリーク電流として基板に流れるリーク電流を低減することができ、大電流でかつ高耐圧の大素子を実現可能になる。

本発明の他の態様に係るＧａＮ系半導体デバイスは、前記溝には、電気的に高抵抗の材料から成る絶縁膜が埋め込まれていることを特徴とする。

この態様によれば、ユニット素子ごとに少なくとも半導体動作層を分断する深さの溝に埋め込んだ高抵抗の材料から成る絶縁膜により電気的に絶縁分離される。このため、シリコン基板などの導電性基板を使って大素子を形成する場合でも、バッファリーク電流として基板に流れるリーク電流を低減することができ、大電流でかつ高耐圧の大素子を実現可能になる。

本発明の他の態様に係るＧａＮ系半導体デバイスは、前記各半導体動作層領域が段差を有し、該段差により前記複数のユニット素子が第２のメサ構造を形成していることを特徴とする。

この態様によれば、複数のユニット素子の半導体動作層領域が段差により第２のメサ構造を形成しており、該第２のメサ構造を形成する段差によりユニット素子ごとに電気的に絶縁分離されるので、複数のユニットの電極同士を連結して大素子を形成するプロセスの途中で、各ユニット素子の特性を測定できる。

本発明の他の態様に係るＧａＮ系半導体デバイスは、前記複数のユニット素子は、前記基板上に形成された、Ａｌ_ｘＧａ_１−ｘＮを主体とする半導体層、又はそれらの積層構造から成るバッファ層と、前記バッファ層上に形成されたＧａＮから成るチャネル層と、前記チャネル層上に形成されたＡｌＧａＮから成る電子供給層と、前記電子供給層上にそれぞれ形成されたゲート電極、ソース電極およびドレイン電極と、をそれぞれ備えたＧａＮ系ヘテロ接合電界効果トランジスタであることを特徴とする。

この態様によれば、複数のＧａＮ系ヘテロ接合電界効果トランジスタ（Hetero-junction FET: HFET）から成る大電流でかつ高耐圧の大素子を実現可能になる。例えば、ゲート幅が200umのHFETを１０００個多層配線で連結することで、ゲート幅が200mmの大素子を作製できる。

本発明の他の態様に係るＧａＮ系半導体デバイスは、前記複数のユニット素子間で、前記ゲート電極同士、ソース電極同士およびドレイン電極同士をそれぞれ多層配線で連結させることで、大素子として形成されたことを特徴とする。

この態様によれば、複数のユニット素子をそれぞれ構成するＧａＮ系ヘテロ接合電界効果トランジスタのゲート電極同士、ソース電極同士およびドレイン電極同士を多層配線で連結することで、複数のＧａＮ系HFETから成る大電流でかつ高耐圧の大素子を実現可能になる。

本発明の他の態様に係るＧａＮ系半導体デバイスは、前記複数のユニット素子は、ＧａＮ系ＭＯＳ電界効果トランジスタであることを特徴とする。

この態様によれば、複数のユニット素子をそれぞれ構成するＧａＮ系ＭＯＳ電界効果トランジスタから成る大電流でかつ高耐圧の大素子を実現できる。

本発明の他の態様に係るＧａＮ系半導体デバイスは、前記複数のＧａＮ系半導体素子は、ＧａＮ系ショットキーダイオードであることを特徴とする。

この態様によれば、複数のユニット素子をそれぞれ構成するＧａＮ系ショットキーダイオードから成る大電流でかつ高耐圧の大素子を実現できる。

本発明の他の態様に係るＧａＮ系半導体デバイスは、前記複数のユニット素子には、種類の異なるＧａＮ系半導体素子が含まれることを特徴とする。

この態様によれば、複数のユニット素子に種類の異なるＧａＮ系半導体素子を含むことで、種類の異なるＧａＮ系半導体素子を含むＧａＮ系半導体集積回路、例えば、ＧａＮ系ショットキーダイオードとＧａＮ系HFETとを一つの基板上に形成した集積回路で、ユニット素子ごとに絶縁分離されて基板に流れるリーク電流の少ないＧａＮ系半導体集積回路を実現できる。

上記課題を解決するために、本発明の第２の態様に係るＧａＮ系半導体デバイスの製造方法は、基板上に、少なくともバッファ層と半導体動作層とを有するＧａＮ系半導体デバイスの製造方法において、少なくとも前記半導体動作層を電気的に絶縁する絶縁領域を形成して、前記基板上の半導体動作層を複数の半導体動作層領域に分離する工程と、前記複数の半導体動作層領域上に電極をそれぞれ形成して、複数のユニット素子を形成する工程と、前記複数のユニット素子間で前記電極同士を電気的に接続する工程と、を備え、前記複数のユニット素子を１素子として機能させることを特徴とする。

この態様によれば、基板上の半導体動作層を絶縁領域により複数の半導体動作層領域に電気的に絶縁分離し、各半導体動作層領域上に電極を形成して複数のユニット素子を形成し、複数のユニット素子の電極同士を電気的に接続して、複数のユニット素子を１素子として機能させる。このため、シリコン基板などの導電性基板を使って大素子を形成する場合でも、基板に流れるリーク電流を低減することができ、大電流でかつ高耐圧の大素子を実現可能になる。

本発明の他の態様に係るＧａＮ系半導体デバイスの製造方法は、前記絶縁領域を形成して前記基板上の半導体動作層を複数の半導体動作層領域に分離する工程は、前記基板上の半導体動作層に、前記基板或いは前記基板の近傍に達する深さまで、水素、ホウ素、窒素、フッ素、シリコン、Mg、カーボン、Znなどのイオンを用いてイオン注入する工程と、イオン注入後、前記イオン注入された領域に熱処理を施して高抵抗のイオン注入領域を形成する工程と、を備えることを特徴とする。

この態様によれば、基板上の半導体動作層に、基板或いは基板の近傍に達する深さまで、水素などのイオンを用いてイオン注入し、イオン注入後、イオン注入された領域に熱処理を施して高抵抗のイオン注入領域を形成することで、基板上の半導体動作層が、ユニット素子ごとに高抵抗のイオン注入領域によりバッファ層に達する深さまで電気的に絶縁分離される。このため、シリコン基板などの導電性基板を使って大素子を形成する場合でも、バッファリーク電流として基板に流れるリーク電流を低減することができ、大電流でかつ高耐圧の大素子を実現可能になる。

本発明の他の態様に係るＧａＮ系半導体デバイスの製造方法は、前記イオン注入する工程において、前記高抵抗のイオン注入領域を、前記ユニット素子ごとに少なくとも前記バッファ層に達する深さまで形成することを特徴とする。

この態様によれば、基板上の半導体動作層が、ユニット素子ごとに高抵抗のイオン注入領域によりバッファ層に達する深さまで電気的に絶縁分離されるので、大電流でかつ高耐圧の大素子を実現可能になる。

本発明の他の態様に係るＧａＮ系半導体デバイスの製造方法は、前記絶縁領域を形成して、前記基板上の半導体動作層を複数の半導体動作層領域に分離する工程は、前記複数の半導体動作層領域上に電極をそれぞれ形成した後に、前記複数の半導体動作層領域に前記基板に達する深さのメサ構造を形成する工程と、前記メサ構造内に電気的に高抵抗の材料から成る絶縁膜を埋め込む工程と、を備えることを特徴とする。

この態様によれば、複数の半導体動作層領域上に電極をそれぞれ形成した後に、複数の半導体動作層領域に基板に達する深さのメサ構造を形成することで、微細な電極、例えばゲート電極だと２μｍ程度の微細な電極を形成することができる。深いメサ構造を形成し、後から電極を形成しようとすると、レジスト等で微細なパターンを形成するのが難しい。つまり、深いメサ構造を形成したところに、ゲート電極だと例えば２μｍ程度の微細な電極を形成することになるので、非常に厚いレジスト（例えば４〜５μｍの厚さのレジスト）でメサ構造を埋め込んでパターニングすることになる。２μｍのパターンを厚いレジストで形成しようとすると、なかなか条件がうまくでない。

本発明の他の態様に係るＧａＮ系半導体デバイスの製造方法は、前記絶縁領域を形成して、前記基板上の半導体動作層を複数の半導体動作層領域に分離する工程は、前記複数上の半導体動作層領域に深さの浅い第１のメサ構造を形成する工程と、前記複数の半導体動作層領域上に電極をそれぞれ形成した後に、前記複数の半導体動作層領域に、前記基板に達する深さの第２のメサ構造を形成する工程と、前記第１のメサ構造および第２のメサ構造内に電気的に高抵抗の材料から成る絶縁膜を埋め込む工程と、を備えることを特徴とする。

この態様によれば、複数のユニット素子ごとに、深さの浅い第１のメサ構造内および基板に達する深さの第２のメサ構造内に埋め込んだ高抵抗の材料から成る絶縁膜により、基板に達する深さまで電気的に絶縁分離される。このため、シリコン基板などの導電性基板を使って大素子を形成する場合でも、バッファリーク電流として基板に流れるリーク電流を低減することができ、大電流でかつ高耐圧の大素子を実現可能になる。

また、複数のＧａＮ系半導体素子の各境界部におけるＧａＮ系半導体層に深さの浅い第１のメサ構造を先に形成することで、複数のＧａＮ系半導体素子が、第１のメサ構造により素子ごとに分離されるので、複数のＧａＮ系半導体素子の各電極を連結して大素子を形成するプロセスの途中で、各ＧａＮ系半導体素子の特性を測定できる。さらに、電極形成後に、基板に達する深さの第２のメサ構造を形成することで、微細な電極を形成することができる。

本発明によれば、複数のＧａＮ系半導体素が、素子ごとに基板まで或いは基板の近傍まで電気的に絶縁分離されるので、シリコン基板などの導電性基板を使って大素子を形成する場合でも、基板に流れるリーク電流を低減することができ、大電流でかつ高耐圧の大素子を実現可能になる。例えば、従来バッファリーク電流が200Vで10^-6A台だったのに対し、10^-9〜10^-10、3桁〜4桁程度低減することが可能になった。このことにより、高耐圧、低リーク電流の素子を実現することができ、破壊耐圧は従来600V程度だったものが、1200Vを得ることが可能になった。そのため、高耐圧のインバータやコンバータなどへの応用が可能になる。以上のことより、高耐圧で、かつ低リーク電流のＧａＮ系電界効果トランジスタなどのＧａＮ系半導体デバイスの実現が可能である。

次に、本発明を具体化した各実施形態を図面に基づいて説明する。なお、各実施形態の説明において同様の部位には同一の符号を付して重複した説明を省略する。

以下の各実施形態に係るＧａＮ系半導体デバイスでは、一例として図１に示すように、基板１００上に形成される半導体動作層１０１が、絶縁領域１０２により複数の半導体動作層領域１０３に電気的に絶縁分離されている。また、各半導体動作層領域１０３と、各半導体動作層領域１０３上に形成された電極（図示省略）とにより複数のユニット素子１１０が形成される。複数の半導体動作層領域１０３の各々と、各半導体動作層領域１０３上に形成された電極とにより複数のユニット素子１１０が形成される。そして、複数のユニット素子の電極同士を電気的に接続することによって、複数のユニット素子１１０が１素子として機能する。このような複数のユニット素子１１０により、各実施形態に係るＧａＮ系半導体デバイスが大素子（１素子）として形成される。

（第１実施形態）
第１実施形態に係るＧａＮ系半導体デバイス２０を、図４乃至図７に基づいて説明する。

図４は第１実施形態に係るＧａＮ系半導体デバイス２０の一部を示す断面図、図５はＧａＮ系半導体デバイス２０の一部を模式的に示す斜視図である。また、図６および図７は、ＧａＮ系半導体デバイス２０を構成する複数のＧａＮ系ヘテロ接合電界効果トランジスタ（Hetero-junction FET: HFET）１０の対応する電極同士を連結する多層配線の構造を示す平面図である。

このＧａＮ系半導体デバイス２０の特徴は、以下の構成にある。

・一つのシリコン（１１１）基板１上にバッファ層２が形成され、バッファ層２上にチャネル層３が形成され、チャネル層３上に電子供給層４が形成されている。チャネル層３と電子供給層４が、図１に示す半導体動作層１０１に相当する。従って、以下の説明では、チャネル層３と電子供給層４からなる半導体動作層を、半導体動作層１０１とする。

・シリコン基板１上の半導体動作層１０１を複数の半導体動作層領域に電気的に絶縁分離するイオン注入領域９が形成されている。このイオン注入領域９が、図１に示す絶縁領域１０２に相当する。図４では、イオン注入領域９により電気的に絶縁分離されたチャネル層３と電子供給層４からそれぞれ成る２つの半導体動作領域を示してある。これらの半導体動作領域が、図１に示す半導体動作領域１０３に相当する。従って、以下の説明では、イオン注入領域９により電気的に絶縁分離されたチャネル層３と電子供給層４からそれぞれ成る半導体動作領域を、半導体動作層領域１０３とする。

・イオン注入領域９により絶縁分離された複数の半導体動作層領域１０３の各々と、各半導体動作層領域１０３上に形成された電極（ゲート電極５、ソース電極６およびドレイン電極７）とにより、複数のユニット素子がそれぞれ形成されている。図４では、イオン注入領域９により絶縁分離されたユニット素子として、２つのＧａＮ系ヘテロ接合電界効果トランジスタ（以下、「ＧａＮ系HFET」という。）１０が示されている。

・複数のユニット素子の電極同士を電気的に接続することによって、複数のユニット素子が１素子として機能する。図５では、ユニット素子である２つのＧａＮ系HFET１０のゲート電極５同士、ソース電極６同士およびドレイン電極７同士を、コンタクトライン２１ａ，２２ａ，２３ａなどの多層配線で電気的に接続した状態を示してある。このように、図４および図５に示すＧａＮ系半導体デバイス２０は、複数のＧａＮ系HFET１０（ユニット素子）が１素子として機能する大素子になっている。

・複数の半導体動作層領域１０３が、イオン注入領域（絶縁領域）９によりバッファ層２に達するまで電気的に絶縁されている。

・バッファ層２は、Ａｌ_ｘＧａ_１−ｘＮを主体とする半導体層、又はそれらの積層構造から成る。本実施形態では、一例として、バッファ層２は、ＡｌＮとＧａＮを交互に積層した積層構造になっている。

・複数のイオン注入領域９には、水素、ホウ素、窒素、フッ素、シリコン、Mg、カーボン、Znなどのイオンを用いてイオン注入されている。

・ＧａＮ系半導体デバイス２０を構成する複数のＧａＮ系HFET１０は、シリコン基板１上に形成されたバッファ層２と、バッファ層２上に形成されたＧａＮから成るチャネル層３と、チャネル層３上に形成されたＡｌＧａＮから成る電子供給層４と、電子供給層４上にそれぞれ形成されたゲート電極５、ソース電極６およびドレイン電極７と、をそれぞれ備えている。

・各ＧａＮ系HFET（ユニット素子）１０では、チャネルの長さＬに相当するアンドープＧａＮから成るチャネル層３の表面にはアンドープＡｌＧａＮから成る電子供給層４がヘテロ接合しているため、接合している部分の界面には２次元電子ガス８が発生する。そのため、２次元電子ガス８がキャリアとなってチャネル層３は導電性を示すようになる。またソース電極６およびドレイン電極７は、例えば、電子供給層（AlGaN層）４に最も近接した領域からTi、AlとSiの合金、Ｗの順に積層して形成されてなる。

複数のＧａＮ系HFET１０を連結して大素子FETとして構成された上記ＧａＮ系半導体デバイス２０は、以下のようにして作製することが可能である。即ち、成長装置はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）装置を用い、基板はシリコン基板１を用いた。

（１）図４に示すＧａＮ系半導体デバイス２０の層構造を作製する手順を説明する。
まず、シリコン（１１１）基板１をＭＯＣＶＤ装置内に導入し、ターボポンプでＭＯＣＶＤ装置内の真空度を１×１０^-6ｈＰａ以下になるまで真空引きした後、真空度を１００ｈＰａとし基板１を１１００℃に昇温した。温度が安定したところで、基板１を９００ｒｐｍで回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を１００ｃｍ³／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で基板１の表面に導入しＡｌＮから成るバッファ層２の成長を行った。成長時間は４ｍｉｎでバッファ層２の膜厚は５０ｎｍ程度である。

その後、トリメチルガリウム（ＴＭＧ）を１００ｃｍ³／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量でバッファ層２の上に導入してＧａＮ層から成る電子走行層３の成長を行った。成長時間は５００ｓｅｃで、電子走行層３の膜厚は４００ｎｍであった。

次に、トリメチルアルミニウム（ＴＭＡ）を５０ｃｍ³／ｍｉｎ、トリメチルガリウム（ＴＭＧ）を１００ｃｍ³／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で導入し、Ａｌ0.25Ｇａ0.75Ｎ層から成る電子供給層４の成長を行った。成長時間は４０ｓｅｃで、電子供給層４の膜厚は２０ｎｍである。このようにして、図４に示した層構造が完成する。

（２）次に、上記半導体動作層１０１を構成する電子供給層４とチャネル層３、およびバッファ層２に、高抵抗のイオン注入領域９をシリコン基板１に達する深さまで形成する工程について説明する。

まず、シリコン基板１上の半導体動作層１０１（電子供給層４とチャネル層３）を、複数の半導体動作層領域１０３にシリコン基板１に達する深さまで電気的に絶縁分離をするため、SiO₂などの絶縁膜を形成し、パターニングを行なって、イオン注入を施す。このイオン注入は、水素や窒素などの原子（イオン）を用いてシリコン基板に達する深さまで行われる。加速電圧は、50keVで行い、ドーズ量は1e15cm^-2程度である。なお、このイオン注入には、水素、窒素以外に、ホウ素、フッ素、シリコン、Mg、カーボン、Znなどの原子（イオン）を用いても良い。

イオン注入後、イオン注入された領域に熱処理を施して高抵抗のイオン注入領域９を形成する。

（３）このようにしてイオン注入領域９を形成した後、パターニングを行って、ゲート電極５を形成すべき箇所のＳｉＯ₂膜をマスクして、ソース電極６とドレイン電極７を形成すべき箇所を開口して電子供給層４の表面を表出させ、そこに、Ti、AlとSiの合金膜、Ｗを順次蒸着してソース電極６とドレイン電極７を形成した。

次いで、前記マスクを除去し、逆に、ソース電極６とドレイン電極７の上を覆い、ゲート電極５となる部分に開口部を設けたＳｉＯ₂ マスクを形成し、Ｎｉ、Aｕを蒸着してゲート電極５を形成した。

（４）この後、複数のＧａＮ系HFET１０の対応する電極同士、つまり、ゲート電極５同士、ソース電極６同士、およびドレイン電極７同士を、図５に示すようにコンタクトライン２１ａ，２２ａ，２３ａなどの多層配線で連結する。

（５）この後、図５に示すように、複数のＧａＮ系HFET（ユニット素子）１０全体を、各コンタクトライン２１ａ，２２ａ，２３ａなどの多層配線を除き、電気的に高抵抗の材料から成る絶縁膜１１で覆う。この絶縁膜１１には、SiO2、ポリイミドなどの電気的に高抵抗の材料が使用される。
このようにして、大素子FETとしてのＧａＮ系半導体デバイス２０が完成する。

各ＧａＮ系HFET１０のゲート幅は２００um程度であるが、それらを多層配線で連結させることで、大素子FETを形成する。具体的にはゲート幅が200umのＧａＮ系HFET１０を1000個連結させ、ゲート幅200mmの大素子FETを作製した。

次に、図４に示すＧａＮ系半導体デバイス２０において、複数のＧａＮ系HFET１０を多層配線で連結する構造を、図５乃至図７に基づいて説明する。なお、図５で符号「２１ａ」は複数のＧａＮ系HFET１０の対応するゲート電極５同士を接続するゲートコンタクトラインである。また、符号「２２ａ」は対応するソース電極６同士を接続するソースコンタクトラインであり、符号「２３ａ」は対応するドレイン電極７同士を接続するドレインコンタクトラインである。

図６に示すように、各ＧａＮ系HFET（ユニット素子）１０の電子供給層４上では、一方向に延びるストライプ状のゲート引き出し配線２１と、ゲート引き出し配線２１に直交する方向に延び且つ互いに間隔をおいて配置される複数のストライプ状のソースバスライン２２と、ソースバスライン２２の両側に間隔をおいて配置される複数のストライプ状のドレインバスライン２３と、絶縁層（不図示）を介してゲート引き出し配線２１の上をアーチ状に跨ぐソースバスライン２２の一端部に電子供給層層４上で接続されるソース接続パッド２４と、ドレインバスライン２３の他端に接続されるドレイン接続パッド２５と、が形成されている。

また、電子供給層４上では、ソースバスライン２２とドレインバスライン２３の間であって、ソースバスライン２１寄りに間隔をおいてゲートバスライン２６が形成され、ゲートバスライン２６の一端にはゲート引き出し電極２１が接続されている。

ドレインバスライン２３の両側部には、図６および図７に示すように、これに直交する方向で上記の複数のドレイン電極７が櫛歯状に接続され、さらに、ソースバスライン２２の側部には、ドレイン電極７と間隔をおいて平行に配置されるソース電極６が櫛歯状に接続されている。なお、ソース電極６とゲートバスライン２６が交差する部分では、ソース電極６がゲートバスライン２６上を絶縁層（不図示）を介してアーチ状に跨いでソースバスライン２２に接続されている。

そのようなソース電極６とドレイン電極７の間の領域には、ソースバスライン２２、ドレインバスライン２３の長手方向に沿ってＳ字状に蛇行するチャネル領域があり、そのチャネル領域にはゲート電極５がＳ字状に蛇行する形状で配置されてゲートバスライン２６の側部に接続される。

ゲート引き出し配線２１は、図６に示すように、ソース接続パッド２４に形成された凹状領域の内側に間隔をおいて配置されるゲート接続パッド２７に接続されている。ゲート系パターン、即ちゲート引き出し配線２１，ゲート電極７、ゲートバスライン２６、ゲート接続パッド２７は同一金属から形成され、ドレイン系パターン、ソース系パターンもそれぞれ同一金属から形成されている。
以上のように構成された第１実施形態によれば、以下の作用効果を奏する。

○シリコン基板１上のチャネル層３と電子供給層４からなる半導体動作層１０１（図１参照）が高抵抗のイオン注入領域９により複数の半導体動作層領域１０３に電気的に絶縁分離される。このため、シリコン基板１などの導電性基板を使って大素子を形成する場合でも、基板に流れるリーク電流を低減することができ、大電流でかつ高耐圧の大素子を実現可能になる。

○複数の半導体動作層領域１０３が、イオン注入領域９によりバッファ層２に達するまで電気的に絶縁されているので、シリコン基板１などの導電性基板を使って大素子を形成する場合でも、各ＧａＮ系HFET１０でのバッファリーク電流としてシリコン基板１に流れるリーク電流を低減することができ、大電流でかつ高耐圧の大素子を実現可能になる。

○シリコン基板１上の半導体動作層１０１が複数の領域に電気的に絶縁分離された各半導体動作層領域１０３と、各半導体動作層領域１０３上に形成された電極（ゲート電極５、ソース電極６、およびドレイン電極７）とにより複数のＧａＮ系HFET（ユニット素子）１０がそれぞれ形成される。複数のＧａＮ系HFET１０の電極同士を電気的に接続することによって、複数のＧａＮ系HFET１０が１素子として機能する。また、複数のＧａＮ系HFET１０の各半導体動作層領域１０３が高抵抗のイオン注入領域９により電気的に絶縁分離され、各ＧａＮ系HFET１０でのバッファ層の漏れ電流が小さくなる。このため、シリコン基板１などの導電性基板を使って大素子を形成する場合でも、基板に流れるリーク電流を低減することができ、大電流でかつ高耐圧の大素子を実現可能になる。

○複数のＧａＮ系HFET１０が、高抵抗のイオン注入領域９によりシリコン基板１に達する深さまで電気的に絶縁分離されている。このため、シリコン基板１などの導電性基板を使って大素子を形成する場合でも、バッファリーク電流としてシリコン基板１に流れるリーク電流を低減することができる。従って、大電流でかつ高耐圧の大素子FETとしてのＧａＮ系半導体デバイス２０を作製できる。

○ＡｌＮとＧａＮの積層構造から成るバッファ層２をシリコン基板１などの導電性基板上に形成する場合でも、バッファリーク電流としてシリコン基板１に流れるリーク電流を低減することができ、大電流でかつ高耐圧の大素子FETとしてのＧａＮ系半導体デバイス２０を実現できる。

（第２実施形態）
次に、第２実施形態に係るＧａＮ系半導体デバイス２０Ａを、図８および図９に基づいて説明する。

このＧａＮ系半導体デバイス２０Ａの特徴は、次の構成にある。

・シリコン基板１上に形成されるチャネル層３と電子供給層４からなる半導体動作層１０１（図１参照）を複数の半導体動作層領域１０３に電気的に絶縁分離する絶縁領域が、少なくとも半導体動作層１０１を分断する深さの溝によって形成され、複数のＧａＮ系HFET（ユニット素子）１０がその溝によって第１のメサ構造１２を形成している。

本実施形態では、第１のメサ構造１２を形成する溝によって、半導体動作層１０１がシリコン基板１に達する深さまで電気的に絶縁分離されて、複数の半導体動作層領域１０３が形成されている。

・第１のメサ構造１２を形成する溝により絶縁分離された複数の半導体動作層領域１０３の各々と、各半導体動作層領域１０３上に形成された電極（ゲート電極５、ソース電極６およびドレイン電極７）とにより、複数のＧａＮ系HFET１０がそれぞれ形成されている。図８では、第１のメサ構造１２を形成する溝により絶縁分離されたユニット素子として、２つのＧａＮ系HFET１０が示されている。

・複数のＧａＮ系HFET１０の電極同士を電気的に接続することによって、複数のＧａＮ系HFET１０が１素子として機能する。図９では、２つのＧａＮ系HFET１０のゲート電極５同士、ソース電極６同士およびドレイン電極７同士を、コンタクトライン２１ａ，２２ａ，２３ａなどの多層配線で電気的に接続した状態を示してある。このように、図８および図９に示すＧａＮ系半導体デバイス２０Ａは、複数のＧａＮ系HFET１０が１素子として機能する大素子になっている。

・第１のメサ構造１２を形成する溝には、図９に示すように、電気的に高抵抗の材料から成る絶縁膜１１が埋め込まれている。
その他の構成は、上記第１実施形態と同様である。

この実施形態では、シリコン基板１上にエピタキシャル構造を形成した後に、シリコン基板１までのエッチング（ドライエッチング）を塩素系ICPなどを用いて行なうことで、第１のメサ構造１２を形成する。

以上のように構成された第２実施形態によれば、以下の作用効果を奏する。

○第１のメサ構造１２を形成する溝によって、半導体動作層１０１がシリコン基板１に達する深さまで電気的に絶縁分離されて、複数の半導体動作層領域１０３が形成されている。

また、第１のメサ構造１２を形成する溝には、電気的に高抵抗の材料から成る絶縁膜１１が埋め込まれているので、ＧａＮ系HFET１０ごとに、その溝とその溝に埋め込んだ絶縁膜１１とにより、シリコン基板１に達する深さまで電気的に絶縁分離される。このため、シリコン基板１などの導電性基板を使って大素子を形成する場合でも、バッファリーク電流としてシリコン基板１に流れるリーク電流を低減することができる。従って、大電流でかつ高耐圧の大素子FETとしてのＧａＮ系半導体デバイス２０Ａを実現できる。

（第３実施形態）
次に、第３実施形態に係るＧａＮ系半導体デバイス２０Ｂを、図１０に基づいて説明する。
このＧａＮ系半導体デバイス２０Ｂの特徴は、次の構成にある。

・シリコン基板１上に形成されるチャネル層３と電子供給層４からなる半導体動作層１０１（図１参照）が、上記第２実施形態と同様に、第１のメサ構造１２を形成する溝によってシリコン基板１に達する深さまで電気的に絶縁分離されて、複数の半導体動作層領域１０３が形成されている。

・各半導体動作層領域１０３が段差を有し、この段差により複数のＧａＮ系HFET（ユニット素子）１０が第２のメサ構造１３を形成している。図１０では、第１のメサ構造１２を形成する溝により絶縁分離された複数のユニット素子として、２つのＧａＮ系HFET１０が示されている。
その他の構成は、上記第１実施形態と同様である。

以上のように構成された第３実施形態によれば、上記第１実施形態の奏する作用効果に加えて、以下の作用効果を奏する。

○複数のＧａＮ系HFET（ユニット素子）１０の各半導体動作層領域１０３が段差により第２のメサ構造１３を形成しており、このメサ構造１３を形成する段差によりＧａＮ系HFET１０ごとに電気的に絶縁分離される。このため、複数のＧａＮ系HFET１０の電極同士を連結して大素子を形成するプロセスの途中で、各ＧａＮ系HFET１０の特性を測定できる。

（第４実施形態）
次に、第４実施形態に係るＧａＮ系半導体デバイス２０Ｃを、図１１に基づいて説明する。

このＧａＮ系半導体デバイス２０Ｃは、一つのシリコン（１１１）基板３１上に、複数のユニット素子として、ＧａＮ系ＭＯＳ電界効果トランジスタ（以下、「ＧａＮ系MOSFET」という。）１０Ａを形成し、複数のＧａＮ系MOSFET １０Ａの対応する電極同士を多層配線で連結して作製された大素子FETである。

複数のＧａＮ系MOSFET１０Ａは、一つのシリコン（１１１）基板３１上に形成されたＡｌＮから成るバッファ層３２と、バッファ層３２上に形成されたｐ型ＧａＮ活性層３３と、ｐ型ＧａＮ活性層３表面に形成されたｎ⁺型ソース領域３４ｓおよびn⁺型ドレイン領域３４ｄと、をそれぞれ備える。この実施形態では、ｐ型ＧａＮ活性層３３と、ｎ⁺型ソース領域３４ｓおよびn⁺型ドレイン領域３４ｄが、図１に示す半導体動作層１０１（図１参照）に相当する。従って、以下の説明では、ｐ型ＧａＮ活性層３３と、ｎ⁺型ソース領域３４ｓおよびn⁺型ドレイン領域３４ｄとからなる半導体動作層を、上記各実施形態と同様に半導体動作層１０１とする。

さらに、複数のＧａＮ系MOSFET １０Ａは、ｎ⁺型ソース領域３４ｓおよびn⁺型ドレイン領域３４ｄにそれぞれオーミック接触するソース電極（Ｓ）３６およびドレイン電極（Ｄ）３７と、ｐ型ＧａＮ活性層３表面のソース電極３６とドレイン電極３７の間の領域に形成された絶縁膜３５と、絶縁膜３５上に形成されたゲート電極３８と、をそれぞれ備える。

そして、このＧａＮ系半導体デバイス２０Ｃの特徴は、次の構成にある。

・上記半導体動作層１０１を複数の半導体動作層領域１０３（図１参照）に電気的に絶縁分離する絶縁領域が、少なくとも半導体動作層１０１を分断する深さの溝によって形成され、複数のＧａＮ系MOSFET（ユニット素子）１０Ａがその溝によって第１のメサ構造１２を形成している。

本実施形態では、第１のメサ構造１２ａを形成する溝によって、半導体動作層１０１がシリコン基板１に達する深さまで電気的に絶縁分離されて、複数の半導体動作層領域１０３が形成されている。

・第１のメサ構造１２ａを形成する溝により絶縁分離された複数の半導体動作層領域１０３の各々と、各半導体動作層領域１０３上に形成された電極（ソース電極３６、ドレイン電極３７およびゲート電極３８）とにより、複数のＧａＮ系MOSFET１０Ａがそれぞれ形成されている。図１１では、第１のメサ構造１２ａを形成する溝により絶縁分離されたユニット素子として、２つのＧａＮ系MOSFET１０Ａが示されている。

・複数のＧａＮ系MOSFET１０Ａの電極同士を電気的に接続することによって、複数のＧａＮ系MOSFET１０Ａが１素子として機能する。このように、図１１に示すＧａＮ系半導体デバイス２０Ｃは、複数のＧａＮ系MOSFET（ユニット素子）１０Ａが１素子として機能する大素子になっている。

・第１のメサ構造１２を形成する溝には、図９に示す上記第４実施形態と同様に、電気的に高抵抗の材料から成る絶縁膜１１が埋め込まれている。
その他の構成は、上記第１実施形態と同様である。
以上のように構成された第４実施形態によれば、以下の作用効果を奏する。

○複数のＧａＮ系MOSFET（ユニット素子）１０Ａが、シリコン基板３１に達する深さのメサ構造１２ａにより電気的に分離されると共に、メサ構造１２ａ内に埋め込んだ高抵抗の材料から成る絶縁膜１１によりシリコン基板３１に達する深さまで電気的に絶縁分離される。このため、シリコン基板３１などの導電性基板を使って大素子FETを形成する場合でも、バッファリーク電流としてシリコン基板３１に流れるリーク電流を低減することができる。従って、大電流でかつ高耐圧の大素子FETとしてのＧａＮ系半導体デバイス２０Ｃを作製できる。

（第５実施形態）
次に、第５実施形態に係るＧａＮ系半導体デバイス２０Ｄを、図１２に基づいて説明する。

このＧａＮ系半導体デバイス２０Ｄは、一つのシリコン（１１１）基板４１上に、複数のユニット素子として、ＧａＮ系ショットキーダイオード１０Ｂを形成し、複数のＧａＮ系ショットキーダイオード１０Ｂの対応する電極同士を多層配線で連結して作製された大素子である。

複数のＧａＮ系ショットキーダイオード１０Ｂは、一つのシリコン基板４１上に形成されたＧａＮから成るバッファ層４２と、バッファ層４２上に形成されたＧａＮから成るドリフト層４３と、ドリフト層４３上に形成されドリフト層４３とショットキー接合を構成するショットキー電極４４と、シリコン基板４１の裏面に形成されたオーミック電極４５と、をそれぞれ備える。

そして、このＧａＮ系半導体デバイス２０Ｄの特徴は、次の構成にある。

・上記半導体動作層１０１を複数の半導体動作層領域１０３（図１参照）に電気的に絶縁分離する絶縁領域が、少なくとも半導体動作層１０１を分断する深さの溝によって形成され、複数のＧａＮ系ショットキーダイオード（ユニット素子）１０Ｂがその溝によって第１のメサ構造１２ｂを形成している。

本実施形態では、第１のメサ構造１２ｂを形成する溝によって、半導体動作層１０１がシリコン基板４１に達する深さまで電気的に絶縁分離されて、複数の半導体動作層領域１０３が形成されている。

・第１のメサ構造１２ｂを形成する溝により絶縁分離された複数の半導体動作層領域１０３の各々と、各半導体動作層領域１０３上に形成された電極（ショットキー電極４４およびオーミック電極４５）とにより、複数のＧａＮ系ショットキーダイオード１０Ｂがそれぞれ形成されている。図１２では、第１のメサ構造１２ｂを形成する溝により絶縁分離されたユニット素子として、２つのＧａＮ系ショットキーダイオード１０Ｂが示されている。

・複数のＧａＮ系ショットキーダイオード１０Ｂの電極同士を電気的に接続することによって、複数のＧａＮ系ショットキーダイオード１０Ｂが１素子として機能する。このように、図１２に示すＧａＮ系半導体デバイス２０Ｄは、複数のＧａＮ系ショットキーダイオード（ユニット素子）１０Ｂが１素子として機能する大素子になっている。

・第１のメサ構造１２ｂを形成する溝には、図９に示す上記第４実施形態と同様に、電気的に高抵抗の材料から成る絶縁膜１１が埋め込まれている。

その他の構成は、上記第１実施形態と同様である。
以上のように構成された第５実施形態によれば、以下の作用効果を奏する。

○複数のＧａＮ系ショットキーダイオード（ユニット素子）１０Ｂが、シリコン基板４１に達する深さのメサ構造１２ｂにより電気的に分離されると共に、メサ構造１２ｂ内に埋め込んだ高抵抗の材料から成る絶縁膜１１によりシリコン基板３１に達する深さまで電気的に絶縁分離される。このため、シリコン基板４１などの導電性基板を使って大素子FETを形成する場合でも、バッファリーク電流としてシリコン基板４１に流れるリーク電流を低減することができる。従って、大電流でかつ高耐圧の大素子FETとしてのＧａＮ系半導体デバイス２０Ｄを作製できる。

（第６実施形態）
次に、第６実施形態に係るＧａＮ系半導体デバイス２０Ｅを、図１３に基づいて説明する。

このＧａＮ系半導体デバイス２０Ｅの特徴は、次の構成にある。

図１０に示す上記第３実施形態では、第１のメサ構造１２を形成する溝により絶縁分離された複数ＧａＮ系HFET（ユニット素子）１０には、１組の電極（ゲート電極５、ソース電極６およびドレイン電極７）がそれぞれ形成されている。

これに対して、本実施形態に係るＧａＮ系半導体デバイス２０Ｅでは、第１のメサ構造１２を形成する溝により絶縁分離された複数ＧａＮ系HFET（ユニット素子）１０Ｃには、２組の電極（ゲート電極５、ソース電極６およびドレイン電極７）がそれぞれ形成されている。その他の構成は、上記第１実施形態と同様である。

以上のように構成された第６実施形態によれば、上記第３実施形態と同様に、以下の作用効果を奏する。

○複数のＧａＮ系HFET（ユニット素子）１０Ｃの各半導体動作層領域１０３が段差により第２のメサ構造１３を形成しており、このメサ構造１３を形成する段差によりＧａＮ系HFET１０ごとに電気的に絶縁分離される。このため、複数のＧａＮ系HFET１０の電極同士を連結して大素子を形成するプロセスの途中で、各ＧａＮ系HFET１０の特性を測定できる。

なお、この発明は以下のように変更して具体化することもできる。

・上記各実施形態では、ユニット素子である複数のＧａＮ系半導体素子（ＧａＮ系HFET１０，１０Ｃ、ＧａＮ系MOSFET１０Ａ、ＧａＮ系ショットキーダイオード１０Ｂ）が、シリコン基板に達する深さまで絶縁分離されているが、本発明はこれに限らず、少なくともバッファ層に達する深さまで絶縁分離されているＧａＮ系半導体デバイスにも適用可能である。なお、複数のＧａＮ系半導体素子が、シリコン基板に達する深さまで絶縁分離されている方が、絶縁効果が大きく、シリコン基板に流れるリーク電流がより小さくなるので好ましい。また、絶縁の深さは深ければ深いほどよく、バッファ層の途中まで絶縁されていてもある程度効果を示す。

・上記各実施形態では、複数のＧａＮ系半導体素子がバッファ層を有するものについて説明したが、バッファ層の無い複数のＧａＮ系半導体素子を備えたＧａＮ系半導体デバイスにも本発明は適用可能である。この場合、複数のＧａＮ系半導体素子が、素子ごとに基板まで或いは基板の近傍まで電気的に絶縁される。

・ＧａＮ系半導体デバイスを構成する複数のＧａＮ系半導体素子としては、上記各実施形態で説明した半導体素子以外に、ＧａＮを用いたダイオード、バイポーラトランジスタなどを用いて構成されるＧａＮ系半導体デバイスにも本発明は適用可能である。

・上記各実施形態では、シリコン基板を用いているが、シリコン基板以外の導電性基板、或いはサファイア基板を用いた構成にも本発明は適用される。例えば、SiC基板、サファイア基板、GaN基板、MｇO基板、ZnO基板を用いて構成された複数のＧａＮ系半導体素子を備えたＧａＮ系半導体デバイスにも本発明は適用可能である。サファイア基板は絶縁性基板であるが、サファイア基板を用いて構成された複数のＧａＮ系半導体素子を備えたＧａＮ系半導体デバイスの場合にも、サファイア基板に流れるリーク電流を低減できる。

・図１１に示すＧａＮ系半導体デバイス２０Ｃにおいて、図４に示す上記第１実施形態と同様のイオン注入領域を形成することで、或いは、図８に示す上記第２実施形態と同様に深いメサ構造を形成することで、少なくともバッファ層に達する深さまで電気的に絶縁分離した構成のＧａＮ系半導体デバイスにも本発明は適用可能である。

・同様に、図１２に示すＧａＮ系半導体デバイス２０Ｄにおいて、図４に示す上記第１実施形態と同様のイオン注入領域を形成することで、少なくともバッファ層に達する深さまで絶縁分離した構成のＧａＮ系半導体デバイスにも本発明は適用可能である。

基板上の半導体動作層が絶縁領域により複数の領域に分離される一つの形態を示す説明図。 基板上の半導体動作層が絶縁領域により複数の領域に分離される別の形態を示す説明図。 基板上の半導体動作層が絶縁領域により複数の領域に分離されるさらに別の形態を示す説明図。 本発明の第１実施形態に係るＧａＮ系半導体デバイスの一部を示す断面図。 第１実施形態に係るＧａＮ系半導体デバイスの一部を模式的に示す斜視図。 同ＧａＮ系半導体デバイスの多層配線の構造を示す平面図。 図６の一部を拡大して示した平面図。 本発明の第２実施形態に係るＧａＮ系半導体デバイスの一部を示す断面図。 第２実施形態に係るＧａＮ系半導体デバイスの一部を模式的に示す斜視図。 第３実施形態に係るＧａＮ系半導体デバイスの一部を示す断面図。 第４実施形態に係るＧａＮ系半導体デバイスの一部を示す断面図。 第５実施形態に係るＧａＮ系半導体デバイスの一部を示す断面図。 第６実施形態に係るＧａＮ系半導体デバイスの一部を示す断面図。

符号の説明

１，３１，４２…シリコン基板
２，３２，４２…バッファ層
３…チャネル層
４…電子供給層
９…イオン注入領域
１０，１０Ｃ…ＧａＮ系HFET
１０Ａ…ＧａＮ系MOSFET
１０Ｂ…ＧａＮ系ショットキーダイオード
１１…絶縁膜
１２…メサ構造
１３…メサ構造
２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ…ＧａＮ系半導体デバイス
１００…基板
１０１…半導体動作層
１０２，１０２Ａ，１０２Ｂ…絶縁領域
１０３，１０３Ａ，１０３Ｂ…半導体動作層領域
１１０，１１０Ａ，１１０Ｂ…ユニット素子

Claims (21)

1. 基板上に、少なくともバッファ層と半導体動作層とを有するＧａＮ系半導体デバイスにおいて、
   少なくとも前記半導体動作層を電気的に絶縁する絶縁領域が形成されていることを特徴とするＧａＮ系半導体デバイス。
2. 前記絶縁領域が、前記基板上の半導体動作層を複数の半導体動作層領域に分離するように形成されていることを特徴とする請求項１に記載のＧａＮ系半導体デバイス。
3. 前記複数の半導体動作層領域の各々と、該各半導体動作層領域上に形成された電極とにより複数のユニット素子が形成され、前記複数のユニット素子の電極同士を電気的に接続することによって、前記複数のユニット素子が１素子として機能することを特徴とする請求項２に記載のＧａＮ系半導体デバイス。
4. 前記絶縁領域が、前記複数のユニット素子の各々の外周に形成されていることを特徴とする請求項３に記載のＧａＮ系半導体デバイス。
5. 前記複数の半導体動作層領域が、前記絶縁領域により前記バッファ層に達するまで電気的に絶縁されていることを特徴とする請求項２乃至４のいずれか一つに記載のＧａＮ系半導体デバイス。
6. 前記バッファ層は、Ａｌ_ｘＧａ_１−ｘＮを主体とする半導体層、又はそれらの積層構造から成ることを特徴とする請求項１乃至５のいずれか一つに記載のＧａＮ系半導体デバイス。
7. 前記絶縁領域は、前記基板上の半導体動作層に、高抵抗のイオン注入領域が少なくとも前記バッファ層に達する深さまで形成された領域であることを特徴とする請求項１乃至６のいずれか一つに記載のＧａＮ系半導体デバイス。
8. 前記イオン注入領域には、水素、ホウ素、窒素、フッ素、シリコン、Mg、カーボン、Znなどのイオンを用いてイオン注入されていることを特徴とする請求項７に記載のＧａＮ系半導体デバイス。
9. 前記絶縁領域は少なくとも前記半導体動作層を分断する深さの溝によって形成され、前記複数のユニット素子が前記溝によって第１のメサ構造を形成していることを特徴とする請求項３乃至６のいずれか一つに記載のＧａＮ系半導体デバイス。
10. 前記溝には、電気的に高抵抗の材料から成る絶縁膜が埋め込まれていることを特徴とする請求項９に記載のＧａＮ系半導体デバイス。
11. 前記各半導体動作層領域が段差を有し、該段差により前記複数のユニット素子が第２のメサ構造を形成していることを特徴とする請求項９又は１０に記載のＧａＮ系半導体デバイス。
12. 前記複数のユニット素子は、前記基板上に形成された、Ａｌ_ｘＧａ_１−ｘＮを主体とする半導体層、又はそれらの積層構造から成るバッファ層と、前記バッファ層上に形成されたＧａＮから成るチャネル層と、前記チャネル層上に形成されたＡｌＧａＮから成る電子供給層と、前記電子供給層上にそれぞれ形成されたゲート電極、ソース電極およびドレイン電極と、をそれぞれ備えたＧａＮ系ヘテロ接合電界効果トランジスタであることを特徴とする請求項３乃至１１のいずれか一つに記載のＧａＮ系半導体デバイス。
13. 前記複数のユニット素子間で、前記ゲート電極同士、ソース電極同士およびドレイン電極同士をそれぞれ多層配線で連結させることで、大素子として形成されたことを特徴とする請求項１２に記載のＧａＮ系半導体デバイス。
14. 前記複数のユニット素子は、ＧａＮ系ＭＯＳ電界効果トランジスタであることを特徴とする請求項３乃至１１のいずれか一つに記載のＧａＮ系半導体デバイス。
15. 前記複数のＧａＮ系半導体素子は、ＧａＮ系ショットキーダイオードであることを特徴とする請求項３乃至１１のいずれか一つに記載のＧａＮ系半導体デバイス。
16. 前記複数のユニット素子には、種類の異なるＧａＮ系半導体素子が含まれることを特徴とする請求項３乃至１１のいずれか一つに記載のＧａＮ系半導体デバイス。
17. 基板上に、少なくともバッファ層と半導体動作層とを有するＧａＮ系半導体デバイスの製造方法において、
    少なくとも前記半導体動作層を電気的に絶縁する絶縁領域を形成して、前記基板上の半導体動作層を複数の半導体動作層領域に分離する工程と、
    前記複数の半導体動作層領域上に電極をそれぞれ形成して、複数のユニット素子を形成する工程と、
    前記複数のユニット素子間で前記電極同士を電気的に接続する工程と、を備え、前記複数のユニット素子を１素子として機能させることを特徴とするＧａＮ系半導体デバイスの製造方法。
18. 前記絶縁領域を形成して前記基板上の半導体動作層を複数の半導体動作層領域に分離する工程は、
    前記基板上の半導体動作層に、前記基板或いは前記基板の近傍に達する深さまで、水素、ホウ素、窒素、フッ素、シリコン、Mg、カーボン、Znなどのイオンを用いてイオン注入する工程と、
    イオン注入後、前記イオン注入された領域に熱処理を施して高抵抗のイオン注入領域層を形成する工程と、を備えることを特徴とする請求項１７に記載のＧａＮ系半導体デバイスの製造方法。
19. 前記イオン注入する工程において、前記高抵抗のイオン注入領域を、前記ユニット素子ごとに少なくとも前記バッファ層に達する深さまで形成することを特徴とする請求項１８に記載のＧａＮ系半導体デバイスの製造方法。
20. 前記絶縁領域を形成して、前記基板上の半導体動作層を複数の半導体動作層領域に分離する工程は、
    前記複数の半導体動作層領域上に電極をそれぞれ形成した後に、
    前記複数の半導体動作層領域に前記基板に達する深さのメサ構造を形成する工程と、
    前記メサ構造内に電気的に高抵抗の材料から成る絶縁膜を埋め込む工程と、を備えることを特徴とする請求項１７に記載のＧａＮ系半導体デバイスの製造方法。
21. 前記絶縁領域を形成して、前記基板上の半導体動作層を複数の半導体動作層領域に分離する工程は、
    前記複数上の半導体動作層領域に深さの浅い第１のメサ構造を形成する工程と、
    前記複数の半導体動作層領域上に電極をそれぞれ形成した後に、前記複数の半導体動作層領域に、前記基板に達する深さの第２のメサ構造を形成する工程と、
    前記第１のメサ構造および第２のメサ構造内に電気的に高抵抗の材料から成る絶縁膜を埋め込む工程と、を備えることを特徴とする請求項１７に記載のＧａＮ系半導体デバイスの製造方法。

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