JP4477296B2 - 電界効果トランジスタ及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、FET(Field Effect Transistor;電界効果トランジスタ)及びその製造方法に係り、特に、チャネル層にGaN系III−V族化合物半導体を用いたMIS(Metal-Insulator-Semiconductor)FET及びその製造方法に関する。
【0002】
【従来の技術】
GaNやAlGaN等のGaN系III−V族化合物半導体をチャネル層に用いたMISFETは、SiやGaAs等を用いたMISFETに比べ、動作時のオン抵抗が1桁以上も小さく、高耐圧で高温動作や大電流動作が可能となるデバイスとして注目されている。
【0003】
ここで、MISFETのオン抵抗は、チャネル長が短いほど低い。そのため、オン抵抗を小さくするために、図1のような斜めゲートを有するMISFETが考えられている。
【0004】
斜めゲートを有するMISFETの構成は、図1に示されるように、例えば半絶縁性のサファイア基板10上に、GaNバッファ層(図示せず)、アンドープGaN層12、n型GaNドレイン層14、例えば厚さ30nmのp型GaNチャネル層16、及びn型GaNソース層18が順に積層されている。即ち、p型GaNチャネル層16の上下にn型GaNソース層18及びn型GaNドレイン層14が配置された積層構造を有している。
【0005】
また、これらn型GaNソース層18、p型GaNチャネル層16、及びn型GaNドレイン層14からなる積層構造は、両側面がそれぞれ積層方向に所定の角度をもった傾斜面となるメサ形状に加工されている。即ち、p型GaNチャネル層16の両側面がそれぞれこのメサ形状の傾斜面の一部をなしている。
また、このメサ形状の全面にSiO2ゲート絶縁膜24が形成されており、このSiO2ゲート絶縁膜24によって、p型GaNチャネル層16の傾斜した両側面が被覆されている。また、このSiO2ゲート絶縁膜24上には、前述した積層構造の傾斜面以外の箇所と後述するゲート電極、ソース電極、及びドレイン電極の箇所を除いた部分に、耐圧・耐熱性樹脂としてのポリイミドからなる層間絶縁膜26が形成されている。
【0006】
そして、層間絶縁膜26及びSiO2ゲート絶縁膜24に開口されたコンタクトホールを介して、n型GaNソース層18及びn型GaNドレイン層14にそれぞれオーミック接続するソース電極32S及び2つのドレイン電極32Da、32Dbが形成されており、また層間絶縁膜26及びSiO2ゲート絶縁膜24に開口されたコンタクトホールを介して、p型GaNチャネル層16の傾斜した両側面上のSiO2ゲート絶縁膜24にそれぞれ接触する2つのゲート電極40Ga、40Gbが形成されている。
【0007】
そして、ソース電極32S及びドレイン電極32Da、32Dbは、SiO2ゲート絶縁膜24との密着性が良好でn型GaNソース層18及びn型GaNドレイン層14とのコンタクト抵抗の小さい電極材料であるTaSi及びAu(金)が下から順に積層されたTaSi/Au積層構造となっている。また、ゲート電極40Ga、40Gbは、Ni(ニッケル)及びAuが順に積層されたNi/Au積層構造となっている。
【0008】
こうして、n型GaNソース層18及びn型GaNドレイン層14にそれぞれソース電極32S及びドレイン電極32Daがオーミック接続し、n型GaNソース層18及びn型GaNドレイン層14によって挟まれたp型GaNチャネル層16の傾斜した一方の側面上にSiO2ゲート絶縁膜24を介してゲート電極40Gaが設けられ、エンハンスメント型の第1のMISFET42aを構成している。
【0009】
同様に、n型GaNソース層18及びn型GaNドレイン層14にそれぞれソース電極32S及びドレイン電極32Dbがオーミック接続し、p型GaNチャネル層16の傾斜した他方の側面上にSiO2ゲート絶縁膜24を介してゲート電極40Gbが設けられ、エンハンスメント型の第2のMISFET42bを構成している。そして、これら第1及び第2のMISFET42a、42bは、メサ形状の相対する両側に隣接して配置されている。
【0010】
このFET構造において、n型GaNソース層18及びn型GaNドレイン層14により上下を挟まれた厚さ30nmのp型GaNチャネル層16の傾斜した両側面の近傍が、図で示したチャネル長Lを有するチャネル領域となる。このチャネル長Lは、チャネル層16の厚さと積層構造に形成した傾斜面の立ち上がり角度との関数である。例えばこの傾斜面の立ち上がり角度をθ、チャネル層16の厚さをdとすると、d・(sinθ)-1となる。
【0011】
それ故、このFET構造におけるチャネル長は、積層構造の傾斜面の立ち上がり角度θが同じであるとすれば、p型GaNチャネル層16の厚さによって制御することが可能となるため、nmオーダーへの飛躍的な短チャネル長化を容易かつ高精度に達成することができる。従って、オン抵抗の充分に小さいスイッチング動作が可能なMISFETを実現することができる(特願2001−361383を参照)。
【0012】
【発明が解決しようとする課題】
しかしながら。図1のような従来の斜めゲートを有するGaN系MISFETにおいては、ゲート絶縁膜24の材料として、SiO2、SiNx等の誘電体を用いているためメサ斜面への密着性が悪く、素子の信頼性が低くなるという問題があった。
【0013】
すなわち、FETの製造過程中にゲート絶縁膜24の密着性の悪い部分が発生したり、FETの動作中に熱などの影響により密着性の悪くなった部分からゲート絶縁膜24が剥離するという問題があった。GaN系III−V族化合物半導体をチャネル層に用いたMISFETは高温動作や大電流動作が求められるため、これらのゲート絶縁膜24の不良が発生すると電流リーク、ゲート電極の破壊などが発生するという問題が生ずる。特に、MISFETを数百V以上の電圧が加わる高電圧回路の素子として使用した場合はその影響はより大きなものとなる。
【0014】
【課題を解決するための手段】
上記課題を解決するため、本発明の第一は請求項1記載のように、GaN系III−V族化合物半導体からなるチャネル層の上下にソース層及びドレイン層が配置されている積層構造を有し、前記積層構造の側面は、所定の角度をもつ傾斜面又は垂直面になっており、前記傾斜面又は前記垂直面における前記チャネル層の側面を含む箇所に、ゲート絶縁膜を介してゲート電極が設けられている電界効果トランジスタにおいて、前記ゲート絶縁膜を構成する材料がAlを含むGaN系III−V族化合物半導体を酸化したものからなることを特徴とする。
【0015】
本発明の第一では、ゲート絶縁膜を構成する材料が半導体からなるため、ゲート絶縁膜の密着性が向上し、電界効果トランジスタの信頼性が向上する。
【0016】
本発明の第二は請求項2記載のように、前記ゲート絶縁膜を構成するGaN系III−V族化合物半導体がこれと密着するGaN系III−V族化合物半導体の層に生ずるピエゾ効果を打ち消す作用があることを特徴とする。
【0017】
本発明の第二では、ゲート絶縁膜を構成する材料が絶縁膜と密着するGaN系III−V族化合物半導体に生ずるピエゾ効果を打ち消す作用があるため、ゲート絶縁膜を構成する材料が前記絶縁膜と密着するGaN系III−V族化合物半導体の界面に二次元電子ガスが発生しない。そのため、ゲートにバイアスを加えない状態ではソース−ゲート間に電流が流れない、いわゆるノーマリオフのMISFETを実現することができる。
【0019】
本発明によれば、ゲート絶縁膜がAlを含むIII−V族化合物半導体層を酸化したものからなるため、絶縁膜の密着性を一層強くすることができる。そのため、素子の信頼性を一層高くすることができる。また、絶縁膜と密着するGaN系III−V族化合物半導体に生ずるピエゾ効果を打ち消す作用もあるため、ゲートにバイアスを加えない状態ではソース−ゲート間に電流が流れない、いわゆるノーマリオフのMISFETを実現することができる。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態について添付図面を参照しながら説明する。
本発明の実施の形態に係る斜めゲートを有するGaN系MISFETは図1に示したように、ゲート絶縁膜24の材料にAlInGaNを酸化したAlInGaNOxを用いている点以外は、従来の技術に記載した斜めゲートを有するGaN系MISFETと同じである。
【0021】
本発明の実施の形態に係るMISFETの製造方法の一例について、図2〜図12を用いて説明する。
先ず、半絶縁性のSi基板10上に、例えば超真空成長装置を用いたガスソースMBE(Molecular Beam Epitaxy;分子線エピタキシャル成長)法により、一連の結晶成長を行った。
なお、使用する基板には、Si基板に代えてGaAs、GaP、ZnO、SiC、AlN、サファイア基板を用いることも可能である。
【0022】
即ち、成長温度640℃において、原料ガスとして4×10-5PaのGa(ガリウム)とラジカル化した4×10-4PaのNを用い、GaNバッファ層(図示せず)を厚さ50nmに成長させた。連続して、成長温度850℃において、1.33×10-3PaのGaと6.65×10-3PaのNを用い、アンドープGaN層12を厚さ1000nmに成長させた。
【0023】
また連続して、成長温度850℃において、6.65×10-4PaのGaと6.65×10-3PaのNを用い、6.65×10-6PaのSiをドーパントとして加え、キャリア濃度1×1019cm3程度のn型GaNドレイン層14を厚さ200nmに成長させた。更に連続して、成長温度850℃において、6.65×10-7PaのGaと6.65×10-3PaのNを用い、6.65×10-6PaのMgをドーパントとして加えて、キャリア濃度5×1018cm3程度のp型GaNチャネル層16を厚さ30nmに成長させた。
【0024】
更に連続して、成長温度850℃において、6.65×10-4PaのGaと6.65×10-3PaのNを用い、6.65×10-4PaのSiをドーパントとして加え、キャリア濃度1×1019cm3程度のn型GaNソース層18を厚さ200nmに成長させた。こうして、p型GaNチャネル層16がその上下をn型GaNソース層18及びn型GaNドレイン層14によって挟まれた積層構造を形成した(図2参照)。
【0025】
なお、このとき、Ga源には、例えばTEG(Ga(C2H5 )3 ;トリエチルガリウム)やTMG(Ga(CH3)3;トリメチルガリウム)等の有機金属ガスを用いた。また、N源には、例えば((CH3)2・N2H4;ジメチルヒドラジン)、プラズマ化したN2、NH3(アンモニア)等を用いた。また、Si源には、SiH4(モノシラン)等を用いた。また、Mg源には、例えばジシクロペンタジエニエルMg等の有機系Mgを用いた。
【0026】
また、ガスソースMBE法の代わりに、MOCVD(Metal Organic ChemicalVapor Deposition ;有機金属化学気相成長)法を用いて一連の結晶成長を行ってもよい。
次いで、n型GaNソース層18上に、例えばプラズマCVD(Chemical Vapor Deposition ;化学的気相成長)法により、SiO2膜20を厚さ200nmに形成した。なお、このSiO2膜20の代わりに、SiNx膜やAlN膜を形成してもよい。続いて、SiO2膜20上にレジスト膜を塗布した後、リソグラフィ技術を用いてパターニングし、所定の形状のレジストパターン22を形成した(図3参照)。
【0027】
次いで、このレジストパターン22をマスクとして、例えばBHFを用いたウエットエッチング法又はCF4を用いたドライエッチング法により、SiO2膜20を選択的にエッチング除去して、所定の形状にパターニングした。その後、例えばアセトンやメタノールを用いた方法やO2アッシング法により、レジストパターン22を除去した。
【0028】
続いて、メタン系ガスを用いたECR(Electron Cyclotron Resonance;電子サイクロトロン共鳴)プラズマエッチング法又はRIBE(Reactive Ion Beam Etching;反応性イオンビームエッチング)法により、パターニングされたSiO2膜20をマスクとして、n型GaNソース層18、p型GaNチャネル層16、及びn型GaNドレイン層14の一部を順に選択的にエッチング除去し、メサ形状を形成した。このメサ形状の相対する両側面は、n型GaNソース層18、p型GaNチャネル層16、及びn型GaNドレイン層14の一部が露出した傾斜面となった。即ち、p型GaNチャネル層16の傾斜した側面が、メサ形状の傾斜面の一部をなした(図4参照)。
【0029】
このとき、n型GaNソース層18及びn型GaNドレイン層14によって上下を挟まれたp型GaNチャネル層16の傾斜した両側面が、作製予定のMISFETのチャネル領域となり、このチャネル領域の傾斜面に沿った長さがチャネル長Lとなった。このチャネル長Lは、p型GaNチャネル層16の厚さとメサ加工の条件によって規定され、主要にはp型GaNチャネル層16の厚さによって規定され、ここでは40nmとなった。
【0030】
次いで、SiO2膜20を除去した後、メサ形状の全面に、MBE法を用い、N源としてアンモニア(4×10-4Pa)、Ga源として金属Ga(4×10-5Pa)Al源としてAl(1×10-5Pa)、In源としてIn(7×10-6 Pa)を加え、成長温度850℃で厚み20nmのAlInGaN層を成長する(図5の符号24に相当する)。なお、Al、Inの組成は任意でよい。
【0031】
次に、成長したAlInGaN層の酸化を行う。酸化には、抵抗加熱の電気炉を用い、酸素雰囲気中でAlInGaN層を直接酸化し、AlInGaNOx層を形成しゲート絶縁膜24を形成する。なお、酸素は常圧で供給し、電気炉の温度は950℃で、酸化時間は5〜10分程度である。
【0032】
なお、本実施の形態では、酸化する半導体材料としてAlInGaNを用いていたが、これに限られるものではなく、AlGaN、AlInGaNAs、AlInGaNP、AlInGaNAsP、AlGaNP、AlGaNAsなどすべてのGaN系III−V族化合物半導体を用いることができる。
【0033】
AlInGaNOxからなるゲート絶縁膜24の全面に、耐圧・耐熱性樹脂としてのポリイミドから構成される層間絶縁膜26を厚さ3000nmに形成した。
【0034】
次いで、この層間絶縁膜26上にEB(Electron Beam;電子線)レジスト膜を塗布した後、EBリソグラフィ技術を用いてパターニングし、ソース及びドレイン形成予定領域を開口するレジストパターン28を形成した(図6参照)。
次いで、このレジストパターン28をマスクとして、ドライエッチング装置用いたRIBE法により、層間絶縁膜26及びゲート絶縁膜24を選択的に順にエッチング除去して、n型GaNソース層18が露出するコンタクトホール30Sを開口すると同時に、n型GaNドレイン層14が露出する2つのコンタクトホール30Da、30Dbを開口した。その後、例えばアセトンやメタノールを用いた方法やO2アッシング法により、レジストパターン28を除去した(図8参照)。
【0035】
次いで、コンタクトホール30S、30Da、30Dbが開口された層間絶縁膜26全面に、例えばArプラズマを用いたスパッタ蒸着法により、 n型GaNソース層18及びn型GaNドレイン層14とのコンタクト抵抗の小さい電極材料であるTaSi及びAuを下から順に積層して、TaSi/Au層32を形成すると共に、このTaSi/Au層32によってコンタクトホール30S、30Da、30Db内を充填した。なお、このTaSi/Au層32の代わりに、例えばWSi/Au層やTaSi層やAlSi/Au層やNiSi/Au層等の金属シリサイド合金を含む層を形成してもよい(図8参照)。
【0036】
次いで、例えばCMP(Chemical Mechanical Polishing;化学的機械研磨)法により、TaSi/Au層32及び層間絶縁膜26を研磨し、コンタクトホール30S、30Da、30Db内のみにTaSi/Au層32を分離して残存させると共に、このTaSi/Au層32及び層間絶縁膜26からなる表面を面一の平坦面とした(図9参照)。
【0037】
こうして、n型GaNソース層18にオーミック接続するコンタクトホール30S内のTaSi/Au層32からなるソース電極32Sを形成した。同時に、n型GaNドレイン層14にオーミック接続するコンタクトホール30Da、30Db内のTaSi/Au層32からなる2つのドレイン電極32Da、32Dbを形成した(図9参照)。
【0038】
次いで、層間絶縁膜26並びにソース電極32S及びドレイン電極32Da、32Dbの全面に、例えばプラズマCVD法により、SiO2膜34を厚さ200nmに形成した。続いて、このSiO2膜34上にEBレジスト膜を塗布した後、EBリソグラフィ技術を用いてパターニングし、ゲート形成予定領域を開口するレジストパターン36を形成した(図10参照)。
【0039】
次いで、このレジストパターン36をマスクとして、ドライエッチング装置を用いたRIBE法により、SiO2膜34及び層間絶縁膜26を選択的に順にエッチング除去して、p型GaNチャネル層16の傾斜した両側面を被覆するゲート絶縁膜24が露出する2つのコンタクトホール38Ga、38Gbを開口した。その後、例えばアセトンやメタノールを用いた方法やO2アッシング法により、レジストパターン36を除去した。(図12参照)。
【0040】
次いで、コンタクトホール38Ga、38Gbが開口されたSiO2膜34の全面に、例えばArプラズマを用いたスパッタ蒸着法により、Ni及びAuを下から順に積層して、Ni/Au層40を形成すると共に、このNi/Au層40によってコンタクトホール38Ga、38Gb内を充填する(図12参照)。
次いで、例えばCMP法により、Ni/Au層40及びSiO2膜34をソース電極32S及びドレイン電極32Da、32Db等の表面が露出するまで研磨して、コンタクトホール38Ga、38Gb内のみにNi/Au層40を分離して残存させると共に、このNi/Au層40、ソース電極32S及びドレイン電極32Da、32Db、並びに層間絶縁膜26からなる表面を面一の平坦面とした。そして、ゲート絶縁膜24に接触するコンタクトホール38Ga、38Gb内のNi/Au層40からなる2つのゲート電極40Ga、40Gbを形成した。
【0041】
こうして、n型GaNソース層18及びn型GaNドレイン層14にそれぞれソース電極32S及びドレイン電極32Da、32Dbがオーミック接続し、n型GaNソース層18及びn型GaNドレイン層14によって上下を挟まれたp型GaNチャネル層16の傾斜した両方の側面上にゲート絶縁膜24を介してゲート電極40Ga、40Gbが設けられたエンハンスメント型の第1及び第2のMISFET42a、42bを隣接して形成した(図1参照)。
【0042】
次いで、図示は省略するが、多層配線技術を用いて、これらの各電極及び層間絶縁膜26の上に例えばポリイミドからなる層間絶縁膜を形成し、この層間絶縁膜に開口したコンタクトホールを介して、ソース電極32S及びドレイン電極32Da、32Db並びにゲート電極40Ga、40Gbに適宜接続する配線層を形成した。こうして配線層によって互いに接続される第1及び第2のMISFET42a、42b等から構成される所定の集積回路を形成した。
【0043】
以上のような一連の工程を経て、図1に示されるようなGaN系MISFETを作製した。
このように本実施例に係る製造方法よれば、ソース電極32S、ドレイン電極32Da、32Db、及びゲート電極40Ga、40Gbの形成の際にCMP法を用いているため、各電極が接触しているn型GaNソース層18、n型GaNドレイン層14、及びゲート絶縁膜24の高さは互いに異なるものの、これらの電極及び層間絶縁膜26からなる表面を面一の平坦面とすることが可能になる。従って、第1及び第2のMISFET42a、42bの形成後の多層配線工程を容易にすることができる。
【0044】
因みに、本発明者らが図1に示されるようなGaN系MISFETを試作し、その特性を測定したところ、ゲート・ソース間電圧VGS=−2Vのときのオン抵抗は、10mΩcm2となった。また、ゲート耐圧は400Vを超える値が得られた。
【0045】
【発明の効果】
以上詳細に説明したように、本発明によれば、GaN系III−V族化合物半導体からなるチャネル層の上下をソース層及びドレイン層によって挟まれた積層構造に設けられた傾斜面又は垂直面におけるチャネル層側面上にゲート絶縁膜を介してゲート電極が設けられているMISFETにおいて、ゲート絶縁膜が積層構造を有するメサとの密着性の良い材料を用いているため、オン抵抗が充分に小さく信頼性の高いMISFETを実現することが可能である。
【図面の簡単な説明】
【図1】本発明の一実施形態及び従来の技術に係るGaN系MISFETを示す概略断面図である。
【図2】図1に示されるGaN系MISFETの製造方法を説明するための工程断面図(その1)である。
【図3】図1に示されるGaN系MISFETの製造方法を説明するための工程断面図(その2)である。
【図4】図1に示されるGaN系MISFETの製造方法を説明するための工程断面図(その3)である。
【図5】図1に示されるGaN系MISFETの製造方法を説明するための工程断面図(その4)である。
【図6】図1に示されるGaN系MISFETの製造方法を説明するための工程断面図(その5)である。
【図7】図1に示されるGaN系MISFETの製造方法を説明するための工程断面図(その6)である。
【図8】図1に示されるGaN系MISFETの製造方法を説明するための工程断面図(その7)である。
【図9】図1に示されるGaN系MISFETの製造方法を説明するための工程断面図(その8)である。
【図10】図1に示されるGaN系MISFETの製造方法を説明するための工程断面図(その9)である。
【図11】図1に示されるGaN系MISFETの製造方法を説明するための工程断面図(その10)である。
【図12】図1に示されるGaN系MISFETの製造方法を説明するための工程断面図(その11)である。
【符号の説明】
10 基板
12 アンドープGaN層
14 n型GaNドレイン層
16 p型GaNチャネル層
18 n型GaNソース層
20 SiO2膜
22 レジストパターン
24 ゲート絶縁膜
26 層間絶縁膜
28 レジストパターン
30S、30Da、30Db コンタクトホール
32 TaSi/Au層
32S ソース電極
32Da、32Db ドレイン電極
34 SiO2膜
36 レジストパターン
38Ga、38Gb コンタクトホール
40 Ni/Au層
40Ga、40Gb ゲート電極
42a 第1のMISFET
42b 第2のMISFET
L チャネル長
Claims (12)
- GaN系III−V族化合物半導体からなるチャネル層の上下にソース層及びドレイン層が配置されている積層構造を有し、前記積層構造の側面は、所定の角度をもつ傾斜面又は垂直面になっており、前記傾斜面又は前記垂直面における前記チャネル層の側面を含む箇所に、ゲート絶縁膜を介してゲート電極が設けられている電界効果トランジスタにおいて、
前記ゲート絶縁膜を構成する材料がAlを含むGaN系III−V族化合物半導体を酸化したものからなることを特徴とする電界効果トランジスタ。 - 前記ゲート絶縁膜を構成するGaN系III−V族化合物半導体が前記絶縁膜と密着するGaN系III−V族化合物半導体層に生ずるピエゾ効果を打ち消す作用があることを特徴とする請求項1記載の電界効果トランジスタ。
- 前記傾斜面又は前記垂直面が、前記積層構造をメサ形状に加工した側面であり、前記メサ形状の複数の側面のそれぞれの前記傾斜面又は前記垂直面における前記チャネル層の側面を含む箇所に、ゲート絶縁膜を介してゲート電極が設けられている、請求項1または請求項2記載の電界効果トランジスタ。
- 前記チャネル層を構成するGaN系III−V族化合物半導体が、GaN、InGaN、AlGaN、InGaNAs、InGaNP、又はAlInGaNPである、請求項1、請求項2または請求項3記載の電界効果トランジスタ。
- 前記Alを含むGaN系III−V族化合物半導体がAlGaN、AlInGaN、AlInGaNAs、AlInGaNP、AlInGaNAsP、AlGaNP、AlGaNAsである請求項1ないし請求項4のいずれか1項記載の電界効果トランジスタ。
- 前記ソース層及び前記ドレイン層が、GaN系III−V族化合物半導体からなり、前記ソース層及び前記ドレイン層にそれぞれ接続して設けられているソース電極及びドレイン電極が、前記ソース層及び前記ドレイン層側から金属シリサイド層、Au層の順序で積層された積層構造を有する、請求項1ないし請求項5記載の電界効果トランジスタ。
- 前記金属シリサイド層が、Ta、W、Al、又はNiのシリサイド合金からなる、請求項6記載の電界効果トランジスタ
- 基板上に、連続的な結晶成長を行って、GaN系III−V族化合物半導体からなるチャ
ネル層の上下にソース層及びドレイン層が配置された積層構造を形成する第1の工程と、 前記積層構造を選択的にエッチング除去して、前記積層構造の側面に所定の角度をもつ傾斜面又は垂直面を表出させると共に、前記ソース層及び前記ドレイン層の表面を表出させる第2の工程と、
前記ソース層及び前記ドレイン層並びに前記傾斜面又は前記垂直面の全面に、Alを含むGaN系III−V族化合物半導体層を形成した後に前記Alを含むGaN系III−V族化合物半導体層を酸化することにより、ゲート絶縁膜を形成する第3の工程と
を有することを特徴とする電界効果トランジスタの製造方法。 - 前記第3の工程は、前記ゲート絶縁膜を形成した後、さらに前記ゲート絶縁膜の全面に層間絶縁膜を形成する工程を備え、
前記層間絶縁膜を選択的にエッチング除去して、前記傾斜面又は前記垂直面における前記チャネル層の箇所に前記ゲート絶縁膜が露出するコンタクトホールを開口した後、前記コンタクトホール内に所定の導電性材料を充填して、ゲート電極を形成する第4の工程をさらに有することを特徴とする請求項8に記載の電界効果トランジスタの製造方法。 - 前記第4の工程において前記ゲート電極を形成する際に、前記コンタクトホールが開口された前記層間絶縁膜の全面に所定の導電性材料を堆積した後、前記導電性材料を研磨して、前記コンタクトホール内に前記導電性材料を分離して充填する、請求項9記載の電界効果トランジスタの製造方法。
- 前記第3の工程の後に、前記層間絶縁膜及び前記ゲート絶縁膜を選択的に順にエッチング除去して前記ソース層及び前記ドレイン層が露出するコンタクトホールを開口し、前記コンタクトホールが開口された前記層間絶縁膜の全面に所定の導電性材料を堆積し、前記導電性材料を研磨して前記コンタクトホール内に前記導電性材料を分離して充填して、前記導電性材料からなるソース電極及びドレイン電極をそれぞれ前記ソース層及び前記ドレイン層に接続して形成する工程を有する、請求項10記載の電界効果トランジスタの製造方法。
- 前記基板は、Si、GaAs、GaP、ZnO、SiC、AlN、サファイア基板を用いることを特徴とする請求項8ないし請求項11のいずれか1項記載の電界効果トランジスタの製造方法。
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