KR20080030050A - Ⅲ족 질화물 인헨스먼트 모드 소자 - Google Patents

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Abstract

게이트 아래에 게이트 장벽(gate barrier)를 포함하는 Ⅲ족 질화물 전력 반도체 소자와 그 소자의 제작 방법.
Ⅲ족 질화물, 인헨스먼트 모드 소자, 전력 반도체 소자, 게이트 장벽, 전력 반도체 소자 제작 방법

Description

Ⅲ족 질화물 인헨스먼트 모드 소자{Ⅲ-NITRIDE ENHANCEMENT MODE DEVICES}
본 발명은 전력 반도체 소자와 관련되어 있으며, 특히 Ⅲ족 질화물 전력 반도체 소자(Ⅲ-nitride power semiconductor devices)와 관련된다.
고 전자 이동도 트랜지스터(HEMT)는 전통적인 전력 반도체 소자의 한 예이다. HEMT는 Ⅲ족 질화물 반도체를 사용하여 제작되는데, 이 반도체는 본 명세서에 언급된 대로, GaN, AlGaN, InGaN 또는 그와 같은 AlInGaN 계(system)로부터의 반도체 합금을 의미한다.
전통적으로 알려진 기술에 의하면, HEMT는 예를 들어 도핑되지 않은 GaN으로 구성되는 제 1 Ⅲ족 질화물 반도체 바디와, 제 1 Ⅲ족 질화물 반도체 바디 위에 배치되며 예를 들어 AlGaN으로 구성되는 제 2 Ⅲ족 질화물 반도체 바디를 포함한다. 잘 알려진 대로, 제 1 Ⅲ족 질화물 반도체 바디와 제 2 Ⅲ족 질화물 반도체 바디의 이종접합부(heterojunction)는 일반적으로 이차원 전자가스(2DEG)로 언급되는 전도성 영역을 형성하게 된다.
전형적인 HEMT는 또한 적어도 2 개의 전력 전극들(power electrodes)을 포함한다. 전류는 이 2개의 전력 전극들 사이에서 2DEG를 통하여 전도된다.
HEMT는 또한 게이트 장치(gate arrangement)를 포함하는데, 이 게이트 장치 는 원하는 바에 따라 2DEG를 작동 가능하게 하거나 억제하도록 작동되며, 이에 의해 소자를 온(ON) 시키거나 오프(OFF) 시킬 수 있다. 결과적으로, HEMT는 전계효과 트랜지스터(FET)처럼 작동될 수 있다. 사실, 이러한 소자는 때로는 이종접합 전계효과 트랜지스터(HFET)로서 언급된다.
높은 전류 운반 능력 및 높은 절연 파괴 전압(breakdown voltage) 성능을 갖는 Ⅲ족 질화물계의 이종접합 전력 반도체 소자는 그것의 낮은 손실로 인하여 전력 어플리케이션에 적합하다. 그러나, 많은 Ⅲ족 질화물 반도체 소자들은 노멀리 온(normally ON) 소자인 바, 이는 소자를 오프시키려면 게이트에 바이어스를 걸어주는 것이 요구됨을 의미한다. 노멀리 온 소자들은 전력 어플리케이션에 있어서는 덜 바람직한데, 그 이유는 a) 이러한 소자들은 노멀리 오프 소자보다 덜 효율적으로 작동되고, b) 노멀리 온 소자를 위한 구동 회로가 더욱 복잡하고 그로 인해 더욱 비싸기 때문이다.
그래서, 노멀리 오프의 Ⅲ족 질화물 전력 반도체 소자를 제공하는 것이 요망된다.
본 발명의 목적은 노멀리 오프의 Ⅲ족 질화물 전력 반도체 소자 및 그것의 제작방법을 제공하는 데에 있다.
본 발명의 일 실시형태에 따르면, 반도체 소자를 제작하기 위해 질소 극성(nitrogen polar) Ⅲ족 질화물 반도체(예를 들어 질소 극성 GaN)가 사용된다.
본 발명의 바람직한 실시예에 의하면, 전력 반도체 소자는 바람직하게는,
기판과,
하나의 밴드 갭(band gap)을 갖는 제 1 Ⅲ족 질화물 반도체 바디와 상기 제 1 Ⅲ족 질화물 반도체 바디 위의 또 다른 밴드 갭을 갖는 제 2 Ⅲ족 질화물 반도체 바디를 포함하며, 2차원 전자가스를 갖는 질소 극성 활성 이종접합부와,
적어도 상기 제 2 Ⅲ족 질화물 바디에 결합되어 있는 게이트 장치,
게이트에 바이어스가 걸리지 않았을 때 상기 2차원 전자가스를 중단시키기 위해, 상기 게이트 장치와 상기 제 2 Ⅲ족 질화물 반도체 바디 사이에 놓여 있는 게이트 장벽과, 그리고
적어도 상기 제 2 Ⅲ족 질화물 반도체 바디에 결합되어 있는 제 1 전력 전극과 제 2 전력 전극을 포함한다.
본 발명의 바람직한 실시예에 의하면, 게이트 장벽(gate barrier)은 AlInGaN 계(system)로부터의 합금으로 구성된다. 예를 들어, AlGaN으로 구성될 수 있다.
본 발명의 일 실시예에 의하면, 게이트 장벽은 절연 스페이서(insulation spacer)에 의해 각 전력 전극으로부터 이격(spaced)되어 위치한다. 이 절연 스페이서는 산화물이다. 예를 들어, 절연 스페이서는 (AlGa)₂O₃로 구성될 수 있다.
본 발명의 또 다른 실시예에 의하면, 이 반도체 소자는 다수의 활성 Ⅲ족 질화물 이종접합부(active Ⅲ-nitride heterojunctions)들을 포함하는데, 각각의 이종접합부는 2DEG를 포함한다. 활성 이종접합부들 중 적어도 하나는 리세스(recess)를 포함할 수 있는데, 이 리세스에 상기 게이트 장치가 수납된다.
본 발명에 따른 소자는 바람직하게는,
바람직하게는 GaN인 Ⅲ족 질화물 반도체 바디를 성장시키는 단계와,
상기 Ⅲ족 질화물 반도체 바디 안의 영역에 수소 이온들을 주입시키는 단계와,
질소 극성 Ⅲ족 질화물 반도체 바디를 얻어내기 위하여 상기 반도체 바디를 상기 영역들을 따라 분리하는 단계와, 그리고
상기 질소 극성 Ⅲ족 질화물 반도체 바디 위에서 Ⅲ족 질화물 반도체 소자를 형성하는 단계에 의해 바람직하게 제작된다.
본 발명의 일 실시형태에 따르면, 상기 방법은 예를 들어 질소 극성 GaN인 질소 극성 Ⅲ족 질화물 바디를 얻어낼 수 있게 함은 물론, 노멀리 오프의 인헨스먼트형 소자를 제조할 수 있게 한다.
상기 방법은 또한 상기 Ⅲ족 질화물 반도체 바디에 기판을 본딩(bonding)시키는 단계를 포함할 수 있다.
본 발명의 다른 특징들과 이점들은 첨부된 도면을 참조로 한, 다음의 상세한 실시예로부터 명확해질 것이다.
도 1은 본 발명의 제 1 실시예에 따른 소자의 전체적 단면을 개략적으로 보여준다.
도 2A-2F는 본 발명에 따른 소자를 제작하는 방법을 개략적으로 보여준다.
도 3A는 본 발명에 따른 게이트 장벽의 부가로 인한 밴드 다이어그램을 보여준다.
도 3B는 게이트 장치 아래의 게이트 장벽의 부가로서 얻어지는 결과를 나타내는 밴드 다이어그램을 보여준다.
도 4는 본 발명의 제 2 실시예에 따른 소자의 전체적 단면을 개략적으로 나타낸다.
도 5A는 제 2 실시예의 전력 전극들 하에서의 밴드 다이어그램을 보여준다.
도 5B는 제 2 실시예의 게이트 배열 하에서의 밴드 다이어그램을 보여준다.
도 6은 본 발명의 제 3 실시예에 따른 소자의 전체적 단면을 나타낸다.
도 7A는 제 3 실시예의 전력 전극들 하에서의 밴드 다이어그램을 보여준다.
도 7B는 제 3 실시예의 게이트 배열 하에서의 밴드 다이어그램을 보여준다.
도 8은 제 3 실시예에서의 제작 과정을 개략적으로 나타낸다.
도 9는 제 3 실시예의 변형을 개략적으로 나타낸다.
도 1을 참고해 보면, 본 발명의 제 1 실시예에 따른 반도체 소자는 기판(10)(substrate), 본딩 층(12)(bonding layer), 제 1 Ⅲ족 질화물 완충 바디(14)(Ⅲ-nitride buffer body), 제 1 Ⅲ족 질화물 반도체 바디(16), 제 2 Ⅲ족 질화물 반도체 바디(18), 제 2 Ⅲ족 질화물 반도체 바디(18)에 전기적으로 결합되어 있는 제 1 전력 전극(20)과 제 2 전력 전극(22), 그리고 게이트 장치(24)를 포함한다.
본 발명의 일 실시형태에 따르면, 게이트 장벽(26)은 제 2 Ⅲ족 질화물 반도체 바디(18)의 위이자 게이트 장치(24)의 아래에 배치되어 있다. 게이트 장벽(26) 은 AlInGaN, 바람직하게는 AlGaN으로부터의 합금이다.
본 발명의 또 다른 실시형태에 따르면, 완충 층(14)은 질소 극성 Ⅲ족 질화물 반도체 물질로서, 예를 들어 질소 극성 GaN이다. 그 결과 완충 층 위에 형성된 전체 스택(stack)은 질소 극성이다. 제 1 Ⅲ족 질화물 반도체(16)와 제 2 Ⅲ족 질화물 반도체(18)는 AlInGaN 시스템으로부터의 각기 다른 합금으로서 각각은 서로 다른 밴드 갭(band gap)을 갖는다. 바람직하게는, 제 1 Ⅲ족 질화물 반도체 바디(16)는 AlGaN인데, 제 2 Ⅲ족 질화물 바디(18)는 GaN이다. 잘 알려진 바와 같이, 2DEG는 제 1 Ⅲ족 질화물 반도체 바디(16)와 제 2 Ⅲ족 질화물 반도체 바디(18)의 이종접합부에서 형성됨을 밝혀둔다. 전력전극들(20, 22)은 그래서 전류 전도를 위하여 2DEG에 결합되어 있다. 도 1에 나타난 소자는 노멀리 오프 소자이다. 즉, 게이트 장벽(26)의 존재로 인하여 2DEG가 중단된다. 게이트 장치(24)는 바이어스를 걸어주었을 때 전류 전도를 허용하기 위하여 2DEG를 복구시키는 게이트 전극(상세히 예시되지는 않은)을 포함함을 밝혀둔다. 그래서, 게이트 전극에 바이어스가 걸리지 않은 때에는 소자는 꺼져있는 상태로 남게 된다. 게이트 전극은 게이트 장벽(26)과의 쇼트키 접합(schottky contact)을 통하거나, Si₃N₄, SiO₂또는 본 발명의 참뜻과 범위를 벗어나지 않는 범위에서의 기타 물질로 이루어진 게이트 절연체를 통하여, 제 1 Ⅲ족 질화물 반도체(16)와 제 2 Ⅲ족 질화물 반도체(18)의 이종접합부에 결합 되어 있다.
본 발명의 일 실시형태에 따르면 본 발명에 의한 소자를 제작할 때 스마트 컷 공정(smart cut technology)이 사용된다.
본 발명에 따른 전력 반도체 소자는 도 2A에 나타난 것과 같이, 적합한 기판(10)(예를 들어 Si) 위에서 전이 층(11)(transition layer)(예를 들어 AlN)을 성장시고, 그 다음 전이 층 11위에서 완충 물질(30)(buffer material)을 성장시킴으로써 제작된다.
기판(10)은 바람직하게는 Si이지만, 본 발명의 참뜻과 범위를 벗어나지 않는 한에서 SiC, 사파이어(sapphire), GaN 기판도 가능하다.
전이 층(11)은 잘 알려진 바와 같이, 알루미늄 농도에 따라 분류된 하나의 AlN으로 바람직하게 구성될 수 있고, 알루미늄 함유도가 다양한 AlN 층들의 스택에 의해 바람직하게 구성될 수도 있다. 완충 물질(30)은 바람직하게는 GaN이다.
도 2B에 나타난 바와 같이, 완충 물질(30)이 성장된 후에는, 수소 원자들(32)이 주입 영역(34)(implant region)을 형성하기 위하여 바람직한 깊이로 그 지역 안에 주입된다. 이 수소 원자는 갈륨과 질소 사이의 본드들을 깨뜨리기 위하여 움직여서 원자는 쉽게 분리된다.
도 2C와 2D를 다음으로 참고해 보면, 실리콘 물질이 예를 들어 이산화규소 본딩 층(38)(silicon dioxide bonding layer)을 통하여 GaN 층(30)의 위 표면에 본딩되어 있다. GaN 층(30)은 주입 지역(34)을 따라 분리되어 있고, 실리콘 웨이퍼(36)(silicon wafer)를 제거함으로써 GaN 층(30)의 위층이 제거된다. 상세히 말하자면, GaN 층(30)이 분리되도록 유발시키는 소둔 스트립(annealing strip)이 적용되고, 실리콘 웨이퍼(36)가 제거됨에 따라 GaN 층(30)의 윗부분(37)(top portion)이 제거된다. 윗부분(37)은 질소 극성 GaN 바디(39)를 포함함을 밝혀둔다.
다음으로, 윗부분(37)이 튀겨져 나간(flipped) 후에, 또 다른 GaN 층(40)이 예를 들어 분자선 에피택시(MBE-molecular beam epitaxy)를 사용하면서 질소 극성 GaN(39) 위에서 성장되는데, 이것에 의하여 완충 층(14)이 형성된다. 그리고나서, 도 2E에 나타난 바와 같이, 제 1 Ⅲ족 질화물 반도체 바디(16)(예를 들어 AlGaN인)가 완충 층(14) 위에서 성장되고, 제 2 Ⅲ족 질화물 반도체 바디(18)가 제 1 Ⅲ족 질화물 반도체 바디(16) 위에서 성장되며, 게이트 장벽 물질(42)이 제 2 Ⅲ족 질화물 반도체 바디(18) 위에서 형성된다. 그 후 도 2F에 나타난 바와 같이, 게이트 장치를 위한 물질들이 게이트 장벽 물질(42) 위에 쌓이고, 게이트 장벽(26) 위에 게이트 장치(24)를 얻기 위해 스택(stack)이 패턴화되고 에칭(etching)된다. 그 다음, 도 1에 나타난 제 1 실시예에 따른 소자를 얻기 위하여 전력 전극들(20과 22)이 형성된다. 상기 방법은 기술된 대로 자기 정렬된 게이트 장치를 형성하기 위한 것임을 밝혀둔다.
또한 스마트 컷 방식이 바람직한 방법이기는 하지만, 다른 방법도 질소 극성 GaN을 얻어내기 위하여 사용될 수 있음을 밝혀둔다. 예를 들어, 질소 극성 완충 GaN이 그 위에 성장되는 기판이 소자의 제작에 앞서서 선택될 수 있다.
도 3A를 참고해 보면, 게이트 아래에서, 게이트 장벽(26)(예를 들어 AlGaN)은 구조체로부터 대역들(bands)을 솟아오르도록 유발한다. 이 부가된 포텐셜은 전도대(conduction band)를 페르미 준위(fermi level) 위로 잡아당기고, 소자를 꺼지게 한다. 그러나, 게이트 장벽 층의 제거 후에, 전도대는 2DEG 축적과 높은 이동성을 위하여, 도 3B에 예시된 바와 같이 페르미 준위 아래에 놓이게 된다. 그래서, 기술된 대로 게이트 장치 아래의 게이트 장벽 물질의 일부분을 남겨두는 것은 2DEG를 중단시키게 하고, 이 2DEG는 그 후 적절한 바이어스를 걸어주면 복구된다. 그 결과로, 인헨스먼트 모드 Ⅲ족 질화물 소자가 여기에 기술된 구상에 따라 얻어질 수 있다.
제 1 실시예에 따른 소자는 다음과 같은 이유로 이점이 있다:
인헨스먼트 모드 소자인 점;
자기 정렬된 게이트들을 가진다는 점;
소자의 절연 백 플레인(back plane)이 수직의 절연파괴전압의 문제점들을 제거한다는 점;
규소 기판 위에 두꺼운 GaN의 에피택셜 층을 필요로 하지 않는다는 점; 그리고
소자의 얇은 GaN 완충부분(buffer)이 게이트 아래의 완충부분을 통하여 기생 누설(parasitic leakage)을 감소시킨다는 점에서 이점이 있다.
도 4를 참고해 보면, 제 2 실시예에 따른 전력 반도체 소자는 제 1 Ⅲ족 질화물 반도체 바디(16)(예를 들어 AlGaN)와 같은 물질로 이루어진 제 3 Ⅲ족 질화물 반도체 바디(44), 제 2 Ⅲ족 질화물 반도체 바디(18)(예를 들어 GaN)와 같은 물질로 이루어진 제 4 Ⅲ족 질화물 반도체 바디(46)를 포함한다. 제 4 Ⅲ족 질화물 반도체 바디(46)는 제 3, 제 4 Ⅲ족 질화물 반도체 바디(44와 46)의 이종접합부에서 2DEG를 중단시키도록 리세스(48)(recess)를 포함한다. 게이트 장치(24)는 리세스(48)의 내부에 수납된다. 도 4에서 각각 2DEG를 포함하는 2 개의 활성 Ⅲ족 질화 물 이종접합부(19, 21)들을 보여주고 있지만, 제 2 실시예에 따른 소자는 향상된 전도를 위해 다수의 활성 Ⅲ족 질화물 이종접합부들을 포함한다. 나아가 이 실시예에서 층(44)은 활성 이종접합부의 일부분으로서 뿐만 아니라 게이트 장벽으로서의 역할도 한다는 것을 밝혀 둔다.
도 5A는 전력 전극들(20과 22) 아래에서의 밴드들의 상태와 관련된 밴드 다이어그램을 그림으로서 나타내고 있고, 도 5B는 제 2 실시예에 따른 소자의 게이트 장치 아래에서의 상태를 보여주는 밴드 다이어그램을 그림으로서 나타내고 있다.
제 2 실시예에 따른 소자는 제 3 Ⅲ족 질화물 반도체 바디(44)와 제 4 바디 (46)가 형성되는 것과, 제 4 바디(46)가 게이트 배열과 전력 전극들(20, 22)을 형성하기에 앞서서 리세스를 형성하게 되는 것을 제외하면, 도 2A-2F에 예시된 과정에 따라 제작된다.
제 2 실시예에 따른 소자는 다음과 같은 이유로 이점이 있다:
인헨스먼트 모드 소자인 점;
자기 정렬된 게이트를 포함하는 점;
소자의 절연 백 플레인이 수직의 절연파괴전압의 문제점들을 제거시킨다는 점;
규소 기판 위에 두꺼운 GaN의 에피택셜 층을 필요로 하지 않는다는 점;
소자의 얇은 GaN 완충부분이 게이트 아래의 완충부분을 통하여 기생 누설을 감소시킨다는 점;
AlGaN위의 GaN에 대한 선별적인 에칭기술이 잘 알려져 있기 때문에 잘 알려 진 기술들을 사용하여 제작될 수 있다는 점; 그리고
그 제작은 AlGaN의 가능한 산화(oxidation)와 연관될 수 있다는 점에서 이점이 있다.
도 6을 다음으로 참고하면, 제 3 실시예에 따른 소자는 제 2 Ⅲ족 질화물 반도체(18) 위에 있으면서 게이트 배열(24)의 아래에 있는 게이트 장벽(26)을 포함하는데, 이 장벽은 예를 들어 (AlGa)₂O₃인 산화물 바디(48)에 의해, 개별적인 전력 전극들의 양쪽으로부터 떨어진 곳에 위치한다.
도 7A는 제 3 실시예에서의 전력 전극들 아래에서의 상태들과 관련된 밴드 다이어그램을 나타내고, 도 7B는 게이트 배열 24 아래에서의 상태들과 관련된 밴드 다이어그램을 나타낸다.
제 3 실시예에 따른 소자는 장벽 물질(42)이 게이트 배열이 제조되기 전에 적절하게 산화되는 것을 제외하면 도 2A-2B에 예시된 것과 동일한 과정에 따라 제작되는 것임을 밝혀 둔다.
산화물 바디(48)는 산화되지 않아야 하는 부분들을 적절한 마스크로 마스킹(masking)하고, 그 후 마스킹되지 않은 부분들을 산화시키는 과정에 의해 형성될 수 있다. 그래서, 도 8에 나타난 대로, 마스크(50)가 적용되고 마스킹되지 않은 부분들은 산화된다. 적절한 마스크 물질로는 Si₃N₄이 있다. 또 다른 적절한 마스크는 산화된 후에 SiO₂(52)로 바뀌는 실리콘으로 형성될 수 있다. 그 후 SiO₂(52)는 게이트 절연체로서 사용될 수 있다.
아래의 이점들은 개시된 사항으로부터 명확해진다.
질소 극성 물질은 인헨스먼트 모드 소자를 달성하기 위한 추가적인 길을 제시해 준다;
다수의 이종접합부들은 층들의 개수에 따라 2DEG를 생산하거나 억제할 수 있다;
스마트 컷 공정의 이용은 Si 기판들 위의 GaN물질의 생산과 연관되는데, 이 생산은 실리콘 위의 두꺼운 에피택셜 GaN 층을 필요로 하지 않는다;
웨이퍼 본딩은 수직의 절연파괴전압을 제거한다;
웨이퍼 본딩은 완충부분의 두께를 감소시키고 그에 대응하는 누설 경로(leakage path)를 감축시키며, 완충부(buffer)의 저항력의 제약 조건들을 감소시키고, 그래서 트래핑(trapping) 문제에 대응하고 대처하기 위한 탄소 또는 철의 필요성을 제거시킨다; 그리고
질소 극성 물질은 본딩 과정 중 두 번째 튀겨 올림(flip)을 제거함으로써 스마트 컷 공정의 복잡성을 감소시킨다.
본 발명은 특정한 실시예와의 관계에서 기술되어왔으나, 많은 다른 변형, 수정 및 다른 용도가 당업자에게는 명확하게 보일 것이다. 그러므로, 본 발명은 본 명세서의 특정 개시 내용에 국한되어서는 안 되고, 오로지 첨부된 특허청구범위에 의해서만 제한해석되어야 한다.

Claims (23)

  1. 전력 반도체 소자로서:
    기판과;
    하나의 밴드 갭(band gap)을 갖는 제 1 Ⅲ족 질화물 반도체 바디와, 상기 제 1 Ⅲ족 질화물 반도체 바디 위의 또 다른 밴드 갭을 갖는 제 2 Ⅲ족 질화물 반도체 바디를 포함하며, 2차원 전자가스(2DEG)를 갖는 질소 극성 활성 이종접합부와;
    적어도 상기 제 2 Ⅲ족 질화물 바디에 결합되어 있는 게이트 장치(gate arrangement)와;
    게이트에 바이어스가 걸리지 않았을 때 상기 2차원 전자가스를 중단시키기 위해, 상기 게이트 장치와 상기 제 2 Ⅲ족 질화물 반도체 바디 사이에 놓여 있는 게이트 장벽(gate barrier)과; 그리고
    적어도 상기 제 2 Ⅲ족 질화물 반도체 바디에 결합되어 있는 제 1 전력 전극과 제 2 전력 전극을 포함하는 전력 반도체 소자.
  2. 제 1 항에 있어서,
    Ⅲ족 질화물 완충(buffer) 층을 더 포함하고, 상기 Ⅲ족 질화물 완충 층과 상기 기판 사이에 본딩(bonding) 층을 포함하는 것을 특징으로 하는 전력 반도체 소자.
  3. 제 2 항에 있어서,
    상기 기판은 실리콘으로 구성되고 상기 본딩 층은 이산화규소로 구성되는 것을 특징으로 하는 전력 반도체 소자.
  4. 제 3 항에 있어서,
    상기 완충 층은 GaN으로 구성되는 것을 특징으로 하는 전력 반도체 소자.
  5. 제 1 항에 있어서,
    상기 게이트 장벽은 InAlGaN의 합금으로 구성되는 것을 특징으로 하는 전력 반도체 소자.
  6. 제 1 항에 있어서,
    상기 게이트 장벽은 AlGaN으로 구성되는 것을 특징으로 하는 전력 반도체 소자.
  7. 제 1 항에 있어서,
    상기 게이트 장벽은 개별적인 산화물 바디에 의해 각 전력 전극으로부터 이격되어 위치해 있는 것을 특징으로 하는 전력 반도체 소자.
  8. 제 7 항에 있어서,
    상기 게이트 장벽은 AlInGaN의 합금으로 구성되고 상기 산화물 바디는 (AlGa)₂O₃로 구성되는 것을 특징으로 하는 전력 반도체 소자.
  9. 제 7 항에 있어서,
    상기 게이트 장벽은 AlGaN으로 구성되고 상기 산화물 바디는 (AlGa)₂O₃로 구성되는 것을 특징으로 하는 전력 반도체 소자.
  10. 제 1 항에 있어서,
    상기 제 1 활성 Ⅲ족 질화물 이종접합부 위에서 형성되는 제 2 활성 Ⅲ족 질화물 이종접합부와,
    제 3 Ⅲ족 질화물 반도체 바디를 포함하는 제 2 활성 Ⅲ족 질화물 이종접합부,
    제 4 Ⅲ족 질화물 반도체 바디, 그리고
    서로 다른 밴드 갭을 가지며 2차원 전자 가스를 형성하는 제 3 Ⅲ족 질화물 반도체 바디와 제 4 Ⅲ족 질화물 반도체 바디를 포함하는 것을 특징으로 하는 전력 반도체 소자.
  11. 제 10 항에 있어서,
    상기 제 4 Ⅲ족 질화물 반도체 바디는 상기 게이트 장치를 수납하는 리세스를 포함하는 것을 특징으로 하는 전력 반도체 소자.
  12. 반도체 소자를 제작하는 방법으로서:
    Ⅲ족 질화물 반도체 바디를 성장시키는 단계;
    수소 이온을 상기 Ⅲ족 질화물 반도체 바디 내부의 영역에 주입시키는 단계;
    질소 극성 Ⅲ족 질화물 반도체 바디를 얻어내기 위해 상기 영역을 따라 상기 반도체 바디를 분리시키는 단계; 및
    상기 질소 극성 반도체 바디 위에 Ⅲ족 질화물 반도체 소자를 형성하는 단계로 이루어지는 반도체 소자 제작 방법.
  13. 제 12 항에 있어서,
    상기 Ⅲ족 질화물 반도체 바디에 기판을 본딩하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제작 방법.
  14. 제 12 항에 있어서,
    상기 Ⅲ족 질화물 반도체 바디는 GaN으로 구성되는 것을 특징으로 하는 반도체 소자 제작 방법.
  15. 제 12 항에 있어서,
    상기 Ⅲ족 질화물 반도체 소자는 게이트 장치와 게이트 장치 아래의 게이트 장벽을 포함하는 것을 특징으로 하는 반도체 소자 제작 방법.
  16. 제 15 항에 있어서,
    상기 게이트 장벽은 AlInGaN 계(system)로부터의 합금으로 구성되는 것을 특징으로 하는 반도체 소자 제작 방법.
  17. 제 16 항에 있어서,
    상기 게이트 장벽은 AlGaN으로 구성되는 것을 특징으로 하는 반도체 소자 제작 방법.
  18. 제 12 항에 있어서,
    상기 Ⅲ족 질화물 반도체 소자는 게이트 장치와, 제 1 전력 전극, 제 2 전력 전극, 상기 게이트 장치 아래의 게이트 장벽, 상기 각 전력 전극과 상기 게이트 장벽 사이에 배치된 절연 스페이서(insulation spacer)를 포함하는 것을 특징으로 하는 반도체 소자 제작 방법.
  19. 제 18 항에 있어서,
    상기 게이트 장벽은 AlInGaN 계(system)로부터의 합금으로 구성되는 것을 특징으로 하는 반도체 소자 제작 방법.
  20. 제 18 항에 있어서,
    상기 게이트 장벽은 AlGaN으로 구성되는 것을 특징으로 하는 반도체 소자 제작 방법.
  21. 제 18 항에 있어서,
    상기 절연 스페이서들은 (AlGa)₂O₃로 구성되는 것을 특징으로 하는 반도체 소자 제작 방법.
  22. 제 12 항에 있어서,
    상기 Ⅲ족 질화물 반도체 소자는 적어도 하나의 Ⅲ족 질화물 활성 이종접합부를 포함하는 것을 특징으로 하는 반도체 소자 제작 방법.
  23. 제 12 항에 있어서, 상기 Ⅲ족 질화물 반도체 소자는 상기 게이트 장치를 수납하는 리세스를 갖는 적어도 하나의 Ⅲ족 질화물 활성 이종접합부를 포함하는 것을 특징으로 하는 반도체 소자 제작 방법.
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