CN104756245B - 具有提高的可靠性和工作寿命的半导体器件及其制造方法 - Google Patents

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Abstract

描述了用于制造展示出提高的寿命和可靠性的半导体晶片结构的方法。这些方法包括将有源半导体层结构从原生非晶格匹配的半导体生长基板转移到工作基板，其中应变匹配层以及可任选地有源半导体层结构的一部分被去除。在某种实施例中，将有源半导体层结构附接于工作基板的过程包括在高温下退火达规定时间。本文所描述的方法能够被用来制造在整个有源半导体层结构内具有低浓度的位错缺陷的且不包含存在于原生半导体生长基板内的高度错位的应变匹配层的工作半导体晶片结构。

Description

具有提高的可靠性和工作寿命的半导体器件及其制造方法
技术领域
本发明涉及用来构建具有提高的可靠性和工作寿命的电子器件和光电器件的工程晶片的制造。某些实施例特别地涉及用于在用来构建高电子迁移率晶体管、射频(RF)电子器件、发光二极管和激光器的基板工程晶片上制备氮化镓(GaN)的方法。
下列术语通常用于本技术领域中，并且这些定义可以用于解释本说明书：
宽带隙半导体技术可以用来指代基于宽带隙半导体的电子器件和光电器件以及制造技术。
单晶材料、晶片或层可以用来指代由一个晶体形成(即，具有平移对称性)的材料、晶片或层。该术语常见于晶体生长，并且是大部分半导体的必要条件。真实的半导体具有缺陷，但是缺陷密度足够低使得假定的平移对称性可解释这些材料的电子及光学性质。
多晶材料可以用来指代由取向不同的晶体组成的或者包含多于一个的晶体的材料。
非晶材料可以用来指代没有真实的或明显的晶体形式的材料。
合成金刚石可以用来指代通过包括(但不限于)高温高压技术和化学气相沉积(CVD)在内的本技术领域已知的方法中的任一种方法生产的人造金刚石。
键合或晶片键合可以用来指代用以使两个表面(通常为半导体表面)接近并促使它们牢固粘附的技术。键合能够通过化学键合或者使用胶粘剂来实现。这种工艺通常用于半导体技术中。例如，参见Tong和Gosele的标题为《Semiconductor Wafer Bonding》(Springer Verlag，1989)一书。
背景技术
器件可靠性是制造商在将其商用器件进行发货并使它们于实际应用中获得认可之前所面临的最终障碍和责任。GaN器件(例如，高电子迁移率晶体管和发光器件)近年来已经成为可靠性研究的特定主题。人们发现，器件故障的起因在于起始材料质量和器件处理两者。高可靠性的器件制造实践包括材料的精心挑选以及已知的或者已被证明会产生耐用的电子或光电器件的处理方法(processing recipe)。材料质量因在生长或基板制造时嵌入晶体材料内的并且能够在高温下进行的器件操作期间逐渐移向界面或表面的缺陷的存在而影响器件性能。因从器件下方的应变的且错位的外延层(外延生长层)传播来的位错所致的器件劣化是其中有源外延层(半导体)生长于具有不同的晶格常数的基板上的器件的特定问题。在这样的外延层结构中，在一个晶格常数的基板与展示出与基板不同的晶格常数的有源外延层之间布置有附加层，通常称为成核层、过渡层、应变补偿层或应变匹配层。实例包括两者均生长于蓝宝石、硅或碳化硅基板上的基于GaN的发光二极管以及高电子迁移率晶体管，所有这些基板都具有与GaN不同的晶格常数。参见以下用于常见的GAN生长基板的晶格常数的示例的表1。
表1–六方晶GaN和常见基板的晶格常数。晶格失配按照(aGaN-asub)/asub来计算。(FCC＝面心立方(Face-Centered Cubic)，HEX＝六方晶(Hexagonal))
晶格或晶体结构是在晶态液体或固体内的原子或分子的独特布局。晶体结构包括用于限定原子或分子相对彼此进行排布的方式的图形，该图形展示出长程有序性和对称性。图形由晶格上的点限定，该晶格是在三维空间中周期性重复的点阵。晶格失配被定义为在两种材料的晶格常数之间的相对差异，这两种材料都是晶体。一般地，晶格失配将会阻止晶格常数x1与底层晶体(或基板)的晶格常数x2不同的无缺陷外延膜的生长，除非外延膜的厚度在某一临界厚度以下。如果外延膜是薄的，晶格失配能够通过膜内的应变来补偿。更具体地，使外延膜应变所需的能量低于使错位的外延膜生长所需的能量。由于使外延膜应变所需的能量随外延膜厚度增加而增加，因而在某个厚度，称为临界厚度，生长开始将位错引入膜内。场效应晶体管和发光器件的有源区的厚度需要超过几百纳米或者在某些情况下超过几微米。这意味着此类器件的有源半导体层需要生长于具有很接近的晶格参数的模板或基板上，以成为无位错的，如同外延生长的技术领域所熟知的。
立方晶体，例如，GaAs、InP、硅和金刚石，仅具有一个晶格常数，但是六方晶晶体，例如，碳化硅、氮化镓及相关化合物，具有两个晶格常数：在基面内为a；以及垂直于基面的为c。列于表1中的在六方晶基板上的大部分基于GaN的生长都在基面上完成，因为该晶格匹配GaN，并且基础晶格常数(basal lattice constant)接近于GaN。因此，GaN能够生长于不同晶型的碳化硅(4H或6H)上。在这种情况下，晶格失配被定义为(aGaN–asub)/asub，并且以百分比来表示，其中aGaN和asub是基础晶格常数，而下标“sub”指的是基板的或GaN生长于其上的层的晶格常数。六方晶GaN在具有立方晶格的硅上的生长在硅的(111)面上完成，因为在这个方向上，晶格呈现为六边形，并且基础晶格常数更接近于GaN。
在基板之上的GaN外延层所经历到的最终的晶格失配还由这两种材料(GaN和基板)的热膨胀系数确定，因为晶体在高温(>1000℃)下形成，并且一旦它冷却到室温，它的晶格常数就减小，缩减量取决于材料的热膨胀系数。晶格失配会在生长层内产生缺陷，而热膨胀会在外延生长之后的冷却期间将应变引入层内。组成变化同样会引入应变，因为不同的组成在大部分情况下会具有不同的晶格常数。
GaN目前生长于表1列出的各种不同基板(包括蓝宝石、硅、碳化硅、氮化铝、单晶金刚石和GaN基板)上。除了GaN基板以外，所有材料都具有与GaN的晶格常数不同的晶格常数。表1列出的所有实例都是由单晶制成的晶片，并且能够以晶体结构和晶格常数来描述。为了在具有与GaN或AlGaN合金不同的晶格常数的基板之上外延生长高质量的AlGaN合金，常见的做法是在晶格失配的基板之上生长层或者层组合(称为成核层、过渡层、应变匹配和/或应变补偿层)，以便终止位错并吸收由在具有不同的晶格常数的基板上的生长积累的应变。目标是产生可能于其上生长高质量的有源层的低位错密度的外延层。
对位错密度必须降低到的程度的要求由待制造的电子或光电器件的类型和性能确定。成核层的精确结构在不同的制造商之间是不同的。一个或多个成核层一般指的是从基板的晶格常数过渡到GaN外延层所需的一个或多个不同组成及厚度的层。有源层结构能够生长于过渡层之上。有源层以及所产生的器件可以是高频晶体管和/或光电器件，例如，激光二极管、发光二极管和超发光二极管。成核层能够包括任意数量的二元或三元外延层，随后是为了使有源层远离成核层并获得低位错密度而添加的合适厚度的氮化镓缓冲层。在基于GaN的生长中，成核层典型地包括以AlGaN和/或AlN合金制成的层。
GaN缓冲层的用途是双重的：(i)它使有源层远离成核层；并且(ii)它在形成二维电子气(2DEG)时提供AlGaN/GaN异质结的窄带隙侧。GaN缓冲层的厚度由期望的击穿电压、使有源层远离在与成核层间的界面内或在其处的任何电荷的必要性以及由对低位错密度的要求来决定，因为较厚的GaN缓冲层允许足够大的垂直空间，以终止起源于过渡层处的位错。在待用于场效应应用中的硅、碳化硅和蓝宝石的外延层-晶片上的GaN器件内的典型位错密度能够为1E81/cm2～1E91/cm2。诸如双极晶体管和光电器件之类的双极型器件的有效操作所需的缺陷密度为1E61/cm2～1E81/cm2。
AlGaN/GaN高电子迁移率晶体管(HEMT)100的典型的外延层结构示于图1中，并且包含原生(native)生长基板101，于其上沉积成核/过渡层102、GaN缓冲层103和AlGaN势垒层106。在势垒层106与GaN缓冲层103之间的异质结积累电子并形成二维电子气(2DEG)105。个体器件通过蚀刻沟槽112或注入(未示出)来相互隔离。
图1所示的外延层结构的制造方法是本技术领域所熟知的。该方法开始首先在原生基板101之上形成成核层102以使晶格常数适应GaN(或相关合金)，并然后在AlGaN势垒层106生长之前生长足够厚度的GaN缓冲层103。GaN缓冲层103中最接近于AlGaN势垒层106的区域还可以包含沟道下势垒层(未示出)或者用于提高此类场效应晶体管的性能的且在本技术领域中是已知的其他具体特征。
外延生长叠层109实现两个功能：(i)GaN外延层的成核；以及(ii)电子/光电器件功能。一旦外延生长完成了，晶片就使用标准的半导体技术来处理以限定电子器件，在场效应晶体管的情形中，通过沉积金属来形成用于源极110和漏极113端子的欧姆接触以及肖特基接触以形成栅极111端子。场效应晶体管100芯片要么通过倒装芯片，要么通过将基板101的背面110焊接于封装基底(未示出)来封装。这种晶体管的操作，以及以上所描述的器件增强，具有已经在公开文献中进行了描述，例如，Quay的著作《Gallium NitrideElectronics(氮化镓电子学)》以及Umesh K.Mishra和J.Singh的著作《SemiconductorDevice Physics and Design(半导体器件物理学与设计)》，这两本著作均由Springer出版社于2008年出版。
电子器件的寿命由众多不同的现象确定，其中一些现象取决于接触和肖特基势垒层的几何图形以及所使用的材料，而另一些取决于外延层的具体性质以及制成器件的相关材料。晶格失配的原生基板的存在以及作为由晶格失配的原生基板的使用造成的应力的结果的位错和其他缺陷的形成属于影响可靠性的后一组物理性质。由于AlGaN/GaN高电子迁移率晶体管生长于晶格失配的原生基板上，因而不可能消除这个问题。这个问题会持续存在于由在晶格失配的基板上生长的半导体制成的所有其他类型的电子器件和光电器件中。
鉴于例如以上所描述的那些问题，在本技术领域中人们已经提出了用于减轻与半导体器件可靠性相关的某些问题的许多建议。以下给出了一些实例。
US 8,222,135公开了使用AlN来提高铜基金属化的可靠性。US7,985,687公开了用于实现高可靠性的半导体器件处理方法。US7,655,555公开了用于实现高可靠性器件的工艺。US RE40,339公开了用于在半导体器件中形成隔离势垒层以防止杂质扩散并由此形成高可靠性器件的工艺。US 6,281,095同样公开了形成隔离层。US 7,372,165公开了用于使用金属的交错扩散来制造高可靠性导电通路的工艺。US7,338,826公开了用于通过执行使用氨的表面处理提高AlGaN/GaN HEMT的可靠性的工艺。US 6,984,875公开了在基板上的导电层和绝缘层之间使用改性层来形成具有提高的可靠性的器件。US 5,960,275公开了用于制造功率MOSFET以实现高可靠性的方法。US 7,161,242公开了用于使用与基板材料不同的基底材料来形成高可靠性器件的方法。US 7,105,920公开了用于使基板改性以实现半导体器件的高可靠性封装的方法。US 6,635,941公开了用于通过将两个基板键合在一起来形成具有提高的可靠性的器件的方法。US 6,002,172公开了用于使基板改性以附接于封装的方法。US 8,058,163公开了用于在通过电介质包封来封装的芯片中改进芯片与基板之间的焊点方法。
Schrantz等人的US 5,650,639公开了为了提高热性能而进行的外延层与金刚石基板的键合。Saxler的US 7,033,912教导了在减薄的碳化硅基板上生长金刚石以及在该结构上可任选地生长有源层。Letertre等人的US 6,794,276教导了用于半导体器件的新基板的创造。Kub和Hobart的US 7,358,152公开了用于使用已完成的器件或空白GaN外延晶片与高导热基板(包括合成金刚石)的晶片键合来提高电子器件(尤其是GaN HEMT)的热导率的许多方法。
虽然人们已经提出了用于提高半导体器件可靠性的许多建议，用于充分消除与晶格失配的基板关联的问题的唯一明显方法是在晶格匹配的原生生长基板上生长。例如，对于基于GaN的器件，这意味着要使用原生GaN基板。由于此类基板的成本比其他替代物要高得多，因而它还没有作为商业上可行的解决方案被广泛采用。
鉴于以上的描述，很明显，在本行业中需要用于给有源器件(例如，基于GaN的LED和HEMT)提供在避免与晶格失配的基板关联的问题的情况下使用廉价基板的外延层的外延层技术。
本发明的实施例的目标是解决上述问题。
发明内容
如同在背景技术部分所描述的，原生半导体生长晶片一般包含原生生长基板、有源半导体层结构，以及布置于原生生长基板与有源半导体层结构之间的一个或多个应变匹配层。应变匹配层是非常薄的(例如，厚度量级为1微米或者纳米级的)，并且因而预料其不会显著地影响制作于此类原生半导体生长晶片上的半导体器件的热性能、可靠性和寿命。此外，应变匹配层通常由于半导体缓冲层的存在而与制作于有源半导体层结构上的半导体器件间隔开相当大的距离。由此，可以预料，被布置为离半导体器件结构相当大的距离的很薄的应变匹配层的存在不会显著地影响器件的性能。
本发明人已经意想不到地发现，应变匹配层存在于半导体器件结构内对半导体器件结构的可靠性和寿命具有相当不利的影响，即使应变匹配层非常薄，以及即使应变匹配层通过厚缓冲层与器件结构的有源区间隔开。对于高频和/或大功率器件和/或在高温下操作的器件尤其如此。
虽然不受理论约束，但是相信，应变匹配层对半导体器件结构的可靠性和寿命的相当不利的影响可能由于两种影响：
(1)虽然应变匹配层可以很薄并且与有源器件结构间隔开，但是这些层是高度错位的。在半导体器件(特别是在大功率和/或高频下操作的半导体器件)的操作期间，器件会变得很热。在应变匹配层内的位错和/或其他缺陷然后在使用中向上传播到有源半导体层结构之内，并且不利地影响性能，最终导致器件的过早失效。
(2)在器件操作期间的热应力会导致在应变匹配层内的缺陷变为带电的，从而产生不利地影响性能的电场，最终导致器件的过早失效。
也就是，在器件操作期间的，特别是在大功率和/或高频器件中的热应力会导致位错传播到高度错位的应变匹配层之外和/或新缺陷的生成，两者经由达到有源半导体层结构之内的穿透位错和/或由干扰有源半导体层结构内的电荷传输的缺陷产生的电场而对器件性能都具有不利影响。在这些器件于高温下的长期操作期间，这些影响会变得显著并导致器件失效。
因而，对于诸如生长于上晶格失配的原生基板的AlGaN/GaN高电子迁移率晶体管之类的器件，不可能消除上述问题，因为应变匹配层是外延层/基板结构的组成部分。
而且，虽然在本技术领域中还知道，在某些应用中将有源半导体层从原生生长基板转移到另一个基板(通常是具有更好的热扩散能力的基板)是有利的，但是这种转移工艺总是会导致原生应变匹配层同样被转移。这在以前不会被认为是个问题，因为假定很薄的应变匹配层不会显著地影响器件的性能，如同前面所指出的。而且，要去除应变匹配层需要谨慎操控的去除工艺，假定应变匹配层是很薄的并且需要与有源半导体层很相似的晶体结构来实现它们的应变匹配功能。由此，除非在将有源半导体层结构转移到热扩散基板时去除这些应变匹配层存在着显著的优势，否则考虑到去除工艺所需的附加时间和费用，不会存在这样做的动机。
本发明人已经在使用将有源半导体层结构从它们的原生生长基板转移到其他工作基板的工艺，用于为大功率和/或高频器件的应用实现更好的热量扩散。曾预料，更好的热扩散能力会引起此类器件的可靠性和寿命的显著提升。但是，当使用这样的转移工艺制作的器件的性能被测试时，发现器件在器件可靠性和寿命方面的性能并没有提升到预期的水平。
本发明人已经追查到问题在于原生应变匹配层的存在。本发明人已经发现，即使具有改进的热扩散，在操作期间热应力会导致在原生应变匹配层内的缺陷对器件的可靠性和寿命具有显著的影响。本发明人已经发现，在修改转移工艺以使其包括使用例如控制良好的蚀刻工艺来仔细去除应变匹配层的步骤之后，器件的可靠性和寿命显著提高。本发明人认为这是一个深远的结果。
除了上述发现之外，本发明人还发现，对于某些应用，除了去除原生应变匹配层之外还去除有源半导体层结构的一部分是有利的。据认为，在有源半导体层结构于原生生长基板上的生长期间引起的位错能够通过应变匹配层传播到有源半导体层结构在应变匹配层之上的部分之内。在这种情况下，由于以上所给出的去除应变匹配层的相同原因，去除有源半导体层结构的这个错位部分是有利的，例如，缓冲层的布置于应变匹配层之上的部分(例如，GaN缓冲层)同样可以被去除。
鉴于上述发现，本说明书描述用于制造可展示出提高的寿命和可靠性的半导体晶片结构的方法。这些方法包括将有源半导体层结构从非晶格匹配的原生半导体生长基板转移到工作基板，其中应变匹配层以及(可任选)有源半导体层结构的一部分被去除。在某些实施例中，将有源半导体层结构附接于工作基板的工艺包括在高温下退火达规定的时间。
根据本发明的一个方面，本发明提供了制造待半导体器件制作于其上的工作半导体晶片结构的一种方法，该方法包括：
开始于原生半导体生长晶片，包含：
具有第一晶格常数x1的原生生长基板；
具有与所述第一晶格常数x1相差达至少1％的第二晶格常数x2的有源半导体层结构；以及
布置于原生生长基板与有源半导体层结构之间的一个或多个单晶应变匹配层；
将有源半导体层结构的至少一部分转移到工作基板；以及
去除原生半导体的一个或多个单晶应变匹配层的至少一部分(例如，去除应变匹配层结构的层厚的至少50％、60％、70％、80％、90％或全部)，使得该一个或多个单晶应变匹配层变薄或完全去除，
由此工作半导体晶片结构被形成并且包含工作基板、原生半导体生长晶片的有源半导体层结构的至少一部分，但不包含原生半导体生长晶片的该一个或多个单晶应变匹配层的至少一部分。
根据某些实施例，单晶应变匹配层中的一个或多个可以在将有源半导体层结构的至少一部分转移到工作基板之前、期间或之后去除。被去除的该一个或多个单晶应变匹配层一般将会是高度错位的，并且可能具有至少1×106缺陷/cm2、1×107缺陷/cm2、1×108缺陷/cm2、1×109缺陷/cm2或1×1010缺陷/cm2的位错缺陷浓度。而且，被去除的该一个或多个单晶应变匹配层可以具有至少1nm、10nm、50nm、100nm、200nm、500nm或1微米的厚度和/或不超过10微米、5微米、2微米或1微米的厚度。应变匹配层结构的厚度将取决于所使用的材料的特定组合以及在底层基板与上覆有源半导体层结构之间的相对晶格失配。
本发明的另一个优点在于：随着应变匹配层被去除，对于使这些层在最初的原生生长晶片内保持为尽可能薄的要求被取消。由此，如果需要，能够在原生生长晶片内设置较厚的应变匹配层结构，并且然后这些厚应变匹配层能够在有源半导体层结构被转移到工作基板上时被去除。
根据某些实施例，该方法还包括在去除了应变匹配层结构之后去除有源半导体层结构的与原生半导体生长晶片的应变匹配层接近的部分，由此工作半导体晶片结构仅包含在原生半导体生长晶片内的有源半导体层结构的远离原生生长基板的部分。
本文所描述的方法能够被用来制造不包含存在于原生半导体生长晶片内的高度错位的应变匹配层的工作半导体晶片结构。由此，根据本发明的另一个方面，本发明提供了一种工作半导体晶片结构，包含：
工作基板；以及
键合于工作基板的有源半导体层结构，以及
其中工作半导体晶片结构不包含布置于工作基板与有源半导体层结构之间的具有至少1微米、500nm、200nm、100nm、50nm、10nm或1nm的厚度和/或至少1×1010缺陷/cm2、1×109缺陷/cm2、1×108缺陷/cm2、1×107缺陷/cm2或1×106缺陷/cm2的位错缺陷浓度的单晶应变匹配层结构。
虽然上述限定设想为至少最为高度错位的和/或厚的应变匹配层的去除，但是优选的是去除全部应变匹配层，使得工作半导体晶片结构不包含布置于工作基板与有源半导体层结构之间的任何单晶应变匹配层。
本文所描述的方法同样能够被用来制造在有源半导体层结构内具有低浓度的位错缺陷的工作半导体晶片结构。例如，有源半导体层结构可以在远离工作基板的层内和/或在接近工作基板的层内包含小于1×108缺陷/cm2、5×107缺陷/cm2、1×107缺陷/cm2、5×106缺陷/cm2或小于1×106缺陷/cm2的位错缺陷浓度。
该工作半导体晶片结构还可以包含布置于有源半导体层结构与工作基板之间的功能层。在这种情况下，如果该功能层是单晶层，则它能够相对于原生生长晶片的单晶应变匹配层被区分出来，因为它将不会是如此高度错位的。例如，该功能层可以具有小于1×108缺陷/cm2、小于5×107缺陷/cm2、小于1×107缺陷/cm2、小于5×106缺陷/cm2或者小于1×106缺陷/cm2的位错缺陷浓度。这就是说，对于许多应用，功能层将会具有非晶或多晶结构，并且因而将会与原生生长晶片的单晶应变匹配层区别开。
附图说明
为了进一步阐明上述内容并了解本发明的优点和特征，关于本发明的更具体描述将参考其具体的实施例来给出，这些实施例被示于附图中。这些附图仅示出本发明的典型实施例，并且因此不应被认为是对本发明的范围的限制。
图1：高电子迁移率结构(现有技术)。
图2：具有与可靠性相关的突出显示的结构特征的示例性的高电子迁移率晶体管。
图3：方法A的图示：(A)起始晶片结构和最终的晶片结构；以及(B)流程图。
图4：方法B的图示：(A)起始晶片结构和最终的晶片结构；以及(B)流程图。
图5：方法C的图示：(A)起始晶片结构和最终的晶片结构；以及(B)流程图。
图6：在金刚石上的AlGaN/GaN的寿命测试中使用的电路的示意图。
图7：寿命测试数据：(A)GaN/Si样本；以及(B)GaN/金刚石样本。
图8：(A)金刚石上GaN(GaN-on-Diamond)的外延层结构；以及(B)所测试的GaN/硅晶体管。
图9(A)：GaN/硅器件在215℃下的寿命测试的前5,000小时内的漏极电流(IDSS)。
图9(B)：金刚石上GaN器件在215℃下的寿命测试的前5,000小时内的IDSS。
图10(A)：GaN/硅器件在290℃下的IDSS。
图10(B)：金刚石上GaN器件在290℃下的IDSS。
图11(A)：GaN/硅器件在350℃下的IDSS。
图11(B)：金刚石上GaN器件在350℃下的IDSS。
图12：在源漏电压为24V的偏压下于6个Si上GaN(GaN-on-Si)器件上测得的栅极漏电流。沟道温度被维持于290℃。
图13：在源漏电压为24V的偏压下于6个金刚石上GaN器件上测得的栅极漏电流。沟道温度被维持于290℃。
图14：在源漏电压为24V的偏压下于6个Si上GaN器件上测得的栅极漏电流。沟道温度被维持于350℃。
图15：在源漏电压为24V的偏压下于6个金刚石上GaN器件上测得的栅极漏电流。沟道温度被维持于350℃。
具体实施方式
如同发明内容部分所描述的，本说明书公开了用于通过将有源器件外延层从原生生长基板转移到新基板上来获得半导体器件的改进可靠性的方法，其中在该工艺中，布置于最初的生长基板与有源器件外延层之间的成核/过渡/应变匹配层的至少一部分或全部(可任选的)被去除。在某些情况下，将外延层附接于新基板的过程在高温下执行规定的时长。
本文所描述的方法可以应用于一系列原生半导体生长晶片。例如，原生半导体生长基板可以由选自硅、碳化硅、氮化硅、氮化铝及蓝宝石的材料形成。当原生半导体生长基板具有第一晶体结构并且有源半导体层结构具有与所述第一晶体结构不同的第二晶体结构时，本文所描述的方法是特别有用的。
对于某些应用，转移有源半导体层结构以及去除一个或多个应变匹配层的步骤将包括：
将工作基板附接于原生半导体生长晶片的有源半导体层结构；
去除原生生长基板；以及
去除单晶应变匹配层中的一个或多个以在工作半导体晶片结构内形成有源半导体层结构的工作表面。
工作基板可以经由布置于工作基板与有源半导体层结构之间的功能层附接于原生半导体生长晶片的有源半导体层结构。
在上述情形中，有源半导体层结构将被翻转，使得它具有指向工作基板的生长方向。在某些应用中，最好是保留有源半导体层结构的取向。在这些情况下，转移有源半导体层结构以及去除一个或多个应变匹配层的步骤可以包括：
将转移基板附接于原生半导体生长晶片的有源半导体层结构；
去除原生生长基板；
去除单晶应变匹配层中的一个或多个；
将工作基板附接于有源半导体层结构；以及
去除转移基板以在工作半导体晶片结构内形成有源半导体层结构的工作表面。
转移基板可以经由布置于转移基板与有源半导体层结构之间的保护层附接于原生半导体生长晶片的有源半导体层结构，该保护层可以是非晶或多晶材料。在这种情况下，在去除转移基板之后，保护层同样被去除以使在工作半导体晶片结构内的有源半导体层结构的工作表面显露。而且，工作基板可以经由布置于工作基板与有源半导体层结构之间的功能层附接于有源半导体层结构。
使用这种方法，有源半导体层结构的取向被保留，有源半导体层结构具有朝远离工作基板指向的生长方向。
有利的是，在工作基板附接于有源半导体层结构的期间施加退火，所述退火在至少500℃、550℃、600℃、650℃或700℃的温度下进行至少75小时、100小时、150小时、200小时或240小时的时间。
在应用了上述方法之后，能够在工作半导体晶片结构内的有源半导体层结构上制作至少一个电子或光电器件。
关于器件寿命提高推理和方法的细节将在图2所示的示例性的AlGaN/GaN高电子迁移率晶体管的外延层结构上说明。
GaN及相关材料目前生长与晶格失配的基板上，并且如同在背景技术部分所讨论的，需要一个或多个中间成核/过渡/应变匹配层来将原生生长基板的晶格常数(或晶体结构)改变为有源半导体层的期望的晶格常数(或晶体结构)。底层成核/过渡/应变匹配层的用途是吸收应变，并且在某些情况下终止由在生长基板与生长于其上的上覆半导体层之间的晶格常数的变化产生的位错。
而且，通过在成核/过渡/应变匹配层(例如，GaN缓冲层)之上生长足够厚的半导体缓冲层，使得生长于缓冲层上的更多有源半导体层远离成核/过渡/应变匹配层，并且缺陷密度被降低到可允许在缓冲层之上生长高质量的有源层的水平。
成核层被夹在单晶基板与构成器件的有源层的单晶外延层之间。对于基于GaN的器件，成核层是例如出现于单晶基板与GaN缓冲层之间的任何物。如果不存在GaN缓冲层，则电子器件的任何不可或缺的部分都生长于该生长基板上。
这些特征以图2所示的外延层结构来示出。示例性的高电子迁移率场效应晶体管包含成核/过渡/应变匹配层202、GaN缓冲层203沉积于其上的原生基板201，该GaN缓冲层203的顶部有AlGaN势垒层206。外延生长以首先形成成核层102以使晶格常数适应于(adopt)GaN(或相关合金)来开始，随后是在AlGaN势垒层生长之前生长足够厚的GaN缓冲层103。缓冲层的位错密度和热电阻(thermal resistance)随其厚度减小而降低，并且因而新的厚度(以217指示)可以更适合于所期望的器件性质。用于执行电子/光电器件的有源功能的层(在例如缓冲层和AlGaN势垒层之上)连同缓冲层203一起被称为层状结构的有源层，或者简称为有源层，并且由图2中的标记207来表示。
如同已经结合图1进行了描述的，GaN缓冲层203的最接近AlGaN势垒层206的区域还可以包含沟道下势垒层(未示出)或者用于提高此类场效应晶体管的性能的其他具体特征，如同本技术领域所了解的。
一旦外延生长完成了，晶片就使用标准的半导体技术来处理以限定电子器件，在这种情况下，场效应晶体管通过沉积金属来形成用于源极210和漏极213端子的欧姆接触以及肖特基接触以形成栅极211端子。芯片背面以216表示。有源层可以包含AlGaN或InGaN的半导体合金或者GaN、AlN、InN或任何其他相关材料的多个层，以实现电子或光电器件的期望电性能。
去除成核层202并使缓冲层203减薄可按照下列方式中的至少一种方式来提高可靠性：
(1)去除有源层下方的错位晶体会消除器件内的应变来源。这同样会在使用中防止位错或缺陷向上传播到有源层内。
(2)在器件操作期间的热应力会产生变为带电的缺陷，并且新的电场会干扰器件的性能。通过消除成核层以及相邻缓冲层的一部分(可选)，并且以热稳定且机械稳定的材料来替代它们，这会防止在使用中对器件的任何新的电干扰。
本发明的目的是要提高半导体器件的可靠性。本说明书公开了下面针对晶片和器件的制造而阐明的多种方法A至C，并且公开了包含可引起上述改进的外延层结构和器件配置的许多优选的晶片及相应的器件结构。所给出的方法和实施例中的任一种可以单独使用以及结合其他公开的实施例来使用，以实现性能的提高。所描述的实例涉及用于制造可允许电子和/或光电器件具有提高的可靠性的衬底上GaN的工程晶片的方法。方法实施例的框图以及工程晶片结构的垂直截面外延层/基板示意图是说明性的，并且并不意味着是限制性的。制作工程晶片的整个过程包括本领域技术人员通常熟知的大量中间步骤。
方法A在一个高层面上公开了用于提高最初制造于晶格失配的基板上的电子器件的可靠性的方法。方法B公开了方法A的替代方案，在该方法B中，有源层在最终产品中相对于原先生长的取向翻转过来。方法B针对创建用于制造发光二极管的工程晶片来示出。方法C是应用于其中在最终产品内保留原先生长的有源层的取向的发光二极管和场效应晶体管的方法A的提炼。
以下讨论在所有方法中使用的术语。词语“原生基板”意指具有单晶结构的基板或晶片，因为它由半导体产业中用于制造晶片(或基板)的任一种已知方法(包括外延生长)生产。原生基板可以是单原子或双原子(二元合金)晶体。在某些情况下，晶体可以是三元合金。单晶晶片的特征在于晶格结构以及相关的晶格参数。如同前面所讨论的，用于GaN的生长的常见的原生基板的晶格结构不是立方形就是六边形。六方晶格具有两个晶格常数：通常以a表示的基础晶格常数；以及通常以c表示的垂直于六方晶格的(0001)面的晶格常数。六方晶氮化镓典型地生长于六方晶基板(例如蓝宝石或4H和6H晶型的碳化硅)的(0001)面上。与该生长相关的晶格失配在GaN的和基板(例如，SiC或蓝宝石)的基础晶格常数之间。当GaN生长于立方晶格(硅或金刚石)上时，立方晶体可以沿(111)面切割，并且在这种情况下，GaN的基础晶格常数试图沿着垂直于生长方向的平面匹配该晶格结构和晶格常数。基板同样可以按照改变在垂直于生长方向的平面上露出的晶体结构和晶格常数的角度来切割。对于每种生长组合，能够通过了解所接合的两种材料的晶格结构和晶格常数按照简单的方式来确定相关的晶格常数和晶格失配。还必须考虑到在生长温度(对于GaN为>1000℃)下的晶体形式以及在工作温度下的晶格失配将是不同的。针对用于在各种基板上生长GaN的不同材料和技术来计算这些晶格失配在技术领域中通常是已知的。最后，基础晶格常数意指在垂直于生长方向的平面内的一个或多个晶格常数，即，晶体生长相关的晶格参数，不管该晶格是六边形的还是立方形的，或者是以偏斜角切割的。
如同前面所描述的，晶格失配被量化为与基板的晶格常数asub相对的外延层(GaN)的基础晶格常数aGaN：(aGaN–asub)/asub，并且以百分比来表示，其中aGaN和asub是基础晶格常数，并且下标“sub”指的是基板的或者GaN生长于其上的层的晶格常数。能够无位错地生长于晶格失配的基板上的外延层的最大厚度被称为临界厚度。临界厚度将主要取决于晶格失配。对于1％的晶格失配，大多数材料的临界厚度显著地小于所需的有源层厚度。
生长方向是晶体在外延生长期间生长的方向。生长GaN所使用的外延生长技术的实例是金属有机气相外延(MOCVD)和分子束外延(MBE)。生长方向(也称为生长方向矢量)垂直于外延层生长于其上方的晶片的表面(同样垂直于平面生长的外延层的表面)，并且它指向晶体生长的方向，即，远离晶体正生长于其上的基板(或基底)。对于以上所限定的原生生长基板，生长方向垂直于基板的表面，并且它由基板指向外延层(有源层)。为了本申请的目的，生长方向是外延层(不是在基板上的外延层)的属性。其特征是按层被创建的晶体生长顺序。有关该性质的了解在六方晶体中是特别重要的。
方法A
方法A参照图3来解释，在图3中示出了工程晶片结构300的垂直截面示意图(图3A)以及相关的方法流程图(图3B)。
在步骤1中，衬底上半导体(semiconductor-on-substrate)321被提供。结构321也称为原生晶片321，并且它包含单晶原生基板301、布置于原生基板301之上的成核层302以及布置于成核层302之上的层状结构有源层303。层状结构有源层303的显露表面被称为外延层表面310。原生基板301具有与层状结构有源层303的晶格常数相差大于1％(例如，在25℃的室温下测得)的基础晶格常数。在这种情况下，在晶格失配的基板上的生长期间产生的位错终止于成核层302内，并且在某些情况下传播到成核层302上方的层的一部分；进入层状结构有源层303中由虚线307限定的部分内。根据本发明的实施例，晶体材料的这个错位区域将被去除，使得缺陷无法随后向上传播到器件的有源区内，和/或变为带电的，引起干扰器件性能的电场。另外，除了位错缺陷的去除之外，缓冲层的在虚线307下方的部分的去除还能够具有减小有源层303的厚度的优点，有源层303的厚度减小能够针对某些应用改进器件的操作。
在图3所示的结构中，水平线307位于GaN缓冲层内，尽管它可以替换地位于GaN缓冲层的底部，即，在GaN缓冲层(作为有源层303的一部分)与成核层302之间的异质结处。该原生晶片321的外延层/基板结构作为生长于硅、碳化硅或蓝宝石基板上的AlGaN/GaN高电子迁移率晶体管或发光二极管的典型结构的示例。在这些器件中，层状结构有源层的在虚线307下方的部分处于GaN缓冲层内。该结构同样作为其中基板的晶格常数不同于有源层状结构的晶格常数的任意其他器件的示例。
在步骤2中，层状结构有源层303的在区域307上方的部分305被转移到称为工作基板309的新基板上，如括号和箭头311所示。用于将有源层303的部分305附接于工作基板309的方法以夹在工作基板309与有源层303的部分305之间的功能层308来促进。该附接通过晶片键合或者通过以化学气相沉积或者本技术领域已知的其他非晶或晶体生长技术在层308之上生长工作基板309来完成。工作基板309的材料选择包括硅、碳化硅、氮化铝、合成金刚石、氮化硼、氮化硅，仅列出单构件或多构件形式的某些优选实例。部分305的显露表面被称为工作表面312，并且它可以与最初的外延层表面310重合。功能层可以是包含金属材料、非晶材料或多晶材料的多层结构的层。将部分305转移到工作基板309的过程还可以翻转外延层，使得工作表面312不是与外延层表面310相同的晶体表面。已完成的工程晶片325现在已准备好用于使用本技术领域已知的方法来处理的电子或光电器件。
用于根据方法A来制造工程晶片的方法包括：
提供原生晶片321，包含具有第一晶格常数x1的单晶原生基板301、具有与所述第一晶格常数相差至少1％的第二晶格常数x2的层状结构有源层303，所述层状结构有源层303具有工作表面310，并且成核层302夹在所述原生基板301与所述层状结构有源层303之间，且远离所述工作表面310；以及
通过将所述层状结构有源层303的至少一部分305转移到工作基板309来形成工作晶片325，其中工作晶片325不包含原生晶片321的成核层302。
在所示的实施例中，工作或工程晶片325包含夹在层状结构有源层的部分305与工作基板309之间的功能层308。
层状结构有源层303的部分305可以包含由氮化镓制成的至少一个层。功能层308可以是非晶或多晶结构。在某些应用中，功能层308可以由至少一个金属层制成。在某些应用中，功能层308可以选自氮化硅、氮化铝和碳化硅。
原生基板301可以由选自硅、碳化硅、氮化铝和蓝宝石的材料制成。在某些应用中，工作基板309可以由选自碳化硅、氮化铝、蓝宝石和硅的材料制成。在某些应用中，工作基板309可以由非晶或晶体材料制成。在另外一些应用中，原生基板301具有第一晶体结构，而层状结构有源层303具有与第一晶体结构不同的第二晶体结构。
方法B
方法B进一步提炼在方法A中公开的概念并且将它们应用于电子或光电器件的制造中，在该制造中，外延层(在原生基板上的有源层)被设计使得在已完成的工程晶片上的有源层的生长方向指向工作基板。实例是非极性的、半极性的和极性的基于GaN的晶体管或发光器件。方法B以辅助图4来解释，在图4中示出了工程晶片结构400的垂直截面示意图(图4A)以及相关方法的步骤框图(图4B)。
在步骤1中，衬底上半导体晶片421被提供。结构421也称为原生晶片421，并且它包含单晶原生基板401、布置于原生基板401之上的成核层402，以及布置于成核层402之上的层状结构有源层403。原生基板意指其特征在于具有至少基础晶格常数和晶体结构的单晶晶片。层状结构有源层403的显露表面被称为外延层表面410。层状结构有源层403具有指向远离原生基板401的方向的且指向外延层表面410的生长方向。原生基板401具有与层状结构有源层403的晶格常数相差至少1％的晶格常数。在这种情况下，在基板401上的生长期间引起的位错终止于成核层402内，并且在某些情况下传播到成核层402上方的层的一部分内，进入层状结构有源层403的由虚线407限定的部分内。作为选择或除此之外，用于最佳的器件操作的有源层403的所需厚度(由水平线407指示)可以比原生晶片421的厚度薄。
水平线407位于GaN缓冲层内，或者位于GaN缓冲层的底部，即，在GaN缓冲层(作为有源层403的一部分)与成核层402之间的异质结处。该原生晶片421的外延层/基板结构作为非极性的或半极性的AlGaN/GaN高电子迁移率晶体管或者生长于硅、碳化硅或蓝宝石基板上的发光器件的结构的示例。在这些器件中，层状结构有源层的在虚线407下方的部分处于GaN缓冲层内。该结构同样作为其中基板的晶格常数与有源层状结构的晶格常数不同的任何其他器件的示例。
在步骤2中，层状结构有源层403使用布置于有源层403与工作基板406之间的功能层404来附接于工作基板406。功能层404可以是包含金属材料、非晶材料或多晶材料的多层结构的层。在顶发光二极管中，键合层404还用作用于层状结构有源层403的光发射的镜面，并且将包括至少一个金属层。在AlGaN/GaN HEMT中，功能层404可以是非晶或多晶电介质。该复合晶片结构被称为结构422。
在步骤3中，原生基板401、成核层402以及层状结构有源层403的高达虚线407的部分(可选)使用例如化学蚀刻与干法蚀刻的组合来去除。有源层403的剩余部分405成为已完成的结构423的一部分。结构423具有显露的工作表面411，并且已准备好用于使用制造半导体器件的技术领域已知的方法来在其表面411上制作光电或电子器件。
用于根据方法B来制造高可靠性电子器件的方法包括：
提供包含具有第一晶格常数x1的单晶原生基板401、具有与所述第一晶格常数相差至少1％的第二晶格常数x2的层状结构有源层403的外延层晶片421，所述有源层具有顶表面410，并且成核层402夹在所述原生基板401与所述层状结构有源层403之间；
使用例如在所述工作基板406与所述层状结构有源层403之间的功能层404将工作基板406键合于所述层状结构有源层403；
去除所述原生基板401；以及
去除所述成核层402以使层状结构有源层的工作表面411显露。
根据某些实施例，继成核层402的去除之后可以是层状结构有源层403的至少一部分的去除。
在上述方法步骤之后，能够在工作表面411上制作至少一个电子或光电器件。层状结构有源层405可以包含由氮化镓制成的至少一个层。原生基板401可以由选自硅、氮化硅、氮化铝和蓝宝石的材料制成。工作基板406可以由选自沉积的金刚石、碳化硅、氮化铝、蓝宝石和硅的材料制成，仅列出一些优选的实例。工作基板406可以由非晶或晶体材料制成。功能层404可以由至少一个金属层制成。作为选择，功能层404可以由非晶或多晶材料制成。
使用上述方法，层状结构有源层403的生长方向指向工作基板406。
方法C
方法C进一步提炼概念在方法A中公开的并且将它们应用于可靠性已改进的电子器件的制造，在该制造中，晶体生长取向必须被保留，例如在高电子迁移率晶体管中。除高电子迁移率晶体管外的器件可以使用同一方法或者方法C的等效变型来制造。方法C参考图5来解释，在图5中示出了工程晶片结构500的垂直截面示意图(图5A)以及相关方法的步骤框图(图5B)。
在步骤1中，衬底上半导体晶片521被提供。结构521也称为原生晶片521，并且它包含单晶原生基板501、布置于原生基板501之上的成核层502，以及布置于成核层502之上的层状结构有源层503。层状结构有源层503的显露表面被称为工作表面510。原生基板501具有与层状结构有源层503的晶格常数不同的晶格常数。在有源层503的生长面内的(基础)晶格常数与在基板(501)的生长面内的晶格常数相差超过1％。在这种情况下，在晶格失配的基板上的生长期间产生的位错终止于成核层502内，并且在某些情况下传播到成核层502上方的层的一部分内，进入层状结构有源层503的由虚线507限定的部分内。作为选择或除此之外，用于最佳的器件操作的有源层503的所需厚度可以变薄，如水平线507所示。
水平线507位于GaN缓冲层内或者位于GaN缓冲层的底部，即，在GaN缓冲层(作为有源层503的一部分)与成核层502之间的异质结处。该原生晶片521的外延层/基板结构作为生长于硅、碳化硅或蓝宝石基板上的极性AlGaN/GaN高电子迁移率晶体管的结构的示例。在这些器件中，层状结构有源层503的在虚线507下方的部分处于GaN缓冲层内。该结构还作为其中基板的晶格常数与有源层状结构的晶格常数不同的任何其他器件的示例。
在步骤2中，层状结构有源层503使用保护层504附接于转移基板506。保护层可以由在进一步的处理中不会与工作表面510起反应的稳健电介质(例如，氮化硅、氧化硅或多晶硅)制成。保护层504可以包含多个层，以提升保护和粘附。复合晶片结构被称为结构522。
在步骤3中，原生基板501、成核层502以及层状结构有源层503的高达虚线507的部分(可选)使用例如化学和干法蚀刻的组合来去除。层状结构有源层503的剩余部分被称为部分505。显露的表面511可以位于有源层503的GaN缓冲层内或者位于有源层503的GaN缓冲层的底部。有源层503的部分505的厚度可以小于或等于有源层503的厚度。剩余结构被称为复合结构523。
在步骤4中，复合结构523借助于夹在工作基板509与层状结构有源层503的部分505之间的功能层508来附接于工作基板509。功能层508可以是包含金属材料、非晶材料或多晶材料的多层结构的层。在一种实施例中，附接步骤在在至少700℃的温度下执行达比75小时长的时间的高温退火之下执行。在另一种实施例中，退火时间高达或长于240小时。在步骤4结束时的外延层/基板叠层被称为复合基板524。
在步骤5中，转移基板506和保护层504通过例如湿法或干法蚀刻来去除，并且层状结构有源层的工作表面510再次显露。工程晶片725现在已准备好用于器件制作。光电或电子器件现在可以制作于表面510上。
用于根据方法C来制造高可靠性电子器件晶片的方法包括：
提供包含具有第一晶格常数x1的单晶原生基板501、具有与所述第一晶格常数x1相差至少1％的第二晶格常数x2的层状结构有源层503的原生晶片521，所述层状结构有源层503具有工作表面510，并且成核层502夹在所述原生基板501与所述层状结构有源层503之间；
在所述工作表面510上沉积层状结构保护层504；
将转移基板506附接于层状结构保护层504；
去除所述原生基板501；
去除所述成核层502以及所述层状结构有源层503的一部分(可选)，使所述层状结构有源层503的至少部分505的底面511显露；
在所述底面511上沉积功能层508；
可任选地使用高温退火来将工作基板509附接于所述功能层508；
去除所述转移基板506；以及
去除所述层状结构保护层504以使所述工作表面510显露。
在使用高温退火来将工作基板509附接于功能层508的情形中，退火可以在至少700℃的退火温度下，并且退火时间为至少75小时。根据某些实施例，退火时间可以为至少240小时。
在执行了上述方法步骤之后，能够在所述工作表面510上制作至少一个电子器件。
对于前面所描述的方法，层状结构有源层503的至少一个部分505可以包含由氮化镓制成的至少一个层。作为选择或除此之外，层状结构有源层503的至少一个部分505可以包含由氮化铟镓制成的至少一个层。
原生基板501可以由选自硅、氮化硅、碳化硅、氮化铝和蓝宝石的材料制成。而且，工作基板509可以由选自化学气相沉积的金刚石、碳化硅、氮化铝、蓝宝石、硅、氮化硅的材料制成，仅列出一些优选的实例。工作基板509可以由非晶或晶体材料制成。功能层508可以由至少一个金属层制成。作为选择，功能层508可以由非晶或多晶材料制成。层状结构保护层504也可以由至少一种非晶或多晶材料制成。
使用上述方法，层状结构有源层503具有朝远离工作基板509的方向指向的生长方向。
虽然以上已经描述了三种不同的方法，但是应当清楚，每种所述实施例的特征可以进行组合。
器件结构
使用本文所描述的方法可以制造不包含存在于原生半导体生长晶片内的高度错位的应变匹配层的工作半导体晶片结构。由此，工作半导体晶片结构能够被提供，该工作半导体晶片结构包含：
工作基板；以及
键合于工作基板的有源半导体层结构，并且
其中工作半导体晶片结构不包含布置于工作基板与有源半导体层结构之间的单晶应变匹配层结构，该单晶应变匹配层结构具有至少1微米、500nm、200nm、100nm、50nm、10nm或1nm的厚度和/或至少1×1010缺陷/cm2、1×109缺陷/cm2、1×108缺陷/cm2、1×107缺陷/cm2或1×106缺陷/cm2的位错缺陷浓度。
单晶应变匹配层结构可以包含一个或多个应变匹配层。虽然上述限定设想的是至少最高度错位的/厚的应变匹配层的去除，但是优选的是全部应变匹配层都被去除，使得工作半导体晶片结构不包含布置于工作基板与有源半导体层结构之间的任何单晶应变匹配层。
使用本文所描述的方法还可以制造在有源半导体层结构内具有低浓度的位错缺陷的工作半导体晶片结构。例如，有源半导体层结构可以在远离工作基板的层内和/或在接近工作基板的层内包含小于1×108缺陷/cm2、5×107缺陷/cm2、1×107缺陷/cm2、5×106缺陷/cm2或小于1×106缺陷/cm2的位错缺陷浓度。
关于上述内容，应当注意，用于测量位错缺陷密度的各种方法是本技术领域已知的，包括透射电子显微镜(TEM)和X射线衍射(XRD)技术。一种简单的方法涉及对样本的表面施加显露化蚀刻(revealing etch)。显露化蚀刻优先蚀刻在位错缺陷处的表面，导致蚀刻坑的形成，蚀刻坑的数量对应于位错缺陷的数量。然后，能够简单地对给定区域内的这些蚀刻坑进行计数，以测量出每单位面积的位错缺陷浓度。关于这方面，应当注意，位错缺陷可能包含个体位错束，如同本技术领域所知道的。
工作半导体晶片结构还可以包含布置于有源半导体层结构与工作基板之间的功能层。在这种情况下，如果功能层是单晶层，则它能够相对于原生生长晶片的单晶应变匹配层被区分开，因为它将不会是如此高度错位的。例如，功能层可以具有小于1×108缺陷/cm2、小于5×107缺陷/cm2、小于1×107缺陷/cm2、小于5×106缺陷/cm2或小于1×106缺陷/cm2的位错缺陷浓度。这就是说，对于许多应用，功能层将会具有非晶或多晶结构，并且因而将会与原生生长晶片的单晶应变匹配层区别开。作为选择，功能层可以包含至少一个金属层，例如，用于起着发光器件结构内的镜面的作用。
合适的功能层的其他实例包括氮化硅、氮化铝和碳化硅。这些材料对于将有源半导体层结构键合于包含合成金刚石材料的工作基板是特别有用的。例如，这样的工作基板可以通过在原生或转移基板上受到支持的有源半导体层结构上沉积氮化硅层、氮化铝层或碳化硅层而键合于有源半导体层结构。然后在其上沉积多晶CVD金刚石层。另一个支撑层可以在原生或转移基板被去除之前键合于多晶CVD金刚石层。
本文所描述的方法对于制作在高温下操作的大功率和/或高频器件是特别有用的。对于此类应用，氮化镓是特别有用的半导体材料。因此，有源半导体层结构可以包含由氮化镓制成的至少一个层，并且还可以包含由氮化铟镓或氮化铝镓制成的至少一个层。
对于大多数应用，有源半导体层结构将包含多于一个的有源半导体层。例如，有源半导体层结构可以包含接近工作基板的半导体缓冲层(例如，GaN)以及远离工作基板的半导体势垒层(例如，AlGaN)。
工作基板可以由非晶或多晶材料形成。用于工作基板的材料的实例包括碳化硅、氮化铝、蓝宝石、硅、氮化硅、金刚石(例如，化学气相沉积的金刚石)，或者它们的组合。
可靠性研究
进行对制作于原生硅基板上(现有技术)的以及具有转移到化学气相沉积的金刚石基板的AlGaN/GaN有源层的AlGaN/GaN高电子迁移率晶体管可靠性研究。布局和有源的层状结构对于两个器件是相同的。这两个器件之间的区别在于：AlGaN/GaN/硅器件在有源层仍处于原生基板上的情况下进行处理，而AlGaN/GaN/金刚石器件通过以下操作来构建：将AlGaN/GaN外延层从原生基板转移出，去除过渡/成核/应变匹配层，并且将外延层附接于新的工作基板。用于制造被测器件制作于其上的半导体晶片的工艺包括在大约700℃的温度下退火240小时。
图6示出了在测试601下的场效应晶体管的加偏压和测量的电路图600。漏极以24V的恒压电源604来加偏压，而栅极接地。漏极电流(IDSS)使用电流表603连续地测量。栅极漏电流使用另一个电流表602来监测。该器件被封装并被安置于高温下的热板上，使得沟道通过外加热和自加热的组合达到290℃的温度。
图7示出了GaN/硅(现有技术)和GaN/金刚石器件两者的随时间的IDSS测量值。前10小时的操作被认为是在示出了两种类型的器件的漏极电流的快速漂移的时段内进行焙烧。在原始的过渡/成核层仍然位于原处的外延层继续退化的前50小时之后，成核层已去除的外延层明显地显示出漏极电流下降退化。在图7中的数据清晰表明：成核层已去除的所转移的外延层在超过前100小时之后展示出了漏极电流的小的退化。
由于不同器件的几何图形和有源层结构是相同的，因而材料质量影响晶体管的可靠性的主要原因。存在于错位的过渡/成核层内的位错在高温度应力期间移动，并最终使场效应晶体管的沟道退化，导致IDSS减小。
除了以上所描述的可靠性研究之外，还进行了更多的工作，如同下文所描述的，示出了在290℃和350℃的沟道温度下分别连续操作9,000+小时和3,000+小时的金刚石上GaNHEMT。没有观察到灾难性的故障，然而所有控制Si上GaN HEMT都出现了灾难性的故障。
晶片制备–在制作在此进行测试的GaN HEMT时，具有图8所示的外延层结构的金刚石上GaN晶片被制备。AlGaN/GaN HEMT层结构通过金属有机化学气相沉积(MOCVD)生长于Nitronex公司(NC，USA)的高电阻率Si(111)基板上。从硅基板开始，外延层包括1.1μm厚的过渡缓冲层、800nm厚的未掺杂的GaN缓冲层、17nm厚的Al0.26Ga0.74N肖特基势垒层以及2nm的GaN上盖层。对于这些晶片测得电子迁移率为1400cm2/V-s，薄层电荷密度为9.6×1012cm-2，并且薄层电阻为大约440ohm/sq。GaN外延层(GaN缓冲层、AlGaN势垒层和GaN上盖层)被转移到100μm厚的金刚石晶片上。GaN外延层通过以下操作来转移到金刚石上：首先去除AlGaN/GaN外延层下方的宿主Si(111)和过渡层，将50nm的电介质沉积到裸露的AlGaN/GaN上，并且最后在粘附于外延AlGaN/GaN膜的电介质上生长100μm厚的CVD金刚石层。在前面已报告的工作中，过渡层被保留于GaN与金刚石之间，而不是如同它们在本实验中那样被去除。图8示出了在本项工作中测试的两种类型的器件的外延层结构。
器件设计–相同的器件布局用于GaN/Si和金刚石上GaN两种器件上。进行栅极金属化的是Ni/Au，而氮化硅被用于钝化。目标器件的物理尺寸为：宽度W＝2×200μm，栅极长度LG＝1μm，以及栅漏长度LGD＝3μm。最终的芯片尺寸为1.5×2mm2，并且它每个芯片含有六个HEMT。芯片被使用AuGe共熔合金封装到Stratedge 580286封装内，并且这两个器件与外部引线连线。源极端子连接至地线，而栅极和漏极端子被引到封装引线。器件在封装内通过由50-Ω的电阻器和220-pF的电容器(同样示于图6中)的一系列组合各自终止于地线来进行稳定化。封装盖被省略。器件被制作于直径为OEPIC公司(Sunnyvale，CA)的25-mm的金刚石上GaN晶片上。
器件测试设置–在寿命测试中，IDSS以及在VDS＝24V的供电电压下引出的栅极漏电流IGS被监测。图6所示的电路图示出了在寿命测试系统中于封装之内和之外的连接。每个器件都有两个线圈-磁体电流表(coil and magnet ammeter)，并且电流表的满刻度(FS)的测量范围通过测量两个分支之一的电流来扩展，两个分支的电流比由并联的电阻器来限定。
漏极电流表的满刻度漏极电流读数通过使用两个10ohm的电阻器来翻倍；电流表内的电阻远小于1ohm。栅极电流表具有230ohm的内电阻，并且其电流读数通过使用100ohm的分流电阻而大约增加三倍。分流电阻并不存在于所有器件上——这取决于IDSS的起始值，但是后面示出的电流读数全都被适当地缩放。IDSS的典型值为：GaN/Si～130mA，金刚石上GaN～60mA。使用数字电阻表，所安装的且被连线的器件的取向被确认，并且零偏压沟道电阻被指出。GaN/Si器件具有RDS≈18Ω，而GaN/金刚石具有RDS≈24Ω(两者的栅极都与地线短接)。所封装的器件被首先分成两组，用于在不同的温度下测试，并且每个分组(含有一些GaN/Si以及一些金刚石上GaN器件)被安装于镀镍的铜板上，该铜板然后被附接于温度受控的热板上。使用两个热板。当器件被封装于相似的但较小的镀镍铜板上的同一封装内时，金刚石上GaN和GaN/Si的器件的热电阻被测量，得到全部器件的均值为～60℃/W。该值不是临界，因为自加热占比小于总沟道温度上升的10％。
封装引线经由细铜线(涂漆变压器线(lacquered transformer wire))连接至电源和电流表功率。电流读数手动来进行。
结果–寿命测试在两个阶段内执行：在第一阶段(I)内，沟道温度被选定为215℃和290℃。在前5,000小时内，如图9A和9B所示，可观察到，在215℃，金刚石上GaN和GaN/Si两种器件都缓慢退化，金刚石上GaN器件退化稍快于GaN/Si器件。同时，如图10A和10B所示，在290℃，相反的行为被观察到：在初始的老化(burn in)之后，GaN/Si器件退化显著快于金刚石上GaN器件，该金刚石上GaN器件的IDSS很大程度上保持为没有随时间改变(在前5,000小时内)。为了进一步检查这种表面上不一致的行为，215℃的测试(在5,000小时处)被中断，并且热板的温度上升到350℃的沟道温度。在该第二阶段中，两批器件的沟道温度为290℃(相对之前不变)和350℃。对350℃那批器件的计时被初始化为零。在该阶段中，可观察到，GaN/Si在350℃下显著退化，如同前面于290℃下观察到的(图11A)，而金刚石上GaN在很大程度上保持不变，直到大约1000小时，此时IDSS的退化看起来获得了逐渐下降的斜率(图11B)。
从这些结果中获得的关键观察结果是：在第一老化(<100小时)之后，金刚石上GaN器件退化明显慢于它们的对手——相同布局和相似器件工艺的GaN/硅器件。而且，在任何金刚石上GaN器件上没有观察到灾难性的故障。在图9A、9B、10A和10B中的寿命测试数据内的垂直虚线指出寿命测试系统进行地理位置搬迁，从而导致测量值略微漂移的时刻。在数据中出现的噪声归因于这样的事实：仪表是模拟的，并且由人眼来测量；因而，数据可能有随物理观察角度变化而改变的倾向。在图12至15中，在全部上述器件中都显示出了栅极漏电流的时间依赖性。在所有情形中，时间和温度看起来会愈合漏电流。在290℃，金刚石上GaN器件(在10小时内)看起来会愈合得比GaN/硅(在数千小时内)快。与GaN/硅器件相比，金刚石上GaN器件对于高的沟道温度具有明显的回弹力(resilience)。
因而，已经表明，金刚石上GaN HEMT器件在高温操作寿命/耐久性测试中比Si上GaN长数千小时——通常从不会失效；Si上GaN器件在几乎所有情况下都在开始后的很短时间内失效。GaN外延层、器件结构和几何图形在所有器件间是相同的。～215℃、290℃和350℃的温度被用于该测试，该测试对于许多器件批次跨越高达10,000小时。在与之前的工作相比时，性能的改进至少部分归因于在最初的原生半导体生长基板内的应变匹配层的去除。
虽然本发明已经参考实施例特别地示出及描述，但是本领域技术人员应当理解，在不脱离由所附的权利要求书所限定的本发明的范围的情况下可以在形式和细节方面进行各种改变。

Claims (31)

1.一种用于制造将半导体器件制作于其上的工作半导体晶片结构的方法，所述方法包括：
从原生半导体生长晶片开始，所述原生半导体生长晶片包含：
具有第一晶格常数x1的原生生长基板；
具有与所述第一晶格常数x1相差至少1％的第二晶格常数x2的有源半导体层结构；以及
布置于所述原生生长基板与所述有源半导体层结构之间的一个或多个单晶应变匹配层；
将所述有源半导体层结构的至少一部分转移到工作基板；以及
去除所述原生半导体的所述一个或多个单晶应变匹配层的至少一部分，
由此所述工作半导体晶片结构被形成并包含所述工作基板、所述原生半导体生长晶片的所述有源半导体层结构的至少一部分，但不包含所述原生半导体生长晶片的所述一个或多个单晶应变匹配层的至少一部分，
其中所述转移和去除步骤包括：
将转移基板附接于所述原生半导体生长晶片的所述有源半导体层结构；
去除所述原生生长基板；
去除所述原生半导体的所述一个或多个单晶应变匹配层；
将所述工作基板附接于所述有源半导体层结构；以及
去除所述转移基板以形成所述工作半导体晶片结构内的所述有源半导体层结构的工作表面，并且
其中所述工作基板包括多晶金刚石，并且将所述工作基板附接于所述有源半导体层结构的步骤包括：在去除所述原生半导体的所述一个或多个单晶应变匹配层之后使用化学气相沉积技术将多晶金刚石沉积于所述有源半导体层结构之上。
2.根据权利要求1所述的方法，其中所述单晶应变匹配层中的一个或多个具有至少为1×106缺陷/cm2的位错缺陷浓度。
3.根据权利要求1所述的方法，其中所述单晶应变匹配层中的一个或多个具有至少为1×107缺陷/cm2的位错缺陷浓度。
4.根据权利要求1所述的方法，其中所述单晶应变匹配层中的一个或多个具有至少为1×108缺陷/cm2的位错缺陷浓度。
5.根据权利要求1所述的方法，其中所述单晶应变匹配层中的一个或多个具有至少为1×109缺陷/cm2的位错缺陷浓度。
6.根据权利要求1所述的方法，其中所述单晶应变匹配层中的一个或多个具有至少为1×1010缺陷/cm2的位错缺陷浓度。
7.根据权利要求1所述的方法，还包括：在去除了所述一个或多个单晶应变匹配层之后去除在所述原生半导体生长晶片的所述应变匹配层附近的所述有源半导体层结构的一部分，由此所述工作半导体晶片结构仅包含在所述原生半导体生长晶片内的所述原生生长基板的远端的所述有源半导体层结构的一部分。
8.根据权利要求1所述的方法，其中所述转移基板经由布置于所述转移基板与所述有源半导体层结构之间的保护层来附接于所述原生半导体生长晶片的所述有源半导体层结构；并且
在去除了所述转移基板之后，所述保护层也被去除以使所述工作半导体晶片结构内的所述有源半导体层结构的所述工作表面显露。
9.根据权利要求8所述的方法，其中所述保护层由至少一种非晶或多晶材料形成。
10.根据权利要求1所述的方法，其中所述工作基板经由布置于所述工作基板与所述有源半导体层结构之间的功能层来附接于所述有源半导体层结构。
11.根据权利要求1-10中的任一项所述的方法，还包括：在所述工作半导体晶片结构内的所述有源半导体层结构上制造至少一个电子或光电器件。
12.一种工作半导体晶片结构，包含：
含有多晶CVD金刚石的工作基板；以及
键合于所述工作基板的有源半导体层结构，
其中所述工作半导体晶片结构不包含布置于所述工作基板与所述有源半导体层结构之间的具有至少1×1010缺陷/cm2的位错缺陷浓度的单晶应变匹配层结构，所述有源半导体层结构包含在所述工作基板远端的层内和/或在所述工作基板近端的层内的小于1×108缺陷/cm2的位错缺陷浓度。
13.根据权利要求12所述的工作半导体晶片结构，其中所述工作半导体晶片结构不包含布置于所述工作基板与所述有源半导体层结构之间的具有至少1×106缺陷/cm2的位错缺陷浓度的单晶应变匹配层结构。
14.根据权利要求12所述的工作半导体晶片结构，其中所述工作半导体晶片结构不包含布置于所述工作基板与所述有源半导体层结构之间的具有至少1×107缺陷/cm2的位错缺陷浓度的单晶应变匹配层结构。
15.根据权利要求12所述的工作半导体晶片结构，其中所述工作半导体晶片结构不包含布置于所述工作基板与所述有源半导体层结构之间的具有至少1×108缺陷/cm2的位错缺陷浓度的单晶应变匹配层结构。
16.根据权利要求12所述的工作半导体晶片结构，其中所述工作半导体晶片结构不包含布置于所述工作基板与所述有源半导体层结构之间的具有至少1×109缺陷/cm2的位错缺陷浓度的单晶应变匹配层结构。
17.根据权利要求12所述的工作半导体晶片结构，其中所述工作半导体晶片结构不包含布置于所述工作基板与所述有源半导体层结构之间的具有至少1nm的厚度的单晶应变匹配层结构。
18.根据权利要求12所述的工作半导体晶片结构，其中所述工作半导体晶片结构不包含布置于所述工作基板与所述有源半导体层结构之间的具有至少10nm的厚度的单晶应变匹配层结构。
19.根据权利要求12所述的工作半导体晶片结构，其中所述工作半导体晶片结构不包含布置于所述工作基板与所述有源半导体层结构之间的具有至少50nm的厚度的单晶应变匹配层结构。
20.根据权利要求12所述的工作半导体晶片结构，其中所述工作半导体晶片结构不包含布置于所述工作基板与所述有源半导体层结构之间的具有至少100nm的厚度的单晶应变匹配层结构。
21.根据权利要求12所述的工作半导体晶片结构，其中所述工作半导体晶片结构不包含布置于所述工作基板与所述有源半导体层结构之间的具有至少200nm的厚度的单晶应变匹配层结构。
22.根据权利要求12所述的工作半导体晶片结构，其中所述工作半导体晶片结构不包含布置于所述工作基板与所述有源半导体层结构之间的具有至少500nm的厚度的单晶应变匹配层结构。
23.根据权利要求12所述的工作半导体晶片结构，其中所述工作半导体晶片结构不包含布置于所述工作基板与所述有源半导体层结构之间的具有至少1微米的厚度的单晶应变匹配层结构。
24.根据权利要求12所述的工作半导体晶片结构，其中所述工作半导体晶片结构不包含布置于所述工作基板与所述有源半导体层结构之间的任何单晶应变匹配层。
25.根据权利要求12所述的工作半导体晶片结构，其中所述有源半导体层结构包含在所述工作基板远端的层内和/或在所述工作基板近端的层内的小于5×107缺陷/cm2的位错缺陷浓度。
26.根据权利要求12所述的工作半导体晶片结构，其中所述有源半导体层结构包含在所述工作基板远端的层内和/或在所述工作基板近端的层内的小于1×107缺陷/cm2的位错缺陷浓度。
27.根据权利要求12所述的工作半导体晶片结构，其中所述有源半导体层结构包含在所述工作基板远端的层内和/或在所述工作基板近端的层内的小于5×106缺陷/cm2的位错缺陷浓度。
28.根据权利要求12所述的工作半导体晶片结构，其中所述有源半导体层结构包含在所述工作基板远端的层内和/或在所述工作基板近端的层内的小于1×106缺陷/cm2的位错缺陷浓度。
29.根据权利要求12所述的工作半导体晶片结构，还包含布置于所述有源半导体层结构与所述工作基板之间的功能层，其中所述功能层具有非晶或多晶结构。
30.根据权利要求29所述的工作半导体晶片结构，其中所述功能层选自氮化硅、氮化铝和碳化硅。
31.根据权利要求12至30中的任一项所述的工作半导体晶片结构，其中所述有源半导体层结构包含在所述工作基板附近的半导体缓冲层以及在所述工作基板远端的半导体势垒层，并且其中所述有源半导体层结构包含由氮化镓制成的至少一个层。
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