JP2015533774A - 信頼性および動作寿命を改善した半導体デバイスならびにその製造方法 - Google Patents

Abstract

改善された寿命および信頼性を示す半導体ウェーハ構造を製造する方法が記載される。本方法は、活性な半導体層構造をネイティブの格子整合していない半導体成長基板から作業基板に移しかえるステップを含み、歪み整合層が除去され、活性な半導体層構造の一部が除去されてもよい。ある実施形態では、活性な半導体層構造を作業基板に取り付けるプロセスは、規定時間、高温でアニールするステップを含む。本明細書に記載されるような方法は、活性な半導体層構造全体にわたって低密度の転位欠陥を有し、ネイティブの半導体成長基板に存在する、大きく転移した歪み整合層を含まない作業半導体ウェーハ構造を作製するために使用することができる。

Description

本発明は、信頼性および動作寿命を改善した電子および光電子デバイスを構築するために使用される加工ウェーハの製造に関する。ある実施形態は、高電子移動度トランジスタ、無線周波数（ＲＦ）電子デバイス、発光ダイオード、およびレーザを構築するための基板上窒化ガリウム（ＧａＮ）の加工ウェーハを作製する方法に特に関する。

以下の術語は、この技術分野で通常使用され、これらの定義が本明細書を解釈するのに役立つことがある。
ワイドギャップ半導体技術は、ワイドギャップ半導体をベースとする電子および光電子デバイス、ならびに製造技術を指すために使用されることがある。
単結晶材料、ウェーハ、または層は、１つの結晶から形成される、すなわち並進対称性を有する材料、ウェーハ、または層を指すために使用されることがある。この用語は、結晶成長には一般的で、ほとんどの半導体にとって必要条件である。現実の半導体は、欠陥を有するが、欠陥密度は十分に低く、それは並進対称性がこれらの材料の電子的および光学的特性について説明することを想定する。
多結晶材料は、様々な配向の結晶から構成される、または２つ以上の結晶から成る材料を指すために使用されることがある。
非晶質材料は、真のまたは明らかな結晶形態を有さない材料を指すために使用されることがある。
合成ダイヤモンドは、限定されないが、高温高圧技法および化学気相堆積（ＣＶＤ）を含む当技術分野で知られている方法のいずれかよって生成された人造ダイヤモンドを指すために使用されることがある。
接合またはウェーハ接合は、２つの表面、通常は半導体表面を近接させ、強固に付着させる技術を指すために使用されることがある。接合は、化学結合によって、または接着剤を使用して達成されうる。このプロセスは、半導体技術において通常使用される。例えば、TongおよびGoseleによるSemiconductor Wafer Bonding, Springer Verlag,1989という題名の本を参照されたい。

デバイスの信頼性は、商用デバイスを出荷し、市場で受け入れられる前に認識するべき製造業者の最終的な障害および義務である。ＧａＮデバイス（例えば、高電子移動度トランジスタおよび発光デバイス）は、近年、信頼性研究のほかならぬ対象である。デバイス故障の原因は、出発材料の品質およびデバイス処理の両方に見出される。高信頼性デバイスの製造の実施には、耐久性のある電子または光電子デバイスが結果として得られることが知られているまたは証明されている材料および処理レシピの注意深い選択が含まれる。材料の品質は、成長時または基板製造時に結晶材料に埋め込まれた欠陥の存在を通してデバイス性能に影響を与え、高温でのデバイス動作中に界面または表面に向かって徐々に移動することがある。デバイスの下の歪んだおよび転位したエピ層（エピタキシャル成長層）から伝播する転位によるデバイス劣化は、異なる格子定数を有する基板上に活性なエピ層（半導体）を成長させたデバイスに関する特有の問題である。そうしたエピ層構造では、核形成層、遷移層、歪み補償層、または歪み整合層と通常呼ばれる追加の層が、ある格子定数の基板と、その基板とは異なる格子定数を示す活性なエピ層との間に配置される。例としては、両方ともサファイア、シリコン、または炭化シリコン基板上に成長させた、ＧａＮベースの発光ダイオードおよび高電子移動度トランジスタが含まれ、それら基板のすべてがＧａＮと異なる格子定数を有する。一般的なＧａＮ成長基板の格子定数の例については、下記の表１を参照されたい。

表１−六方晶系ＧａＮおよび一般的な基板の格子定数。格子不整合は、（ａ_GaN−ａ_sub）／ａ_subとして計算される。（ＦＣＣ＝面心立方、ＨＥＸ＝六方晶系）

格子または結晶構造は、液晶または固体結晶中の原子もしくは分子の独特の配列である。結晶構造は、原子または分子が互いに配置される仕方を規定する、長距離秩序および対称性を示すパターンから成る。パターンは、３次元で周期的に繰り返す点のアレイである結晶格子上の点によって規定される。格子不整合は、両方とも結晶である２つの材料の格子定数間の相対的な差として規定される。一般に、エピタキシャル膜の厚さがある臨界厚さを下回らない場合、格子不整合によって、下にある結晶（または基板）の格子定数χ₂とは異なる格子定数χ₁の欠陥のないエピタキシャル膜の成長が妨げられる。エピタキシャル膜が薄い場合、格子不整合は、膜内の歪みによって補償されることがある。より具体的には、エピタキシャル膜を歪ませるのに必要なエネルギーは、転位したエピタキシャル膜を成長させるのに必要なエネルギーよりも小さい。エピタキシャル膜を歪ませるのに必要なエネルギーは、エピタキシャル膜の厚さとともに増大するので、臨界厚さと呼ばれるある厚さにおいて、成長は、膜内に転位を含み始める。電界効果トランジスタおよび発光デバイスの活性領域は、数百ナノメートルを上回る、または場合によっては数マイクロメートルを上回る厚さを必要とする。このことは、そうしたデバイスの活性な半導体層を、エピタキシャル成長の技術分野でよく知られているように転位がないように非常に近接した格子パラメータを有するテンプレートまたは基板上に成長させる必要があることを意味する。

ＧａＡｓ、ＩｎＰ、シリコン、およびダイヤモンドなどの立方結晶は、１つの格子定数のみを有するが、炭化シリコン、窒化ガリウム、および関連化合物などの六方結晶は、２つの格子定数、すなわち基底面のａ、および基底面に垂直なｃを有する。表１に列記された六方晶系基板上でのほとんどのＧａＮベースの成長は、結晶格子がＧａＮと整合し、基本格子定数がＧａＮと近いため基底面上で行われる。したがって、ＧａＮを炭化シリコンの異なる多形体（４Ｈまたは６Ｈ）上に成長させることができる。この場合の格子不整合は、（ａ_GaN−ａ_sub）／ａ_subとして規定され、パーセントで表現され、ここでａ_GaNおよびａ_subは基本格子定数であり、添字「ｓｕｂ」は、上にＧａＮが成長する基板または層の格子定数を指す。立方晶系結晶格子を有するシリコン上での六方晶系ＧａＮの成長は、シリコンの（１１１）面上で行われ、その理由はこの方向に格子が六方晶系に見え、基本格子定数がＧａＮに近いためである。

結晶は、高温（＞１０００℃）で形成され、その格子定数は、結晶が室温に冷やされると低減し、その低減が材料の熱膨張率に依存するため、基板の上のＧａＮエピ層が受ける最終的な格子不整合は、２つの材料（ＧａＮおよび基板）の熱膨張率によっても決定される。格子不整合が成長層の欠陥を引き起こし、熱膨張がエピタキシャル成長後の冷却中に層内に歪みをもたらす。ほとんどの場合、異なる組成は、異なる格子定数を有するため、組成のばらつきも歪みをもたらす。

ＧａＮは、サファイア、シリコン、炭化シリコン、窒化アルミニウム、単結晶ダイヤモンド、およびＧａＮ基板を含む、表１に列記された様々な異なる基板上で現在成長が行われている。ＧａＮ基板を除いて、すべての材料は、ＧａＮとは異なる格子定数を有する。表１に列記された例は、すべて単結晶で作られたウェーハであり、結晶構造および格子定数に関して記載されうる。格子定数がＧａＮまたはＡｌＧａＮ合金とは異なる基板の上に高品質のＡｌＧａＮ合金をエピタキシャル成長させるため、核形成、遷移、歪み整合、および／または歪み補償層と呼ばれる層または層の組み合わせを格子不整合基板の上に成長させ、異なる格子定数を有する基板上に成長することによって、転位を終端させ、蓄積された歪みを吸収することが一般的な慣習であった。目標は、上に高品質の活性層の成長が可能な低転位密度エピ層を生成することである。

転位密度がどの程度低くなければならないかについての要件は、作製される電子または光電子デバイスのタイプおよびその性能によって決まる。核形成層の正確な構造は、製造業者間で異なる。核形成層（１つまたは複数）は、基板の格子定数からＧａＮエピ層まで移行するのに必要な、異なる組成および厚さの１つまたは複数の層を全体的に指す。遷移層の上に活性層構造を成長させることができる。活性層および結果として得られるデバイスは、高周波トランジスタならびに／またはレーザダイオード、発光ダイオードおよびスーパールミネッセントダイオードなどの光電子デバイスであってもよい。核形成層は、任意の数の二元または三元エピタキシャル層、それに続いて活性層を核形成層から遠ざけ、低転位密度を実現するために追加される適切な厚さの窒化ガリウムのバッファを含むことができる。ＧａＮベースの成長では、核形成層は、典型的にはＡｌＧａＮおよび／またはＡｌＮ合金で作製された層を含む。

ＧａＮバッファの目的は、２つの要素からなり、すなわち、（ｉ）活性層を核形成層から遠ざけること、（ｉｉ）二次元電子ガス（２ＤＥＧ）を形成する際のＡｌＧａＮ／ＧａＮヘテロ接合のローギャップ側となることである。ＧａＮバッファの厚さは、所望の降伏電圧、核形成層との界面におけるいかなる電荷からも活性層を遠ざける必要性によって、およびＧａＮバッファ層がより厚くなることによって遷移層で発生する転位を終端させるのに十分な量の垂直の空間が可能となるため、低転位密度に対する要求によって規定される。電界効果用途で使用するための、シリコン、炭化シリコン、およびサファイアのエピ層ウェーハ上のＧａＮデバイス中の典型的な転位密度は、１Ｅ８ １／ｃｍ²〜１Ｅ９ １／ｃｍ²であってもよい。バイポーラトランジスタおよび光電子デバイスなどのバイポーラデバイスの効率的な動作に必要な欠陥密度は、１Ｅ６ １／ｃｍ²〜１Ｅ８ １／ｃｍ²の範囲にある。

上に核形成／遷移層１０２、ＧａＮバッファ１０３、およびＡｌＧａＮバリア１０６を堆積させたネイティブ成長基板１０１を含む、ＡｌＧａＮ／ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）１００の典型的なエピ層構造を図１に示す。バリア層１０６とＧａＮバッファ１０３間のヘテロ接合は、電子を蓄積し、二次元電子ガス（２ＤＥＧ）１０５を形成する。個々のデバイスは、エッチングトレンチ１１２または注入（図示せず）のいずれかによって互いに分離される。

図１に示すエピ層構造の製造方法は、当技術分野でよく知られている。本方法は、ＧａＮ（または関連合金）に格子定数を適合させるためネイティブ基板１０１の上に核形成層１０２を最初に形成し、次いで、ＡｌＧａＮバリア１０６を成長させる前に、十分な厚さのＧａＮ１０３を成長させることによって開始する。ＡｌＧａＮバリア１０６に最も近いＧａＮバッファ１０３の領域は、そうした電界効果トランジスタの性能を改善するアンダーチャネルバリア（図示せず）または他の特定の機能を含むこともでき、当技術分野で知られている。

エピタキシャル成長させたスタック１０９は、２つの機能を遂行し、すなわち、（ｉ）ＧａＮエピ層の核形成、および（ｉｉ）電子／光電子デバイス機能である。エピタキシャル成長が完了すると、ウェーハは、標準半導体技法を使用して処理され、ソース１１０およびドレイン１１３端子に対するオーミックコンタクト、ならびにゲート１１１端子を形成するショットキーコンタクトを形成するための金属を堆積させることによって、電子デバイス、この場合電界効果トランジスタを画成する。電界効果トランジスタ１００チップは、フリップチップによって、または基板１０１の裏面１１０をパッケージ基部（図示せず）にはんだ付けすることによってパッケージングされる。このトランジスタの動作、および上記のデバイス改善については、入手可能な公開文献、例えば、Rudiger Quayによる「Gallium Nitride Electronics」という題名の、ならびにUmesh K. MishraおよびJ. Singhによる「Semiconductor Device Physics and Design」という題名の本に記載されており、どちらの本もSpringer社から２００８年に出版されている。

電子デバイスの寿命は、いくつかの異なる現象によって決定され、その一部は、コンタクトおよびショットキーバリアの幾何学形状ならびに使用する材料に依存し、一部は、エピ層の特有の特性およびデバイスが作られる関連付けられた材料に依存する。格子不整合のネイティブ基板の存在、ならびに格子不整合のネイティブ基板を使用することに起因する応力の結果としての転位および他の欠陥の形成は、信頼性に影響する物理的性質の後者のグループに入る。格子不整合のネイティブ基板上にＡｌＧａＮ／ＧａＮ高電子移動度トランジスタを成長させるため、この問題をなくすことはできない。この問題は、格子不整合の基板上に成長させた半導体内に作られる他のすべてのタイプの電子および光電子デバイスにおいても依然として残る。

上記のような問題を考慮して、半導体デバイスの信頼性に関連する問題の一部を軽減するため当技術分野において多くの提案がなされた。いくつかの例を以下に挙げる。

米国特許第８，２２２，１３５号は、銅ベースのメタライゼーションの信頼性を改善するためＡｌＮの使用を開示する。米国特許第７，９８５，６８７号は、高い信頼性を実現するための半導体デバイスの処理方法を開示する。米国特許第７，６５５，５５５号は、高信頼性デバイスを実現するためのプロセスを開示する。米国再発行特許第４０，３３９号は、不純物の拡散を防ぐために半導体デバイス内に分離障壁を形成し、それによって高信頼性デバイスを形成するためのプロセスを開示する。また、米国特許第６，２８１，０９５号は、分離層の形成を開示する。米国特許第７，３７２，１６５号は、金属のクロス拡散を使用して、高信頼性導電路を作るためのプロセスを開示する。米国特許第７，３３８，８２６号は、アンモニアを使用して表面処理を行うことによってＡｌＧａＮ／ＧａＮのＨＥＭＴの信頼性を改善するためのプロセスを開示する。米国特許第６，９８４，８７５は、信頼性を改善したデバイスを形成するため基板上の導電層と分離層間に改質層を使用することを開示する。米国特許第５，９６０，２７５号は、高い信頼性を実現するためパワーＭＯＳＦＥＴを製造するための方法を開示する。米国特許第７，１６１，２４２号は、基板材料とは異なる基部材料を使用して、高信頼性デバイスを形成するための方法を開示する。米国特許第７，１０５，９２０号は、半導体デバイスの高信頼性パッケージングを実現するため基板を修正するための方法を開示する。米国特許第６，６３５，９４１号は、２つの基板を一緒に接合させることによって信頼性を改善したデバイスを形成するための方法を開示する。米国特許第６，００２，１７２号は、パッケージに取り付けるために基板を修正するための方法を開示する。米国特許第８，０５８，１６３号は、誘電体ケースによってパッケージングされたチップにおいてチップと基板間のはんだ接合部を改善するための方法を開示する。

Ｓｃｈｒａｎｔｚらによる米国特許第５，６５０，６３９号は、熱的性能を改善する目的のため、エピタキシャル層のダイヤモンド基板との接合を開示する。米国特許第７，０３３，９１２号のＳａｘｌｅｒは、薄くした炭化シリコン基板上にダイヤモンドを成長させること、およびこの構造上に活性層を成長させてもよいことを教示する。米国特許第６，７９４，２７６号のＬｅｔｅｒｔｒｅらは、半導体デバイス用の新しい基板の生成を教示する。ＫｕｂおよびＨｏｂａｒｔによる米国特許第７，３５８，１５２号は、合成ダイヤモンドを含む高い熱伝導性基板への完成したデバイスまたはブランクのＧａＮエピウェーハのウェーハ接合を使用して、電子デバイス、特にＧａＮのＨＥＭＴの熱伝導性を改善するためのいくつかの方法を開示する。

半導体デバイスの信頼性を改善するために多数の提案がなされているが、格子不整合の基板に関連付けられた問題を実質的になくすための唯一の明白な手段は、格子整合したネイティブ成長基板上に成長させることである。例えば、ＧａＮベースのデバイスに対しては、このことはネイティブのＧａＮ基板を使用することを意味する。そうした基板のコストは、他の選択肢よりもはるかに高いため、商業的に実現可能な解決策としては広く採用されていない。

上記を考慮すると、廉価な基板を使用するが、一方で格子不整合の基板に関連付けられた問題を回避した、ＧａＮベースＬＥＤおよびＨＥＭＴなどの活性デバイスのためのエピ層を提供するエピ層技術が当業界において必要であることは明らかである。

本発明の実施形態の目的は、前述の問題に対処することである。

背景の項に記載したように、ネイティブの半導体成長ウェーハは、一般にネイティブ成長基板、活性な半導体層構造、およびネイティブ成長基板と活性な半導体層構造との間に配置された１つまたは複数の歪み整合層を備える。歪み整合層は、非常に薄く（例えば、厚さが約１マイクロメートルまたはナノメートルスケールであり）、したがってそうしたネイティブの半導体成長ウェーハ上に作製された半導体デバイスの熱的性能、信頼性、および寿命に著しく影響するとは考えられない。さらに、歪み整合層は、半導体バッファ層が存在するため活性な半導体層構造上に作製された半導体デバイスとは通常相当な距離、離れている。そのため、半導体デバイス構造から相当な距離に配置された非常に薄い歪み整合層の存在は、デバイス性能に著しい影響を与ないと考えられる。

驚くことに、本発明者らは、歪み整合層が極めて薄い場合でさえ、および歪み整合層が厚いバッファ層によってデバイス構造の活性領域から離れている場合でさえ、半導体デバイス構造内の歪み整合層の存在が半導体デバイス構造の信頼性および寿命に大きな悪影響を与えることを見出した。このことは、特に高周波および／もしくは高電力デバイス、ならびに／または高温で動作するデバイスの場合はなおさらである。

理論によって拘束されないが、半導体デバイス構造の信頼性および寿命に対する歪み整合層の大きな悪影響は、２つの影響による可能性があると考えられ、すなわち、
（１）歪み整合層が非常に薄く、活性なデバイス構造から離れていることがあるとはいえ、層が大きく転位している。半導体デバイス、特に高電力および／または高周波での動作する半導体デバイスの動作中、デバイスは、非常に熱くなる。その場合、歪み整合層内の転位および／または他の欠陥は、使用中に上に向かって活性な半導体層構造内に伝播し、性能に悪影響を与え、最終的にデバイスの初期故障につながる。
（２）デバイス動作中の熱応力は、結果として歪み整合層内に帯電するようになる欠陥を生じ、したがって性能に悪影響を与える電界を生成し、最終的にデバイスの初期故障につながる電界を生成することがある。

すなわち、特に高電力および／または高周波デバイスにおけるデバイス動作中の熱応力は、大きく転位した歪み整合層からの転位の伝搬および／または新しい欠陥の発生をもたらし、それらの両方ともが、活性な半導体層構造内に達する貫通転位および／または活性な半導体層構造内での電荷輸送を妨害する欠陥によって生成される電界を介してデバイス性能に悪影響を与える。高温でのこれらのデバイスの長期的な動作中に、これらの影響が著しくなり、デバイス故障を引き起こす。

格子不整合のネイティブ基板上に成長させたＡｌＧａＮ／ＧａＮ高電子移動度トランジスタなどのデバイスにとって、歪み整合層は、エピ層／基板構造の一体部分であるため、前述の問題をなくすことは不可能である。

さらに、ある用途では、活性な半導体層をネイティブ成長基板から別の基板、通常はよりよい熱放散能力を有する基板に移しかえることが有益であることも当技術分野で知られているが、この移しかえプロセスによって、常にネイティブの歪み整合層も移しかえられていた。このことは、非常に薄い歪み整合層は、前に示したようにデバイス性能に著しい影響を与えないと思われていたため、以前には問題であるとは考えられなかった。さらに、歪み整合層が非常に薄く、歪み整合層の歪み整合機能性を実現するために活性な半導体層と非常に類似した結晶構造が必然的であることを考慮すると、歪み整合層を除去するには、注意深く制御された除去プロセスが必要である。そのため、活性な半導体層構造を熱放散基板に移しかえる場合、これらの歪み整合層を除去することに著しい利点がなければ、除去プロセスが要する追加の時間および費用を考慮すると、それを行う動機づけはない。

本発明者らは、高電力および／または高周波数デバイス用途のためのよりよい熱放散を実現するため、活性な半導体層構造をネイティブ成長基板から他の作業基板に移しかえるプロセスを利用している。よりよい熱放散能力は、そうしたデバイスの信頼性および寿命の著しい向上につながることが予期された。しかし、そうした移しかえプロセスを使用して作製されたデバイスの性能を試験したとき、デバイスの信頼性および寿命の点で、デバイスの性能が予期した水準にまで向上しないことが分かった。

本発明者らは、ネイティブの歪み整合層の存在までその問題をたどった。熱放散は改善されるものの、動作中の熱応力によってネイティブの歪み整合層内の欠陥がデバイスの信頼性および寿命に重大な影響を与えることが分かった。移しかえプロセスを、例えば適切に制御されたエッチングプロセスを使用して注意深く歪み整合層を除去するステップを含むことに修正した後、デバイスの信頼性および寿命が劇的に改善されることが分かった。本発明者らは、このことを重大な意味を有する結果であると考える。

上記に加えて、ある用途に対しては、ネイティブの歪み整合層を除去することに加えて活性な半導体層構造の一部を除去することも有利であると分かった。ネイティブ成長基板上での活性な半導体層構造の成長中に発生する転位が、歪み整合層を貫いて歪み整合層の上の活性な半導体層構造の一部に伝播する可能性があると考えられる。この場合、歪み整合層を除去するための上記の理由と同じ理由で活性な半導体層構造のこの転位した部分を除去することが有利であり、例えば、ＧａＮバッファなどの歪み整合層上に配置されたバッファ層の一部も除去されてもよい。

上記を考慮して、本明細書は、改善された寿命および信頼性を示す半導体ウェーハ構造を製造する方法について記載する。本方法は、活性な半導体層構造をネイティブの格子整合していない半導体成長基板から作業基板に移しかえるステップを含み、歪み整合層が除去され、活性な半導体層構造の一部が除去されてもよい。ある実施形態では、活性な半導体層構造を作業基板に取り付けるプロセスは、所定の時間、高温でアニールするステップを含む。

本発明の一態様によると、半導体デバイス作製のための作業半導体ウェーハ構造を製造する方法であって、
第１の格子定数χ₁を有するネイティブ成長基板、
前記第１の格子定数χ₁とは少なくとも１％だけ異なる第２の格子定数χ₂を有する活性な半導体層構造、および
ネイティブ成長基板と活性な半導体層構造との間に配置された１つまたは複数の単結晶歪み整合層
を備えるネイティブの半導体成長ウェーハから開始するステップと、
活性な半導体層構造の少なくとも一部を作業基板に移しかえるステップと、
１つまたは複数の単結晶歪み整合層を薄くする、または完全に除去するように、少なくともネイティブの半導体の１つまたは複数の単結晶歪み整合層の一部を除去（例えば、歪み整合層構造の層厚の少なくとも５０％、６０％、７０％、８０％、９０％またはすべてを除去）するステップと、
を含み、
それによって作業半導体ウェーハ構造が、形成され、作業基板、ネイティブの半導体成長ウェーハの活性な半導体層構造の少なくとも一部を備えるが、ネイティブの半導体成長ウェーハの１つまたは複数の単結晶歪み整合層の少なくとも一部を含まない、方法が提供される。

ある実施形態によると、単結晶歪み整合層の１つまたは複数は、活性な半導体層構造の少なくとも一部を作業基板に移しかえる前に、移しかえる間に、または移しかえた後に除去されてもよい。除去される１つまたは複数の単結晶歪み整合層は、一般に大きく転位し、少なくとも１×１０⁶欠陥／ｃｍ²、１×１０⁷欠陥／ｃｍ²、１×１０⁸欠陥／ｃｍ²、１×１０⁹欠陥／ｃｍ²、または１×１０¹⁰欠陥／ｃｍ²の転位欠陥密度を有することがある。さらに、除去される１つまたは複数の単結晶歪み整合層は、少なくとも１ｎｍ、１０ｎｍ、５０ｎｍ、１００ｎｍ、２００ｎｍ、５００ｎｍ、もしくは１マイクロメートルの厚さ、および／または１０マイクロメートル、５マイクロメートル、２マイクロメートル、もしくは１マイクロメートル以下の厚さを有することがある。歪み整合層構造の厚さは、使用される材料の特定の組み合わせ、および下にある基板と上に重なる活性な半導体層構造との間の相対的な格子不整合に依存する。

本発明のさらなる一利点は、歪み整合層が除去されるため、これらの層をもとのネイティブの成長ウェーハにおいてできるだけ薄くしておく必要がないということである。そのため、所望の場合は、より厚い歪み整合層構造がネイティブの成長ウェーハ内に設けられてもよく、その場合、これらの厚い歪み整合層は、活性な半導体層構造を作業基板に移しかえるときに除去されうる。

ある実施形態によると、本方法は、歪み整合層構造を除去した後に、ネイティブの半導体成長ウェーハの歪み整合層に隣接する活性な半導体層構造の一部を除去するステップをさらに含み、それによって作業半導体ウェーハ構造は、ネイティブの半導体成長ウェーハ内のネイティブ成長基板から遠位にあった活性な半導体層構造の一部のみを含む。

本明細書に記載されるような方法を使用して、ネイティブの半導体成長ウェーハに存在する大きく転位した歪み整合層を含まない作業半導体ウェーハ構造を作製することができる。そのため、本発明の別の態様によると、
作業基板と、
作業基板に接合させた活性な半導体層構造と、
を備える作業半導体ウェーハ構造であって、
作業基板と活性な半導体層構造との間に配置される、少なくとも１マイクロメートル、５００ｎｍ、２００ｎｍ、１００ｎｍ、５０ｎｍ、１０ｎｍ、もしくは１ｎｍの厚さ、および／または少なくとも１×１０¹⁰欠陥／ｃｍ²、１×１０⁹欠陥／ｃｍ²、１×１０⁸欠陥／ｃｍ²、１×１０⁷欠陥／ｃｍ²、もしくは１×１０⁶欠陥／ｃｍ²の転位欠陥密度を有する単結晶歪み整合層構造を含まない、作業半導体ウェーハ構造が提供される。

前述の規定は、少なくとも最も大きく転位したおよび／または厚い歪み整合層の除去を想定しているが、作業半導体ウェーハ構造が作業基板と活性な半導体層構造との間に配置されるいかなる単結晶歪み整合層も含まないように、歪み整合層がすべて除去されるのが好ましい。

本明細書に記載されるような方法を使用して、活性な半導体層構造内に低密度の転位欠陥を有する作業半導体ウェーハ構造を作製することができる。例えば、活性な半導体層構造は、作業基板から遠位にある層内に、および／または作業基板に近い層内に、１×１０⁸欠陥／ｃｍ²、５×１０⁷欠陥／ｃｍ²、１×１０⁷欠陥／ｃｍ²、５×１０⁶欠陥／ｃｍ²未満、もしくは１×１０⁶欠陥／ｃｍ²未満の転位欠陥密度を含むことがある。

作業半導体ウェーハ構造は、活性な半導体層構造と作業基板間に配置される機能層をさらに備えてもよい。この場合、機能層が単結晶層の場合、この機能層がそれほど大きくは転位しないという点で、機能層は、ネイティブの成長ウェーハの単結晶歪み整合層に対して識別されうる。例えば、機能層は、１×１０⁸欠陥／ｃｍ²未満、５×１０⁷欠陥／ｃｍ²未満、１×１０⁷欠陥／ｃｍ²未満、５×１０⁶欠陥／ｃｍ²未満、または１×１０⁶欠陥／ｃｍ²未満の転位欠陥密度を有することができる。とは言うものの、多くの用途に対し、機能層は、非晶質または多結晶構造を有し、したがってネイティブの成長ウェーハの単結晶歪み整合層とは異なる。

上記の点をさらに明確にし、本発明の利点および特徴を理解するために、本発明についてのより具体的な説明が、添付図面に示す本発明の特定の実施形態を参照することによって提供される。これらの図面は、本発明の典型的な実施形態のみを示し、したがって、本発明の範囲を限定していると考えられるべきではない。

高電子移動度構造（従来技術）である。 信頼性に関連する構造的特徴を強調した例示的な高電子移動度トランジスタである。 方法Ａの開始および終了ウェーハ構造である。 方法Ａの流れ図である。 方法Ｂの開始および終了ウェーハ構造である。 方法Ｂの流れ図である。 方法Ｃの開始および終了ウェーハ構造である。 方法Ｃの流れ図である。 ダイヤモンド上ＡｌＧａＮ／ＧａＮの寿命試験で使用される回路の概略図である。 ＧａＮ／Ｓｉのサンプルの寿命試験データである。 ＧａＮ／ダイヤモンドのサンプルの寿命試験データである。 （ａ）は、試験したダイヤモンド上ＧａＮのエピ層構造であり、（ｂ）は、試験したＧａＮ／シリコンのトランジスタのエピ層構造である。 ２１５℃での寿命試験の最初の５，０００時間のＧａＮ／シリコンのデバイスのドレイン電流（ＩＤＳＳ）である。 ２１５℃での寿命試験の最初の５，０００時間のダイヤモンド上ＧａＮのデバイスのＩＤＳＳである。 ２９０℃でのＧａＮ／シリコンのデバイスのＩＤＳＳである。 ２９０℃でのダイヤモンド上ＧａＮのデバイスのＩＤＳＳである。 ３５０℃でのＧａＮ／シリコンのデバイスのＩＤＳＳである。 ３５０℃でのダイヤモンド上ＧａＮのデバイスのＩＤＳＳである。 ２４Ｖのソースドレイン電圧でバイアスされた６つのＳｉ上ＧａＮデバイスに関し測定されたゲートリーク電流である。チャネル温度は、２９０℃に維持されている。 ２４Ｖのソースドレイン電圧でバイアスされた６つのダイヤモンド上ＧａＮのデバイスに関し測定されたゲートリーク電流である。チャネル温度は、２９０℃に維持されている。 ２４Ｖのソースドレイン電圧でバイアスされた６つのＳｉ上ＧａＮデバイスに関し測定されたゲートリーク電流である。チャネル温度は、３５０℃に維持されている。 ２４Ｖのソースドレイン電圧でバイアスされた６つのダイヤモンド上ＧａＮのデバイスに関し測定されたゲートリーク電流である。チャネル温度は、３５０℃に維持されている。

発明の概要の項に記載したように、本明細書は、活性なデバイスのエピ層をネイティブ成長基板から新しい基板上に移しかえることによって半導体デバイスの信頼性の改善を達成する方法を開示し、このプロセスでは、もとの成長基板と活性なデバイスのエピ層との間に配置された核形成／遷移／歪み整合層の少なくとも一部が除去され、すべてが除去されてもよい。場合によっては、エピ層を新しい基板に取り付けるプロセスは、所定時間、高温で行われる。

本明細書に記載するような方法は、様々なネイティブの半導体成長ウェーハに適用されうる。例えば、ネイティブの半導体成長基板は、シリコン、炭化シリコン、窒化シリコン、窒化アルミニウム、およびサファイアから構成される群から選ばれた材料から形成されてもよい。本明細書に記載するような方法は、ネイティブの半導体成長基板が第１の結晶構造を有し、活性な半導体層構造が前記第１の結晶構造とは異なる第２の結晶構造を有する場合に特に有用である。

ある用途に対し、活性な半導体層構造を移しかえるステップおよび１つまたは複数の歪み整合層を除去するステップは、
作業基板をネイティブの半導体成長ウェーハの活性な半導体層構造に取り付けるステップと、
ネイティブ成長基板を除去するステップと、
単結晶歪み整合層の１つまたは複数を除去して作業半導体ウェーハ構造内に活性な半導体層構造の作業表面を形成するステップと、
を含む。

作業基板は、作業基板と活性な半導体層構造との間に配置される機能層を介してネイティブの半導体成長ウェーハの活性な半導体層構造に取り付けられてもよい。

前述の場合、活性な半導体層構造は、活性な半導体層構造が作業基板の方を向く成長方向を有するようにひっくり返される。一部の用途では、活性な半導体層構造の配向を維持することが望ましい。これらの場合、活性な半導体層構造を移しかえるステップおよび１つまたは複数の歪み整合層を除去するステップは、
移しかえ基板をネイティブの半導体成長ウェーハの活性な半導体層構造に取り付けるステップと、
ネイティブ成長基板を除去するステップと、
単結晶歪み整合層の１つまたは複数を除去するステップと、
作業基板を活性な半導体層構造に取り付けるステップと、
移しかえ基板を除去して作業半導体ウェーハ構造内に活性な半導体層構造の作業表面を形成するステップと、
を含むことができる。

移しかえ基板は、保護層を介してネイティブの半導体成長ウェーハの活性な半導体層構造に取り付けられてもよく、この保護層が移しかえ基板と活性な半導体層構造との間に配置される非晶質または多結晶材料であってもよい。この場合、移しかえ基板を除去した後に、保護層も除去され、作業半導体ウェーハ構造内に活性な半導体層構造の作業表面を露出させる。さらに、作業基板は、作業基板と活性な半導体層構造との間に配置される機能層を介して活性な半導体層構造に取り付けられてもよい。

この方法を用いて、活性な半導体層構造の配向が維持され、活性な半導体層構造が作業基板と反対向きの成長方向を有する。

作業基板の活性な半導体層構造への取り付け中にアニールが施されるのが有利であり、前記アニールは、少なくとも７５時間、１００時間、１５０時間、２００時間、または２４０時間で、少なくとも５００℃、５５０℃、６００℃、６５０℃、または７００℃の温度である。

前述の方法を適用した後、少なくとも１つの電子または光電子デバイスを作業半導体ウェーハ構造内の活性な半導体層構造上に作製することができる。

デバイス寿命改善の理由付けおよび方法の詳細について、図２に示す例示的なＡｌＧａＮ／ＧａＮ高電子移動度トランジスタのエピ層構造に関して説明する。

ＧａＮおよび関連する材料を現在は格子不整合の基板上に成長させており、背景の項で論じたように、ネイティブ成長基板の格子定数（または結晶構造）を活性な半導体層（複数可）の所望の格子定数（または結晶構造）に変えるため、１つまたは複数の中間の核形成／遷移／歪み整合層を必要とする。下にある核形成／遷移／歪み整合層の目的は、歪みを吸収し、場合によっては、成長基板と成長基板上に成長させた上に重なる半導体層（複数可）との間の格子定数の変化によって生成される転位を終端させることである。

さらに、十分に厚い半導体バッファ層を核形成／遷移／歪み整合層（例えば、ＧａＮバッファ層）上に成長させることによって、バッファ層上に成長させたさらなる活性な半導体層（複数可）が核形成／遷移／歪み整合層から遠くなり、バッファ層の上に高品質の活性層（複数可）を成長させることができるレベルにまで欠陥密度が低減される。

核形成層は、単結晶基板とデバイスの活性層（複数可）を作る単結晶エピ層との間にはさまれる。ＧａＮベースのデバイスに対しては、核形成層は、例えば、単結晶基板とＧａＮバッファ間に現われるものすべてである。ＧａＮバッファがない場合は、その成長基板上に成長させた電子デバイスのいずれかの不可欠な部分である。

これらの特徴が図２に示すエピ層構造によって示される。例示的な高電子移動度電界効果トランジスタは、ネイティブ基板２０１を含み、その上に核形成／遷移／歪み整合層２０２、ＧａＮバッファ２０３を堆積させ、その上をＡｌＧａＮバリア２０６が覆う。エピタキシャル成長は、格子定数をＧａＮ（または関連合金）に適合させるための核形成層１０２を最初に形成し、続いて、ＡｌＧａＮバリアを成長させる前に、十分な厚さのＧａＮバッファ１０３を成長させることによって開始する。転位密度およびバッファ層の熱抵抗は、バッファ層の厚さとともに減少し、したがって２１７で示される新しい厚さが所望のデバイス特性にとってより適している場合がある。バッファ層２０３とともに、（例えば、バッファ層およびＡｌＧａＮバリアの上の）電子／光電子デバイスの活性な機能を行う層は、活性な層状構造層、または単に活性層と略して呼ばれ、図２の符号２０７によって示される。

図１に関して既に記載したように、ＡｌＧａＮバリア２０６に最も近いＧａＮバッファ２０３の領域は、アンダーチャネルバリア（図示せず）、または当技術分野で知られているような電界効果トランジスタの性能を改善する他の特定の機能を含むこともできる。

エピタキシャル成長が完了すると、ウェーハは、標準半導体技法を使用して処理され、ソース２１０およびドレイン２１３端子に対するオーミックコンタクト、ならびにゲート２１１端子を形成するショットキーコンタクトを形成するための金属を堆積させることによって、電子デバイス、この場合電界効果トランジスタを画成する。チップ裏面は、２１６で示される。活性層は、電子または光電子デバイスの所望の電気性能を実現するため、多層のＡｌＧａＮもしくはＩｎＧａＮの半導体合金、あるいはＧａＮ、ＡｌＮ、ＩｎＮまたは他の関連する材料を含むことができる。

核形成層２０２を除去し、バッファ層２０３を薄くすることによって、少なくとも以下の通り信頼性が改善される。
（１）活性層の下の転位した結晶を除去することによって、デバイス内の歪み源がなくなる。また、これによって、転位または欠陥が使用中に上に向かって活性層内に伝播するのを防ぐ。
（２）デバイスの動作中の熱応力は、帯電するようになる欠陥を生成することがあり、新しい電界がデバイス性能を妨害する。核形成層をなくし、隣接するバッファ層の一部をなくしてもよく、これらを電気的におよび機械的に安定した材料に置き換えることによって、使用中のデバイスへのいかなる新しい電気的な妨害も防ぐ。

目的は、半導体デバイスの信頼性を改善することである。本明細書は、ウェーハおよびデバイスを製造するための以下に述べるようないくつかの方法Ａ〜Ｃを開示し、いくつかの好ましいウェーハ、したがってエピ層構造を含むデバイス構造、および結果として上記の改良をもたらすデバイス構成を開示する。提示される方法および実施形態のいずれもが、性能の改善を実現するために、単独でおよび他の開示した実施形態と組み合わせて使用されてもよい。記載した例は、改善された信頼性を有する電子および／または光電子デバイスが可能となる、基板上ＧａＮの加工ウェーハを製造するための方法に関する。本方法の実施形態のブロック図および加工ウェーハ構造のエピ層／基板の垂直断面概略図は、例示であって、限定することは意図されていない。加工ウェーハを作る全体的なプロセスは、当業者に一般に知られている多くの中間ステップから構成される。

方法Ａは、もともとは格子不整合基板上に製造された電子デバイスの信頼性を改善するための高レベルの方法を開示する。方法Ｂは、最終製品における活性層がアズグロウンの配向に対して上下逆さまにひっくり返された、方法Ａに対する代替形態を開示する。方法Ｂは、発光ダイオードを製造するための加工ウェーハの生成に関して示される。方法Ｃは、アズグロウンの活性層の配向が最終製品において維持された発光ダイオードおよび電界効果のトランジスタに適用される方法Ａに対する改良形態である。

すべての方法で使用される術語について次に論じる。用語「ネイティブ基板」は、エピタキシャル成長を含む、半導体産業のためのウェーハ（または基板）を製造する公知の方法のうちのいずれか１つによって生成されるような単結晶構造を有する基板またはウェーハを意味する。ネイティブ基板は、単一原子のまたは二原子（二元合金）の結晶であってもよい。一部の状況では、結晶は三元合金であってもよい。単結晶ウェーハは、格子構造および関連付けられた格子パラメータによって特徴づけられる。前に論じたように、ＧａＮの成長に使用される一般的なネイティブ基板の格子構造は、立方晶系または六方晶系である。六方格子は、２つの格子定数、すなわち、通常ａで示される基本格子定数、および通常ｃで示される六方格子の（０００１）面に垂直な格子定数を有する。六方晶系の窒化ガリウムは、典型的にはサファイアまたは炭化シリコンの４Ｈおよび６Ｈの多形体などの六方晶系基板の（０００１）表面上に成長する。この成長に関連した格子不整合は、ＧａＮと基板（例えば、ＳｉＣまたはサファイア）の基本格子定数間にある。ＧａＮを立方格子（シリコンまたはダイヤモンド）上に成長させる場合、立方晶系結晶は、（１１１）面に沿ってカットされてもよく、この場合、ＧａＮの基本格子定数は、成長方向に垂直な面に沿った格子構造および格子定数と一致しようとする。基板も、成長方向に垂直な面上に露出した結晶構造および格子定数を変更する角度でカットされてもよい。それぞれの成長の組み合わせに対して、接合させた２つの材料の格子構造および格子定数を知ることによって、直接的なやり方で、関連する格子定数および格子不整合を求めることができる。また、結晶が成長温度（ＧａＮに対しては＞１０００℃）で形成されること、および動作温度で格子不整合が異なることを考慮に入れなければならない。異なる材料および様々な基板上にＧａＮを成長させるための技法に対してこれらの格子不整合を計算することは、一般に当技術分野で知られている。最後に、基本格子定数は、成長方向に垂直な面内の格子定数（１つまたは複数）、すなわち結晶格子が六方晶系であろうと立方晶系であろうと、またはオフアングルでカットされるかどうかにかかわらず、結晶成長に関連する格子パラメータを意味する。

前述したように、格子不整合は、基板の格子定数ａ_subに対するエピ層（ＧａＮ）の基本格子定数ａ_GaNとして定量化され、すなわち、（ａ_GaN−ａ_sub）／ａ_subであり、パーセントで表され、ここでａ_GaNおよびａ_subは基本格子定数であり、添字「ｓｕｂ」は、上にＧａＮを成長させた基板または層の格子定数を指す。格子不整合基板上に転位なしに成長させることができるエピ層の最大厚さは、臨界厚さと呼ばれる。臨界厚さは、主に格子不整合に依存する。格子不整合１％に対して、ほとんどの材料に対する臨界厚さは、必要とされる活性層の厚さよりもはるかに小さい。

成長方向は、結晶がエピタキシャル成長中に成長する方向である。ＧａＮを成長させるのに使用されるエピタキシャル成長技法の例は、有機金属気相エピタキシー（ＭＯＣＶＤ）および分子線エピタキシー（ＭＢＥ）である。成長方向（また、成長方向ベクトル）は、上にエピタキシャル層を成長させるウェーハの表面に垂直であり（プレーナ成長のためのエピタキシャル層の表面にも垂直）、成長方向は、結晶成長の方向、すなわち、上に結晶を成長させている基板（または基部）とは反対の方向を向く。上記のようなネイティブ成長基板に対しては、成長方向は、基板の表面に垂直であり、成長方向は、基板からエピタキシャル層（活性層）の方を向く。本出願でいう成長方向は、（基板上のエピタキシャル層ではなく）エピタキシャル層の属性である。この成長方向は、層が生成された結晶成長の順序を特徴づける。この特性を知ることは、六方晶系結晶において特に重要である。

方法Ａ
方法Ａは、図３を参照して説明され、本図では加工ウェーハ構造３００の垂直断面概略図（図３Ａ）、および関連付けられた方法の流れ図（図３Ｂ）が示されている。

ステップ１で、基板上半導体３２１が準備される。構造３２１は、ネイティブウェーハ３２１とも呼ばれ、この構造３２１は、単結晶のネイティブ基板３０１、ネイティブ基板３０１の上に配置された核形成層３０２、および核形成層３０２の上に配置された活性な層状構造層３０３を備える。活性な層状構造層３０３の露出面はエピ層表面３１０と呼ばれる。ネイティブ基板３０１は、（例えば、室温、２５℃で測定したとき）活性な層状構造層３０３とは１％を超えて異なる基本格子定数を有する。そうした状況では、格子不整合基板上での成長中に発生する転位は、核形成層３０２内で終端し、場合によっては、核形成層３０２の上の層の一部、すなわち破線３０７によって境界が定められた活性な層状構造層３０３の部分にまで伝播する。本発明の実施形態によると、結晶材料のこの転位した領域は、引き続き欠陥が上に向かってデバイスの活性領域内に伝播することができないように、および／またはデバイス性能を妨害する電界を引き起こす電荷とならないように除去されることになる。加えて、転位欠陥の除去とは別に、線３０７より下のバッファ層の一部の除去は、ある用途に対してはデバイス動作を改善することができる活性層３０３の厚さを低減するという利点を有することもできる。

図３に示す構造では、水平の線３０７は、ＧａＮバッファ層内に位置するが、この線は、代わりにＧａＮバッファ層の底部に、すなわち（活性層３０３の一部分である）ＧａＮバッファ層と核形成層３０２間のヘテロ接合に位置してもよい。このネイティブウェーハ３２１のエピ層／基板構造は、シリコン、炭化シリコン、もしくはサファイア基板上に成長させたＡｌＧａＮ／ＧａＮ高電子移動度トランジスタまたは発光ダイオードの典型的な構造を例示する。これらのデバイスでは、線３０７より下の活性な層状構造層の部分は、ＧａＮバッファ内にある。また、本構造は、基板の格子定数が活性な層状構造とは異なるその他のデバイスを例示する。

ステップ２で、領域３０７の上の活性な層状構造層３０３の一部３０５は、括弧および矢印３１１で示されるように作業基板３０９と呼ばれる新しい基板に移しかえられる。活性層３０３の一部３０５を作業基板３０９に取り付ける方法は、作業基板３０９と活性層３０３の一部３０５との間にはさまれる機能層３０８によって容易になされる。取り付けは、ウェーハ接合によって、あるいは化学気相堆積または当技術分野で知られている非晶質もしくは結晶成長のための他の技法によって、層３０８の上に作業基板３０９を成長させることによって達成される。作業基板３０９に対する材料の選択枝は、単一のまたは多成分の形態のいくつかの好ましい例を挙げると、シリコン、炭化シリコン、窒化アルミニウム、合成ダイヤモンド、窒化ホウ素、窒化シリコンである。一部３０５の露出面は、作業表面３１２と呼ばれ、もとのエピ層表面３１０と一致してもよい。機能層は、金属、非結晶質、または多結晶材料を含む多層の構造層であってもよい。また、一部３０５を作業基板３０９に移しかえるプロセスは、作業表面３１２がエピ層表面３１０と同じ結晶面とならないように、エピ層をひっくり返してもよい。ここで完成した加工ウェーハ３２５は、当技術分野で知られている方法を使用する電子または光電子デバイス処理のための準備が整う。

方法Ａによる加工ウェーハを製造する方法は、
第１の格子定数χ₁を有する単結晶のネイティブ基板３０１、前記第１の格子定数とは少なくとも１％だけ異なる第２の格子定数χ₂を有し、作業表面３１０を有する活性な層状構造層３０３、および前記ネイティブ基板３０１と前記活性な層状構造層３０３との間にはさまれ、前記作業表面３１０から遠位にある核形成層３０２を備えるネイティブウェーハ３２１を準備するステップと、
前記活性な層状構造層３０３の少なくとも一部３０５を作業基板３０９に移しかえることによって作業ウェーハ３２５を形成するステップであって、作業ウェーハ３２５がネイティブウェーハ３２１の核形成層３０２を含まないステップと、
を含む。

図示する実施形態では、作業または加工ウェーハ３２５は、活性な層状構造層の一部３０５と作業基板３０９間にはさまれた機能層３０８を備える。

活性な層状構造層３０３の一部３０５は、窒化ガリウムで作られた少なくとも１つの層を備えてもよい。機能層３０８は、非晶質または多結晶構造であってもよい。ある用途では、機能層３０８は、少なくとも１つの金属層から作られてもよい。ある用途では、機能層３０８は、窒化シリコン、窒化アルミニウム、および炭化シリコンから構成される群から選ばれてもよい。

ネイティブ基板３０１は、シリコン、炭化シリコン、窒化アルミニウム、およびサファイアから構成される群から選ばれた材料で作られてもよい。ある用途では、作業基板３０９は、炭化シリコン、窒化アルミニウム、サファイア、およびシリコンから構成される群から選ばれた材料で作られてもよい。ある用途では、作業基板３０９は、非晶質または結晶材料で作られてもよい。さらなる用途では、ネイティブ基板３０１は、第１の結晶構造を有し、活性な層状構造層３０３は、第１の結晶構造とは異なる第２の結晶構造を有する。

方法Ｂ
方法Ｂは、方法Ａにおいて開示された概念をさらに改良し、その概念を、完成した加工ウェーハ上の活性層の成長方向が作業基板の方を向くようにエピ層（ネイティブ基板上の活性層）が設計された電子または光電子デバイスの製造に適用する。例としては、無極性、半極性、および有極性ＧａＮベースのトランジスタ、または発光デバイスがある。方法Ｂは、図４の助けを借りて説明され、本図では加工ウェーハ構造４００の垂直断面概略図（図４Ａ）、および関連付けられた方法ステップのブロック図（図４Ｂ）が示されている。

ステップ１で、基板上半導体ウェーハ４２１が準備される。構造４２１は、ネイティブウェーハ４２１とも呼ばれ、単結晶のネイティブ基板４０１、ネイティブ基板４０１の上に配置された核形成層４０２、および核形成層４０２の上に配置された活性な層状構造層４０３を備える。ネイティブ基板とは、少なくとも基本格子定数および結晶構造で特徴づけられた単結晶ウェーハを意味する。活性な層状構造層４０３の露出面は、エピ層表面４１０と呼ばれる。活性な層状構造層４０３は、ネイティブ基板４０１とは反対の、エピ層表面４１０の方を向く成長方向を有する。ネイティブ基板４０１は、活性な層状構造層４０３とは少なくとも１％だけ異なる格子定数を有する。そうした状況では、基板４０１上での成長中に発生する転位は、核形成層４０２内で終端し、場合によっては破線４０７によって境界が定められた活性な層状構造層４０３の部分へと核形成層４０２の上の層の一部にまで伝播する。あるいはまたはさらに、最適なデバイス動作にとって必要な活性層４０３の厚さは、ネイティブウェーハ４２１の厚さよりも薄い場合があり、水平の線４０７によって示される。

水平の線４０７は、ＧａＮバッファ層内に、またはＧａＮバッファ層の底部に、すなわち（活性層４０３の一部分である）ＧａＮバッファ層と核形成層４０２間のヘテロ接合に位置する。このネイティブウェーハ４２１のエピ層／基板構造は、シリコン、炭化シリコン、またはサファイア基板上に成長させた無極性もしくは半極性のＡｌＧａＮ／ＧａＮ高電子移動度トランジスタまたは発光デバイスの構造を例示する。これらのデバイスでは、線４０７より下の活性な層状構造層の部分は、ＧａＮバッファ内にある。また、本構造は、基板の格子定数が活性な層状構造とは異なるその他のデバイスを例示する。

ステップ２で、活性な層状構造層４０３は、活性層４０３と作業基板４０６間に配置される機能層４０４を使用して、作業基板４０６に取り付けられる。機能層４０４は、金属、非晶質、または多結晶材料を含む多層の構造層であってもよい。上部発光ダイオードでは、接合層４０４は、活性な層状構造層４０３による光放出のためのミラーとしても働き、少なくとも１つの金属層を備える。ＡｌＧａＮ／ＧａＮのＨＥＭＴでは、機能層４０４は、非晶質または多結晶の誘電体であってもよい。この複合ウェーハ構造は、構造４２２と呼ばれる。

ステップ３で、ネイティブ基板４０１、核形成層４０２は、例えば、化学エッチングとドライエッチングの組み合わせを使用して除去され、線４０７までの活性な層状構造層４０３のごく一部分も除去されてもよい。活性層４０３の残りの部分４０５は、完成した構造４２３の一部分になる。構造４２３は、露出した作業表面４１１を有し、当技術分野で知られている半導体デバイスを製造する方法を使用してその表面４１１上に光電子または電子デバイスを作製する準備が整う。

方法Ｂによる高信頼性電子デバイスを製造する方法は、
第１の格子定数χ₁を有する単結晶のネイティブ基板４０１、前記第１の格子定数とは少なくとも１％だけ異なる第２の格子定数χ₂を有し、上部表面４１０を有する活性な層状構造層４０３、および前記ネイティブ基板４０１と前記活性な層状構造層４０３との間にはさまれた核形成層４０２を備えるエピ層ウェーハ４２１を準備するステップと、
作業基板４０６を、例えば前記作業基板４０６と前記活性な層状構造層４０３との間の機能層４０４を使用して、前記活性な層状構造層４０３に接合させるステップと、
前記ネイティブ基板４０１を除去するステップと、
前記核形成層４０２を除去して活性な層状構造層の作業表面４１１を露出させるステップと、
を含む。

ある実施形態によると、核形成層４０２の除去に続いて活性な層状構造層４０３の少なくとも一部が除去されてもよい。

前述の方法ステップの後、少なくとも１つの電子または光電子デバイスが作業表面４１１上に作製されうる。活性な層状構造層４０５は、窒化ガリウムで作られた少なくとも１つの層を備えてもよい。ネイティブ基板４０１は、シリコン、窒化シリコン、窒化アルミニウム、およびサファイアから構成される群から選ばれた材料で作られてもよい。作業基板４０６は、一部の好ましい例を挙げると、堆積させたダイヤモンド、炭化シリコン、窒化アルミニウム、サファイア、およびシリコンから構成される群から選ばれた材料で作られてもよい。作業基板４０６は、非晶質または結晶材料で作られてもよい。機能層４０４は、少なくとも１つの金属層で作られてもよい。あるいは、機能層４０４は、非晶質または多結晶の材料で作られてもよい。

前述の方法を用いて、活性な層状構造層４０３の成長方向は、作業基板４０６の方を向く。

方法Ｃ
方法Ｃは、方法Ａにおいて開示された概念をさらに改良し、その概念を、結晶成長の配向が維持されなければならない高電子移動度トランジスタなどの信頼性を改善した電子デバイスの製造に適用する。高電子移動度トランジスタ以外のデバイスが同じ方法または方法Ｃの等価な変形形態を使用して製造されてもよい。方法Ｃは、図５を参照して説明され、本図では加工ウェーハ構造５００の垂直断面概略図（図５Ａ）、および関連付けられた方法ステップのブロック図（図５Ｂ）が示されている。

ステップ１で、基板上半導体ウェーハ５２１が準備される。構造５２１は、ネイティブウェーハ５２１とも呼ばれ、単結晶のネイティブ基板５０１、ネイティブ基板５０１の上に配置された核形成層５０２、および核形成層５０２の上に配置された活性な層状構造層５０３を備える。活性な層状構造層５０３の露出面は、作業表面５１０と呼ばれる。ネイティブ基板５０１は、活性な層状構造層５０３とは異なる格子定数を有する。活性層５０３の成長面の（基本）格子定数は、基板（５０１）の成長面とは１％を超えて格子定数が異なる。そうした状況では、格子不整合基板上での成長中に発生する転位は、核形成層５０２内で終端し、場合によっては破線５０７によって境界が定められた活性な層状構造層５０３の部分へと核形成層５０２の上の層の一部にまで伝播する。あるいはまたはさらに、水平の線５０７によって示されるように、最適なデバイス動作にとって必要な活性層５０３の厚さは、より薄い場合がある。

水平の線５０７は、ＧａＮバッファ層内に、またはＧａＮバッファ層の底部に、すなわち（活性層５０３の一部分である）ＧａＮバッファ層と核形成層５０２間のヘテロ接合に位置する。このネイティブウェーハ５２１のエピ層／基板構造は、シリコン、炭化シリコン、またはサファイア基板上に成長させた有極性のＡｌＧａＮ／ＧａＮ高電子移動度トランジスタの構造を例示する。これらのデバイスでは、線５０７より下の活性な層状構造層５０３は、ＧａＮバッファ内にある。また、本構造は、基板の格子定数が活性な層状構造とは異なるその他のデバイスを例示する。

ステップ２で、活性な層状構造層５０３は、保護層５０４を使用して移しかえ基板５０６に取り付けられる。保護層は、さらなる処理中に作業表面５１０と反応しない窒化シリコン、酸化シリコン、またはポリシリコンなどの堅牢な誘電体から作られてもよい。保護層５０４は、保護および密着性を促進するために多数の層を備えてもよい。この複合ウェーハ構造は、構造５２２と呼ばれる。

ステップ３で、ネイティブ基板５０１、核形成層５０２は、例えば、化学エッチングとドライエッチングの組み合わせを使用して除去され、線５０７までの活性な層状構造層５０３のごく一部分も除去されてもよい。活性な層状構造層５０３の残りの部分は、部分５０５と呼ばれる。露出面５１１は、活性層５０３のＧａＮバッファ内部に、または活性層５０３のＧａＮバッファの底部にあってもよい。活性層５０３の部分５０５の厚さは、活性層５０３の厚さ以下の場合がある。残る構造は、複合構造５２３と呼ばれる。

ステップ４で、複合構造５２３は、作業基板５０９と活性な層状構造層５０３の部分５０５との間にはさまれる機能層５０８によって作業基板５０９に取り付けられる。機能層５０８は、金属、非晶質、または多結晶材料を含む多層の構造層であってもよい。一実施形態において、取り付けのステップは、７５時間よりも長い時間、少なくとも７００℃の温度で実行される高温アニールの下で行われる。さらに別の実施形態では、アニール時間は、２４０時間以上である。ステップ４の最後のエピ層／基板の積層体は、複合基板５２４と呼ばれる。

ステップ５で、移しかえ基板５０６および保護層５０４は、例えばウェットまたドライエッチングによって除去され、活性な層状構造層の作業表面５１０を再び露出させる。ここで加工ウェーハ７２５は、デバイス作製のための準備が整う。次に光電子または電子デバイスが表面５１０上に作製されうる。

方法Ｃによる高信頼性電子デバイスのウェーハを製造する方法は、
第１の格子定数χ₁を有する単結晶のネイティブ基板５０１、前記第１の格子定数とは少なくとも１％だけ異なる第２の格子定数χ₂を有し、作業表面５１０を有する活性な層状構造層５０３、および前記ネイティブ基板５０１と前記活性な層状構造層５０３との間にはさまれた核形成層５０２を備えるネイティブウェーハ５２１を準備するステップと、
前記作業表面５１０上に保護層状構造層５０４を堆積させるステップと、
移しかえ基板５０６を保護層状構造層５０４に取り付けるステップと、
前記ネイティブ基板５０１を除去するステップと、
前記核形成層５０２を除去し、前記活性な層状構造層５０３の一部分を除去してもよく、前記活性な層状構造層５０３の少なくとも一部５０５の底部面５１１を露出させるステップと、
前記底部面５１１上に機能層５０８を堆積させるステップと、
作業基板５０９を前記機能層５０８に取り付けるステップであって、高温アニールを使用してもよいステップと、
前記移しかえ基板５０６を除去するステップと、
前記保護層状構造層５０４を除去して前記作業表面５１０を露出させるステップと、
を含む。

高温アニールを使用して作業基板５０９を機能層５０８に取り付ける場合、アニールは、少なくとも７００℃のアニール温度、および少なくとも７５時間のアニール時間であってもよい。ある実施形態によると、アニール時間は、少なくとも２４０時間であってもよい。

前述の方法ステップを行った後に、少なくとも１つの電子デバイスを前記作業表面５１０上に作製することができる。

前記の方法と同様、活性な層状構造層５０３の少なくとも一部５０５は、窒化ガリウムで作られた少なくとも１つの層を備えてもよい。あるいは、またはさらに、活性な層状構造層５０３の少なくとも一部５０５は、インジウム窒化ガリウムで作られた少なくとも１つの層を備えてもよい。

ネイティブ基板５０１は、シリコン、窒化シリコン、炭化シリコン、窒化アルミニウム、およびサファイアから構成される群から選ばれた材料で作られてもよい。さらに、作業基板５０９は、一部の好ましい例を挙げると、化学気相堆積されたダイヤモンド、炭化シリコン、窒化アルミニウム、サファイア、シリコン、窒化シリコンから構成される群から選ばれた材料で作られてもよい。作業基板５０９は、非晶質または結晶材料で作られてもよい。機能層５０８は、少なくとも１つの金属層で作られてもよい。あるいは、機能層５０８は、非晶質または多結晶材料で作られてもよい。保護層状構造層５０４も、少なくとも１つの非晶質または多結晶材料で作られてもよい。

前述の方法を用いて、活性な層状構造層５０３は、作業基板５０９とは反対の方向を向く成長方向を有する。

３つの別個の方法について上記したが、記載した実施形態のそれぞれの特徴が組み合わされてもよいことを認識されるであろう。

デバイス構造
本明細書に記載されるような方法を用いて、ネイティブの半導体成長ウェーハ内に存在する大きく転位した歪み整合層を備えない作業半導体ウェーハ構造を作製することが可能である。そのため、
作業基板と、
作業基板に接合させた活性な半導体層構造と、
を備える作業半導体ウェーハ構造であって、
作業基板と活性な半導体層構造との間に配置される、少なくとも１マイクロメートル、５００ｎｍ、２００ｎｍ、１００ｎｍ、５０ｎｍ、１０ｎｍ、もしくは１ｎｍの厚さ、および／または少なくとも１×１０¹⁰欠陥／ｃｍ²、１×１０⁹欠陥／ｃｍ²、１×１０⁸欠陥／ｃｍ²、１×１０⁷欠陥／ｃｍ²、もしくは１×１０⁶欠陥／ｃｍ²の転位欠陥密度を有する単結晶歪み整合層構造を含まない、作業半導体ウェーハ構造が提供されうる。

単結晶歪み整合層構造は、もう１つの歪み整合層を備えてもよい。前述の規定は、少なくとも最も大きく転移した／厚い歪み整合層の除去を想定しているが、作業半導体ウェーハ構造が作業基板と活性な半導体層構造との間に配置されるいかなる単結晶歪み整合層も含まないように歪み整合層すべてが除去されるのが好ましい。

また、本明細書に記載されるような方法を用いて、活性な半導体層構造内に低密度の転位欠陥を有する作業半導体ウェーハ構造を作製することが可能である。例えば、活性な半導体層構造は、作業基板から遠位の層内におよび／または作業基板に近位の層内に、１×１０⁸欠陥／ｃｍ²、５×１０⁷欠陥／ｃｍ²、１×１０⁷欠陥／ｃｍ²、５×１０⁶欠陥／ｃｍ²、または１×１０⁶欠陥／ｃｍ²を下回る転位欠陥密度を備えることができる。

上記に関連して、透過型電子顕微鏡（ＴＥＭ）およびＸ線回折（ＸＲＤ）技法を含む、転位欠陥密度を測定するための様々な方法が当技術分野で知られていることに留意されてもよい。簡単な一手法は、サンプルの表面に露出エッチを適用することを含む。露出エッチは、結果としてエッチピットを形成する転位欠陥において表面を優先的にエッチングし、エッチピットの数が転位欠陥の数に相当する。次いで、これらのエッチピットを所与の領域にわたって単に数え、単位面積当たりの転位欠陥密度を測定することができる。この点に関して、当技術分野で知られているように、転位欠陥は、一かたまりの個々の転位を含んでもよいことに留意されたい。

作業半導体ウェーハ構造は、活性な半導体層構造と作業基板間に配置される機能層をさらに備えてもよい。この場合、機能層が単結晶層の場合、この機能層がそれほど大きくは転位しないという点で、機能層は、ネイティブの成長ウェーハの単結晶歪み整合層に対して識別されうる。例えば、機能層は、１×１０⁸欠陥／ｃｍ²未満、５×１０⁷欠陥／ｃｍ²未満、１×１０⁷欠陥／ｃｍ²未満、５×１０⁶欠陥／ｃｍ²未満、または１×１０⁶欠陥／ｃｍ²未満の転位欠陥密度を有することができる。とは言うものの、多くの用途に対して、機能層は、非晶質または多結晶構造を有し、したがってネイティブの成長ウェーハの単結晶歪み整合層とは異なる。あるいは、機能層は、例えば、発光デバイス構造内でミラーとして機能するための少なくとも１つの金属層を備えることがある。

適切な機能層の他の例には、窒化シリコン、窒化アルミニウム、および炭化シリコンが含まれる。これらの材料は、活性な半導体層構造を、合成ダイヤモンド材料を含む作業基板に接合させるのに特に有用である。例えば、そうした作業基板は、窒化シリコン、窒化アルミニウム、もしくは炭化シリコンの層を、ネイティブ基板または移しかえ基板上に支持された活性な半導体層構造に堆積させることによって、活性な半導体層構造に接合させてもよい。次いで、多結晶のＣＶＤダイヤモンドの層をその上に堆積させてもよい。ネイティブ基板または移しかえ基板を除去する前に、さらなる支持層が多結晶のＣＶＤダイヤモンドの層に接合させてもよい。

本明細書に記載されるような方法は、高温で動作する高電力および／または高周波デバイスを作製するのに特に有用である。窒化ガリウムは、そうした用途にとって特に有用な半導体である。したがって、活性な半導体層構造は、窒化ガリウムで作られた少なくとも１つの層を含むことがあり、インジウム窒化ガリウムまたはアルミニウム窒化ガリウムで作られた少なくとも１つの層をさらに含むことがある。

ほとんどの用途に対して、活性な半導体層構造は、２つ以上の活性な半導体層を含む。例えば、活性な半導体層構造は、作業基板に隣接した半導体バッファ層（例えば、ＧａＮ）、および作業基板から遠位にある半導体バリア層（例えば、ＡｌＧａＮ）を含むことがある。

作業基板は、非晶質または多結晶材料から作られてもよい。作業基板用の材料の例には、炭化シリコン、窒化アルミニウム、サファイア、シリコン、窒化シリコン、ダイヤモンド（例えば、化学気相堆積させたダイヤモンド）、またはそれらの組み合わせが含まれる。

信頼性調査
ネイティブのシリコン基板上に作製されたＡｌＧａＮ／ＧａＮ高電子移動度トランジスタ（従来技術）、およびＡｌＧａＮ／ＧａＮの活性層が化学気相堆積されたダイヤモンド基板に移しかえられたＡｌＧａＮ／ＧａＮ高電子移動度トランジスタに関する信頼性調査を行った。レイアウトおよび活性な層状構造は、両方のデバイスとも同一である。２つのデバイス間の違いは、ＡｌＧａＮ／ＧａＮ／シリコンのデバイスは、活性層が依然としてネイティブ基板上にある状態で処理されるのに対し、ＡｌＧａＮ／ＧａＮ／ダイヤモンドのデバイスは、ＡｌＧａＮ／ＧａＮエピ層をネイティブ基板から移しかえて、遷移／核形成／歪み整合層を除去し、エピ層を新しい作業基板に取り付けることによって構築されたということである。試験されるデバイスが作製された半導体ウェーハを作製するプロセスは、２４０時間、約７００℃のアニールを含んだ。

図６は、試験用電界効果トランジスタ６０１をバイアスする、および測定する回線図６００を示す。ドレインは、２４Ｖの定電源６０４でバイアスされ、ゲートは、接地されている。ドレイン電流（ＩＤＳＳ）は、電流計６０３を使用して連続的に測定される。ゲートリーク電流は、別の電流計６０２を使用してモニターされる。デバイスは、パッケージングされ、チャネルが外部加熱と自己発熱とを組み合わせることによって２９０℃の温度に達するように、高温のホットプレート上に配置される。

ＧａＮ／シリコン（従来技術）およびＧａＮ／ダイヤモンドの両方のデバイスについて、ある時間にわたるＩＤＳＳ測定値を図７に示す。動作の最初の１０時間は、両方のタイプのデバイスに対しドレイン電流の高速ドリフトを示すバーンイン期間であると考えられる。最初の５０時間後、もとの遷移／核形成層をそのまま有するエピ層は、劣化し続けるが、核形成層が除去されたエピ層は、ドレイン電流がはるかに低い劣化を示す。図７のデータは、核形成層が除去された、移しかえられたエピ層が最初の１００時間を超えてもドレイン電流の劣化をほとんど示さないことを明白に示す。

幾何学形状および活性層構造は、デバイス間で同一であったため、材料の品質がトランジスタの信頼性に影響する主要な媒介因子である。転位した遷移／核形成層内に存在する転位は、高温ストレス中に移動し、最終的に、電界効果トランジスタのチャネルを劣化させ、結果としてＩＤＳＳの低下を生じる。

上記の信頼性調査に加えて、下記のように、９，０００時間超および３，０００時間超のそれぞれに対し２９０℃および３５０℃のチャネル温度でダイヤモンド上ＧａＮのＨＥＭＴが連続的に動作することを示すさらなる研究が行われた。破局故障は観察されなかったが、Ｓｉ上ＧａＮのコントロールＨＥＭＴはすべて破局故障を示した。

ウェーハ準備−ここで試験したＧａＮのＨＥＭＴを作製する際に、図８に示すエピ層構造を有するダイヤモンド上ＧａＮウェーハが準備された。ＡｌＧａＮ／ＧａＮのＨＥＭＴの層状構造を、Ｎｉｔｒｏｎｅｘ株式会社（ＮＣ、ＵＳＡ）による高抵抗率Ｓｉ（１１１）基板上に金属有機物化学気相堆積（ＭＯＣＶＤ）によって成長させた。エピタキシャル層には、シリコン基板から始まって、１．１μｍ厚の遷移バッファ、８００ｎｍ厚のドープされていないＧａＮバッファ層、１７ｎｍ厚のＡｌ_0.26Ｇａ_0.74Ｎショットキーバリア、および２ｎｍのＧａＮキャップ層が含まれた。１４００ｃｍ²／Ｖ−秒の電子移動度、９．６×１０¹²ｃｍ^-2のシート電荷密度、および約４４０オーム／平方のシート抵抗がこれらのウェーハに対して測定された。ＧａＮエピタキシャル層（ＧａＮバッファ、ＡｌＧａＮバリア、およびＧａＮキャップ）は、１００μｍ厚のダイヤモンドウェーハに移しかえられた。ＧａＮエピタキシーは、最初にＡｌＧａＮ／ＧａＮエピタキシーの下のホストＳｉ（１１１）および遷移層を除去し、露出したＡｌＧａＮ／ＧａＮ上に５０ｎｍの誘電体を堆積させ、最後に１００μｍ厚のＣＶＤダイヤモンド層をエピタキシャルＡｌＧａＮ／ＧａＮ膜に付着させた誘電体上に成長させることによってダイヤモンドに移しかえられた。以前に報告された研究では、遷移層は、本実験で行われたように除去される代わりに、ＧａＮとダイヤモンド間に保持された。図８は、本研究で試験した２つのタイプのデバイスのエピ層構造を示す。

デバイス設計−同じデバイスレイアウトをＧａＮ／Ｓｉおよびダイヤモンド上ＧａＮの両方のデバイスに対して使用した。ゲートメタライゼーションは、Ｎｉ／Ａｕであり、窒化シリコンをパッシベーションに使用した。ターゲットデバイスの物理的な寸法は、幅Ｗ＝２×２００μｍ、ゲート長Ｌ_G＝１μｍ、およびゲートドレイン長Ｌ_GD＝３μｍであった。最終のチップサイズは、１．５×２ｍｍ²であり、１つのチップ当たり６つのＨＥＭＴを収容した。チップは、ＡｕＧｅ共晶合金を使用して、Ｓｔｒａｔｅｄｇｅ５８０２８６パッケージにパッケージングされ、２つのデバイスが外部リードに配線された。ソース端子はグラウンドに接続されたが、ゲートおよびドレイン端子は、パッケージリードに取り出された。それぞれを５０Ωの抵抗器と２２０ｐＦのキャパシタの直列結合を介してグラウンドに終端させることによって、デバイスをパッケージ内部で安定化させた（図６にも示す）。パッケージの蓋は、省略された。Ｓｕｎｎｙｖａｌｅ、ＣＡのＯＥＰＩＣによる２５ｍｍ径のダイヤモンド上ＧａＮウェーハ上にデバイスを作製した。

デバイスの試験装置−寿命試験では、Ｉ_DSS、およびＶ_DS＝２４Ｖの電源電圧の下で引き出されるゲートリークＩ_GSをモニターした。図６に示す回線図は、寿命試験システムのパッケージ内部および外部の接続を示す。１つのデバイス当たりコイルと磁石による電流計が２つあり、電流計のフルスケール（ＦＳ）の測定範囲は、電流比が並列の抵抗器によって規定される２つの分岐のうちの１つの電流を測定することによって拡大される。

ドレイン電流計のフルスケールのドレイン電流読み取り値は、２つの１０オームの抵抗器を使用することによって２倍になり、電流計内部抵抗は、１オームよりもはるかに小さい。ゲート電流計は、２３０オームの内部抵抗を有し、その電流読み取り値は、１００オームの分路抵抗器を使用することによってほぼ３倍に増加する。分路抵抗器は、デバイスのすべてに対しては存在せず、これは、Ｉ_DSSの開始値に依存したが、示される電流読み取り値は、後ですべて適切にスケーリングされた。Ｉ_DSSの典型的な値は、ＧａＮ／Ｓｉで約１３０ｍＡ、ダイヤモンド上ＧａＮで約６０ｍＡであった。ディジタル抵抗計を使用して、マウントされ配線されたデバイスの配向を確認し、ゼロバイアスのチャネル抵抗を記録した。ＧａＮ／Ｓｉのデバイスは、Ｒ_DS≒１８Ωであり、ＧａＮ／ダイヤモンドは、Ｒ_DS≒２４Ωであった（両方ともゲートは接地された）。パッケージングされたデバイスを、異なる温度で試験するために初めに２つのグループに分割し、（いくつかのＧａＮ／Ｓｉおよびいくつかのダイヤモンド上ＧａＮのデバイスを含む）各グループをニッケルメッキされた銅板にマウントし、次いでこの銅版を温度制御されたホットプレートに取り付けた。２つのホットプレートを使用した。ダイヤモンド上ＧａＮおよびＧａＮ／Ｓｉのデバイスの熱抵抗を、同様のニッケルメッキを施した銅板上で同一パッケージに各デバイスをパッケージングして測定したが、より小さなニッケルメッキを施した銅板ではすべてのデバイスに対して平均で約６０℃／Ｗが得られた。自己発熱は、全体のチャネル温度上昇の１０％未満しか寄与しないため、この値は、重要ではなかった。

パッケージリードは、薄い銅線（ラッカーを施された変圧器ワイヤ）を介して電源および電流計に接続された。電流の読み取りは、手動で行った。

結果−寿命試験は、２段階で行われた。第１段階（Ｉ）では、チャネル温度２１５℃および２９０℃が選択された。最初の５，０００時間は、図９Ａおよび９Ｂに示すように、２１５℃ではダイヤモンド上ＧａＮおよびＧａＮ／Ｓｉのデバイスは、両方ともゆっくり劣化し、ダイヤモンド上ＧａＮのデバイスは、ＧａＮ／Ｓｉのデバイスよりもわずかに速く劣化することが観察された。同時に、図１０Ａおよび１０Ｂに示すように、２９０℃では、反対の挙動が観察され、初めのバーンイン期間後、ＧａＮ／Ｓｉのデバイスは、Ｉ_DSSが時間とともに大きく変化しなかったダイヤモンド上ＧａＮのデバイスよりも非常に速く劣化した（最初の５，０００時間の間）。この表面上は一貫しない挙動をさらに検討するため、（５，０００時間の）２１５℃の試験を中断し、ホットプレートの温度を３５０℃のチャネル温度に上げた。この第２段階では、２つのバッチのチャネル温度は、２９０℃（前と変わらず）および３５０℃であった。３５０℃のバッチに関してはゼロから時間測定を開始した。この段階では、ＧａＮ／Ｓｉは、前に２９０℃で観察されたように、３５０℃で劇的に劣化し（図１１Ａ）、ダイヤモンド上ＧａＮは、Ｉ_DSSの劣化が徐々に下り坂をたどるように見える１０００時間あたりまでは大きく変化しない（図１１Ｂ）ことが観察された。

これらの結果から得られる重要な知見は、最初のバーンイン期間（＜１００時間）の後、ダイヤモンド上ＧａＮのデバイスは、同じレイアウトおよび同様のデバイスプロセスのＧａＮ／シリコンのデバイスに比べて極めてゆっくりと劣化するということであった。さらに、破局故障は、ダイヤモンド上ＧａＮのデバイスのいずれに関しても観察されなかった。図９Ａ、９Ｂ、ならびに１０Ａおよび１０Ｂの寿命試験データ中の垂直の破線は、寿命試験システムが地理的に新しい場所に移設され、その結果測定のわずかな変化を引き起こした時間を示す。データに出現するノイズは、メーターがアナログであり、人間の目によって測定されるという事実に起因し、データは、したがって観察の物理的見方の変化に支配される可能性がある。図１２〜１５では、前述のデバイスすべてのゲートリーク電流の時間依存性を示す。すべての場合で、時間および温度によって、リーク電流が回復するように見える。２９０℃では、ダイヤモンド上ＧａＮのデバイスは、ＧａＮ／シリコン（数千時間以内）よりも速く（１０時間以内に）回復するように見える。ＧａＮ／シリコンのデバイスと比較して、ダイヤモンド上ＧａＮのデバイスには高いチャネル温度に対して明らかな回復力がある。

ダイヤモンド上ＧａＮのＨＥＭＴデバイスが数千時間の高温の動作寿命／耐久試験においてＳｉ上ＧａＮよりも長持ちし、通常は故障せず、Ｓｉ上ＧａＮデバイスは、ほとんどすべての場合で、開始直後に故障することがこうして示された。ＧａＮエピタキシー、デバイス構造、および幾何学形状は、すべてのデバイス間で同じである。多くのデバイスバッチに対して、約２１５℃、２９０℃、および３５０℃の温度を最大１０，０００時間にわたる試験に用いた。以前の研究と比較した場合の性能改善は、もとのネイティブの半導体成長基板内の歪み整合層の除去に少なくとも部分的に起因している。

本発明は、実施形態を参照して特に示され記載されたが、添付の特許請求の範囲によって規定されるような本発明の範囲から逸脱せずに、形態および詳細の様々な変更が行われてもよいことを当業者は理解されるであろう。

本発明は、実施形態を参照して特に示され記載されたが、添付の特許請求の範囲によって規定されるような本発明の範囲から逸脱せずに、形態および詳細の様々な変更が行われてもよいことを当業者は理解されるであろう。
次に、本発明の好ましい態様を示す。
１． 半導体デバイス作製のための作業半導体ウェーハ構造を製造する方法であって、
第１の格子定数χ ₁ を有するネイティブ成長基板、
前記第１の格子定数χ ₁ とは少なくとも１％だけ異なる第２の格子定数χ ₂ を有する活性な半導体層構造、および
前記ネイティブ成長基板と前記活性な半導体層構造との間に配置された１つまたは複数の単結晶歪み整合層
を備えるネイティブの半導体成長ウェーハから開始するステップと、
前記活性な半導体層構造の少なくとも一部を作業基板に移しかえるステップと、
前記ネイティブの半導体の前記１つまたは複数の単結晶歪み整合層の少なくとも一部を除去するステップと、
を含み、
それによって前記作業半導体ウェーハ構造が、形成され、前記作業基板、前記ネイティブの半導体成長ウェーハの前記活性な半導体層構造の少なくとも一部を備えるが、前記ネイティブの半導体成長ウェーハの前記１つまたは複数の単結晶歪み整合層の少なくとも一部を含まない、方法。
２． 前記単結晶歪み整合層の１つまたは複数が、前記活性な半導体層構造の少なくとも一部を前記作業基板に移しかえる前に、移しかえる間に、または移しかえた後に除去される、上記１に記載の方法。
３． 前記単結晶歪み整合層の１つまたは複数が、少なくとも１×１０ ⁶ 欠陥／ｃｍ ² 、１×１０ ⁷ 欠陥／ｃｍ ² 、１×１０ ⁸ 欠陥／ｃｍ ² 、１×１０ ⁹ 欠陥／ｃｍ ² 、または１×１０ ¹⁰ 欠陥／ｃｍ ² の転位欠陥密度を有する、上記１または２に記載の方法。
４． 前記１つまたは複数の単結晶歪み整合層を除去した後に、前記ネイティブの半導体成長ウェーハの前記歪み整合層に隣接する前記活性な半導体層構造の一部を除去するステップをさらに含み、それによって前記作業半導体ウェーハ構造が前記ネイティブの半導体成長ウェーハ内で前記ネイティブ成長基板から遠位にあった前記活性な半導体層構造の一部のみを含む、上記１から３までのいずれかに記載の方法。
５． 前記ネイティブの半導体成長基板が、シリコン、炭化シリコン、窒化シリコン、窒化アルミニウム、およびサファイアから構成される群から選ばれた材料から形成される、上記１から４までのいずれかに記載の方法。
６． 前記ネイティブの半導体成長基板が第１の結晶構造を有し、前記活性な半導体層構造が前記第１の結晶構造とは異なる第２の結晶構造を有する、上記１から５までのいずれかに記載の方法。
７． 前記移しかえるステップおよび除去するステップが、
前記作業基板を前記ネイティブの半導体成長ウェーハの前記活性な半導体層構造に取り付けるステップと、
前記ネイティブ成長基板を除去するステップと、
前記単結晶歪み整合層の１つまたは複数を除去して前記作業半導体ウェーハ構造内に前記活性な半導体層構造の作業表面を形成するステップと、
を含む、上記１から６までのいずれかに記載の方法。
８． 前記作業基板が前記作業基板と前記活性な半導体層構造との間に配置される機能層を介して前記ネイティブの半導体成長ウェーハの前記活性な半導体層構造に取り付けられる、上記７に記載の方法。
９． 前記移しかえるステップおよび除去するステップが、
移しかえ基板を前記ネイティブの半導体成長ウェーハの前記活性な半導体層構造に取り付けるステップと、
前記ネイティブ成長基板を除去するステップと、
前記単結晶歪み整合層の１つまたは複数を除去するステップと、
前記作業基板を前記活性な半導体層構造に取り付けるステップと、
前記移しかえ基板を除去して前記作業半導体ウェーハ構造内に前記活性な半導体層構造の作業表面を形成するステップと、
を含む、上記１から６までのいずれか１項に記載の方法。
１０． 前記移しかえ基板が前記移しかえ基板と前記活性な半導体層構造との間に配置される保護層を介して前記ネイティブの半導体成長ウェーハの前記活性な半導体層構造に取り付けられ、
前記移しかえ基板を除去した後に、前記保護層も除去され前記作業半導体ウェーハ構造内の前記活性な半導体層構造の前記作業表面を露出させる、上記９に記載の方法。
１１． 前記保護層が少なくとも１つの非晶質または多結晶材料から形成される、上記１０に記載の方法。
１２． 前記作業基板が前記作業基板と前記活性な半導体層構造との間に配置される機能層を介して前記活性な半導体層構造に取り付けられる、上記９から１１までのいずれか１項に記載の方法。
１３． 前記作業基板の前記活性な半導体層構造への取り付け中にアニールが施され、前記アニールが少なくとも７５時間で少なくとも５００℃の温度である、上記１から１２までのいずれかに記載の方法。
１４． 前記アニールの前記時間が少なくとも１００時間、１５０時間、２００時間、または２４０時間である、上記１３に記載の方法。
１５． 前記アニールの前記温度が少なくとも５５０℃、６００℃、６５０℃、または７００℃である、上記１３または１４に記載の方法。
１６． 前記作業半導体ウェーハ構造内の前記活性な半導体層構造上に少なくとも１つの電子または光電子デバイスを作製するステップをさらに含む、上記１から１５までのいずれかに記載の方法。
１７． 作業基板と、
前記作業基板に接合させた活性な半導体層構造と、
を備える作業半導体ウェーハ構造であって、
前記作業基板と前記活性な半導体層構造との間に配置される、少なくとも１×１０ ¹⁰ 欠陥／ｃｍ ² の転位欠陥密度を有する単結晶歪み整合層構造を含まない、作業半導体ウェーハ構造。
１８． 前記作業基板と前記活性な半導体層構造との間に配置される、少なくとも１×１０ ⁹ 欠陥／ｃｍ ² 、１×１０ ⁸ 欠陥／ｃｍ ² 、１×１０ ⁷ 欠陥／ｃｍ ² 、または１×１０ ⁶ 欠陥／ｃｍ ² の転位欠陥密度を有する単結晶歪み整合層構造を含まない、上記１７に記載の作業半導体ウェーハ構造。
１９． 前記作業基板と前記活性な半導体層構造との間に配置される、少なくとも１マイクロメートル、５００ｎｍ、２００ｎｍ、１００ｎｍ、５０ｎｍ、１０ｎｍまたは１ｎｍの厚さを有する単結晶歪み整合層構造を含まない、上記１７または１８に記載の作業半導体ウェーハ構造。
２０． 前記作業基板と前記活性な半導体層構造との間に配置されるいかなる単結晶歪み整合層も含まない、上記１７から１９までのいずれかに記載の作業半導体ウェーハ構造。
２１． 前記活性な半導体層構造が前記作業基板から遠位にある層内におよび／または前記作業基板に近い層内に、１×１０ ⁸ 欠陥／ｃｍ ² 、５×１０ ⁷ 欠陥／ｃｍ ² 、１×１０ ⁷ 欠陥／ｃｍ ² 、５×１０ ⁶ 欠陥／ｃｍ ² 、もしくは１×１０ ⁶ 欠陥／ｃｍ ² 未満の転位欠陥密度を有する、上記１７から２０までのいずれかに記載の作業半導体ウェーハ構造。
２２． 前記活性な半導体層構造と前記作業基板間に配置された機能層をさらに備える、上記１７から２１までのいずれかに記載の作業半導体ウェーハ構造。
２３． 前記機能層が単結晶層の場合、前記機能層が１×１０ ⁸ 欠陥／ｃｍ ² 未満、５×１０ ⁷ 欠陥／ｃｍ ² 未満、１×１０ ⁷ 欠陥／ｃｍ ² 未満、５×１０ ⁶ 欠陥／ｃｍ ² 未満、または１×１０ ⁶ 欠陥／ｃｍ ² 未満の転位欠陥密度を有する、上記２２に記載の作業半導体ウェーハ構造。
２４． 前記機能層が非晶質または多結晶構造を有する、上記２２に記載の作業半導体ウェーハ構造。
２５． 前記機能層が窒化シリコン、窒化アルミニウム、および炭化シリコンから構成される群から選ばれる、上記２２から２４までのいずれかに記載の作業半導体ウェーハ構造。
２６． 前記機能層が少なくとも１つの金属層を備える、上記２２に記載の作業半導体ウェーハ構造。
２７． 前記活性な半導体層構造が窒化ガリウムで作られた少なくとも１つの層を備える、上記１７から２６までのいずれかに記載の作業半導体ウェーハ構造。
２８． 前記活性な半導体層構造がインジウム窒化ガリウムまたはアルミニウム窒化ガリウムで作られた少なくとも１つの層を備える、上記１７から２７までのいずれかに記載の作業半導体ウェーハ構造。
２９． 前記活性な半導体層構造が２つ以上の活性な半導体層を備える、上記１７から２８までのいずれかに記載の作業半導体ウェーハ構造。
３０． 前記活性な半導体層構造が前記作業基板に隣接する半導体バッファ層、および前記作業基板から遠位にある半導体バリア層を備える、上記２９に記載の作業半導体ウェーハ構造。
３１． 前記作業基板が非晶質または多結晶材料から形成される、上記１７から３０までのいずれかに記載の作業半導体ウェーハ構造。
３２． 前記作業基板が炭化シリコン、窒化アルミニウム、サファイア、シリコン、窒化シリコン、またはダイヤモンドから構成される群から選ばれた材料から形成される、上記１７から３１までのいずれかに記載の作業半導体ウェーハ構造。
３３． 前記作業基板が化学気相堆積されたダイヤモンドの層を備える、上記３２に記載の作業半導体ウェーハ構造。
３４． 作業基板と、
前記作業基板に接合させた活性な半導体層構造と、
を備える作業半導体ウェーハ構造であって、
前記作業基板と前記活性な半導体層構造との間に配置される、少なくとも１×１０ ¹⁰ 欠陥／ｃｍ ² の転位欠陥密度および少なくとも１マイクロメートルの厚さを有する単結晶歪み整合層構造を含まない、作業半導体ウェーハ構造。
３５． 前記作業基板と前記活性な半導体層構造との間に配置される、少なくとも１×１０ ⁹ 欠陥／ｃｍ ² 、１×１０ ⁸ 欠陥／ｃｍ ² 、１×１０ ⁷ 欠陥／ｃｍ ² 、または１×１０ ⁶ 欠陥／ｃｍ ² の転位欠陥密度を有する単結晶歪み整合層構造を含まない、上記３４に記載の作業半導体ウェーハ構造。
３６． 前記作業基板と前記活性な半導体層構造との間に配置される、少なくとも５００ｎｍ、２００ｎｍ、１００ｎｍ、５０ｎｍ、１０ｎｍ、または１ｎｍの厚さを有する単結晶歪み整合層構造を含まない、上記３４または３５に記載の作業半導体ウェーハ構造。

Claims (36)

1. 半導体デバイス作製のための作業半導体ウェーハ構造を製造する方法であって、
   第１の格子定数χ₁を有するネイティブ成長基板、
   前記第１の格子定数χ₁とは少なくとも１％だけ異なる第２の格子定数χ₂を有する活性な半導体層構造、および
   前記ネイティブ成長基板と前記活性な半導体層構造との間に配置された１つまたは複数の単結晶歪み整合層
   を備えるネイティブの半導体成長ウェーハから開始するステップと、
   前記活性な半導体層構造の少なくとも一部を作業基板に移しかえるステップと、
   前記ネイティブの半導体の前記１つまたは複数の単結晶歪み整合層の少なくとも一部を除去するステップと、
   を含み、
   それによって前記作業半導体ウェーハ構造が、形成され、前記作業基板、前記ネイティブの半導体成長ウェーハの前記活性な半導体層構造の少なくとも一部を備えるが、前記ネイティブの半導体成長ウェーハの前記１つまたは複数の単結晶歪み整合層の少なくとも一部を含まない、方法。
2. 前記単結晶歪み整合層の１つまたは複数が、前記活性な半導体層構造の少なくとも一部を前記作業基板に移しかえる前に、移しかえる間に、または移しかえた後に除去される、請求項１に記載の方法。
3. 前記単結晶歪み整合層の１つまたは複数が、少なくとも１×１０⁶欠陥／ｃｍ²、１×１０⁷欠陥／ｃｍ²、１×１０⁸欠陥／ｃｍ²、１×１０⁹欠陥／ｃｍ²、または１×１０¹⁰欠陥／ｃｍ²の転位欠陥密度を有する、請求項１または２に記載の方法。
4. 前記１つまたは複数の単結晶歪み整合層を除去した後に、前記ネイティブの半導体成長ウェーハの前記歪み整合層に隣接する前記活性な半導体層構造の一部を除去するステップをさらに含み、それによって前記作業半導体ウェーハ構造が前記ネイティブの半導体成長ウェーハ内で前記ネイティブ成長基板から遠位にあった前記活性な半導体層構造の一部のみを含む、請求項１から３までのいずれかに記載の方法。
5. 前記ネイティブの半導体成長基板が、シリコン、炭化シリコン、窒化シリコン、窒化アルミニウム、およびサファイアから構成される群から選ばれた材料から形成される、請求項１から４までのいずれかに記載の方法。
6. 前記ネイティブの半導体成長基板が第１の結晶構造を有し、前記活性な半導体層構造が前記第１の結晶構造とは異なる第２の結晶構造を有する、請求項１から５までのいずれかに記載の方法。
7. 前記移しかえるステップおよび除去するステップが、
   前記作業基板を前記ネイティブの半導体成長ウェーハの前記活性な半導体層構造に取り付けるステップと、
   前記ネイティブ成長基板を除去するステップと、
   前記単結晶歪み整合層の１つまたは複数を除去して前記作業半導体ウェーハ構造内に前記活性な半導体層構造の作業表面を形成するステップと、
   を含む、請求項１から６までのいずれかに記載の方法。
8. 前記作業基板が前記作業基板と前記活性な半導体層構造との間に配置される機能層を介して前記ネイティブの半導体成長ウェーハの前記活性な半導体層構造に取り付けられる、請求項７に記載の方法。
9. 前記移しかえるステップおよび除去するステップが、
   移しかえ基板を前記ネイティブの半導体成長ウェーハの前記活性な半導体層構造に取り付けるステップと、
   前記ネイティブ成長基板を除去するステップと、
   前記単結晶歪み整合層の１つまたは複数を除去するステップと、
   前記作業基板を前記活性な半導体層構造に取り付けるステップと、
   前記移しかえ基板を除去して前記作業半導体ウェーハ構造内に前記活性な半導体層構造の作業表面を形成するステップと、
   を含む、請求項１から６までのいずれか１項に記載の方法。
10. 前記移しかえ基板が前記移しかえ基板と前記活性な半導体層構造との間に配置される保護層を介して前記ネイティブの半導体成長ウェーハの前記活性な半導体層構造に取り付けられ、
    前記移しかえ基板を除去した後に、前記保護層も除去され前記作業半導体ウェーハ構造内の前記活性な半導体層構造の前記作業表面を露出させる、請求項９に記載の方法。
11. 前記保護層が少なくとも１つの非晶質または多結晶材料から形成される、請求項１０に記載の方法。
12. 前記作業基板が前記作業基板と前記活性な半導体層構造との間に配置される機能層を介して前記活性な半導体層構造に取り付けられる、請求項９から１１までのいずれか１項に記載の方法。
13. 前記作業基板の前記活性な半導体層構造への取り付け中にアニールが施され、前記アニールが少なくとも７５時間で少なくとも５００℃の温度である、請求項１から１２までのいずれかに記載の方法。
14. 前記アニールの前記時間が少なくとも１００時間、１５０時間、２００時間、または２４０時間である、請求項１３に記載の方法。
15. 前記アニールの前記温度が少なくとも５５０℃、６００℃、６５０℃、または７００℃である、請求項１３または１４に記載の方法。
16. 前記作業半導体ウェーハ構造内の前記活性な半導体層構造上に少なくとも１つの電子または光電子デバイスを作製するステップをさらに含む、請求項１から１５までのいずれかに記載の方法。
17. 作業基板と、
    前記作業基板に接合させた活性な半導体層構造と、
    を備える作業半導体ウェーハ構造であって、
    前記作業基板と前記活性な半導体層構造との間に配置される、少なくとも１×１０¹⁰欠陥／ｃｍ²の転位欠陥密度を有する単結晶歪み整合層構造を含まない、作業半導体ウェーハ構造。
18. 前記作業基板と前記活性な半導体層構造との間に配置される、少なくとも１×１０⁹欠陥／ｃｍ²、１×１０⁸欠陥／ｃｍ²、１×１０⁷欠陥／ｃｍ²、または１×１０⁶欠陥／ｃｍ²の転位欠陥密度を有する単結晶歪み整合層構造を含まない、請求項１７に記載の作業半導体ウェーハ構造。
19. 前記作業基板と前記活性な半導体層構造との間に配置される、少なくとも１マイクロメートル、５００ｎｍ、２００ｎｍ、１００ｎｍ、５０ｎｍ、１０ｎｍまたは１ｎｍの厚さを有する単結晶歪み整合層構造を含まない、請求項１７または１８に記載の作業半導体ウェーハ構造。
20. 前記作業基板と前記活性な半導体層構造との間に配置されるいかなる単結晶歪み整合層も含まない、請求項１７から１９までのいずれかに記載の作業半導体ウェーハ構造。
21. 前記活性な半導体層構造が前記作業基板から遠位にある層内におよび／または前記作業基板に近い層内に、１×１０⁸欠陥／ｃｍ²、５×１０⁷欠陥／ｃｍ²、１×１０⁷欠陥／ｃｍ²、５×１０⁶欠陥／ｃｍ²、もしくは１×１０⁶欠陥／ｃｍ²未満の転位欠陥密度を有する、請求項１７から２０までのいずれかに記載の作業半導体ウェーハ構造。
22. 前記活性な半導体層構造と前記作業基板間に配置された機能層をさらに備える、請求項１７から２１までのいずれかに記載の作業半導体ウェーハ構造。
23. 前記機能層が単結晶層の場合、前記機能層が１×１０⁸欠陥／ｃｍ²未満、５×１０⁷欠陥／ｃｍ²未満、１×１０⁷欠陥／ｃｍ²未満、５×１０⁶欠陥／ｃｍ²未満、または１×１０⁶欠陥／ｃｍ²未満の転位欠陥密度を有する、請求項２２に記載の作業半導体ウェーハ構造。
24. 前記機能層が非晶質または多結晶構造を有する、請求項２２に記載の作業半導体ウェーハ構造。
25. 前記機能層が窒化シリコン、窒化アルミニウム、および炭化シリコンから構成される群から選ばれる、請求項２２から２４までのいずれかに記載の作業半導体ウェーハ構造。
26. 前記機能層が少なくとも１つの金属層を備える、請求項２２に記載の作業半導体ウェーハ構造。
27. 前記活性な半導体層構造が窒化ガリウムで作られた少なくとも１つの層を備える、請求項１７から２６までのいずれかに記載の作業半導体ウェーハ構造。
28. 前記活性な半導体層構造がインジウム窒化ガリウムまたはアルミニウム窒化ガリウムで作られた少なくとも１つの層を備える、請求項１７から２７までのいずれかに記載の作業半導体ウェーハ構造。
29. 前記活性な半導体層構造が２つ以上の活性な半導体層を備える、請求項１７から２８までのいずれかに記載の作業半導体ウェーハ構造。
30. 前記活性な半導体層構造が前記作業基板に隣接する半導体バッファ層、および前記作業基板から遠位にある半導体バリア層を備える、請求項２９に記載の作業半導体ウェーハ構造。
31. 前記作業基板が非晶質または多結晶材料から形成される、請求項１７から３０までのいずれかに記載の作業半導体ウェーハ構造。
32. 前記作業基板が炭化シリコン、窒化アルミニウム、サファイア、シリコン、窒化シリコン、またはダイヤモンドから構成される群から選ばれた材料から形成される、請求項１７から３１までのいずれかに記載の作業半導体ウェーハ構造。
33. 前記作業基板が化学気相堆積されたダイヤモンドの層を備える、請求項３２に記載の作業半導体ウェーハ構造。
34. 作業基板と、
    前記作業基板に接合させた活性な半導体層構造と、
    を備える作業半導体ウェーハ構造であって、
    前記作業基板と前記活性な半導体層構造との間に配置される、少なくとも１×１０¹⁰欠陥／ｃｍ²の転位欠陥密度および少なくとも１マイクロメートルの厚さを有する単結晶歪み整合層構造を含まない、作業半導体ウェーハ構造。
35. 前記作業基板と前記活性な半導体層構造との間に配置される、少なくとも１×１０⁹欠陥／ｃｍ²、１×１０⁸欠陥／ｃｍ²、１×１０⁷欠陥／ｃｍ²、または１×１０⁶欠陥／ｃｍ²の転位欠陥密度を有する単結晶歪み整合層構造を含まない、請求項３４に記載の作業半導体ウェーハ構造。
36. 前記作業基板と前記活性な半導体層構造との間に配置される、少なくとも５００ｎｍ、２００ｎｍ、１００ｎｍ、５０ｎｍ、１０ｎｍ、または１ｎｍの厚さを有する単結晶歪み整合層構造を含まない、請求項３４または３５に記載の作業半導体ウェーハ構造。