WO2021192938A1 - 接合ウェーハの製造方法及び接合ウェーハ - Google Patents

接合ウェーハの製造方法及び接合ウェーハ Download PDF

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WO2021192938A1
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bonded
layer
compound semiconductor
substrate
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PCT/JP2021/008849
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石崎　順也
翔吾 古屋
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信越半導体株式会社
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    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table

Definitions

  • the present invention relates to a method for manufacturing a bonded wafer and a bonded wafer.
  • Epitaxial wafers (EPW) for various compound semiconductor devices have been realized using GaAs substrates and InP substrates.
  • the maximum diameter of a GaAs substrate is 6 inches (150 mm), and that of an InP substrate is 4 inches (100 mm).
  • One is to cut a groove for a small diameter on a large diameter wafer to make a template, and then place a compound semiconductor wafer on it to pass the process.
  • this method can be realized easily and inexpensively, there is a problem that the template and the wafer are not physically in close contact with each other.
  • Patent Document 1 discloses a method of adhering a template wafer and EPW with a polyimide temporary fixing material to carry out a process.
  • This method is excellent in terms of adhesion to the template, but it is necessary to peel it off from the template after the device process, and in principle, a residue is generated on the surface after peeling, so it is necessary to add a removal step. Since the polyimide cannot be sufficiently removed by thermal dissociation or an organic solvent, it is necessary to add oxygen plasma ashing, so that there is a problem that the surface of the compound wafer is oxidized in the removal process.
  • the compound EPW has a heteroepic structure.
  • growth is performed so that the lattice constants substantially match at the growth temperature, and when the temperature drops to room temperature, warpage occurs due to the difference in the coefficient of thermal expansion. That is, internal stress is generated in the compound semiconductor epi layer at room temperature. This internal stress changes continuously with temperature.
  • stress due to the difference in thermal expansion coefficient is applied to the compound semiconductor wafer.
  • the coefficient of thermal expansion is smaller than that of the compound semiconductor. Therefore, the compound semiconductor EPW bonded by applying heat is subjected to tensile stress after the temperature is lowered to room temperature.
  • the present invention has been made in view of the above problems, and when a substrate having a small diameter or a small size compound semiconductor epitaxial wafer bonded on a wafer to be bonded to produce a substrate capable of being made into a device process, cracks in the epitaxial layer are generated.
  • An object of the present invention is to provide a method for manufacturing a bonded wafer in which generation is suppressed.
  • the present invention is a method for manufacturing a bonded wafer in which a compound semiconductor wafer obtained by epitaxially growing a compound semiconductor on a growth substrate and a wafer to be bonded are bonded, and the area of the bonding surface of the wafer to be bonded is described.
  • a method for manufacturing a bonded wafer in which the area of the bonding surface of the compound semiconductor wafer is made larger than the area of the bonding surface of the compound semiconductor wafer, the wafer to be bonded and the compound semiconductor side of the compound semiconductor wafer are bonded as a bonding surface, and then the growth substrate is removed. do.
  • a method for manufacturing a bonded wafer when a substrate having a small diameter or a small size compound semiconductor wafer is bonded onto a wafer to be bonded to make a device process possible, the growth substrate after bonding is removed. Therefore, it is possible to obtain a bonded wafer in which the occurrence of cracks in the epitaxial layer is suppressed.
  • the metal is contained at least one of Au, Ag, Al, In, and Ga. Further, it is preferable that the resin or polymer is glass using benzocyclobutene, polyimide, or TEOS.
  • the total thickness of the compound semiconductor wafer from which the growth substrate has been removed is 15 ⁇ m or less.
  • the wafer to be joined is silicon, sapphire, or quartz.
  • the present invention is a bonded wafer in which a wafer to be bonded having an area larger than the area of the bonding surface of the compound semiconductor wafer is bonded to the compound semiconductor wafer, and the total thickness of the compound semiconductor wafer is 15 ⁇ m or less. Provide a bonded wafer.
  • the method for manufacturing a bonded wafer of the present invention when a substrate having a small diameter or a small size compound semiconductor epitaxial wafer is bonded onto a wafer to be bonded to produce a substrate that can be used as a device process, after bonding, the bonding is performed.
  • the bonding is performed.
  • the bonded wafer of the present invention can be a bonded wafer in which the occurrence of cracks in the epitaxial layer is suppressed.
  • the present inventors are a method for manufacturing a bonded wafer in which a compound semiconductor wafer in which a compound semiconductor is epitaxially grown on a growth substrate and a wafer to be bonded are bonded, and the bonding of the wafer to be bonded is performed.
  • the area of the surface is made larger than the area of the bonding surface of the compound semiconductor wafer, and the wafer to be bonded and the compound semiconductor side of the compound semiconductor wafer are bonded as the bonding surface, and then the growth substrate is removed.
  • the present invention has been found to be able to manufacture a bonded wafer in which cracks in the epitaxial layer are suppressed when a substrate that can be used as a device process is produced by bonding a compound semiconductor wafer having a small diameter or a small size on a bonded wafer. completed.
  • the bonded wafer is used.
  • the present invention has been completed by finding that a bonded wafer in which the occurrence of cracks in the epitaxial layer is suppressed can be obtained.
  • a GaAs having a thickness of 550 ⁇ m and a diameter of 6 inches is used as a growth substrate (starting substrate) 101.
  • a compound semiconductor wafer (EPW) 110 having a 0.1 ⁇ m-thick etch stop (ES) layer 102 made of InGaP, InAlP, or AlGaInP formed therein is prepared.
  • Emitting diode function layer 103 made of AlGaInP system in order from the starting substrate 101 side, for example, p-type Al 1-y In y P layer 1031 (0.4 ⁇ carrier concentration of 1 ⁇ m thickness is about 1 ⁇ 10 17 / cm 3 y ⁇ 0.5), 0.6 ⁇ m thick (Al 1-x Ga x ) 1-y In y P layer (active layer) 1032 (0.45 ⁇ x ⁇ 1,0.4 ⁇ y ⁇ 0.5) ) can be a carrier concentration of 1 ⁇ m thickness is about 1 ⁇ 10 17 / cm 3 n-type Al 1-y in y P layer 1033 (0.4 ⁇ y ⁇ 0.5) .
  • the thicknesses of the p-type Al 1-y In y P layer 1031, the active layer 1032, and the n-type Al 1-y In y P layer 1033 are limited to the illustrated values. It's not something.
  • the carrier concentration can be set in the range of about 3 ⁇ 10 18 / cm 3 depending on the desired function. Also, the carrier concentration profile is not limited to a uniform distribution. Further, it is needless to say that the illustrated carrier concentration is an average carrier concentration and includes a state in which the carrier concentration is partially low (for example, about 0.7 ⁇ 10 15 / cm 3) as a concept.
  • a window layer may be provided if necessary.
  • the window layer it is suitable to select GaP in the AlGaInP-based light emitting diode functional layer structure, and the window layer 1035 made of GaP may be laminated with a thickness of about 10 ⁇ m. Further, even if a relaxation layer 1034 composed of a Ga 1-y In y P layer (0 ⁇ y ⁇ 1) for relaxing the amount of band band discontinuity is provided between the window layer 1035 and the light emitting diode functional layer functional layer 103. good.
  • the AlGaInP-based light emitting diode functional layer is illustrated here, any function and structure can be selected as long as it is a material system lattice-matched to the GaAs substrate.
  • the InGaP-based heterobipolar It can also be applied to transistors, electric field effect transistors, InGaP / GaAs solar cells, GaAsP photodiodes, and the like.
  • InGaAs-based heterobipolar transistors InGaAs-based heterobipolar transistors, electric field effect transistors, InGaAs-based light emitting elements (semiconductor lasers and light emitting diodes), InGaAs (P) -based photodiodes, and the like can be applied.
  • the above applicable functional layer is merely an example, and is not particularly limited to this material system and application.
  • the total thickness of the functional layer including the case where the window layer is provided is 15 ⁇ m or less.
  • the warp of the wafer does not increase, the occurrence of cracks can be suppressed, and the decrease in yield due to wafer cracking at the time of joining can be suppressed.
  • the total thickness is designed to be within a film thickness of 7 ⁇ m or less, the occurrence of cracks can be further suppressed.
  • the lower limit of the total thickness is not particularly limited, but is preferably 0.5 ⁇ m or more.
  • the wafer to be bonded 120 is prepared as shown in FIG.
  • the wafer to be joined is a wafer having sufficient flatness, for example, silicon, sapphire, or quartz. In this way, the cost of the wafer to be bonded can be reduced.
  • a silicon wafer having a diameter of 8 inches can be used as the wafer to be bonded 120.
  • the area of the bonding surface of the wafer to be bonded is made larger than the area of the bonding surface of the compound semiconductor wafer.
  • a circular wafer is given as an example, but the wafer shape is not particularly limited, and may be, for example, a rectangular shape, a square shape, or the like.
  • wet surface treatment is applied to both the EPW 110 and the wafer to be bonded 120 with an alkaline solvent.
  • an alkaline solvent For example, it can be immersed in a 5 wt% NaOH aqueous solution for 10 minutes, rinsed, and dried in air.
  • the bonding is performed in a vacuum atmosphere to prepare a bonding substrate 150.
  • the deviation between the center of the compound semiconductor wafer and the center of the wafer to be joined is 5 mm or less for joining.
  • the center point 1101 of the EPW 110 shown in FIG. 4 may be arranged at a position where the deviation from the center point 1201 of the wafer 120 to be joined shown in FIG. 5 is suppressed to 5 mm or less. preferable.
  • the center is clear, but in the case of a non-round wafer 110 such as a rectangle as shown in FIG. 6, the center point 1101 is defined by replacing it with the center of gravity. (For example, in the case of a rectangle, the point where the intersections of the diagonal lines intersect is defined as the center point 1101.)
  • the epitaxially grown compound semiconductor side of the wafer to be bonded and the compound semiconductor wafer is bonded as a bonding surface.
  • the pressure at the time of joining can be 5 N / cm 2 or more and 400 N / cm 2 or less based on the pressure applied to the EPW 110.
  • the illustrated applied pressure is not limited to this range, and is not limited to the exemplified range when the small diameter EPW110 is performed under conditions that can withstand the applied pressure (increasing the thickness of the substrate, etc.). Needless to say, it is applicable even if it is increased beyond this range.
  • the bonding proceeds, so that the bonding can be performed even at a pressure lower than the illustrated pressure.
  • a method is conceivable in which an interfering material is inserted between the two wafers and the interfering material is removed in a vacuum to bring the two wafers into contact with each other. In this case, no pressure is applied. Since it is not always necessary to apply pressure at the stage of this step, a method of contacting the two in the disclosed vacuum can also be selected.
  • the starting substrate 101 is removed from the bonded substrate 150 by wet etching.
  • Wet etching is performed with a mixed solution of ammonia and hydrogen peroxide solution (APM). Since the APM liquid has etching selectivity with respect to the ES layer 102, only GaAs is etched, and the etching is stopped at the ES layer 102. Therefore, as shown in FIG. 7, it is possible to obtain the starting substrate removing wafer 160 in which only the GaAs substrate which is the growth substrate is removed from the bonding substrate 150.
  • APM ammonia and hydrogen peroxide solution
  • the substrate removal surface is coated with a silicon wafer 170 having a diameter of 6 inches.
  • a silicon wafer was selected as the coating material, but a material that ensures flatness and is inexpensive is preferable and is not limited to silicon.
  • the silicon wafer 170 is not limited to silicon having a diameter of 6 inches, and a wafer having a diameter of 8 inches or more can be selected according to the diameter of the material to be joined 120. No matter which wafer is selected, there is no difference in the results.
  • the bonded wafer on which the coated wafer is placed is crimped in a vacuum atmosphere and heat-treated at a temperature of 500 ° C. or lower.
  • the crimping pressure is 5 N / cm 2 or more and 400 N / cm 2 or less.
  • the heat treatment time can be about 5 minutes. The longer the heat treatment time, the higher the strength can be. However, in this step, it is sufficient that the strength is maintained so that the epitaxial layer does not peel off during the heat treatment in the next step, and the heat treatment beyond the disclosure may be performed.
  • the heat treatment furnace has an atmosphere that matches the material of the substrate removal surface.
  • the heat treatment is performed in a P atmosphere (1 ⁇ 10 5 atm), but when the InP substrate is used, the As system such as GaAs is exposed. In that case, heat treatment is performed in an As atmosphere (1 ⁇ 10 5 atm).
  • the heat treatment temperature is 600 to 800 ° C. The higher the temperature of the heat treatment, the higher the strength can be obtained in a shorter time, so that the higher the temperature, the higher the strength is preferable.
  • a GaAs having a thickness of 550 ⁇ m and a diameter of 6 inches is used as a growth substrate (starting substrate) 201.
  • a compound semiconductor wafer (EPW) 210 having a 0.1 ⁇ m-thick etch stop (ES) layer 202 made of InAlP or AlGaInP is prepared.
  • Emitting diode function layer 203 made of AlGaInP system in order from the side starting substrate 201, for example, p-type Al 1-y In y P layer 2031 (0.4 ⁇ carrier concentration of 1 ⁇ m thickness is about 1 ⁇ 10 17 / cm 3 y ⁇ 0.5), 0.6 ⁇ m thick (Al 1-x Ga x ) 1-y In y P layer (active layer) 2032 (0.45 ⁇ x ⁇ 1,0.4 ⁇ y ⁇ 0.5) ), can be a carrier concentration of 1 ⁇ m thickness is to 1 ⁇ 10 17 / cm is about 3 n-type Al 1-y in y P layer 2033 (0.4 ⁇ y ⁇ 0.5) .
  • the thicknesses of the p-type Al 1-y In y P layer 2031, the active layer 2032, and the n-type Al 1-y In y P layer 2033 are limited to the illustrated values. It's not something.
  • the carrier concentration can be set in the range of about 3 ⁇ 10 18 / cm 3 depending on the desired function. Also, the carrier concentration profile is not limited to a uniform distribution. Further, it is needless to say that the illustrated carrier concentration is an average carrier concentration and includes a state in which the carrier concentration is partially low (for example, about 0.7 ⁇ 10 15 / cm 3) as a concept.
  • a window layer may be provided if necessary.
  • the window layer it is suitable to select GaP in the AlGaInP-based light emitting diode functional layer structure, and the window layer 2035 made of GaP may be laminated with a thickness of about 10 ⁇ m.
  • a relaxation layer 2034 composed of a Ga 1-y In y P layer (0 ⁇ y ⁇ 1) for relaxing the amount of band band discontinuity may be provided between the window layer 2035 and the light emitting diode functional layer 203.
  • the AlGaInP-based light emitting diode functional layer is illustrated here, any function and structure can be selected as long as it is a material system lattice-matched to the GaAs substrate.
  • the InGaP-based heterobipolar It can also be applied to transistors, electric field effect transistors, InGaP / GaAs solar cells, GaAsP photodiodes, and the like.
  • InGaAs-based heterobipolar transistors InGaAs-based heterobipolar transistors, electric field effect transistors, InGaAs-based light emitting elements (semiconductor lasers and light emitting diodes), InGaAs (P) -based photodiodes, and the like can be applied. ..
  • the above applicable functional layer is merely an example, and is not limited to this material system and application.
  • the total thickness of the functional layer including the case where the window layer is provided is 15 ⁇ m or less.
  • the warp of the wafer does not increase, the occurrence of cracks can be suppressed, and the decrease in yield due to wafer cracking at the time of joining can be suppressed.
  • the total thickness is designed to be within a film thickness of 7 ⁇ m or less, the occurrence of cracks can be further suppressed.
  • the lower limit of the total thickness is not particularly limited, but is preferably 0.5 ⁇ m or more.
  • the wafer to be bonded 220 is prepared.
  • the wafer to be joined is a wafer having sufficient flatness, for example, silicon, sapphire, or quartz. In this way, the cost of the wafer to be joined can be suppressed.
  • a silicon wafer having a diameter of 8 inches can be used as the wafer to be bonded 220.
  • the area of the bonding surface of the wafer to be bonded is made larger than the area of the bonding surface of the compound semiconductor wafer.
  • a circular wafer is taken as an example, but the wafer shape is not particularly limited, and may be, for example, a rectangular shape, a square shape, or the like.
  • the wafer to be bonded and the compound semiconductor wafer are bonded via a metal. In this way, it can be joined relatively easily, and can be finally used as a device element while being joined.
  • a metal film is deposited on both the EPW 210 and the wafer to be bonded 220.
  • a thin-film deposition film of 0.1 ⁇ m for the Ti layer 211 and 1 ⁇ m for the Au layer 212 may be provided on the EPW 210
  • a thin-film deposition film of 0.1 ⁇ m for the Ti layer 221 and 1 ⁇ m for the Au layer 222 may be provided on the silicon wafer.
  • the above-mentioned structure and film thickness have been illustrated, but it goes without saying that any material can be selected as long as it is required for joining.
  • the material of the uppermost layer contains at least one of Au, Ag, Al, In, and Ga, and
  • the film thickness is preferably 0.3 ⁇ m or more. Further, there is no restriction in increasing the film thickness in terms of the joining yield, but the effect is the same in terms of the yield even if the film thickness is increased, and the upper limit of the film thickness is determined by economic efficiency. From the viewpoint of economy, it is desirable that it is 3 ⁇ m or less.
  • both the EPW 210 and the wafer to be bonded 220 are superposed on the Au layer 212 of the EPW and the Au layer 222 of the wafer to be bonded so as to face each other, and introduced into the bonding machine to perform bonding. This is done to prepare the bonding substrate 250.
  • the deviation between the center of the compound semiconductor wafer and the center of the wafer to be joined is 5 mm or less for joining.
  • the center point 2101 of the EPW 210 shown in FIG. 14 may be arranged at a position where the deviation from the center point 2201 of the wafer 220 to be joined shown in FIG. 15 is suppressed to 5 mm or less. preferable.
  • the center is clear, but in the case of a non-round wafer 210 such as a rectangle as shown in FIG. 16, the center point 2101 is defined by replacing it with the center of gravity. (For example, in the case of a rectangle, the point where the intersections of the diagonal lines intersect is defined as the center point 2101.)
  • the epitaxially grown compound semiconductor side of the wafer to be bonded and the compound semiconductor wafer is bonded as a bonding surface.
  • the pressure at the time of joining can be 5 N / cm 2 or more and 400 N / cm 2 or less based on the pressure applied to the small-diameter compound EPW.
  • a temperature of 400 ° C. or lower can be applied.
  • the illustrated applied pressure is not limited to this range, and is not limited to the exemplified range when the small diameter EPW210 is performed under conditions that can withstand the applied pressure (increasing the thickness of the substrate, etc.). It is applicable even if it is increased beyond this range.
  • the pressure application and the heating are performed at the same time here, the pressure application and the heat treatment may be performed separately, such as by applying the pressure only and then applying heat.
  • the starting substrate 201 is removed from the bonded substrate 250 shown in FIG. 13 by wet etching.
  • Wet etching is performed with a mixed solution of ammonia and hydrogen peroxide solution (APM). Since the APM liquid has etching selectivity with respect to the ES layer 202, only GaAs is etched, and the etching is stopped at the ES layer 202. Therefore, as shown in FIG. 17, it is possible to obtain the starting substrate removing wafer 260 in which only the GaAs substrate which is the growth substrate is removed from the bonding substrate 250. Further, although an example in which the heat treatment is applied before the substrate is removed is illustrated here, the same effect can be obtained by applying the heat treatment after the substrate is removed.
  • GaAs having a thickness of 550 ⁇ m and a diameter of 6 inches is used as a growth substrate (starting substrate) 301, and an InGaP or InAlP or AlGaInP is formed between the light emitting diode functional layer 303 made of an AlGaInP system and the starting substrate and the functional layer.
  • a compound semiconductor epiwafer (EPW) 310 having an etch stop (ES) layer 302 having a thickness of 0.1 ⁇ m is prepared.
  • Emitting diode function layer 303 made of AlGaInP system in order from the side starting substrate 301, for example, p-type Al 1-y In y P layer 3031 (0.4 ⁇ carrier concentration of 1 ⁇ m thickness is about 1 ⁇ 10 17 / cm 3 y ⁇ 0.5), 0.6 ⁇ m thick (Al 1-x Ga x ) 1-y In y P layer (active layer) 3032 (0.45 ⁇ x ⁇ 1,0.4 ⁇ y ⁇ 0.5) ), The carrier concentration of 1 ⁇ m thickness can be about 1 ⁇ 10 17 / cm 3 , and the n-type Al 1-y In y P layer 3033 (0.4 ⁇ y ⁇ 0.5) can be obtained.
  • the thicknesses of the p-type layer 3031, the active layer 3032, and the n-type layer 3033 are not limited to the illustrated numerical values.
  • the carrier concentration can be set in the range of about 3 ⁇ 10 18 / cm 3 depending on the desired function. Also, the carrier concentration profile is not limited to a uniform distribution. Further, it is needless to say that the illustrated carrier concentration is an average carrier concentration and includes a state in which the carrier concentration is partially low (for example, about 0.7 ⁇ 10 15 / cm 3) as a concept.
  • a window layer may be provided if necessary.
  • the window layer it is suitable to select GaP in the AlGaInP-based light emitting diode functional layer structure, and the window layer 3035 made of GaP is laminated with a thickness of 10 ⁇ m.
  • a relaxation layer 3034 composed of a Ga 1-y In y P layer (0 ⁇ y ⁇ 1) for relaxing the amount of band band discontinuity may be provided between the window layer 3035 and the light emitting diode functional layer 303.
  • the AlGaInP-based light emitting diode functional layer is illustrated here, any function and structure can be selected as long as it is a material system lattice-matched to the GaAs substrate.
  • the InGaP-based heterobipolar It can also be applied to transistors, electric field effect transistors, InGaP / GaAs solar cells, GaAsP photodiodes, and the like.
  • InGaAs-based heterobipolar transistors InGaAs-based heterobipolar transistors, electric field effect transistors, InGaAs-based light emitting elements (semiconductor lasers and light emitting diodes), InGaAs (P) -based photodiodes, and the like can be applied. ..
  • the above applicable functional layer is merely an example, and is not limited to this material system and application.
  • the total thickness of the functional layer including the case where the window layer is provided is 15 ⁇ m or less.
  • the warp of the wafer does not increase, the occurrence of cracks can be suppressed, and the decrease in yield due to wafer cracking at the time of joining can be suppressed.
  • the total thickness is designed to be within a film thickness of 7 ⁇ m or less, the occurrence of cracks can be further suppressed.
  • the lower limit of the total thickness is not particularly limited, but is preferably 0.5 ⁇ m or more.
  • the wafer to be bonded 320 is prepared as shown in FIG.
  • the wafer to be joined is a wafer having sufficient flatness, for example, silicon, sapphire, or quartz. In this way, the cost of the wafer to be joined can be suppressed.
  • a silicon wafer having a diameter of 8 inches can be used as the wafer to be bonded 320.
  • the area of the bonding surface of the wafer to be bonded is made larger than the area of the bonding surface of the compound semiconductor wafer.
  • a circular wafer is given as an example, but the wafer shape is not particularly limited, and may be, for example, a rectangular shape, a square shape, or the like.
  • the wafer to be joined and the compound semiconductor wafer via a resin or a polymer. In this way, it can be joined relatively easily, and it can be finally used as a device element while being joined.
  • the resin or polymer is glass using benzocyclobutene, polyimide, or TEOS. By doing so, it is possible to further suppress a decrease in yield due to poor joining at the time of joining.
  • BCB Spin coat benzocyclobutene
  • the viscosity and the number of spins are adjusted to form a BCB film 311 having a thickness of, for example, about 3 ⁇ m.
  • the BCB film 311 is formed only on the EPW 310 is illustrated, but it may be formed on both the EPW 310 and the wafer to be bonded 320, or it may be formed only on the wafer 320 to be bonded to have the same effect. Is obtained.
  • the film thickness can be changed to about 0.5 to 20 ⁇ m by adjusting the viscosity.
  • the thermal resistance it is preferably set to about 0.5 to 20 ⁇ m.
  • forming a thick BCB film also leads to a cost increase factor. From the above viewpoint, it is appropriate to set the film thickness to 12 ⁇ m or less, but this range may be exceeded.
  • polyimide may be spin-coated in addition to BCB.
  • the same effect can be obtained by forming a porous silicon film or other porous film on the EPW 310, on the wafer 320 to be bonded, or on both the EPW 310 and the wafer 320 to be bonded, and then spin-coating TEOS. Is obtained.
  • both the EPW 310 and the wafer to be bonded 320 are superposed on the BCB layer 311 of the EPW and the surface 321 of the wafer to be bonded so as to face each other, and introduced into the joining machine to perform bonding. , A bonding substrate 350 is manufactured.
  • the deviation between the center of the compound semiconductor wafer and the center of the wafer to be joined is 5 mm or less for joining.
  • the center point 3101 of the EPW 310 shown in FIG. 21 may be arranged at a position where the deviation from the center point 3201 of the wafer 320 to be joined shown in FIG. 22 is suppressed to 5 mm or less. preferable.
  • the center is clear, but in the case of a rectangular or non-round wafer 310 as shown in FIG. 23, the center point 3101 is defined by replacing it with the center of gravity. (For example, in the case of a rectangle, the point where the intersections of the diagonal lines intersect is defined as the center point 3101.)
  • the epitaxially grown compound semiconductor side of the wafer to be bonded and the compound semiconductor wafer is bonded as a bonding surface.
  • the pressure at the time of joining can be 5 N / cm 2 or more and 400 N / cm 2 or less based on the pressure applied to the small-diameter compound EPW.
  • the illustrated applied pressure is not limited to this range, and is not limited to the exemplified range when the small diameter EPW310 is performed under conditions that can withstand the applied pressure (increasing the thickness of the substrate, etc.). It is applicable even if it is increased beyond this range. Further, here, pressure application and heating may be performed at the same time, and the same effect can be obtained by separately performing pressure application and heat treatment, such as applying pressure only and then applying heat.
  • the starting substrate 301 is removed from the bonding substrate 350 by wet etching.
  • Wet etching is performed with a mixed solution of ammonia and hydrogen peroxide solution (APM). Since the APM liquid has etching selectivity with respect to the ES layer 302, only GaAs is etched, and the etching is stopped at the ES layer 302. Therefore, as shown in FIG. 24, it is possible to obtain the starting substrate removing wafer 360 in which only the GaAs substrate which is the growth substrate is removed from the bonding substrate 350. Further, although an example in which the heat treatment is not applied after the substrate is removed is illustrated here, it goes without saying that the same effect can be obtained even if the heat treatment is applied after the substrate is removed.
  • Example 1 A 505 ⁇ m thick GaAs with a diameter of 6 inches (150 mm) is used as a growth substrate (starting substrate) 101, and a 0.1 ⁇ m thick light emitting diode functional layer 103 made of an AlGaInP system and a 0.1 ⁇ m thick light emitting diode functional layer made of InGaP between the starting substrate and the light emitting diode functional layer.
  • An epi-wafer (EPW) 110 having an etch stop (ES) layer 102 was prepared.
  • the light emitting diode functional layer 103 made of the AlGaInP system has a carrier concentration of 1 ⁇ m thickness of about 1 ⁇ 10 17 / cm 3 in order from the starting substrate 101 side, and is a p-type Al 1-y In y P layer 1031 (0.4 ⁇ y ⁇ ). 0.5), 0.6 ⁇ m thick (Al 1-x Ga x ) 1-y In y P layer (active layer) 1032 (0.45 ⁇ x ⁇ 1,0.4 ⁇ y ⁇ 0.5), The carrier concentration of 1 ⁇ m thickness was about 1 ⁇ 10 17 / cm 3 , and the n-type Al 1-y In y P layer 1033 (0.4 ⁇ y ⁇ 0.5) was used.
  • the window layer 1035 made of GaP was laminated with a thickness of 10 ⁇ m.
  • a relaxation layer 1034 composed of a Ga 1-y In y P layer (0 ⁇ y ⁇ 1) for relaxing the amount of band band discontinuity is provided between the window layer 1035 and the functional layer 103.
  • a silicon wafer with a diameter of 8 inches (200 mm) was used as the wafer to be bonded 120.
  • both the EPW 110 and the wafer to be bonded 120 were subjected to a wet surface treatment with an alkaline solvent.
  • a wet surface treatment with an alkaline solvent.
  • a rinsing treatment was performed, and then a drying treatment was performed in the air.
  • Both the EPW 110 and the wafer 120 to be bonded are superposed on the epitaxial surface 131 of the EPW 110 and the polished surface 121 of the wafer 120 to be bonded so as to face each other, introduced into the bonding machine, and bonded at 200 ° C. in a vacuum atmosphere.
  • a bonded substrate 150 was produced.
  • the center point 1101 of the EPW 110 was joined by changing the deviation from the center point 1201 of the wafer 120 to be joined in 1 mm increments from 1 to 9 mm.
  • the pressure at the time of joining was 50 N / cm 2 . The above is shown in Table 1.
  • the starting substrate 101 was removed from the bonded substrate 150 by wet etching.
  • Wet etching was performed with a mixed solution of ammonia and hydrogen peroxide solution (APM). Since the APM liquid has etching selectivity with respect to the ES layer 102, only GaAs is etched, and the etching is stopped at the ES layer 102. Therefore, it was possible to obtain the starting substrate removing wafer 160 in which only the GaAs substrate which is the growth substrate is removed from the bonding substrate 150.
  • APM ammonia and hydrogen peroxide solution
  • a silicon wafer 170 having a diameter of 6 inches was coated on the surface from which the starting substrate was removed.
  • the bonded wafer on which the coated wafer was placed was crimped in a vacuum atmosphere and heat-treated at a temperature of 200 ° C.
  • the pressure was 50 N / cm 2 .
  • the heat treatment time was 5 minutes in this example.
  • the silicon wafer 170 was removed, and the starting substrate removal wafer 160 was introduced into the heat treatment furnace. Because InGaP layer in Example 1 is exposed and subjected to heat treatment at P atmosphere (1 ⁇ 10 5 atm). The heat treatment was performed at a temperature of 700 ° C. for about 30 minutes.
  • FIG. 25 shows the number of cracks (lines) with respect to the deviation from the center point 1101 of the EPW 110 of the bonded wafer manufactured as described above and the center point 1201 of the wafer to be bonded 120.
  • Example 2 A 505 ⁇ m thick 6-inch diameter GaAs is used as the growth substrate (starting substrate) 201, and a 0.1 ⁇ m thick etch stop made of InGaP is formed between the light emitting diode functional layer 203 made of the AlGaInP system and the starting substrate and the light emitting diode functional layer.
  • An epi-wafer (EPW) 210 having an ES) layer 202 was prepared.
  • the light emitting diode functional layer 203 made of the AlGaInP system has a carrier concentration of 1 ⁇ m thickness of about 1 ⁇ 10 17 / cm 3 in order from the starting substrate 201 side, and is a p-type Al 1-y In y P layer 2031 (0.4 ⁇ y ⁇ ). 0.5), 0.6 ⁇ m thick (Al 1-x Ga x ) 1-y In y P layer (active layer) 2032 (0.45 ⁇ x ⁇ 1,0.4 ⁇ y ⁇ 0.5), The carrier concentration of 1 ⁇ m thickness was about 1 ⁇ 10 17 / cm 3 , and the n-type Al 1-y In y P layer 2033 (0.4 ⁇ y ⁇ 0.5) was used.
  • the window layer 2035 made of GaP was laminated with a thickness of 10 ⁇ m.
  • a relaxation layer 2034 composed of a Ga 1-y In y P layer (0 ⁇ y ⁇ 1) for relaxing the amount of band band discontinuity is provided between the window layer 2035 and the functional layer 203.
  • a silicon wafer with a diameter of 8 inches was used as the wafer to be bonded 220.
  • a metal film was deposited on both the EPW 210 and the wafer to be bonded 220.
  • a thin-film deposition film of 0.1 ⁇ m for the Ti layer 211 and 1 ⁇ m for the Au layer 212 was provided on the EPW 210, and a thin-film deposition film of 0.1 ⁇ m for the Ti layer 221 and 1 ⁇ m for the Au layer 222 was provided on the silicon wafer.
  • Both the EPW 210 and the wafer to be bonded 220 were superposed on the Au layer 212 of the EPW and the Au layer 222 of the wafer to be bonded so as to face each other, introduced into the bonding machine, and bonded to produce a bonding substrate 250.
  • the center point 2101 of the EPW 210 was joined by changing the deviation from the center point 2201 of the wafer to be bonded 220 from the center point 2201 to 1 to 9 mm in 1 mm increments.
  • the pressure at the time of joining was 50 N / cm 2 .
  • heating at 350 ° C. was performed. The above is also shown in Table 1.
  • the starting substrate 201 was removed from the bonded substrate 250 by wet etching.
  • Wet etching was performed with a mixed solution of ammonia and hydrogen peroxide solution (APM).
  • FIG. 25 also shows the number of cracks (lines) with respect to the deviation from the center point 2101 of the EPW210 of the bonded wafer manufactured as described above and the center point 2201 of the wafer to be bonded 220.
  • Example 3 A 505 ⁇ m thick 6-inch diameter GaAs is used as the growth substrate (starting substrate) 301, and a 0.1 ⁇ m thick etch stop (starting substrate) made of InGaP is formed between the light emitting diode functional layer 303 made of the AlGaInP system and the starting substrate and the light emitting diode functional layer.
  • An epi-wafer (EPW) 310 having an ES) layer 302 was prepared.
  • the light emitting diode functional layer 303 made of the AlGaInP system has a carrier concentration of about 1 ⁇ 10 17 / cm 3 with a thickness of 1 ⁇ m in order from the starting substrate 301 side, and is a p-type Al 1-y In y P layer 3031 (0.4 ⁇ y ⁇ ). 0.5), 0.6 ⁇ m thick (Al 1-x Ga x ) 1-y In y P layer (active layer) 3032 (0.45 ⁇ x ⁇ 1,0.4 ⁇ y ⁇ 0.5), The carrier concentration of 1 ⁇ m thickness was about 1 ⁇ 10 17 / cm 3 , and the n-type Al 1-y In y P layer 3033 (0.4 ⁇ y ⁇ 0.5) was used.
  • the window layer 3035 made of GaP was laminated with a thickness of 10 ⁇ m.
  • a relaxation layer 3034 composed of a Ga 1-y In y P layer (0 ⁇ y ⁇ 1) for relaxing the amount of band band discontinuity is provided between the window layer 3035 and the functional layer 303.
  • a silicon wafer with a diameter of 8 inches was used as the wafer to be bonded 320.
  • both the EPW 310 and the wafer to be bonded 320 are overlapped and bonded so that the BCB layer 311 of the EPW and the surface 321 of the wafer to be bonded are opposed to each other. It was introduced into the machine and joined to prepare a bonded substrate 350.
  • the center point 3101 of the EPW 310 was joined by changing the deviation from the center point 3201 of the wafer to be bonded 320 from the center point 3201 to 1 to 9 mm in 1 mm increments.
  • the pressure at the time of joining was 50 N / cm 2 .
  • heating at 350 ° C. was performed. The above is also shown in Table 1.
  • the starting substrate 301 was removed from the bonded substrate 350 by wet etching.
  • Wet etching was performed with a mixed solution of ammonia and hydrogen peroxide solution (APM).
  • FIG. 25 also shows the number of cracks (lines) with respect to the deviation from the center point 3101 of the EPW 310 of the bonded wafer manufactured as described above and the center point 3201 of the wafer to be bonded 320.
  • Example 4 Examples 1 to 3 except that a compound wafer having a diameter of 2 inches (50 mm) was formed on a silicon wafer having a diameter of 4 inches (100 mm), and a window layer made of GaP and a relaxation layer made of GaInP were not formed. It was done in the same way.
  • FIG. 26 shows the relationship between the distance from the center to the end of the compound semiconductor wafer of the bonded wafer thus produced and the wafer height. In FIG. 26, the horizontal axis is 0 mm at the center of the compound semiconductor wafer of the bonded wafer and -25.4 mm (-1 inch) at the outermost peripheral portion.
  • Example 1 A 550 ⁇ m thick GaAs with a diameter of 6 inches is used as a growth substrate (starting substrate), and a 0.1 ⁇ m thick etch stop (ES) layer made of InGaP is formed between the light emitting diode functional layer made of AlGaInP system and the starting substrate and the functional layer.
  • An epi-wafer (EPW) to be held was prepared.
  • the light emitting diode functional layer made of AlGaInP system has a carrier concentration of 1 ⁇ m thickness of about 1 ⁇ 10 17 / cm 3 in order from the starting substrate side, and is a p-type Al 1-y In y P layer (0.4 ⁇ y ⁇ 0.5). ), 0.6 ⁇ m thick (Al 1-x Ga x ) 1-y In y P layer (active layer) (0.45 ⁇ x ⁇ 1,0.4 ⁇ y ⁇ 0.5), 1 ⁇ m thick carrier An n-type Al 1-y In y P layer (0.4 ⁇ y ⁇ 0.5) having a concentration of about 1 ⁇ 10 17 / cm 3 was used.
  • a window layer made of GaP was laminated with a thickness of 10 ⁇ m. Further, a relaxation layer composed of a Ga 1-y In y P layer (0 ⁇ y ⁇ 1) for relaxing the amount of band band discontinuity was provided between the window layer and the functional layer.
  • the back surface side of the starting substrate was wrapped and then polished to form a polished surface, and the thickness was 150 ⁇ m.
  • a silicon wafer with a diameter of 8 inches was used as the wafer to be joined.
  • Both the EPW and the wafer to be bonded are superposed on the polished surface of the EPW starting substrate and the polished surface of the wafer to be bonded so as to face each other, introduced into the bonding machine, bonded at 350 ° C. in a vacuum atmosphere, and the bonded substrate is bonded.
  • the deviation from the center point of the EPW and the center point of the wafer to be joined was changed from 1 to 4 mm in 1 mm increments for joining.
  • the pressure applied to EPW was 50 N / cm 2 .
  • the starting substrate removal wafer was introduced into the heat treatment furnace, and the heat treatment furnace had an atmosphere suitable for the material of the substrate removal surface.
  • heat treatment was performed at 700 ° C. for about 30 minutes in an As atmosphere (1 ⁇ 10 5 atm).
  • FIG. 25 also shows the number of cracks (lines) with respect to the deviation from the center point of the epitaxial layer of the bonded wafer manufactured as described above and the center point of the wafer to be bonded.
  • Comparative Example 2 The same procedure as in Comparative Example 1 was carried out except that a compound wafer having a diameter of 2 inches was formed on a silicon wafer having a diameter of 4 inches.
  • the epitaxial layer of the bonded wafer in Examples 1 to 3 using the method for manufacturing the bonded wafer of the present invention was able to suppress an increase in the number of cracks entering the epitaxial layer when the deviation from the center position was 1 to 5 mm. ..
  • the starting substrate side of the small-diameter wafer can be bonded to a level that can be bonded. It needs to be flat at the atomic level.
  • the growth raw material during epitaxial growth wraps around the starting substrate side, it is necessary to remove it. Therefore, it is necessary to perform a polishing process after performing a wrapping process.
  • the compound wafer is a brittle material
  • the polishing speed of the outer peripheral portion of the wafer is high, and the film thickness of the outer peripheral portion is reduced.
  • the film thickness has decreased in the range of about 1 mm on the outer peripheral portion of the wafer.
  • the height distribution of the wafer occurs between the outer peripheral portion and the inner side thereof, and the yield decreases due to the difference in the depth of focus during the photolithography process. Since the film thickness difference is on the order of microns, the depth of focus cannot be kept constant if the height changes significantly only in Comparative Example 2, so that the pattern size deviates in the range of about 1 mm on the outer circumference, and the yield is greatly reduced. ..
  • Example 4 using the method for manufacturing a bonded wafer of the present invention, a large difference in height (in other words, a difference in film thickness) at the outer peripheral portion as in the comparative example almost occurs in each case. Not. It was found that in the examples, it was effective to essentially eliminate the polishing step after the epitaxial growth. Therefore, in the fourth embodiment, there is no such problem and the yield is stabilized.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an example, and any object having substantially the same configuration as the technical idea described in the claims of the present invention and exhibiting the same effect and effect is the present invention. Is included in the technical scope of.

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Abstract

本発明は、成長基板上に化合物半導体をエピタキシャル成長させた化合物半導体ウェーハと被接合ウェーハを接合する接合ウェーハの製造方法であって、前記被接合ウェーハの接合面の面積を前記化合物半導体ウェーハの接合面の面積より大きくし、前記被接合ウェーハと前記化合物半導体ウェーハを接合した後、前記成長基板を除去することを特徴とする接合ウェーハの製造方法である。これにより、クラックの発生が抑制された接合ウェーハの製造方法が提供される。

Description

接合ウェーハの製造方法及び接合ウェーハ
　本発明は、接合ウェーハの製造方法及び接合ウェーハに関する。
　ＧａＡｓ基板やＩｎＰ基板を用いて各種化合物半導体素子用のエピタキシャルウェーハ（ＥＰＷ）が実現されている。ＧａＡｓ基板は６インチ（１５０ｍｍ）、ＩｎＰ基板は４インチ（１００ｍｍ）基板が最大直径である。
　ＥＰＷを作製した後は電極を形成し、素子化を行う工程を実施する必要があるが、現在では８インチ（２００ｍｍ）以上の直径の製造装置が主流で、６インチ以下の直径の装置を新規で入手することは難しい。そのため、小直径のウェーハを大直径用の装置を用いて素子工程を実施するため、様々な方法が提案されている。
　ひとつは大直径のウェーハに小直径用の溝を切ってテンプレートとし、その上に化合物半導体ウェーハを乗せて工程を通す、というものである。この方法は簡便、かつ安価に実現できるが、テンプレートとウェーハ間が物理的に密着していないという問題がある。
　また、フォトリソグラフィー工程では、レジスト感光前後にホットプレートにてウェーハに熱を加える工程が必要だが、テンプレートとの密着度が低くなると、テンプレートとウェーハとの間の熱抵抗が大きくなり、フォトリソ条件が安定化しない、という問題点がある。
　以上の問題を解決するためには、テンプレートウェーハとＥＰＷを密着させる必要がある。特許文献１ではテンプレートウェーハとＥＰＷをポリイミド仮固定材で接着し、プロセスを行う方法が開示されている。
　この方法はテンプレートとの密着という点では優れた方法だが、デバイス工程後はテンプレートから剥離する必要があり、原理的に剥離後の表面に残渣が発生することから除去工程を加える必要がある。熱乖離や有機溶剤では十分にポリイミドを除去しきれないために酸素プラズマアッシングを加える必要があるため、除去工程で化合物ウェーハ表面が酸化される問題がある。
　また、化合物ＥＰＷはヘテロエピ構造を有する。ヘテロエピでは成長温度にて格子定数が略一致する様に成長を行っており、室温まで低下した場合、熱膨張係数差に起因する反りが生じている。つまり、室温では化合物半導体エピ層には内部応力が発生している。この内部応力は温度により連続的に変化する。
　接合時の温度が高くなる程、室温に低下させた時の内部応力の差は大きくなる。テンプレートとなる被接合ウェーハがＥＰＷと異種材料である場合、原理的に熱膨張係数差による応力が化合物半導体ウェーハに印加される。
　被接合部材の熱膨張係数がＥＰＷ基板より小さい場合、接合時の温度から室温に低下させた際、ＥＰＷ基板には引張応力がかかることになる。この引張応力が大きいほど、基板は割れやすくなる。
　テンプレート基板がシリコンである場合、化合物半導体より熱膨張係数が小さいことから、熱を加えて接合した化合物半導体ＥＰＷは、その温度を室温に低下させた後、引張応力がかかる。
　異径ウェーハへの接合の場合、２００℃以上の温度で接合した場合、一般には化合物半導体に多数のクラックが入って化合物半導体ＥＰＷが破壊される。これは、熱膨張係数差に起因する内部応力に起因する問題であり、普通に接合しただけではこの問題を解決できない。
特許第６２１３９７７号
　本発明は上記の課題に鑑みてなされたもので、被接合ウェーハ上に小直径あるいは小サイズの化合物半導体エピタキシャルウェーハを接合してデバイスプロセス化可能とした基板を作製する際、エピタキシャル層のクラックの発生が抑制された接合ウェーハの製造方法を提供することを目的とする。
　上記目的を達成するために、本発明は、成長基板上に化合物半導体をエピタキシャル成長させた化合物半導体ウェーハと被接合ウェーハを接合する接合ウェーハの製造方法であって、前記被接合ウェーハの接合面の面積を前記化合物半導体ウェーハの接合面の面積より大きくし、前記被接合ウェーハと前記化合物半導体ウェーハのエピタキシャル成長した化合物半導体側を接合面として接合した後、前記成長基板を除去する接合ウェーハの製造方法を提供する。
　このような接合ウェーハの製造方法によれば、被接合ウェーハ上に小直径あるいは小サイズの化合物半導体ウェーハを接合してデバイスプロセス化可能とした基板を作製する際、接合後成長基板を除去することで、エピタキシャル層のクラックの発生が抑制された接合ウェーハとすることができる。
　このとき、前記被接合ウェーハと前記化合物半導体ウェーハとの接合を、何も介さない直接接合、金属を介する金属接合、及び樹脂または高分子を介して接合する方法のいずれかとすることが好ましい。
　このような接合方法であれば、比較的容易に接合でき、接合したまま最終的にデバイス素子として使用することができる。
　このとき、前記金属をＡｕ，Ａｇ，Ａｌ，Ｉｎ，Ｇａのうち少なくとも１種類以上含むことが好ましい。また、前記樹脂または高分子を、ベンゾシクロブテン、ポリイミド、ＴＥＯＳを用いたガラスとすることが好ましい。
　このようにすれば、接合時の接合不良の発生を抑制することができる。
　このとき、前記化合物半導体ウェーハの中心と被接合ウェーハの中心のずれを５ｍｍ以下として配置し接合することが好ましい。
　このようにすれば、更にクラックの発生を抑制することができる。
　前記成長基板が除去された化合物半導体ウェーハの総厚を１５μｍ以下とする。
　このようにすれば、より確実にクラックの発生を抑制することができる。
　前記被接合ウェーハをシリコン、サファイア、石英とすることが好ましい。
　このようにすれば、安価な接合ウェーハとすることができる。
　また、本発明は、化合物半導体ウェーハに該化合物半導体ウェーハの接合面の面積より面積が大きい被接合ウェーハが接合された接合ウェーハであって、前記化合物半導体ウェーハの総厚が１５μｍ以下のものである接合ウェーハを提供する。
　このような接合ウェーハであれば、エピタキシャル層のクラックの発生が抑制された接合ウェーハとすることができる。
　以上のように、本発明の接合ウェーハの製造方法によれば、被接合ウェーハ上に小直径あるいは小サイズの化合物半導体エピタキシャルウェーハを接合してデバイスプロセス化可能とした基板を作製する際、接合後成長基板を除去することで薄膜化を計り、エピタキシャル層のクラックの発生が抑制された接合ウェーハを製造することができる。また、本発明の接合ウェーハであれば、エピタキシャル層のクラックの発生が抑制された接合ウェーハとすることができる。
本発明の接合ウェーハの製造方法に用いることができる化合物半導体ウェーハ（ＥＰＷ）の概略断面図の一例を示す図である（第一の実施形態）。 第一の実施形態における化合物半導体ウェーハ（ＥＰＷ）と被接合ウェーハの一例を示す図である。 第一の実施形態における化合物半導体ウェーハ（ＥＰＷ）と被接合ウェーハを接合した一例を示す図である。 第一の実施形態における円形状の化合物半導体ウェーハ（ＥＰＷ）とその中心点（黒丸）を示す図である。 第一の実施形態における円形状の被接合ウェーハとその中心点（黒丸）を示す図である。 第一の実施形態における矩形状の化合物半導体ウェーハ（ＥＰＷ）とその中心点（黒丸）を示す図である。 第一の実施形態における化合物半導体ウェーハ（ＥＰＷ）を被接合ウェーハに接合した後、成長基板を取り除いた一例を示す図である。 第一の実施形態における化合物半導体ウェーハ（ＥＰＷ）を被接合ウェーハに接合した後、成長基板を取り除いた後、シリコンウェーハで被覆した一例を示す図である。 本発明の接合ウェーハの製造方法に用いることができる化合物半導体ウェーハ（ＥＰＷ）の概略断面図の一例を示す図である（第二の実施形態）。 第二の実施形態における化合物半導体ウェーハ（ＥＰＷ）表面にＴｉ層とＡｕ層を蒸着した一例を示す図である。 第二の実施形態における被接合ウェーハ表面にＴｉ層とＡｕ層を蒸着した一例を示す図である。 第二の実施形態における表面にＴｉ層とＡｕ層が蒸着された化合物半導体ウェーハ（ＥＰＷ）と表面にＴｉ層とＡｕ層が蒸着された被接合ウェーハの一例を示す図である。 第二の実施形態における表面にＴｉ層とＡｕ層が蒸着された化合物半導体ウェーハ（ＥＰＷ）と表面にＴｉ層とＡｕ層が蒸着された被接合ウェーハを接合した一例を示す図である。 第二の実施形態における円形状の化合物半導体ウェーハ（ＥＰＷ）とその中心点（黒丸）を示す図である。 第二の実施形態における円形状の被接合ウェーハとその中心点（黒丸）を示す図である。 第二の実施形態における矩形状の化合物半導体ウェーハ（ＥＰＷ）とその中心点（黒丸）を示す図である。 第二の実施形態における表面にＴｉ層とＡｕ層が蒸着された化合物半導体ウェーハ（ＥＰＷ）と表面にＴｉ層とＡｕ層が蒸着された被接合ウェーハを接合した後、成長基板を取り除いた一例を示す図である。 本発明の接合ウェーハの製造方法に用いることができる化合物半導体ウェーハ（ＥＰＷ）の概略断面図の一例を示す図である（第三の実施形態）。 第三の実施形態における表面にＢＣＢ膜が形成された化合物半導体ウェーハ（ＥＰＷ）と被接合ウェーハの一例を示す図である。 第三の実施形態における表面にＢＣＢ膜が形成された化合物半導体ウェーハ（ＥＰＷ）を被接合ウェーハに接合した一例を示す図である。 第三の実施形態における円形状の化合物半導体ウェーハ（ＥＰＷ）とその中心点（黒丸）を示す図である。 第三の実施形態における円形状の被接合ウェーハとその中心点（黒丸）を示す図である。 第三の実施形態における矩形状の化合物半導体ウェーハ（ＥＰＷ）とその中心点（黒丸）を示す図である。 第三の実施形態における表面にＢＣＢ膜が形成された化合物半導体ウェーハ（ＥＰＷ）を被接合ウェーハに接合した後、成長基板を取り除いた一例を示す図である。 化合物半導体ウェーハの中心と被接合ウェーハの中心からのズレとクラック本数の関係を示した図である。 化合物半導体ウェーハの中心からの距離とウェーハの高さの関係を示した図である（実施例４、比較例）。
　本発明者らは、上記課題について鋭意検討を重ねた結果、成長基板上に化合物半導体をエピタキシャル成長させた化合物半導体ウェーハと被接合ウェーハを接合する接合ウェーハの製造方法であって、被接合ウェーハの接合面の面積を化合物半導体ウェーハの接合面の面積より大きくし、被接合ウェーハと化合物半導体ウェーハのエピタキシャル成長した化合物半導体側を接合面として接合した後、成長基板を除去する接合ウェーハの製造方法により、被接合ウェーハ上に小直径あるいは小サイズの化合物半導体ウェーハを接合してデバイスプロセス化可能とした基板を作製する際、エピタキシャル層のクラックの発生が抑制された接合ウェーハを製造できることを見出し、本発明を完成した。
　また、化合物半導体ウェーハに化合物半導体ウェーハの接合面の面積より面積が大きい被接合ウェーハが接合された接合ウェーハであって、化合物半導体ウェーハの総厚が１５μｍ以下のものである接合ウェーハであれば、エピタキシャル層のクラックの発生が抑制された接合ウェーハとすることができることを見出し、本発明を完成した。
　以下、図を用いて本発明の接合ウェーハ、及び接合ウェーハに用いることができる接合ウェーハの製造方法を詳細に説明するが、本発明はこれらに限定されるものではない。
　（第一の実施形態）
　図１に示すように、例えば５５０μｍ厚の直径６インチのＧａＡｓを成長基板（出発基板）１０１とし、例えばＭＯＶＰＥ法でＡｌＧａＩｎＰ系からなる発光ダイオード機能層１０３と成長基板と発光ダイオード機能層との間にＩｎＧａＰまたはＩｎＡｌＰまたはＡｌＧａＩｎＰからなる０．１μｍ厚のエッチストップ（ＥＳ）層１０２を形成した化合物半導体ウェーハ（ＥＰＷ）１１０を準備する。
　ＡｌＧａＩｎＰ系からなる発光ダイオード機能層１０３は出発基板１０１側から順に、例えば１μｍ厚のキャリア濃度が１×１０１７／ｃｍ３程度であるｐ型Ａｌ１－ｙＩｎｙＰ層１０３１（０．４≦ｙ≦０．５）、０．６μｍ厚の（Ａｌ１－ｘＧａｘ）１－ｙＩｎｙＰ層（活性層）１０３２（０．４５≦ｘ≦１，０．４≦ｙ≦０．５）、１μｍ厚のキャリア濃度が１×１０１７／ｃｍ３程度であるｎ型Ａｌ１－ｙＩｎｙＰ層１０３３（０．４≦ｙ≦０．５）とすることができる。なお、ここでは基本構造を例示しているが、ｐ型Ａｌ１－ｙＩｎｙＰ層１０３１、活性層１０３２、ｎ型Ａｌ１－ｙＩｎｙＰ層１０３３の厚さは例示した数値に限定されるものではない。
　また、キャリア濃度は求める機能によって３×１０１８／ｃｍ３程度までの範囲で設定可能である。また、キャリア濃度プロファイルも一様分布に限定されない。また、例示したキャリア濃度は平均的なキャリア濃度であり、部分的にキャリア濃度が低い（たとえば０．７×１０１５／ｃｍ３程度）状態を概念として含むことはいうまでもない。
　また、必要に応じて窓層を設けても良い。窓層はＡｌＧａＩｎＰ系発光ダイオード機能層構造ではＧａＰを選択することが適しており、ＧａＰから成る窓層１０３５を１０μｍ厚程度で積層してもよい。また、窓層１０３５と発光ダイオード機能層機能層１０３との間にはバンド帯不連続量を緩和するＧａ１－ｙＩｎｙＰ層（０＜ｙ＜１）からなる緩和層１０３４を設けてもよい。
　また、ここではＡｌＧａＩｎＰ系発光ダイオード機能層を例示したが、ＧａＡｓ基板に格子整合する材料系であれば、どのような機能、構造も選択可能であり、ＡｌＧａＩｎＰ系半導体レーザーの他、ＩｎＧａＰ系ヘテロバイポーラトランジスタや電界効果トランジスタ、ＩｎＧａＰ／ＧａＡｓ系太陽電池、ＧａＡｓＰ系フォトダイオード、等でも適用可能である。
　また、ＩｎＰ基板に格子整合する材料系であれば、ＩｎＧａＡｓ系ヘテロバイポーラトランジスタや電界効果トランジスタ、ＩｎＧａＡｓ系発光素子（半導体レーザー及び発光ダイオード）ＩｎＧａＡｓ（Ｐ）系フォトダイオード、等が適用可能である。
　また、上記の適用可能な機能層はあくまで例示であり、この材料系及び用途に特に限定されない。
　このとき、窓層を設けた場合を含めた機能層の総厚、即ち、後述する成長基板が除去された化合物半導体ウェーハの総厚を１５μｍ以下とすることが好ましい。このようにすれば、ウェーハの反りが増大せず、クラックの発生を抑制でき、接合時にウェーハ割れによる歩留まりの低下を抑制することができる。より好ましくは、総厚を７μｍ以下の膜厚に収めるように設計すれば、クラックの発生をより抑制することができる。総厚の下限値は特に限定されないが、０．５μｍ以上とすることが好ましい。
　次に図２に示すように被接合ウェーハ１２０を準備する。このとき、被接合ウェーハを平坦度が十分なウェーハ、例えばシリコン、サファイア、石英とすることが好ましい。このようにすれば、被接合ウェーハのコストを安価にすることができる。被接合ウェーハ１２０は、例えば直径８インチのシリコンウェーハを用いることができる。
　本発明では、被接合ウェーハの接合面の面積を化合物半導体ウェーハの接合面の面積より大きくする。なお第一の実施形態では、円形ウェーハを例に挙げているがウェーハ形状は特に限定されず、例えば、矩形状、正方形等としてもよい。
　次に、ＥＰＷ１１０と被接合ウェーハ１２０の両方にアルカリ系溶剤でウェット表面処理を施す。例えば、５ｗｔ％　ＮａＯＨ水溶液中に１０分間浸した後、リンス処理を行い、空気中で乾燥処理を施すことができる。
　このとき、化合物半導体ウェーハと被接合ウェーハを直接、接合することが好ましい。このようにすれば、接合時の接合不良による歩留まりの低下を抑制することができる。
　図２、３に示すように、ＥＰＷ１１０と被接合ウェーハ１２０の双方を、ＥＰＷ１１０のエピタキシャル面１３１と被接合ウェーハ１２０のポリッシュ面１２１を対向する形で重ね合わせて接合機内に導入し、２００℃にて真空雰囲気下、接合を行い、接合基板１５０を作製する。
　このとき、化合物半導体ウェーハの中心と被接合ウェーハの中心のずれを５ｍｍ以下として配置し接合することが好ましい。このようにすれば、クラックの発生を抑制することができる。
　即ち、第一の実施形態では、接合の際、図４に示すＥＰＷ１１０の中心点１１０１を、図５に示す被接合ウェーハ１２０の中心点１２０１からのズレを５ｍｍ以下に抑える位置に配置することが好ましい。
　丸形状のウェーハの場合の中心は明確であるが、図６に示すような矩形等で丸形状でないウェーハ１１０の場合、中心点１１０１は重心に置き換えて定義する。（たとえば、矩形の場合は対角線の交点が交わる点を中心点１１０１と定義する。）
　被接合ウェーハと化合物半導体ウェーハのエピタキシャル成長した化合物半導体側を接合面として接合する。接合時の圧力は、ＥＰＷ１１０に印加される圧力を基準に、５Ｎ／ｃｍ２以上４００Ｎ／ｃｍ２以下で行うことができる。
　例示した印加圧力は、この範囲に限定されるものではなく、小直径のＥＰＷ１１０が印加圧力に耐える条件（基板の厚さを増加する、等）下で行う場合、例示範囲に限定されるものではなく、この範囲以上に増やしても適用可能であることはいうまでもない。
　また、アルカリ処理を施された表面は接触することで接合が進むため、例示した圧力よりも低い圧力でも接合は可能である。たとえば、両者のウェーハ間に干渉材を入れておき、真空中で干渉材を抜くことで両者のウェーハを接触させる、などの方法が考えられる。この場合、圧力は印加されない。この工程の段階では必ずしも圧力印加は必要ではないため、開示した真空中で両者を接触させる方法も選択可能である。
　次に接合基板１５０より、出発基板１０１をウェットエッチングで除去する。ウェットエッチングは、アンモニアと過酸化水素水（ＡＰＭ）との混合液にて行う。ＡＰＭ液はＥＳ層１０２に対してエッチング選択性を有するため、ＧａＡｓのみをエッチングし、ＥＳ層１０２でエッチングは停止する。そのため、図７に示すように、接合基板１５０より成長基板であるＧａＡｓ基板のみを除去した出発基板除去ウェーハ１６０を得ることができる。
　次に、図８に示すように、基板除去面に直径６インチのシリコンウェーハ１７０を被覆する。ここではシリコンウェーハを被覆材に選択したが、平坦性が確保され、かつ、安価な材料なものが好ましくシリコンに限定されない。また、シリコンウェーハ１７０は直径６インチのシリコンに限定されるものではなく、被接合材１２０の直径に合わせた直径８インチ以上のウェーハも選択可能である。どちらのウェーハを選択しても結果に差異は生じない。
　被覆ウェーハを乗せた接合ウェーハを真空雰囲気下にて圧着し、５００℃以下の温度で熱処理する。圧着圧力は５Ｎ／ｃｍ２以上４００Ｎ／ｃｍ２以下で行う。熱処理時間は５分程度とすることができる。熱処理時間は長いほど強度は高めることができるが、本工程では、次工程の熱処理時にエピタキシャル層が剥離しない程度の強度が保てれば良く、開示した以上の熱処理を行ってもよい。
　次に、シリコンウェーハ１７０を除去し、熱処理炉に出発基板除去ウェーハ１６０を導入する。熱処理炉は基板除去面の材料に合わせた雰囲気とする。第一の実施形態ではＩｎＧａＰ層が露出しているため、Ｐ雰囲気（１×１０５ａｔｍ）にて熱処理を行ったが、ＩｎＰ基板を用いた場合はＧａＡｓ等のＡｓ系が露出しているため、その際はＡｓ雰囲気（１×１０５ａｔｍ）にて熱処理を行う。熱処理の温度は６００～８００℃で行う。熱処理の温度は高い方がより短時間で高い強度を得られるため、高い方が好ましいが、その分、高いＶ族圧力が必要となるため、製造する系や設計等に適宜合わせてよい。
　以上の工程を行うことにより、接合強度が強く、大直径シリコン基板上にクラックの無い薄膜化合物エピ機能層のみが存在するウェーハを実現することができる。
　（第二の実施形態）
　図９に示すように、例えば５５０μｍ厚の直径６インチのＧａＡｓを成長基板（出発基板）２０１とし、例えばＭＯＶＰＥ法でＡｌＧａＩｎＰ系からなる発光ダイオード機能層２０３と出発基板と機能層との間にＩｎＧａＰまたはＩｎＡｌＰまたはＡｌＧａＩｎＰからなる０．１μｍ厚のエッチストップ（ＥＳ）層２０２を形成した化合物半導体ウェーハ（ＥＰＷ）２１０を準備する。
　ＡｌＧａＩｎＰ系からなる発光ダイオード機能層２０３は出発基板２０１側から順に、例えば１μｍ厚のキャリア濃度が１×１０１７／ｃｍ３程度であるｐ型Ａｌ１－ｙＩｎｙＰ層２０３１（０．４≦ｙ≦０．５）、０．６μｍ厚の（Ａｌ１－ｘＧａｘ）１－ｙＩｎｙＰ層（活性層）２０３２（０．４５≦ｘ≦１，０．４≦ｙ≦０．５）、１μｍ厚のキャリア濃度が１×１０１７／ｃｍ３程度であるｎ型Ａｌ１－ｙＩｎｙＰ層２０３３（０．４≦ｙ≦０．５）とすることができる。なお、ここでは基本構造を例示しているが、ｐ型Ａｌ１－ｙＩｎｙＰ層２０３１、活性層２０３２、ｎ型Ａｌ１－ｙＩｎｙＰ層２０３３の厚さは例示した数値に限定されるものではない。
　また、キャリア濃度は求める機能によって３×１０１８／ｃｍ３程度までの範囲で設定可能である。また、キャリア濃度プロファイルも一様分布に限定されない。また、例示したキャリア濃度は平均的なキャリア濃度であり、部分的にキャリア濃度が低い（たとえば０．７×１０１５／ｃｍ３程度）状態を概念として含むことはいうまでもない。
　また、必要に応じて窓層を設けても良い。窓層はＡｌＧａＩｎＰ系発光ダイオード機能層構造ではＧａＰを選択することが適しており、ＧａＰから成る窓層２０３５を１０μｍ厚程度で積層してもよい。また、窓層２０３５と発光ダイオード機能層２０３との間にはバンド帯不連続量を緩和するＧａ１－ｙＩｎｙＰ層（０＜ｙ＜１）からなる緩和層２０３４を設けてもよい。
　また、ここではＡｌＧａＩｎＰ系発光ダイオード機能層を例示したが、ＧａＡｓ基板に格子整合する材料系であれば、どのような機能、構造も選択可能であり、ＡｌＧａＩｎＰ系半導体レーザーの他、ＩｎＧａＰ系ヘテロバイポーラトランジスタや電界効果トランジスタ、ＩｎＧａＰ／ＧａＡｓ系太陽電池、ＧａＡｓＰ系フォトダイオード、等でも適用可能である。
　また、ＩｎＰ基板に格子整合する材料系であれば、ＩｎＧａＡｓ系ヘテロバイポーラトランジスタや電界効果トランジスタ、ＩｎＧａＡｓ系発光素子（半導体レーザー及び発光ダイオード）、ＩｎＧａＡｓ（Ｐ）系フォトダイオード、等が適用可能である。
　また、上記適用可能な機能層はあくまで例示であり、この材料系及び用途に限定されない。
　このとき、窓層を設けた場合を含めて機能層の総厚、即ち、後述する成長基板が除去された化合物半導体ウェーハの総厚を１５μｍ以下とすることが好ましい。このようにすれば、ウェーハの反りが増大せず、クラックの発生を抑制でき、接合時にウェーハ割れによる歩留まりの低下を抑制することができる。より好ましくは、総厚を７μｍ以下の膜厚に収めるように設計すれば、クラックの発生をより抑制することができる。総厚の下限値は特に限定されないが、０．５μｍ以上とすることが好ましい。
　次に、被接合ウェーハ２２０を準備する。このとき、被接合ウェーハを平坦度が十分なウェーハ、例えばシリコン、サファイア、石英とすることが好ましい。このようにすれば、被接合ウェーハのコストを抑制することができる。被接合ウェーハ２２０は、直径８インチのシリコンウェーハを用いることができる。
　本発明では、被接合ウェーハの接合面の面積を化合物半導体ウェーハの接合面の面積より大きくする。なお第二の実施形態では、円形ウェーハを例に挙げているがウェーハ形状は特に限定されず、例えば、矩形状、正方形等としてもよい。
　このとき、被接合ウェーハと化合物半導体ウェーハの接合を、金属を介する金属接合とすることが好ましい。このようにすれば、比較的容易に接合でき、接合したまま最終的にデバイス素子として使用することができる。
　図１０及び図１１に示すようにＥＰＷ２１０と被接合ウェーハ２２０の双方に金属膜を蒸着する。ＥＰＷ２１０上に、例えばＴｉ層２１１を０．１μｍ、Ａｕ層２１２を１μｍの蒸着膜を設け、シリコンウェーハ上には例えばＴｉ層２２１を０．１μｍ、Ａｕ層２２２を１μｍの蒸着膜を設けることができる。ここでは前述の構造及び膜厚を例示したが、接合に要すればどの様な材料も選択可能であることはいうまでもない。
　このとき、金属接合の金属としてＡｕ，Ａｇ，Ａｌ，Ｉｎ，Ｇａのうち少なくとも１種類以上含むことが好ましい。このようにすれば、接合時の接合不良による歩留まりの低下を抑制することができる。
　接合時の接合不良を低下させ歩留まりを上げるためには、最上層（例示した実施形態ではＡｕ）の材料は、Ａｕ，Ａｇ，Ａｌ，Ｉｎ，Ｇａのうち少なくとも１種類以上含むことが望ましく、かつ、その膜厚は０．３μｍ以上であることが望ましい。また、接合歩留まりの点で、膜厚を厚くすることに制約はないが、厚くしても歩留まりの点では効果は同様であり、経済性によって膜厚の上限は決められる。経済性の観点から３μｍ以下であることが望ましい。
　次に図１２及び図１３に示すようにＥＰＷ２１０と被接合ウェーハ２２０の双方を、ＥＰＷのＡｕ層２１２と被接合ウェーハのＡｕ層２２２を対向する形で重ね合わせて接合機内に導入し、接合を行い、接合基板２５０を作製する。
　このとき、化合物半導体ウェーハの中心と被接合ウェーハの中心のずれを５ｍｍ以下として配置し接合することが好ましい。このようにすれば、クラックの発生をより抑制することができる。
　即ち、第二の実施形態では、接合の際、図１４に示すＥＰＷ２１０の中心点２１０１を、図１５に示す被接合ウェーハ２２０の中心点２２０１からのズレを５ｍｍ以下に抑える位置に配置することが好ましい。
　丸形状のウェーハの場合の中心は明確であるが、図１６に示すような矩形等で丸形状でないウェーハ２１０の場合、中心点２１０１は重心に置き換えて定義する。（たとえば、矩形の場合は対角線の交点が交わる点を中心点２１０１と定義する。）
　被接合ウェーハと化合物半導体ウェーハのエピタキシャル成長した化合物半導体側を接合面として接合する。接合時の圧力は、小直径の化合物ＥＰＷに印加される圧力を基準に、５Ｎ／ｃｍ２以上４００Ｎ／ｃｍ２以下で行うことができる。また同時に、４００℃以下の温度を印加することができる。例示した印加圧力は、この範囲に限定されるものではなく、小直径のＥＰＷ２１０が印加圧力に耐える条件（基板の厚さを増加する、等）下で行う場合、例示範囲に限定されるものではなく、この範囲以上に増やしても適用可能である。また、ここでは圧力印加と加熱を同時に行っているが、印加のみを実施し、その後、熱を加えるなどの様に、圧力印加と熱処理を分離して行ってもよい。
　次に図１３に示す接合基板２５０より、出発基板２０１をウェットエッチングで除去する。ウェットエッチングは、アンモニアと過酸化水素水（ＡＰＭ）との混合液にて行う。ＡＰＭ液はＥＳ層２０２に対してエッチング選択性を有するため、ＧａＡｓのみをエッチングし、ＥＳ層２０２でエッチングは停止する。そのため、図１７に示すように、接合基板２５０より成長基板であるＧａＡｓ基板のみを除去した出発基板除去ウェーハ２６０を得ることができる。
　また、ここでは基板除去前に熱処理を加える例を例示しているが、基板除去後において熱処理を加えても同様の効果が得られる。
　以上の工程を行うことにより、接合強度が強く、大直径シリコン基板上にクラックの無い薄膜化合物エピ機能層のみが存在するウェーハを実現することができる。
　（第三の実施形態）
　図１８に示すように、例えば５５０μｍ厚の直径６インチのＧａＡｓを成長基板（出発基板）３０１とし、ＡｌＧａＩｎＰ系からなる発光ダイオード機能層３０３と出発基板と機能層との間にＩｎＧａＰまたはＩｎＡｌＰまたはＡｌＧａＩｎＰからなる０．１μｍ厚のエッチストップ（ＥＳ）層３０２を有する化合物半導体エピウェーハ（ＥＰＷ）３１０を準備する。
　ＡｌＧａＩｎＰ系からなる発光ダイオード機能層３０３は出発基板３０１側から順に、例えば１μｍ厚のキャリア濃度が１×１０１７／ｃｍ３程度であるｐ型Ａｌ１－ｙＩｎｙＰ層３０３１（０．４≦ｙ≦０．５）、０．６μｍ厚の（Ａｌ１－ｘＧａｘ）１－ｙＩｎｙＰ層（活性層）３０３２（０．４５≦ｘ≦１，０．４≦ｙ≦０．５）、１μｍ厚のキャリア濃度が１×１０１７／ｃｍ３程度であるｎ型Ａｌ１－ｙＩｎｙＰ層３０３３（０．４≦ｙ≦０．５）とすることができる。なお、ここでは基本構造を例示しているが、ｐ型層３０３１、活性層３０３２、ｎ型層３０３３の厚さは例示した数値に限定されるものではない。
　また、キャリア濃度は求める機能によって３×１０１８／ｃｍ３程度までの範囲で設定可能である。また、キャリア濃度プロファイルも一様分布に限定されない。また、例示したキャリア濃度は平均的なキャリア濃度であり、部分的にキャリア濃度が低い（たとえば０．７×１０１５／ｃｍ３程度）状態を概念として含むことはいうまでもない。
　また、必要に応じて窓層を設けても良い。窓層はＡｌＧａＩｎＰ系発光ダイオード機能層構造ではＧａＰを選択することが適しており、ＧａＰから成る窓層３０３５を１０μｍ厚で積層した。また、窓層３０３５と発光ダイオード機能層３０３との間にはバンド帯不連続量を緩和するＧａ１－ｙＩｎｙＰ層（０＜ｙ＜１）からなる緩和層３０３４を設けてもよい。
　また、ここではＡｌＧａＩｎＰ系発光ダイオード機能層を例示したが、ＧａＡｓ基板に格子整合する材料系であれば、どのような機能、構造も選択可能であり、ＡｌＧａＩｎＰ系半導体レーザーの他、ＩｎＧａＰ系ヘテロバイポーラトランジスタや電界効果トランジスタ、ＩｎＧａＰ／ＧａＡｓ系太陽電池、ＧａＡｓＰ系フォトダイオード、等でも適用可能である。
　また、ＩｎＰ基板に格子整合する材料系であれば、ＩｎＧａＡｓ系ヘテロバイポーラトランジスタや電界効果トランジスタ、ＩｎＧａＡｓ系発光素子（半導体レーザー及び発光ダイオード）、ＩｎＧａＡｓ（Ｐ）系フォトダイオード、等が適用可能である。
　また、上記の適用可能な機能層はあくまで例示であり、この材料系及び用途に限定されない。
　このとき、窓層を設けた場合を含めて機能層の総厚、即ち、後述する成長基板が除去された化合物半導体ウェーハの総厚を１５μｍ以下とすることが好ましい。このようにすれば、ウェーハの反りが増大せず、クラックの発生を抑制でき、接合時にウェーハ割れによる歩留まりの低下を抑制することができる。より好ましくは、総厚を７μｍ以下の膜厚に収めるように設計すれば、クラックの発生をより抑制することができる。総厚の下限値は特に限定されないが、０．５μｍ以上とすることが好ましい。
　次に図１９に示すように被接合ウェーハ３２０を準備する。このとき、被接合ウェーハを平坦度が十分なウェーハ、例えばシリコン、サファイア、石英とすることが好ましい。このようにすれば、被接合ウェーハのコストを抑制することができる。被接合ウェーハ３２０は、例えば直径８インチのシリコンウェーハを用いることができる。
　本発明では、被接合ウェーハの接合面の面積を化合物半導体ウェーハの接合面の面積より大きくする。なお第三の実施形態では、円形ウェーハを例に挙げているがウェーハ形状は特に限定されず、例えば、矩形状、正方形等としてもよい。
　このとき、被接合ウェーハと化合物半導体ウェーハの接合を、樹脂または高分子を介して接合することが好ましい。このようにすれば、比較的容易に接合でき、接合したまま最終的にデバイス素子として使用することもできる。
　また、このとき、樹脂または高分子を、ベンゾシクロブテン、ポリイミド、ＴＥＯＳを用いたガラスとすることが好ましい。このようにすれば、接合時の接合不良による歩留まりの低下をより抑制することができる。
　ＥＰＷ３１０上にベンゾシクロブテン（ＢＣＢ）をスピンコートする。粘度とスピン数を調整し、ＢＣＢ膜３１１を例えば３μｍ厚程度、形成する。ここでは、ＢＣＢ膜３１１はＥＰＷ３１０上にのみ形成した場合を例示しているが、ＥＰＷ３１０、被接合ウェーハ３２０双方に形成しても良く、あるいは、被接合ウェーハ３２０のみに形成しても同様の効果が得られる。
　また、ここでは、ＢＣＢ厚が３μｍの場合を例示したが、粘度を調整することによって、０．５～２０μｍ程度まで膜厚を変更することが可能である。しかし、ＢＣＢ膜厚の増大は熱抵抗を増大させるため、０．５～２０μｍ程度までとすることが好ましい。更に、厚いＢＣＢ膜を形成することはコストアップ要因にもつながる。以上の観点から１２μｍ以下の膜厚とすることが適切であるが、この範囲を超えてもよい。
　また、ここでは、ＢＣＢをスピンコートする場合を例示したが、ＢＣＢの他、ポリイミド（ＰＩ）をスピンコートしても良い。また、ＥＰＷ３１０上、あるいは被接合ウェーハ３２０上、あるいはＥＰＷ３１０及び被接合ウェーハ３２０の双方の上に、ポーラスシリコン膜あるいはその他の多孔質膜を形成した上で、ＴＥＯＳをスピンコートすることでも同様の効果が得られる。
　次に図１９及び図２０に示すようにＥＰＷ３１０と被接合ウェーハ３２０の双方を、ＥＰＷのＢＣＢ層３１１と被接合ウェーハの表面３２１を対向する形で重ね合わせて接合機内に導入し、接合を行い、接合基板３５０を作製する。
　このとき、化合物半導体ウェーハの中心と被接合ウェーハの中心のずれを５ｍｍ以下として配置し接合することが好ましい。このようにすれば、クラックの発生を抑制することができる。 
　即ち、第三の実施形態では、接合の際、図２１に示すＥＰＷ３１０の中心点３１０１を、図２２に示す被接合ウェーハ３２０の中心点３２０１からのズレを５ｍｍ以下に抑える位置に配置することが好ましい。
　丸形状のウェーハの場合の中心は明確であるが、図２３に示すような矩形等で丸形状でないウェーハ３１０の場合、中心点３１０１は重心に置き換えて定義する。（たとえば、矩形の場合は対角線の交点が交わる点を中心点３１０１と定義する。）
　被接合ウェーハと化合物半導体ウェーハのエピタキシャル成長した化合物半導体側を接合面として接合する。接合時の圧力は、小直径の化合物ＥＰＷに印加される圧力を基準に、５Ｎ／ｃｍ２以上４００Ｎ／ｃｍ２以下で行うことができる。例示した印加圧力は、この範囲に限定されるものではなく、小直径のＥＰＷ３１０が印加圧力に耐える条件（基板の厚さを増加する、等）下で行う場合、例示範囲に限定されるものではなく、この範囲以上に増やしても適用可能である。また、ここでは圧力印加と加熱を同時に行ってよく、印加のみを実施し、その後、熱を加えるなどの様に、圧力印加と熱処理を分離して行っても同様の効果が得られる。
　次に接合基板３５０より、出発基板３０１をウェットエッチングで除去する。ウェットエッチングは、アンモニアと過酸化水素水（ＡＰＭ）との混合液にて行う。ＡＰＭ液はＥＳ層３０２に対してエッチング選択性を有するため、ＧａＡｓのみをエッチングし、ＥＳ層３０２でエッチングは停止する。そのため、図２４に示すように、接合基板３５０より成長基板であるＧａＡｓ基板のみを除去した出発基板除去ウェーハ３６０を得ることができる。
　また、ここでは、基板除去後に熱処理を加えない例を例示しているが、基板除去後において熱処理を加えても同様の効果が得られることは言うまでもない。
　以上の工程を行うことにより、接合強度が強く、大直径シリコン基板上にクラックの無い薄膜化合物エピタキシャル機能層のみが存在するウェーハを実現することができる。
　以下、実施例を挙げて本発明について詳細に説明するが、これは本発明を限定するものではない。
　（実施例１）
　５５０μｍ厚の直径６インチ（１５０ｍｍ）のＧａＡｓを成長基板（出発基板）１０１とし、ＡｌＧａＩｎＰ系からなる発光ダイオード機能層１０３と出発基板と発光ダイオード機能層との間にＩｎＧａＰからなる０．１μｍ厚のエッチストップ（ＥＳ）層１０２を有するエピウェーハ（ＥＰＷ）１１０を準備した。
　ＡｌＧａＩｎＰ系からなる発光ダイオード機能層１０３は出発基板１０１側から順に１μｍ厚のキャリア濃度が１×１０１７／ｃｍ３程度であるｐ型Ａｌ１－ｙＩｎｙＰ層１０３１（０．４≦ｙ≦０．５）、０．６μｍ厚の（Ａｌ１－ｘＧａｘ）１－ｙＩｎｙＰ層（活性層）１０３２（０．４５≦ｘ≦１，０．４≦ｙ≦０．５）、１μｍ厚のキャリア濃度が１×１０１７／ｃｍ３程度であるｎ型Ａｌ１－ｙＩｎｙＰ層１０３３（０．４≦ｙ≦０．５）とした。
　また、ＧａＰから成る窓層１０３５を１０μｍ厚で積層した。また、窓層１０３５と機能層１０３との間にはバンド帯不連続量を緩和するＧａ１－ｙＩｎｙＰ層（０＜ｙ＜１）からなる緩和層１０３４を設けた。
　被接合ウェーハ１２０として直径８インチ（２００ｍｍ）のシリコンウェーハを用いた。
　次に、ＥＰＷ１１０と被接合ウェーハ１２０の両方にアルカリ系溶剤でウェット表面処理を施した。本実施例においては、５ｗｔ％　ＮａＯＨ水溶液中に１０分間浸した後、リンス処理を行い、空気中で乾燥処理を施した。
　ＥＰＷ１１０と被接合ウェーハ１２０の双方を、ＥＰＷ１１０のエピタキシャル面１３１と被接合ウェーハ１２０のポリッシュ面１２１を対向する形で重ね合わせて接合機内に導入し、２００℃にて真空雰囲気下、接合を行い、接合基板１５０を作製した。
　接合の際、ＥＰＷ１１０の中心点１１０１は、被接合ウェーハ１２０の中心点１２０１からのズレを１～９ｍｍまで１ｍｍ刻みで変化させて接合した。また、接合時の圧力は、５０Ｎ／ｃｍ２とした。以上を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　次に、接合基板１５０より、出発基板１０１をウェットエッチングで除去した。ウェットエッチングは、アンモニアと過酸化水素水（ＡＰＭ）との混合液にて行った。ＡＰＭ液はＥＳ層１０２に対してエッチング選択性を有するため、ＧａＡｓのみをエッチングし、ＥＳ層１０２でエッチングは停止する。そのため、接合基板１５０より成長基板であるＧａＡｓ基板のみを除去した出発基板除去ウェーハ１６０を得ることができた。
　次に、出発基板除去面に直径６インチのシリコンウェーハ１７０を被覆した。被覆ウェーハを乗せた接合ウェーハを真空雰囲気下にて圧着し、２００℃の温度で熱処理した。圧力は５０Ｎ／ｃｍ２にて実施した。熱処理時間は本実施例では５分行った。
　シリコンウェーハ１７０を除去し、熱処理炉に出発基板除去ウェーハ１６０を導入した。実施例１ではＩｎＧａＰ層が露出しているため、Ｐ雰囲気（１×１０５ａｔｍ）にて熱処理を行った。温度は７００℃にて３０分程度、熱処理を行った。
　以上のように作製した接合ウェーハのＥＰＷ１１０の中心点１１０１と被接合ウェーハ１２０の中心点１２０１からのズレに対するクラック本数（本）を図２５に示す。
　（実施例２）
　５５０μｍ厚の直径６インチのＧａＡｓを成長基板（出発基板）２０１とし、ＡｌＧａＩｎＰ系からなる発光ダイオード機能層２０３と出発基板と発光ダイオード機能層との間にＩｎＧａＰからなる０．１μｍ厚のエッチストップ（ＥＳ）層２０２を有するエピウェーハ（ＥＰＷ）２１０を準備した。
　ＡｌＧａＩｎＰ系からなる発光ダイオード機能層２０３は出発基板２０１側から順に１μｍ厚のキャリア濃度が１×１０１７／ｃｍ３程度であるｐ型Ａｌ１－ｙＩｎｙＰ層２０３１（０．４≦ｙ≦０．５）、０．６μｍ厚の（Ａｌ１－ｘＧａｘ）１－ｙＩｎｙＰ層（活性層）２０３２（０．４５≦ｘ≦１，０.４≦ｙ≦０．５）、１μｍ厚のキャリア濃度が１×１０１７／ｃｍ３程度であるｎ型Ａｌ１－ｙＩｎｙＰ層２０３３（０．４≦ｙ≦０．５）とした。
　また、ＧａＰから成る窓層２０３５を１０μｍ厚で積層した。また、窓層２０３５と機能層２０３との間にはバンド帯不連続量を緩和するＧａ１－ｙＩｎｙＰ層（０＜ｙ＜１）からなる緩和層２０３４を設けた。
　被接合ウェーハ２２０として直径８インチのシリコンウェーハを用いた。
　次に、ＥＰＷ２１０と被接合ウェーハ２２０の双方に金属膜を蒸着した。ＥＰＷ２１０上にはＴｉ層２１１を０．１μｍ、Ａｕ層２１２を１μｍの蒸着膜を設け、シリコンウェーハ上にはＴｉ層２２１を０．１μｍ、Ａｕ層２２２を１μｍの蒸着膜を設けた。
　ＥＰＷ２１０と被接合ウェーハ２２０の双方を、ＥＰＷのＡｕ層２１２と被接合ウェーハのＡｕ層２２２を対向する形で重ね合わせて接合機内に導入し、接合を行い、接合基板２５０を作製した。
　接合の際、ＥＰＷ２１０の中心点２１０１は、被接合ウェーハ２２０の中心点２２０１からのズレを１～９ｍｍまで１ｍｍ刻みで変えて接合した。接合時の圧力は、５０Ｎ／ｃｍ２とした。また同時に、３５０℃の加熱を行った。以上を表１に併せて示す。
　接合基板２５０より、出発基板２０１をウェットエッチングで除去した。ウェットエッチングは、アンモニアと過酸化水素水（ＡＰＭ）との混合液にて行った。
　以上のように作製した接合ウェーハのＥＰＷ２１０の中心点２１０１と被接合ウェーハ２２０の中心点２２０１からのズレに対するクラック本数（本）を図２５に併せて示す。
　（実施例３）
　５５０μｍ厚の直径６インチのＧａＡｓを成長基板（出発基板）３０１とし、ＡｌＧａＩｎＰ系からなる発光ダイオード機能層３０３と出発基板と発光ダイオード機能層との間にＩｎＧａＰからなる０．１μｍ厚のエッチストップ（ＥＳ）層３０２を有するエピウェーハ（ＥＰＷ）３１０を準備した。
　ＡｌＧａＩｎＰ系からなる発光ダイオード機能層３０３は出発基板３０１側から順に１μｍ厚のキャリア濃度が１×１０１７／ｃｍ３程度であるｐ型Ａｌ１－ｙＩｎｙＰ層３０３１（０．４≦ｙ≦０．５）、０．６μｍ厚の（Ａｌ１－ｘＧａｘ）１－ｙＩｎｙＰ層（活性層）３０３２（０．４５≦ｘ≦１，０.４≦ｙ≦０．５）、１μｍ厚のキャリア濃度が１×１０１７／ｃｍ３程度であるｎ型Ａｌ１－ｙＩｎｙＰ層３０３３（０．４≦ｙ≦０．５）とした。
　また、ＧａＰから成る窓層３０３５を１０μｍ厚で積層した。また、窓層３０３５と機能層３０３との間にはバンド帯不連続量を緩和するＧａ１－ｙＩｎｙＰ層（０＜ｙ＜１）からなる緩和層３０３４を設けた。
　被接合ウェーハ３２０には直径８インチのシリコンウェーハを用いた。
　次に、ＥＰＷ３１０上にベンゾシクロブテン（ＢＣＢ）をスピンコートする。粘度とスピン数を調整し、ＢＣＢ膜３１１を３μｍ厚程度形成した後、ＥＰＷ３１０と被接合ウェーハ３２０の双方を、ＥＰＷのＢＣＢ層３１１と被接合ウェーハの表面３２１を対向する形で重ね合わせて接合機内に導入し、接合を行い、接合基板３５０を作製した。
　接合の際、ＥＰＷ３１０の中心点３１０１は、被接合ウェーハ３２０の中心点３２０１からのズレを１～９ｍｍまで１ｍｍ刻みで変えて接合した。接合時の圧力は、５０Ｎ／ｃｍ２とした。また同時に、３５０℃の加熱を行った。以上を表１に併せて示す。
　接合基板３５０より、出発基板３０１をウェットエッチングで除去した。ウェットエッチングは、アンモニアと過酸化水素水（ＡＰＭ）との混合液にて行った。
　以上のように作製した接合ウェーハのＥＰＷ３１０の中心点３１０１と被接合ウェーハ３２０の中心点３２０１からのズレに対するクラック本数（本）を図２５に併せて示す。
　（実施例４）
　直径２インチ（５０ｍｍ）の化合物ウェーハを直径４インチ（１００ｍｍ）のシリコンウェーハ上に形成し、ＧａＰからなる窓層及びＧａＩｎＰからなる緩和層を形成しなかったこと以外は、実施例１～３と同様に行った。このようにして作製した接合ウェーハの化合物半導体ウェーハの中心から端部における距離とウェーハ高さの関係を図２６に示す。なお、図２６における横軸は、接合ウェーハの化合物半導体ウェーハの中心を０ｍｍとし、最外周部を－２５．４ｍｍ（－１インチ）とした。
　（比較例１）
　５５０μｍ厚の直径６インチのＧａＡｓを成長基板（出発基板）とし、ＡｌＧａＩｎＰ系からなる発光ダイオード機能層と出発基板と機能層との間にＩｎＧａＰからなる０．１μｍ厚のエッチストップ（ＥＳ）層を有するエピウェーハ（ＥＰＷ）を準備した。
　ＡｌＧａＩｎＰ系からなる発光ダイオード機能層は出発基板側から順に１μｍ厚のキャリア濃度が１×１０１７／ｃｍ３程度であるｐ型Ａｌ１－ｙＩｎｙＰ層（０．４≦ｙ≦０．５）、０．６μｍ厚の（Ａｌ１－ｘＧａｘ）１－ｙＩｎｙＰ層（活性層）（０．４５≦ｘ≦１，０.４≦ｙ≦０．５）、１μｍ厚のキャリア濃度が１×１０１７／ｃｍ３程度であるｎ型Ａｌ１－ｙＩｎｙＰ層（０．４≦ｙ≦０．５）とした。
　次に、ＧａＰから成る窓層を１０μｍ厚で積層した。また、窓層と機能層との間にはバンド帯不連続量を緩和するＧａ１－ｙＩｎｙＰ層（０＜ｙ＜１）からなる緩和層を設けた。
　ＥＰＷ形成後、出発基板の裏面側をラップ処理の後、ポリッシュ処理し、ポリッシュ処理面を形成し、１５０μｍの厚さとした。
　被接合ウェーハには直径８インチのシリコンウェーハを用いた。
　ＥＰＷと被接合ウェーハの両方にアルカリ系溶剤でウェット表面処理を施した。５ｗｔ％　ＮａＯＨ水溶液中に１０分間浸した後、リンス処理を行い、空気中で乾燥処理を施した。
　ＥＰＷと被接合ウェーハの双方を、ＥＰＷの出発基板ポリッシュ面と被接合ウェーハのポリッシュ面を対向する形で重ね合わせて接合機内に導入し、３５０℃にて真空雰囲気下、接合を行い、接合基板を作製した。
　接合の際、ＥＰＷの中心点と被接合ウェーハの中心点からのズレを１～４ｍｍまで１ｍｍ刻みで変えて接合した。接合時の圧力は、ＥＰＷに印加される圧力を５０Ｎ／ｃｍ２にて実施した。
　熱処理炉に出発基板除去ウェーハを導入し、熱処理炉は基板除去面の材料に合わせた雰囲気とした。比較例１では出発基板が露出しているため、Ａｓ雰囲気（１×１０５ａｔｍ）にて７００℃にて３０分程度、熱処理を行った。
　以上のように作製した接合ウェーハのエピタキシャル層の中心点と被接合ウェーハの中心点からのズレに対するクラック本数（本）を図２５に併せて示す。
　（比較例２）
　直径２インチの化合物ウェーハを直径４インチのシリコンウェーハ上に形成した以外は、比較例１と同様に行った。
　図２５に示すように、接合ウェーハは、エピタキシャル層の中心位置からのズレ具合が大きくなる程、エピタキシャル層に入るクラック本数が増大する傾向が分かった。
　一方、本発明の接合ウェーハの製造方法を用いた実施例１～３における接合ウェーハのエピタキシャル層は、中心位置からのズレが１～５ｍｍにおいて、エピタキシャル層に入るクラックの本数の増加を抑制できた。
　また、比較例２に示したように、化合物半導体からなる小直径ウェーハを大直径のシリコンウェーハ上に永久接合する形で形成するためには、小直径ウェーハの出発基板側を接合可能なレベルまで原子レベルでフラットにする必要がある。また、出発基板側にはエピタキシャル成長中の成長原料が回り込んでいるため、これを除く必要がある。そのため、ラップ処理を行った後、ポリッシュ加工を施す必要がある。
　しかし、化合物ウェーハは脆性材料であるため、ウェーハ外周部のポリッシュ速度が速く、外周部の膜厚が減少してしまった。特にウェーハ外周部１ｍｍ程度の範囲において膜厚の減少が生じてしまった。この状態でのウェーハの接合は可能だが、外周部とその内側とでウェーハの高さ分布が発生し、フォトリソグラフィー工程時の焦点深度の差異により歩留まりが低下してしまう。膜厚差異はミクロンオーダーであるため、比較例２だけ大きく高さが変わると焦点深度が一定には保てないため、外周部１ｍｍ程度の範囲ではパターンサイズにズレが生じ、歩留まりが大きく低下する。
　一方、本発明の接合ウェーハの製造方法を用いた実施例４では、いずれの場合も比較例で生じている様な外周部での大きな高さの差異（言い換えると膜厚の差異）はほぼ生じていない。実施例では本質的にエピタキシャル成長後のポリッシュ工程を排除していることが功を奏していることが分かった。従って、実施例４はそのような問題は無く、歩留まりが安定化する。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (8)

  1. 　成長基板上に化合物半導体をエピタキシャル成長させた化合物半導体ウェーハと被接合ウェーハを接合する接合ウェーハの製造方法であって、
    　前記被接合ウェーハの接合面の面積を前記化合物半導体ウェーハの接合面の面積より大きくし、
    　前記被接合ウェーハと前記化合物半導体ウェーハのエピタキシャル成長した化合物半導体側を接合面として接合した後、前記成長基板を除去することを特徴とする接合ウェーハの製造方法。
  2. 　前記被接合ウェーハと前記化合物半導体ウェーハとの接合を、何も介さない直接接合、金属を介する金属接合、及び樹脂または高分子を介して接合する方法のいずれかとすることを特徴とする請求項１に記載の接合ウェーハの製造方法。
  3. 　前記金属をＡｕ，Ａｇ，Ａｌ，Ｉｎ，Ｇａのうち１種類以上含むことを特徴とする請求項２に記載の接合ウェーハの製造方法。
  4. 　前記樹脂または高分子を、ベンゾシクロブテン、ポリイミド、ＴＥＯＳを用いたガラスとすること特徴とする請求項２に記載の接合ウェーハの製造方法。
  5. 　前記化合物半導体ウェーハの中心と前記被接合ウェーハの中心のずれを５ｍｍ以下として配置し接合することを特徴とする請求項１から請求項４いずれか一項に記載の接合ウェーハの製造方法。
  6. 　前記成長基板が除去された化合物半導体ウェーハの総厚を１５μｍ以下とすることを特徴とする請求項１から請求項５のいずれか一項に記載の接合ウェーハの製造方法。
  7. 　前記被接合ウェーハをシリコン、サファイア、石英とすることを特徴とする請求項１から請求項６のいずれか一項に記載の接合ウェーハの製造方法。
  8. 　化合物半導体ウェーハに該化合物半導体ウェーハの接合面の面積より面積が大きい被接合ウェーハが接合された接合ウェーハであって、
    　前記化合物半導体ウェーハの総厚が１５μｍ以下のものであることを特徴とする接合ウェーハ。
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