JP2010147163A - 半導体発光素子の製造方法 - Google Patents

Abstract

【課題】成長用基板の剥離をウェットエッチング処理によって容易に行うことができる半導体発光素子の製造方法を提供する。
【解決手段】
成長用基板上にこれを部分的に覆う選択成長用のマスクを形成する。前記マスクの構成材料を脱離させてこれを前記マスクで覆われていない前記成長用基板上の非マスク部に再付着させた再付着物を形成する。前記成長用基板の前記非マスク部から半導体膜をエピタキシャル成長させて前記マスク上を覆う半導体層を形成する。前記半導体層上に支持基板を接着する。前記マスクおよび前記再付着物をウェットエッチングにより除去して、前記成長用基板を前記半導体層および前記支持基板から剥離する。
【選択図】図１

Description

本発明は半導体発光素子の製造方法に関する。

発光ダイオード等の半導体発光素子は、サファイア基板等の成長用基板上にｎ層、活性層及びｐ層等で構成される半導体膜を形成し、成長用基板及び半導体表面に電極を形成して製造される。成長用基板が絶縁体の場合には、反応性イオンエッチング等の技術を用いて半導体層の一部の領域をエッチングし、ｎ層を露出させて、ｎ層及びｐ層の各々に電極を形成する。

半導体発光素子は、近年の技術の進歩により高効率、高出力化されている。しかし、高出力化に伴って半導体発光素子から発せられる熱量も増加し、これによる半導体発光素子の効率低下および半導体膜の劣化等、信頼性の低下が問題となっている。これを解決するために比較的熱伝導性の低い成長用基板を除去し、これに替えて比較的熱伝導性の高い金属で半導体膜を支持する構成がとられている。かかる構造とすることにより、半導体発光素子の放熱性が改善される他、成長用基板を除去することにより発光効率、特に光取り出し効率の向上も期待できる。すなわち、成長用基板を光が通過する際に起る光吸収や半導体膜と成長用基板の屈折率差に起因してその界面で全反射される光の成分を減じることが可能となる。成長用基板の剥離は、レーザリフトオフ（ＬＬＯ）法が用いられるのが一般的である。

特許文献１および特許文献２には、レーザリフトオフ法を用いることなく成長用基板を剥離する方法が記載されている。特許文献１に記載の半導体素子の製造方法は以下のとおりである。まず、成長用基板上にストライプ状に配置されたＳｉＯ_２からなるマスクを形成する。次に、このマスクの開口部においてＧａＮ膜を選択成長させる。次に、マスクを挟んで互いに隣接するＧａＮ膜同士が完全に融合する前にウエハをＨＶＰＥ装置から取り出し、マスクをエッチング除去することによりＧａＮ膜内部に空洞を形成する。次に、ウエハを再びＨＶＰＥ装置にセットし、空隙を維持したままＧａＮ膜を更に成長させる。その後、雰囲気温度降下時にＧａＮ膜とサファイア基板の熱膨張係数差を利用してサファイア基板をＧａＮ膜から剥離する。

一方、特許文献２に記載の半導体素子の製造方法は以下のとおりである。サファイア基板と半導体結晶層との間に窒化アルミニウム等が島状に分散配置されてなる分離層を形成する。その後、分離層に形成された空洞にエッチャントを流入させて、分離層をエッチングすることによりサファイア基板を剥離する。
特開２００６−３１５８９５号 特開２００１−３６１３９号

ＬＬＯ法を用いて成長用基板を剥離する場合、レーザ光を吸収した窒化物半導体が分解されてＮ_２ガスを発生させ、このガス圧により半導体膜にクラックが生じたり、レーザ光の吸収によって生じた熱が半導体膜の結晶品質の劣化を引き起こしたりする場合がある。また、ＬＬＯ法を実施するためには、高価な専用の装置を導入する必要があるため、コストアップを招く。更に、ＬＬＯ法では、多数のウエハを一括処理することが困難であり、レーザ光をウエハ全面に亘って走査させていく処理となるため、比較的長い処理時間を要する。ウエハの大口径化が進むと処理時間は更に長くなる。従って、成長用基板の剥離をウェットエッチングを用いて容易に行うことができれば、品質、コスト、処理時間等の観点から有利となる場合が多いと考えられる。

特許文献１および２に記載の製法によれば、ＬＬＯ法を用いることなく成長用基板の剥離が可能となる。しかしながら、特許文献１に記載の製法においては、ＧａＮ膜内部に空洞を形成するために一旦ウエハをＨＶＰＥ装置から取り出してマスクをエッチングした後、再度ＨＶＰＥ装置にセットしてＧａＮ膜の成長を行うといった処理となるため、工程が複雑となり、多大な処理時間を要する。また、特許文献２に記載の製法においては、半導体結晶層は、分離層から成長させることとなるため、分離層の材料および成膜条件によっては、バッファ層を介しても分離層上にＧａＮ系半導体結晶層をエピタキシャル成長させるのは容易ではない。

本発明は、かかる点に鑑みてなされたものであり、成長用基板の剥離をウェットエッチング処理によって容易に行うことができる半導体発光素子の製造方法を提供することを目的とする。

本発明の半導体発光素子の製造方法は、成長用基板を部分的に覆う選択成長用のマスクを前記成長用基板上に形成するマスク形成工程と、前記マスクの構成材料を脱離させてこれを前記成長用基板上の前記マスクで覆われていない非マスク部に再付着させた再付着物を形成する再付着物形成工程と、前記成長用基板の前記非マスク部から半導体膜をエピタキシャル成長させて前記マスク上を覆う半導体層を形成する半導体層形成工程と、前記半導体層上に支持基板を接着する支持基板接着工程と、前記マスクおよび前記再付着物をウェットエッチングにより除去して前記成長用基板を前記半導体層および前記支持基板から除去する成長用基板除去工程と、を含むことを特徴としている。

前記半導体層形成工程は、前記マスク上に設けられた空洞を含む空洞含有層を形成する工程と、前記空洞含有層の上に発光層を含む半導体エピタキシャル層を形成する工程と、を含み前記マスクおよび前記再付着物は、前記成長用基板除去工程において前記空洞内に流入したエッチャントによりウェットエッチングされる。

前記再付着物形成工程は、水素還元雰囲気下における熱処理を含み、前記再付着物は、前記マスクの構成材料が前記成長用基板上に島状に分散するように設けられて構成される。

前記マスクは、マスク部と非マスク部が交互に配されたストライプパターンを有しており、互いに隣接する前記マスク部の間隔は、５μｍ以下であり、前記マスク部は、前記マスク部の幅が前記非マスク部の幅よりも広いことが好ましい。

前記空洞含有層を形成する工程は、互いに異なる成長レートで前記III族窒化物の成長を行う第１ステップおよび第２ステップを交互に複数回実施する工程を含む。成長レートが比較的低い前記第１ステップにおいては縦方向成長が助長され、比較的成長レートが高い前記第２ステップにおいては横方向成長が助長される。

また、本発明の半導体エピタキシャル層付き基板の製造方法は、成長用基板と、前記成長用基板上に積層された半導体エピタキシャル層とを含む半導体エピタキシャル層付き基板の製造方法であって、前記成長用基板を部分的に覆う選択成長用のマスクを前記成長用基板上に形成する工程と、前記マスクの構成材料を脱離させて前記成長用基板上の前記マスクで覆われていない非マスク部に再付着させた再付着物を形成する工程と、前記成長用基板の前記非マスク部から半導体膜をエピタキシャル成長させて前記マスク上を覆う前記半導体層を形成する工程と、を含むことを特徴としている。

また、本発明の半導体エピタキシャル層付基板は、成長用基板と、前記成長用基板上に積層された半導体エピタキシャル層とを含む半導体エピタキシャル層付き基板であって、前記成長用基板を部分的に覆う選択成長用のマスクを前記成長用基板上に形成し、前記マスクの構成材料を脱離させてこれを前記マスクで覆われていない前記成長用基板上の非マスク部に再付着させた再付着物を形成し、前記成長用基板の前記非マスク部から半導体膜をエピタキシャル成長させて前記マスク上を覆う前記半導体層を形成して得られることを特徴としている。

発明の実施の形態

以下、本発明の実施例について図面を参照しつつ説明する。図１は、本発明の実施例である半導体発光素子の製造工程フロー図である。図２〜図４は、本発明の実施例である半導体発光素子の各製造工程毎の断面図である。

（選択成長用マスク形成工程 ステップＳ１）
はじめに、成長用基板を用意する。本実施例では、ＭＯＣＶＤ法（有機金属気相成長法）によりＧａＮ系の半導体エピタキシャル層を形成することができるＣ面サファイア基板１０を成長用基板として用いた。

次に、サファイア基板１０上にＧａＮ膜の選択成長を行うためのマスク層を形成する。マスク層は、サファイア基板１０上にストライプ状に配列されたＳｉＯ_２マスク２０によって構成される。マスク層の形成手順は以下のとおりである。まず、ＥＢ（電子ビーム）法等によりサファイア基板１０上に膜厚１５０ｎｍ程度のＳｉＯ_２膜を堆積する。続いて、このＳｉＯ_２膜上にレジストマスクを形成した後、例えばＣＨＦ_３を用いたドライエッチングによりＳｉＯ_２膜を選択的に除去することによりストライプ状のパターニングを施す。本実施例では、１μｍ幅でＳｉＯ_２膜を除去し、４μｍ幅のＳｉＯ_２を残すことによりマスク部２１と非マスク部２２とが交互に配されたストライプパターンを形成した。すなわち、サファイア基板１０上には、４μｍ幅のＳｉＯ_２マスクが５μｍピッチで形成される。ストライプ状に配列されたＳｉＯ_２マスク２０の各々は、サファイア基板１０上の一端部からこれと対向する他端部にまで伸張するように形成される（図２（ａ））。

尚、本実施例では、ＳｉＯ_２によりマスク層を形成することとしたが、ＧａＮ膜の選択成長を行うことができ、且つウェットエッチングが可能な材料であればよく、例えばＳｉ、酸化Ｔｉ、ＳｉＮ、ＴｉＮを用いることもできる。また、ＳｉＯ_２膜の膜厚は例えば１００〜５００ｎｍの範囲で形成することができるが、成膜時間及びその後のＧａＮ膜の成長容易性を考慮して１００〜２００ｎｍであることが好ましい。

また、ＳｉＯ_２の成膜方法は、ＥＢ法に限らず、例えばスパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法を用いてもよい。また、ＳｉＯ_２膜のエッチングはＣＨＦ_３を用いたドライエッチングに限らず、ＣＦ_４及びＣ_２Ｆ_８等を用いたドライエッチングでも良く、また、ＨＦ、ＢＨＦ、ＮＨ_４Ｆ＋ＨＦ、ＫＯＨ、ＮａＯＨ（酸化物）、熱リン酸及、リン酸＋硫酸（窒化物）等を用いたウェットエッチングでも良い。

また、ＳｉＯ_２マスクは、サファイア基板１０上に適当な間隔をもって離散的に形成されていればよく、ストライプ状に限らず、ＧａＮ結晶の結晶方位＜１０−１０＞と平行な軸およびこれと同等な軸に平行な辺を有する多角形、または、このような多角形が格子状に配列されたパターンであってもよい。なお、後述するが、マスク上方にはウェットエッチングのためのエッチャントが流入する空洞が形成される。このため、マスクパターンは、サファイア基板１０の一端部からこれと対向する他端部まで連続したパターンとなっており、ウエハ上に孤立した領域を有していないことが好ましい。これにより、ウエハ端面から流入させたエッチャントをウエハ中央部にまで浸透させることが可能となり、成長用基板を速やかに除去することが可能となる。

また、ＳｉＯ_２マスクは、はじめにサファイア基板１０上にフォトレジストでパターンを形成しておき、その後ＳｉＯ_２膜を堆積し、レジストマスク上に堆積された不要部分をリフトオフして形成してもよい。

また、成長用基板はサファイア基板に限らず、ＳｉまたはＳｉＣ基板等の半導体層の成長に適したものであればよい。

（再付着層形成工程 ステップＳ２）
次に、ＳｉＯ_２マスク２０が形成されたサファイア基板１０を１０００℃に制御されたＭＯＣＶＤ装置にセットし、還元雰囲気下（水素流量１２ＬＭ、窒素流量６ＬＭ）で７分間処理する。ＳｉＯ_２マスク２０を構成するＳｉＯ_２は、高温の還元雰囲気化に曝されることによりマスク部２１から分解・脱離する。脱離したＳｉＯ_２は、還元雰囲気中を飛散して、その一部は非マスク部２２であるサファイア基板１０上に再付着する。この熱処理を適当な時間行うことにより、非マスク部２２上には、厚さ数Å程度のＳｉＯ_２の再付着物２３が島状に分布するように堆積した再付着層が形成される（図２（ｂ））。

この再付着物２３およびＳｉＯ_２マスク２０は、後の成長用基板除去工程（ステップＳ７）においてエッチングされて消失する犠牲膜として機能する。サファイア基板１０とＧａＮ膜との間に介在することとなるこのＳｉＯ_２の再付着物２３が後にエッチングされ、消失することにより、サファイア基板１０の剥離が容易となる。

再付着物２３が犠牲膜として機能してサファイア基板１０の剥離を良好に行うためには、マスク部２１から脱離したＳｉＯ_２を非マスク部２２上に均一に分布させることが重要となる。これは、非マスク部２２上においてＳｉＯ_２の再付着が起らない領域が大きくなると、サファイア基板とＧａＮ膜との接合部面積が大きくなり、サファイア基板１０の剥離に至らない場合があるからである。尚、「ＳｉＯ_２を均一に分布させる」とは、ＳｉＯ_２の再付着物２３の島が非マスク部２２上に偏りなく分散している状態を含み、必ずしも非マスク部２２上にＳｉＯ_２薄膜が形成していることを要しない。

ＳｉＯ_２の再付着物２３を非マスク部２２上に均一に分布させるためには、ＳｉＯ_２マスク２０のパターン構成、すなわちマスク部２１と非マスク部２２の幅寸法を適切に設定することが重要となる。つまり、脱離したＳｉＯ_２の飛散距離は限られているため、マスク部２１の離間距離、すなわち非マスク部２２の幅が５μｍ以上となると、非マスク部２２の幅方向中央部は、マスク部２１からの距離が長くなるためＳｉＯ_２の再付着物２３が堆積しにくくなる。従って、非マスク部２２の幅は５μｍ以下、より好ましくは１μ以下に設定する。一方、マスク部２１の幅は、加工精度および後の工程においてマスク部２１上に空洞４１を形成することを考慮して１〜５μｍとすることが好ましい。マスク部２１の幅は非マスク部２２の幅よりも広く、その比率が概ね３：１乃至４：１となっていることが好ましい。

また、本工程による熱処理は、ＳｉＯ_２の分解・脱離が促進される条件で行うことが好ましく、１０００℃以上の水素リッチの還元雰囲気下で処理することが好ましい。また、後の工程において非マスク部２２において露出したサファイア基板１０上にＧａＮ膜の選択成長を行うため、再付着物２３の膜厚が厚くなりすぎると上層の半導体エピタキシャル層５０の結晶性に悪影響を及ぼすこととなる。従って、非マスク部２２上に堆積させるＳｉＯ_２の再付着物２３の膜厚は、上層のＧａＮ膜の結晶性を害さないように１ｎｍ以下とすることが好ましい。従って、処理時間は、雰囲気温度やＳｉＯ_２マスク２０のパターン等に応じて再付着層３０の膜厚が適切となるように、１〜２０分の範囲に適宜設定すればよい。

また、本実施例では、高温の水素還元雰囲気中にウエハを曝すことによりＳｉＯ_２の分解・脱離を促進して非マスク部２２上へこれを再付着させることとしたが、水素存在下のプラズマ雰囲気による処理や、水素存在下における電子照射によっても、これを行うことが可能である。

（低温バッファ層形成工程 ステップＳ３）
次に、ＳｉＯ_２マスク２０および再付着層が形成されたサファイア基板１０上にＧａＮからなる低温バッファ層３０を形成する。ＭＯＣＶＤ装置内の温度を５２５℃まで降下させ、窒素（流量１３．５ＬＭ）および水素（流量４．５ＬＭ）の混合雰囲気下でトリメチルガリウム（ＴＭＧ）（流量１０μｍｏｌ／ｍｉｎ）およびアンモニア（ＮＨ_３）（流量３．３ＬＭ）を供給して（この場合Ｖ／III比は１４０００程度となる）、膜厚１５０ｎｍ程度の低温バッファ層３０を形成した。

かかる条件でＳｉＯ_２マスク２０が形成されたサファイア基板１０上にＧａＮ膜の成長を行うと、マスク部２１上にはＧａＮ単結晶膜は成長せずに多結晶が成長し、非マスク部２２から露出したサファイア基板１０上にのみＧａＮの核成長が起る。尚、サファイア基板１０の非マスク部２２にはＳｉＯ_２の再付着物２３が堆積しているが、この再付着物２３は、サファイア基板１０上に島状に分布しているか、極めて薄い薄膜状態となっているため、この部分にＧａＮ膜を成長させることは可能である。

尚、本工程において、雰囲気温度は４２５〜６２５℃の範囲に設定することができる。また、ＴＭＧ流量は９〜４５μｍｏｌ／ｍｉｎの範囲に設定することができるが、バッファ層３０の成膜均一性および上層の半導体エピタキシャル層７０の結晶性を高めるために１０〜２３μｍｏｌの範囲に設定するのが好ましい。またＶ／III比は３０００〜２５０００の範囲に設定することができるが、半導体エピタキシャル層３０の結晶性を高くするために６０００〜１４０００の範囲に設定するのが好ましい。上記Ｖ／III比の範囲においてＮＨ_３流量は、３．３〜５．５ＬＭの範囲に設定することができる。また、バッファ層３０の膜厚は、３０〜４００ｎｍの範囲に設定することができる。

（空洞含有層形成工程 ステップＳ４）
先の工程で形成したバッファ層３０上に縦方向成長が助長される条件でＧａＮ成長を行う処理（第１ステップと称する）と横方向成長が助長される条件でＧａＮ膜の成長を行う処理（第２ステップと称する）とを交互に複数回繰り返すことにより、ＳｉＯ_２マスク２０のマスク部２１上に空洞４１を有する膜厚４００ｎｍ程度の空洞含有層４０をサファイア基板１０上に形成する。

具体的には、ＭＯＣＶＤ装置内部の温度を８００℃に制御し、窒素流量６ＬＭ、水素流量７．５ＬＭの雰囲気下で、上記第１ステップにおいては、ＴＭＧを流量２３μｍｏｌ／ｍｉｎで供給するとともに、ＮＨ_３を流量２．２ＬＭで供給し、低温バッファ層３０上に膜厚２０ｎｍ程度のＧａＮ膜を形成する。この第１ステップでは、低温バッファ層３０を成長させた部分において主にＧａＮ膜の縦方向成長が起る。

一方、上記第２ステップにおいては、ＴＭＧを流量４５μｍｏｌ／ｍｉｎで供給するとともに、ＮＨ_３を流量４．４ＬＭで供給し、膜厚８０ｎｍ程度のＧａＮ膜２０を形成する。この第２ステップでは、主に第１ステップを経て縦方向に成長したＧａＮ膜の頂部を起点としてＧａＮ膜の横方向成長が起る（図２（ｄ））。

第１ステップと第２ステップとでは、ＴＭＧおよびＮＨ_３の流量が異なるため、ＧａＮ膜の成長レートが異なり、ＧａＮ膜を構成するＧａ原子およびＮ原子の吸着と分解・脱離のバランスが互いに異なることから成長方向に違いが生じるものと考えられる。尚、第１ステップにおけるＧａＮ膜の成長レートは２３ｎｍ／ｍｉｎであり、第２ステップにおけるＧａＮ膜の成長レートは４５ｎｍ／ｍｉｎである。

上記第１ステップおよび第２ステップを交互に４セット繰り返すことにより、ＳｉＯ_２マスク２０のマスク部２１を挟んで隣接するＧａＮ膜同士が融合し、マスク部２１の各々の上部に空洞４１を有する空洞含有層４０が形成される（図２（ｅ））
空洞４１の各々は、ストライプ状に配列されたＳｉＯ_２マスク２０に沿って形成される。つまり、空洞４１の各々はサファイア基板１０の外縁に沿って設けられた開口部を有し、ウエハ側面の一端から対向する他端に連通するように形成される。空洞４１の各々は、後の成長用基板除去工程（ステップＳ７）においてウェットエッチングによりサファイア基板１０を剥離する際にエッチャントを空洞含有層４０内部に導入するためのエッチャント導入路として機能する。また、本工程においては横方向成長が複数回行われることにより、サファイア基板１０とＧａＮ膜との界面に生じた結晶欠陥が屈曲し、これが上層部にまで伝搬しなくなるため、半導体エピタキシャル層５０の欠陥密度が低減される。

このように、成長用基板１０上にＳｉＯ_２膜の再付着層を介して空洞含有層４０が積層された半導体エピタキシャル層付き基板が形成される。かかる積層構造体は、成長用基板１０の剥離をウェットエッチングにより行うことができる剥離機能が付加された剥離機能付き成長用基板として使用することができる。

尚、本工程において雰囲気温度は７００〜９００℃の範囲に設定することができる。また、第１ステップにおいては、ＴＭＧ流量を１０〜３０μｍｏｌ／ｍｉｎ、ＮＨ_３流量を１〜３ＬＭの範囲に設定することができる。また第２ステップにおいては、ＴＭＧ流量を３０〜７０μｍｏｌ／ｍｉｎ、ＮＨ_３流量を３〜７ＬＭの範囲に設定することができる。また、空洞４１のサイズや形状に応じて第１ステップにおいて形成するＧａＮ膜の膜厚を１０〜６０ｎｍ、第２ステップにおいて形成するＧａＮ膜の膜厚を３０〜１４０ｎｍの範囲で変更することが可能であり、空洞含有層４０の全体の膜厚を２００ｎｍ〜１０００ｎｍとすることができる。また、空洞含有層４０には、Ｓｉを最大５×１０^１７ａｔｏｍ/ｃｍ^３ドープしてもよい。

また、空洞４１の断面形状は、バッファ層３０の厚さおよび空洞含有層４０の成長条件によって制御することが可能である。具体的には、バッファ層３０の厚さを１００ｎｍ以下とすることにより、空洞４１の断面形状は略三角形となり、バッファ層３０の厚さを１００ｎｍ以上とすることにより空洞４１の断面形状は略矩形状となる。また、空洞含有層形成工程において、ＧａＮ膜の縦方向成長が助長される上記第１ステップの処理時間を横方向成長が助長される上記第２ステップの処理時間よりも長く設定することにより空洞４１の断面形状は略三角形となり、第２ステップの処理時間を第１ステップの処理時間よりも長く設定することにより、空洞４１の断面形状は略矩形状となる。

（半導体エピタキシャル層形成工程 ステップＳ５）
次に、ＭＯＣＶＤ法により空洞含有層４０の上にＧａＮ系半導体からなるｎ層５１、発光層５２およびｐ層５３を含む半導体エピタキシャル層５０を形成する（図３（ｆ））。

具体的には、雰囲気温度を１０００℃とし、ＴＭＧ（流量４５μｍｏｌ／ｍｉｎ）、ＮＨ_３（流量４．４ＬＭ）およびドーパントガスとしてＳｉＨ_４を供給し、Ｓｉが５×１０^１８ａｔｏｍ／ｃｍ^３ドープされた膜厚１〜１０μｍ程度のｎ層５１を形成する。尚、ＴＭＧの流量は、１０〜７０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。また、ＮＨ_３は３．３〜５．５ＬＭの範囲で変更することが可能である。また、Ｖ／III比は、２０００〜２２５００、より好ましくは３０００〜８０００の範囲に設定することが可能である。

次に、雰囲気温度を７６０℃とし、ＴＭＧ（流量３．６μｍｏｌ／ｍｉｎ）、トリメチルインジウム（ＴＭＩ）（流量３．６μｍｏｌ／ｍｉｎ）およびＮＨ_３（流量４．４ＬＭ）を供給し、ＧａＮ／Ｉｎ_ｙＧａ_１−ｙＮ（各２ｎｍ）のペアを３０ペア形成することにより、歪み緩和層（図示ぜず）を形成する。尚、ＴＭＧおよびＴＭＩの流量は１〜１０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。この場合、Ｉｎ組成がｙ＝０．２程度となるようにＴＭＩとＴＭＧ流量を同時に変更することが必要となる。またＮＨ_３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、ＧａＮに代えてＩｎ_ｘＧａ_１−ｘＮを形成することとしてもよい。この場合、ｘ＜ｙを満たすように、流量調整が必要となる。また、歪緩和層の膜厚は、ＧａＮ/Ｉｎ_ｙＧａ_１−ｙＮの各層の膜厚やペア数を変更することにより５０〜３００ｎｍの範囲で変更することが可能である。また、歪緩和層には、Ｓｉを最大５×１０^１７ａｔｏｍ/ｃｍ^３ドープしてもよい。

次に、雰囲気温度を７３０℃とし、ＴＭＧ（流量３．６μｍｏｌ／ｍｉｎ）、ＴＭＩ（流量１０μｍｏｌ／ｍｉｎ）およびＮＨ_３（流量４．４ＬＭ）を供給し、ＧａＮ障壁層／Ｉｎ_ｙＧａＮ井戸層（各１４ｎｍ／２ｎｍ）からなるペアを５ペア形成することにより、多重量子井戸構造の発光層５２を形成する。尚、ＴＭＧおよびＴＭＩの流量は１〜１０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。この場合、Ｉｎの組成比を示すｙの値が０．３５程度となるようにＴＭＩとＴＭＧ流量を同時に変更することが必要となる。またＮＨ_３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、発光層５２には、Ｓｉを最大５×１０^１７ａｔｏｍ/ｃｍ^３ドープしてもよい。

次に、雰囲気温度を８７０℃とし、ＴＭＧ（流量８．１μｍｏｌ／ｍｉｎ）、トリメチルアルミニウム（ＴＭＡ）（流量７．６μｍｏｌ／ｍｉｎ）、ＮＨ_３（流量４．４ＬＭ）およびドーパントガスとしてＣＰ２Ｍｇ（bis-cyclopentadienyl Mg）を供給することによりＭｇが１×１０^２０ａｔｏｍ／ｃｍ^３ドープされた膜厚４０ｎｍ程度のｐＡｌ_ｚＧａ_１−ｚＮ層（図示せず）を形成する。尚、ＴＭＧの流量は４〜２０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。この場合、Ａｌの組成がｚ＝０．２程度となるようにＴＭＧとＴＭＡの流量を同時に変更することが必要となる。またＮＨ_３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、ｐＡｌ_ｚＧａＮ_１−ｚ層の膜厚は２０〜６０ｎｍの範囲で変更することが可能である。

次に、雰囲気温度を８７０℃とし、ＴＭＧ（流量１８μｍｏｌ／ｍｉｎ）、ＮＨ_３（流量４．４ＬＭ）およびドーパントガスとしてＣＰ２Ｍｇ（bis-cyclopentadienyl Mg）を供給することによりＭｇが１×１０^２０ａｔｏｍ／ｃｍ^３ドープされた膜厚２００ｎｍ程度のｐ層７３を形成する。尚、ＴＭＧの流量は８〜３６μｍｏｌ／ｍｉｎの範囲で変更することが可能である。またＮＨ_３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、ｐ層３３の膜厚は１００〜３００ｎｍの範囲で変更することが可能である。続いて、約９００℃の窒素雰囲気下で約１分間の熱処理を行うことにより、ｐ層５３を活性化させる。

（支持基板接着工程 ステップＳ６）
次に、ＥＢ法等により、ｐ層５３上にＰｔ（１０Å）およびＡｇ（３０００Å）をこの順番で堆積し、電極層６１を形成する。Ｐｔ層によりｐ層５３との間でオーミック接触が確保され、Ａｇ層により高反射率が確保される。続いて、Ｔｉ（１０００Å）、Ｐｔ（２０００Å）およびＡｕ（２０００Å）をこの順番で堆積し、接着層６２を形成する。接着層６２は後述する支持基板９０との接着部を構成する（図３（ｇ））。

次に、サファイア基板１０に代えて半導体エピタキシャル層５０を支持するための支持基板７０を用意する。支持基板７０としては、例えばＳｉ単結晶基板や銅などの金属基板を用いることができる。支持基板７０上には、Ｐｔ、Ｔｉ、Ｎｉ、Ａｕ、ＡｕＳｎがこの順番で積層された接着層７１がＥＢ法等により形成される。続いて、この接着層７１と半導体エピタキシャル層５０上に形成された接着層６２とを密着させ真空又はＮ_２雰囲気中で熱圧着することにより、半導体エピタキシャル層５０のｐ層５３側に支持基板７０を貼り付ける（図３（ｈ））。尚、支持基板７０は、接着層６２上にＣｕ等の金属膜をめっき成長させることにより形成されるものであってもよい。

（成長用基板除去工程 ステップＳ７）
次に、上記各工程を経たウエハをフッ酸（ＨＦ）水溶液に浸漬し、ＳｉＯ_２マスク２０および非マスク部２２に堆積したＳｉＯ_２の再付着物２３をエッチングしてサファイア基板１０を剥離する。このウェットエッチング処理においては空洞含有層４０内部に形成された空洞４１にエッチャントが流入する。ＨＦを用いたウェットエッチング処理においては、ＳｉＯ_２が選択的にエッチングされ、ＧａＮ膜はそのまま残る。このウェットエッチング処理により、ＳｉＯ_２マスク２０と、サファイア基板１０とＧａＮ膜との間に介在するＳｉＯ_２の再付着物２３とが選択的にエッチングされて消失すると、サファイア基板１０が剥離する。この段階で剥離に至らない場合であっても、その後、機械的衝撃、熱的衝撃、超音波等の外力を印加することによりサファイア基板１０は容易に剥離に至る（図４（ｉ））。

尚、本ウェットエッチング処理に用いるエッチャントとしては、ＳｉＯ_２が溶解するものであればよく、例えば、ＢＨＦ、ＮＨ_４ＦとＨＦの混合液、熱リン酸、ＫＯＨ、ＮａＯＨ等を用いることができる。

また、本工程の後、サファイア基板１０を剥離することによって表出したＧａＮ膜の表面をＫＯＨ等を用いてエッチングして、この剥離面にＧａＮの結晶構造に由来する六角錐状突起（所謂マイクロコーン）を多数形成する表面処理を施してもよい。光取り出し面に多数の凹凸を形成することにより光取り出し効率の向上を図ることができる。かかる表面処理は、Ａｒプラズマや塩素系プラズマを用いたドライエッチングで行ってもよい。

（電極形成工程 ステップＳ８）
次に、サファイア基板１０を剥離することによって表出したＧａＮ膜の表面にＥＢ法等によりＴｉおよびＡｌを順次堆積し、更にボンディング性向上のため、最表面にＴｉ／Ａｕを堆積することによりｎ電極８０を形成する（図４（ｊ））。尚、電極材料としてはＴｉ／Ａｌ以外に、Ａｌ／Ｒｈ、Ａｌ／Ｉｒ、Ａｌ／Ｐｔ、Ａｌ／Ｐｄ等を用いることとしてもよい。

（チップ分離工程 ステップＳ９）
次に、ｎ電極８０が形成された支持基板付き半導体エピタキシャル層５０を個別のチップに分離する。この工程は、まず、半導体エピタキシャル層５０表面に各チップ間に溝を設けるようにしたパターンをレジストによりパターニングする。次に、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いて半導体エピタキシャル層５０表面から電極層６１に達する深さまで溝を形成する。その後、支持基板７０等をスクライブし、各チップに分離する。また、レーザダイシング等の技術を用いてもよい。以上の各工程を経ることにより半導体発光素子が完成する。

このように、本発明の半導体発光素子の製造方法によれば、ＬＬＯ法によらずウェットエッチングのみでサファイア基板の剥離を行うことが可能となり、高価なＬＬＯ装置の導入が不要となり、ＬＬＯ法を用いた成長用基板の剥離に起因して生じる半導体膜のクラック等の問題を回避することができる。更に、成長用基板の除去工程において複数ウエハの一括処理が容易となり、生産性の向上を図ることが可能となる。

また、本発明の半導体発光素子の製造方法によれば、空洞含有層に形成された空洞をエッチャントの導入路として機能させることにより、犠牲膜として機能するＳｉＯ_２マスクおよびＳｉＯ_２の再付着層を短時間でエッチングすることが可能となり、処理時間の短縮を図ることができる。また、エッチャントの導入路として機能する空洞は、ＧａＮ膜の成長過程で形成されるので、処理が煩雑となることはなく、処理時間の増大を回避できる。また、ＳｉＯ_２の除去によりサファイア基板を剥離することできるので、エッチャントとしてＨＦ等を用いることができ、ＧａＮ膜をエッチングすることなく、サファイア基板を剥離することが可能となる。従って、ＧａＮ膜のエッチングを見越してＧａＮ膜の膜厚を厚くする必要がなく、処理時間の増大を伴うこともない。

また、ＳｉＯ_２の再付着物をサファイア基板上に島状に分散させ、これを犠牲膜として機能させることによりサファイア基板の剥離を行う本発明の手法によれば、サファイア基板からＧａＮ膜の成長を行うことが可能となるので、既存の成長条件をそのまま適用することが可能であり、特許文献２に記載の如き分離層から成長を行う場合と比較して結晶性の高いＧａＮ膜の形成が容易である。

また、空洞含有層形成工程においては、縦方向成長と横方向成長とを交互に繰り返す処理により、空洞を含みながらも成長過程の早い段階で平坦化することができ、空洞含有層を薄く形成することできる。また、この工程において横方向成長が複数回行われることにより、サファイア基板とＧａＮ膜との界面に生じた結晶欠陥が屈曲し、これが上層部にまで伝搬しなくなるため半導体エピタキシャル層の欠陥密度が低減される。

尚、上記した実施例においては、空洞含有層に形成された空洞をエッチャントの導入路として用いたが、ウエハの外周部からエッチャントを流入させることも可能である。サファイア基板上に形成されたＧａＮ膜は、その下層部分と上層部分の結晶性の違いに起因して内部応力を発生させ、ウエハ外周部が上方に向く反りが発生する場合がある。これに対してサファイア基板はフラットであるため、ウエハ外周部のサファイア基板とＧａＮ膜との界面において自然剥離が生じる。ＧａＮ膜の膜厚が厚い場合や、本実施例のようにＧａＮ膜上に支持基板を貼り付けた構造では、この内部応力が一層増大するため、ウエハ外周部の自然剥離が顕著となり、この自然剥離が生じたウエハ外周部からエッチャントを流入させて、サファイア基板を剥離することが可能である。従って、このような場合にはエッチャントを導入するための空洞は必ずしも必要ではない。

本発明の実施例である半導体発光素子の製造工程フロー図である。 図２（ａ）〜（ｅ）は、本発明の実施例である半導体発光素子の製造工程毎の断面図である。 図３（ｆ）〜（ｈ）は、本発明の実施例である半導体発光素子の製造工程毎の断面図である。 図４（ｉ）〜（ｊ）は、本発明の実施例である半導体発光素子の製造工程毎の断面図である。

符号の説明

１０ サファイア基板
２０ ＳｉＯ_２マスク
２１ マスク部
２２ 非マスク部
２３ 再付着物
３０ 低温バッファ層
４０ 空洞含有層
４１ 空洞
５０ 半導体エピタキシャル層
７０ 支持基板

Claims (18)

1. 半導体発光素子の製造方法であって、
   成長用基板を部分的に覆う選択成長用のマスクを前記成長用基板上に形成するマスク形成工程と、
   前記マスクの構成材料を脱離させてこれを前記成長用基板上の前記マスクで覆われていない非マスク部に再付着させた再付着物を形成する再付着物形成工程と、
   前記成長用基板の前記非マスク部から半導体膜をエピタキシャル成長させて前記マスク上を覆う半導体層を形成する半導体層形成工程と、
   前記半導体層上に支持基板を接着する支持基板接着工程と、
   前記マスクおよび前記再付着物をウェットエッチングにより除去して前記成長用基板を前記半導体層から除去する成長用基板除去工程と、を含むことを特徴とする半導体発光素子の製造方法。
2. 前記半導体層形成工程は、前記マスク上に設けられた空洞を含む空洞含有層を形成する工程と、前記空洞含有層の上に発光層を含む半導体エピタキシャル層を形成する工程と、を含み
   前記マスクおよび前記再付着物は、前記成長用基板除去工程において前記空洞内に流入したエッチャントによりウェットエッチングされることを特徴とする請求項１に記載の半導体発光素子の製造方法。
3. 前記ウェットエッチングは、前記マスクおよび前記再付着物を選択的にエッチングするエッチャントを用いて行われることを特徴とする請求項１又は２に記載の半導体発光素子の製造方法。
4. 前記再付着物形成工程は、水素還元雰囲気下における熱処理を含むことを特徴とする請求項１乃至３のいずれか１に記載の半導体発光素子の製造方法。
5. 前記半導体膜は窒化ガリウムウム系化合物半導体によって形成される膜であり、
   前記マスクは、前記半導体膜の結晶方位の＜１０−１０＞と平行な軸およびこれと同等の軸と平行な辺を有する多角形状をなすことを特徴とする請求項１乃至４のいずれか１に記載の半導体発光素子の製造方法。
6. 前記選択成長用マスクは、前記成長用基板の一端部から他端部まで連続したパターンを有していることを特徴とする請求項５に記載の半導体発光素子の製造方法。
7. 互いに隣接する前記マスク間の間隔は、５μｍ以下であることを特徴とする請求項１乃至６のいずれか１に記載の半導体発光素子の製造方法。
8. 前記マスクは、マスク部と非マスク部が交互に配されたストライプパターンを有していることを特徴とする請求項１乃至７のいずれか１に記載の半導体発光素子の製造方法。
9. 前記マスク部は、前記マスク部の幅が前記非マスク部の幅よりも広いことを特徴とする請求項８に記載の半導体発光素子の製造方法。
10. 前記空洞含有層を形成する工程は、互いに異なる成長レートで前記III族窒化物の成長を行う第１ステップおよび第２ステップを交互に複数回実施する工程を含むことを特徴とする請求項２に記載の半導体発光素子の製造方法。
11. 前記空洞含有層を形成する工程は、前記III族窒化物の横方向成長を行う工程を含むことを特徴とする請求項１０に記載の半導体発光素子の製造方法。
12. 前記再付着物形成工程において前記マスクの構成材料を前記成長用基板上に島状に分散するように再付着させることを特徴とする請求項１乃至１１のいずれか１に記載の半導体発光素子の製造方法。
13. 前記再付着物は、膜厚が１ｎｍ以下であることを特徴とする請求項１２に記載の半導体発光素子の製造方法。
14. 成長用基板と、前記成長用基板上に積層された半導体エピタキシャル層とを含む半導体エピタキシャル層付き基板の製造方法であって、
    前記成長用基板を部分的に覆う選択成長用のマスクを前記成長用基板上に形成する工程と、
    前記マスクの構成材料を脱離させて前記成長用基板上の前記マスクで覆われていない非マスク部に再付着させた再付着物を形成する工程と、
    前記成長用基板の前記非マスク部から半導体膜をエピタキシャル成長させて前記マスク上を覆う前記半導体層を形成する工程と、を含むことを特徴とする半導体エピタキシャル層付き基板の製造方法。
15. 前記半導体層を形成する工程は、前記マスク上に設けられた空洞を含む空洞含有層を形成する工程を含むことを特徴とする請求項１４に記載の半導体エピタキシャル層付き基板の製造方法。
16. 前記空洞含有層を形成する工程は、互いに異なる成長レートで前記半導体層の成長を行う第１ステップおよび第２ステップを交互に複数回実施する工程を含むことを特徴とする請求項１５に記載の半導体エピタキシャル層付き基板の製造方法。
17. 成長用基板と、前記成長用基板上に積層された半導体エピタキシャル層とを含む半導体エピタキシャル層付き基板であって、
    前記成長用基板を部分的に覆う選択成長用のマスクを前記成長用基板上に形成し、
    前記マスクの構成材料を脱離させて前記成長用基板上の前記マスクで覆われていない非マスク部に再付着させた再付着物を形成し、
    前記成長用基板の前記非マスク部から半導体膜をエピタキシャル成長させて前記マスク上を覆う前記半導体層を形成して得られることを特徴とする半導体エピタキシャル層付き基板。
18. 前記半導体層は、前記マスク上に設けられた空洞を有する空洞含有層を含むことを特徴とする請求項１７に記載の半導体エピタキシャル層付き基板。

Images