JP5199057B2 - 半導体素子の製造方法、積層構造体の製造方法、半導体ウエハおよび積層構造体。 - Google Patents

半導体素子の製造方法、積層構造体の製造方法、半導体ウエハおよび積層構造体。 Download PDF

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Description

本発明は、半導体素子および半導体素子の製造方法に関する。
発光ダイオード等の半導体発光素子は、サファイア基板等の成長用基板上にｎ層、活性層及びｐ層等で構成される半導体層を形成し、成長用基板及び半導体層表面に電極を形成して製造される。成長用基板が絶縁体の場合には、反応性イオンエッチング等の技術を用いて半導体層の一部の領域をエッチングし、ｎ層を露出させて、ｎ層及びｐ層の各々に電極を形成する。
半導体発光素子は、近年の技術の進歩により高効率、高出力化されている。しかし、高出力化に伴って半導体発光素子から発せられる熱量も増加し、これによる半導体発光素子の効率低下および半導体層の劣化等、信頼性の低下が問題となっている。これを解決するために比較的熱伝導性の低い成長用基板を除去し、これに替えて比較的熱伝導性の高い金属等で半導体膜を支持する構成がとられている。かかる構造とすることにより、半導体発光素子の放熱性が改善される他、成長用基板を除去することにより発光効率、特に光取り出し効率の向上も期待できる。すなわち、成長用基板を光が通過する際に起る光吸収や半導体膜と成長用基板の屈折率差に起因してその界面で全反射される光の成分を減じることが可能となる。成長用基板の剥離は、レーザリフトオフ（ＬＬＯ）法が用いられるのが一般的である。
特許文献１には、成長用基板上にアモルファス状の窒素化合物半導体層を介して半導体エピタキシャル層が形成された発光素子の製造工程において、アモルファス状の窒素化合物半導体層を気相成長させる際の雰囲気温度を６００℃以下とし、且つ、Ｖ族元素に対するIII族元素の供給比率を１０００以下とすることにより、このアモルファス状の窒素化合物半導体層内部に空洞が形成され、場合により、成長用基板と半導体エピタキシャル層の剥離が自然に生じることが記載されている。
特開２０００−２２８５３９号
ＬＬＯ法を用いて成長用基板を剥離する場合、レーザ光を吸収した窒化物半導体が分解されてＮ２ガスを発生させ、このガス圧により半導体エピタキシャル層にクラックが生じる場合がある。また、ＬＬＯ法を実施するためには、高価な専用の装置を導入する必要があるため、コストアップを招く。更に、ＬＬＯ法では、多数のウエハを一括処理することが困難であり、レーザ光をウエハ全面に亘って走査させていく処理となるため、比較的長い処理時間を要する。ウエハの大口径化が進むと処理時間は更に長くなる。このため、ＬＬＯ法を用いることなく、より簡便な方法で、成長用基板を剥離することができれば、生産効率が向上し、品質面およびコスト面においても有利となる場合が多い。
ここで、成長用基板の剥離に関する必要事項は以下のとおりである。第１に成長用基板剥離後の半導体エピタキシャル層の膜質が良好であることが必要である。すなわち、成長用基板の剥離を行う際に半導体エピタキシャル層にクラック等が発生しないこと、および半導体エピタキシャル層に貫通転位等の結晶欠陥が少ないことが必要である。第２に成長用基板の自然剥離が生じないことが必要である。すなわち、半導体エピタキシャル層単体の膜厚は非常に薄いため、ウエハのハンドリング時や途中工程で成長用基板の自然剥離が生じると、その後の処理が困難となる。例えば、半導体層のエピタキシャル成長工程における熱衝撃等によって成長用基板の剥離が生じると、その後の電極形成や支持基板との接合が極めて困難となる。従って、成長用基板と半導体エピタキシャル層との間で自然剥離が生じない程度の接合強度が確保され、且つ成長用基板の除去工程において容易に剥離できること、すなわち、成長用基板の剥離制御性が確保されていること必要となる。
本発明は、上記した点に鑑みてなされたものであり、ＬＬＯ法によらず、より簡便な方法で成長用基板の剥離を行うことができる半導体素子の製造方法を提供することを目的とする。
本発明の半導体素子の製造方法は、成長用基板上にIII族窒化物系化合物半導体からなり、かつ、層内に点在する柱状構造体と空洞とを含む空洞含有層を形成する工程と、前記空洞含有層の上に、III族窒化物系化合物半導体エピタキシャル層を形成する工程と、前記III族窒化物系化合物半導体エピタキシャル層の上に支持基板を接着する工程と、前記空洞含有層を境界面として前記III族窒化物系化合物半導体エピタキシャル層から成長用基板を除去する工程と、を含むことを特徴としている。
前記空洞含有層を形成する工程は、前記成長用基板上にIII族窒化物からなる柱状構造体を表面に持つ下地層を形成する工程と、前記下地層上に互いに異なる成長速度でIII族窒化物の成長を行う第１ステップおよび第２ステップを交互に複数回実施する工程と、を含む。
前記第１ステップは、前記下地層の成長温度よりも高い成長温度でＶ族原料およびIII族原料を所定の流量で供給して前記III族窒化物を主に縦方向に成長させる処理を含み、前記第２ステップは、前記下地層の成長温度よりも高い成長温度で前記第１ステップにおける流量よりも多い流量でＶ族原料およびIII族原料を供給して前記III族窒化物を主に横方向に成長させる処理を含む
前記下地層を形成する工程のＶ族原料とIII族原料の供給比率（Ｖ／III比）をＳ１、前記III族窒化物系化合物半導体エピタキシャル層を形成する工程のＶ族原料とIII族原料の供給比率（Ｖ／III比）をＳ２とすると、Ｓ１÷Ｓ２の値が０．５以上であることが好ましい。また、前記下地層を形成する工程は、前記III族窒化物系化合物半導体エピタキシャル層の成長温度よりも低い温度で、Ｖ／III比が３０００以上となるようにＶ族原料とIII族原料を供給する条件下で行うことが好ましい。
また、本発明の積層構造体の製造方法は、成長用基板上に、III族窒化物系化合物半導体からなり、かつ、層内に点在した柱状構造体と空洞とを含む空洞含有層を形成する工程を含むことを特徴としている。
前記空洞含有層を形成する工程は、Ｖ／III比が３０００以上となるようにＶ族原料とIII族原料を供給して、前記成長用基板上にIII族窒化物からなる下地層を形成する工程と、前記下地層上に互いに異なる成長速度でIII族窒化物の成長を行う第１ステップおよび第２ステップを交互に複数回実施する工程と、を含む。
前記第１ステップは、前記下地層の成長温度よりも高い成長温度でＶ族原料およびIII族原料を所定の流量で供給して前記III族窒化物を主に縦方向に成長させる処理を含み、前記第２ステップは、前記下地層の成長温度よりも高い成長温度で前記第１ステップにおける流量よりも多い流量でＶ族原料およびIII族原料を供給して前記III族窒化物を主に横方向に成長させる処理を含む。
また、本発明の半導体ウエハは、成長用基板と、前記成長用基板の上に形成されたIII族窒化物系化合物半導体からなり、かつ、層内に点在した柱状構造体と空洞とを含む空洞含有層と、前記空洞含有層の上に形成されたIII族窒化物系化合物半導体エピタキシャル層と、を含むことを特徴としている。
前記柱状構造体の幅は１μｍ以上１８μｍ以下であることが好ましい。また、前記空洞含有層の膜厚をＴ１μｍ、前記III族窒化物系化合物半導体エピタキシャル層の膜厚をＴ２μｍとすると、Ｔ１×Ｔ２の値が０．６から２．５であることが好ましい。
また、本発明の積層構造体は、成長用基板と、前記成長用基板上に設けられ、III族窒化物系化合物半導体からなり、かつ、層内に点在した柱状構造体と空洞とを含む空洞含有層と、を含むことを特徴としている。前記柱状構造体の幅は、１μｍ以上１８μｍ以下であることが好ましい。
また、本発明の積層構造体は、成長用基板と、前記成長用基板上に積層されたIII族窒化物層とを含む積層構造体であって、前記III族窒化物層は、Ｖ／III比が３０００以上となるようにＶ族原料とIII族原料を供給して、前記成長用基板上にIII族窒化物からなる下地層を形成した後、前記下地層上に互いに異なる成長速度でIII族窒化物の成長を行う第１ステップおよび第２ステップを交互に複数回実施することにより形成された内部に複数の空洞を含む空洞含有層を有することを特徴としている。
本発明の半導体素子の製造方法によれば、成長用基板と半導体エピタキシャル層との間には成長用基板の自然剥離が生じない程度の接合強度が確保される一方、成長用基板の除去工程においてはＬＬＯ法を用いることなく容易に成長用基板の剥離を行うことが可能となる。
発明を実施するための形態
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。尚、本発明は半導体素子に関するが、半導体発光素子を例として以下に説明する。図１は本発明の実施例である半導体発光素子の製造工程フロー図である。図２は、成長用基板を剥離する前の段階の半導体発光素子の構造を示す断面図である。
本実施例の半導体発光装置の製造方法は、成長用基板１０上にIII族窒化物からなる内部に多数の空洞を含む空洞含有層２０形成する空洞含有層形成工程（ステップＳ１）、空洞含有層の上にIII族窒化物からなる発光層等を含む半導体エピタキシャル層３０を形成する半導体エピタキシャル層形成工程（ステップＳ２）、半導体エピタキシャル層３０上に支持基板４０を形成する支持基板接着工程（ステップＳ３）、空洞含有層２０を境界面として成長用基板１０を半導体エピタキシャル層３０から剥離する成長用基板除去工程（ステップＳ４）、成長用基板１０を剥離することによって表出した半導体エピタキシャル層３０表面の平坦化を行う表面処理工程（ステップＳ５）、表面処理された半導体エピタキシャル層３０に電極５０を形成する電極形成工程（ステップＳ６）および、支持基板付き半導体エピタキシャル層３０を個別のチップに分離するチップ分離工程（ステップＳ７）を含む。
空洞含有層２０は、半導体エピタキシャル層と同じIII族窒化物からなり、成長用基板１０と半導体エピタキシャル層３０との間に介在する。空洞含有層２０は、その延在する面内において多数の空洞（ボイド）２１が概ね均一に分布した多孔質構造を有する。空洞含有層２０内に多数の空洞２１が形成されることにより、互いに隣接する空洞の間には成長用基板１０と半導体エピタキシャル層３０との接続部をなす複数の柱状構造体２２が形成される。柱状構造体２２の単体のサイズ（幅）は、数μｍ程度であり、空洞含有層２０が延在する面内において概ね均一に分布している。かかる構造を有する空洞含有層２０が成長用基板１０と半導体エピタキシャル層３０との間に介在することにより、成長用基板１０の自然剥離が生じない程度の接合強度が確保され、且つ成長用基板除去工程（ステップＳ４）においては外部から小さな力を与えるだけで、ＬＬＯ法を用いることなく空洞含有層２０を起点とした成長用基板１０の剥離を行うことが可能となる。
仮に空洞含有層２０内部に形成される空洞２１およびこれに伴う柱状構造体２２が不均一に分布していたり、空洞２１および柱状構造体２２の各々のサイズが適当でないと、意図しないタイミングで成長用基板１０の自然剥離が生じたり、空洞含有層２０を起点とした成長用基板の剥離を行うことが不可能となり、歩留りが著しく低下してしまうおそれがある。従って、空洞含有層形成工程（ステップＳ１）において、空洞２１および柱状構造体２２を面内において概ね均一に分布させ、且つ空洞２１および柱状構造体２２の各々のサイズが成長用基板の剥離に適するように制御することが重要となる。
図３は、空洞含有層２０内部に形成された柱状構造体２２の単体のサイズ（幅）と、この柱状構造体２２全体の面内占有率を示したグラフである。また、図３には、空洞含有層２０を起点とした成長用基板１０の剥離を良好に行うことができる範囲が破線により示されている。柱状構造体２２は、空洞含有層２０が延在する面内において概ね均一に分布しており、そのサイズ（幅）が大きくなるに従って、当該面内における占有率が増加する。すなわち、柱状構造体２２のサイズが大きくなると、成長用基板１０と半導体エピタキシャル層３０との接続部面積が拡大し、接合強度が増すことになる。従って、柱状構造体２２のサイズが大きすぎると、空洞含有層２０を起点とした成長用基板１０の剥離が困難となる。
また、空洞含有層２０を起点とした良好な成長用基板１０の剥離を行うためには、空洞含有層２０の膜厚は、半導体エピタキシャル層３０の膜厚に応じて定める必要がある。すなわち、半導体エピタキシャル層３０の膜厚が厚くなると膜内に発生する応力が大きくなり、空洞含有層２０がこの応力に耐え得る機械的強度を有していないと成長用基板１０の自然剥離が生じ、また、この応力に対して空洞含有層２０の機械的強度が大きすぎると成長用基板１０の剥離を行うことができなくなる。空洞含有層２０の機械的強度はその膜厚が厚くなる程低下し、成長用基板１０の剥離が生じやすい構造となる。従って、空洞含有層２０の膜厚は積層する半導体エピタキシャル層３０の膜厚に応じて設定する必要がある。
図４は、横軸に空洞含有層２０の膜厚をとり、縦軸に半導体エピタキシャル層３０の膜厚をとり、作製されたサンプルの実測値をこのグラフ上にプロットしたものである。グラフ中の三角形のプロットは成長用基板１０の剥離を行うことができなかった場合を示す。グラフ中の四角形のプロットは空洞含有層２０を起点とした良好な成長用基板１０の剥離を行うことができた場合を示す。グラフ中の円形のプロットは成長用基板除去工程に至る前に自然剥離が生じた場合を示す。グラフ中の２本の破線で挟まれた領域は、かかるデータに基づいて定められた、空洞含有層２０を起点とした良好な成長用基板１０の剥離を行うことが可能な範囲を示している。すなわち、この領域よりも右側部分が成長用基板１０の自然剥離が生じる領域であり、左側部分が剥離不可となる領域である。
すなわち、空洞含有層を起点とした良好な成長用基板の剥離を行うことができる領域は、図３中破線で囲まれた、柱状構造体の単体のサイズ（幅）が１μｍ以上１８μｍ以下であり、且つ空洞含有層２０の膜厚をＴ１[μｍ]、半導体エピタキシャル層３０の膜厚をＴ２[μｍ]とした場合にＴ１×Ｔ２の値が概ね０．６〜２．５となる範囲である。かかる条件を満たすことにより、自然剥離を生じることなく空洞含有層２０を起点とした良好な成長用基板１０の剥離を行うことができる。
次に、本実施例に係る半導体発光素子の製造方法について図１、図５および図６を参照しつつ説明する。図５（ａ）〜（ｅ）および図６（ｆ）〜（ｉ）は、本実施例に係る光半導体発光素子の各製造工程におけるプロセスステップ毎の断面図である。
（空洞含有層形成工程 ステップＳ１）
空洞含有層形成工程は、低温バッファ層を高いＶ／III比で気相成長することにより成長用基板１０上にＧａＮからなる下地層２０ａを形成する工程と、縦方向成長が助長される条件でＧａＮ成長を行う処理（第１ステップ）と横方向成長が助長される条件でＧａＮ膜の成長を行う処理（第２ステップ）とを交互に複数回繰り返すことにより空洞含有層２０を完成させる工程を含む。Ｖ／III比とは、III族窒化物半導体層を気相成長する際に供給される原料ガスに含まれるＶ族元素のモル数をIII族元素のモル数で割った値であり、Ｖ族元素とIII族元素の供給比率を意味している。以下、空洞含有層２０の形成工程について詳述する。
はじめに、成長用基板１０を用意する。本実施例では、ＭＯＣＶＤ法（有機金属気相成長法）によりＧａＮ系の半導体エピタキシャル層を形成することができるＣ面サファイア基板を成長用基板１０として用いた。
続いて、成長用基板１０上に窒化物半導体からなる低結晶性の下地層２０ａを形成する。具体的には、成長用基板１０をＭＯＣＶＤ装置に搬入し、雰囲気温度を５２５℃とし、窒素１３．５ＬＭ、水素７ＬＭの雰囲気下でトリメチルガリウム（ＴＭＧ）（流量１１μｍｏｌ／ｍｉｎ）およびアンモニア（ＮＨ３）（流量３．３ＬＭ）を供給して（この場合Ｖ／III比は１４０００程度となる）、膜厚２００ｎｍ程度のＧａＮからなる低結晶性の下地層２０ａを形成する（図５（ａ））。下地層２０ａの成膜後ＴＭＧの供給を停止して雰囲気温度を１０００℃まで昇温する。
下地層２０ａは、空洞含有層２０内部の空洞２１および柱状構造体２２の原型となる凹凸面を有している。下地層２０ａは、成長用基板１０とＧａＮ系半導体エピタキシャル層３０との格子不整合を緩和する緩衝層として機能するとともに、空洞２１および柱状構造体２２を形成するための下地を形成する。このように、低温且つ比較的高いV／III比（６０００以上）でＧａＮ膜の成長を行うことにより、凹凸の高さおよびピッチが面内に亘ってほぼ揃った凹凸面を有する下地層２０ａが成長基板１０上に形成される。これは、高Ｖ／III比とすることによりアンモニアリッチとなった状態においては、Ｇａのマイグレーションが促進され、成長用基板１０上で偏りなくＧａＮ膜の成長が起るためと考えられる。これにより、空洞含有層２０内部に空洞２１および柱状構造体２２を均一に形成することが可能となり、また、成長用基板１０と半導体エピタキシャル層３０との接続部をなす柱状構造体２２の各々をミクロンサイズで形成することが可能となる。
仮に、Ｖ／III比が比較的低い条件（３０００未満）で成長を行うと、下地層２０ａは、離散的な島状構造となる。これは、低Ｖ／III比の下ではＧａのマイグレーションが促進されず、原料ガスの気流の影響等を受けてＧａＮ膜の成長が起こり易い部分と起こり難い部分の差が顕著に現れるためである。この場合、空洞２１および柱状構造体２２の面内分布が不均一となり、成長用基板１０が自然剥離を起こしたり、或いは空洞含有層１０を起点とした良好な成長用基板１０の剥離が困難となる。
尚、成長温度は４２５〜６２５℃の範囲で変更することが可能である。また、ＴＭＧの流量は８〜２３μｍｏｌ／ｍｉｎ、より好ましくは９〜１５μｍｏｌ／ｍｉｎの範囲で変更することが可能であり、ＮＨ３の流量は０．５〜５．５ＬＭの範囲で変更することが可能である。この場合、Ｖ／III比は、３０００〜２５０００、より好ましくは９０００〜２５０００の範囲内であることが必要となる。また、下地層の形成工程におけるＶ／III比をＳ１、後述する半導体エピタキシャル層形成工程におけるＶ/III比をＳ２とすると、Ｓ１÷Ｓ２の値が０．５〜１０、より好ましくは１〜５となる条件下で、各層の成長を行うことが好ましい。また、下地層の成長速度は３〜４５ｎｍ／ｍｉｎ、より好ましくは１０〜２３ｎｍの範囲で変更することが可能である。
次に、雰囲気温度を１０００℃に保ったまま、窒素６ＬＭ、水素１３ＬＭの雰囲気下で、主に縦方向成長が助長される条件で成膜を行う処理（第１ステップと称する）と、主に横方向成長が助長される条件で成膜を行う処理（第２ステップと称する）を交互に各４回ずつ行うことにより、膜厚４００ｎｍ程度の空洞含有層２０を完成させる。
第１ステップにおいては、ＴＭＧを流量２３μｍｏｌ／ｍｉｎで供給するとともに、ＮＨ３を流量２．２ＬＭで供給し、膜厚２０ｎｍ程度の第１のＧａＮ層２０ｂ１を下地層２０ａ上に形成する。この第１ステップでは、ＧａＮ膜の構成元素の分解・脱離が生じにくい部分を中心に主にＧａＮ膜の縦方向成長が起る。その結果、下地層２０ａ表面に形成された凹凸が更に激しくなる（図５（ｂ））。
第２ステップにおいては、ＴＭＧを流量４５μｍｏｌ／ｍｉｎで供給するとともに、ＮＨ３を流量４．４ＬＭで供給し、膜厚８０ｎｍ程度の第２のＧａＮ層２０ｂ２を形成する。この第２ステップでは、主に第１ステップを経て縦方向に成長した第１のＧａＮ層２０ｂ１の頂部を起点としてＧａＮ膜の横方向成長が起る（図５（ｃ））。第１ステップおよび第２ステップを交互に４セット繰り返すことにより、空洞２１の原型となるＧａＮ膜の凹部を挟んで隣接する核同士が融合し、空洞２１および柱状構造体２２を内包する空洞含有層２０が形成される。横方向成長が複数回行われることにより、空洞含有層２０の表面は平坦化され、また、成長用基板とＧａＮ膜との界面に生じた結晶欠陥が屈曲し、これが上層部にまで伝搬しなくなるため、半導体エピタキシャル層３０の欠陥密度が低減される。第１ステップと第２ステップとでは、ＴＭＧおよびＮＨ３の流量が異なるため、ＧａＮ膜の成長速度が異なり、ＧａＮ膜を構成するＧａ原子およびＮ原子の吸着と分解・脱離のバランスが互いに異なることから成長方向に違いが生じるものと考えられる。尚、第１ステップにおけるＧａＮ膜の成長速度は２３ｎｍ／ｍｉｎであり、第２ステップにおけるＧａＮ膜の成長速度は４５ｎｍ／ｍｉｎである。
第１ステップおよび第２ステップを繰り返し実施する過程において、以下のような反応が起る。空洞含有層２０を構成するＧａＮ膜は、供給されるＧａ原子およびＮ原子が基板上に吸着および分解・脱離を繰り返しながら成長していく。第２ステップにおいて横方向成長が進行するに従って、空洞２１の原型が形成されていく。すると、空洞２１上部の開口幅が次第に小さくなり、空洞２１内部にＮＨ３が侵入しにくい状態となる。すると、空洞２１内部ではＧａＮ膜が成長しにくい状態となる。一方、空洞２１内部の結晶性の弱い部分では分解・脱離が進みガス状の窒素は、空洞２１内部から抜けていく。これにより、空洞２１のサイズは次第に大きくなり、これに伴い柱状構造体２２のサイズ（幅）は小さくなる。また、窒素の脱離により生じた金属Ｇａ２３は、窒素ガスのように空洞２１の開口部から抜けることができないため、空洞２１の内壁や成長用基板１０上に付着したまま残る。図７は、成長用基板１０を剥離することによって表出した半導体エピタキシャル層３０側の表面の蛍光顕微鏡写真である。同図よりＧａＮ膜には窒素の脱離によって生じた金属Ｇａ（写真中の暗部）が付着しているのが確認できる。
このように、成長用基板１０上に低結晶性の下地層２０ａを高Ｖ／III比で形成した後、縦方向成長と横方向成長を交互に繰り返す処理を行うことにより、内部に複数の空洞２１および幅１０μｍ以下の柱状構造体２２が均一に分布した空洞含有層２０と、成長用基板１０とからなる積層構造体が形成される。かかる積層構造体は、成長用基板１０の剥離機能が付加された剥離機能付き成長用基板として使用することができる。
尚、第１ステップおよび第２ステップにおけるＧａＮ膜の成長温度は、８００〜１２００℃の範囲で変更することが可能である。また、第１ステップにおいてはＴＭＧの流量を１０〜３０μｍｏｌ／ｍｉｎ、ＮＨ３の流量を１〜３ＬＭの範囲で変更することが可能である。第２ステップにおいてはＴＭＧの流量を３０〜７０μｍｏｌ／ｍｉｎ、ＮＨ３の流量を３〜７ＬＭの範囲で変更することが可能である。また、空洞含有層２０ｂを形成する際に、Ｓｉを最大５Ｅ１７ａｔｏｍ/ｃｍ２ドープしてもよい。また、空洞含有層２０の膜厚は２００〜１０００ｎｍの範囲で変更することが可能である。この場合、形成する空洞の大きさ等に応じて第１のＧａＮ層２０ｂ１を１０〜６０ｎｍ、第２のＧａＮ層２０ｂ２を３０〜１４０ｎｍの範囲で形成すればよい。
（半導体エピタキシャル層形成工程 ステップＳ２）
次に、ＭＯＣＶＤ法により空洞含有層２０の上にＧａＮ系半導体からなるｎ層３１、発光層３２およびｐ層３３を含む半導体エピタキシャル層３０を形成する（図５（ｄ））。
具体的には、雰囲気温度を１０００℃とし、ＴＭＧ（流量４５μｍｏｌ／ｍｉｎ）、ＮＨ３（流量４．４ＬＭ）およびドーパントガスとしてＳｉＨ４を供給し、Ｓｉが５Ｅ１８ａｔｏｍ／ｃｍ２ドープされた膜厚３〜１０μｍ程度のｎ層３１を形成する。尚、ＴＭＧの流量は、１０〜７０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。また、ＮＨ３は３．３〜５．５ＬＭの範囲で変更することが可能である。また、Ｖ／III比は、２０００〜２２５００、より好ましくは３０００〜８０００の範囲に設定することが可能である。また、成長速度は０．５〜５μｍ/ｈの範囲に設定することが可能である。
次に、雰囲気温度を７６０℃とし、ＴＭＧ（流量３．６μｍｏｌ／ｍｉｎ）、トリメチルインジウム（ＴＭＩ）（流量３．６μｍｏｌ／ｍｉｎ）およびＮＨ３（流量４．４ＬＭ）を供給し、ＧａＮ／ＩｎｙＧａＮ（各２ｎｍ）のペアを３０ペア形成することにより、歪み緩和層（図示ぜず）を形成する。尚、ＴＭＧおよびＴＭＩの流量は１〜１０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。この場合、Ｉｎ組成が２０％程度となるようにＴＭＩとＴＭＧ流量を同時に変更することが必要となる。またＮＨ３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、ＧａＮに代えてＩｎｘＧａＮを形成することとしてもよい。この場合、ｘ＜ｙを満たすように、流量調整が必要となる。また、歪緩和層の膜厚は、ＧａＮ/ＩｎｙＧａＮの各層の膜厚やペア数を変更することにより５０〜３００ｎｍの範囲で変更することが可能である。また、歪緩和層には、Ｓｉを最大５Ｅ１７ａｔｏｍ/ｃｍ２ドープしてもよい。
次に、雰囲気温度を７３０℃とし、ＴＭＧ（流量３．６μｍｏｌ／ｍｉｎ）、ＴＭＩ（流量１０μｍｏｌ／ｍｉｎ）およびＮＨ３（流量４．４ＬＭ）を供給し、ＧａＮ障壁層／ＩｎｙＧａＮ井戸層（各１４ｎｍ／２ｎｍ）からなるペアを５ペア形成することにより、多重量子井戸構造の発光層３２を形成する。尚、ＴＭＧおよびＴＭＩの流量は１〜１０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。この場合、Ｉｎの組成比を示すｙの値が０．３５程度となるようにＴＭＩとＴＭＧ流量を同時に変更することが必要となる。またＮＨ３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、発光層３２には、Ｓｉを最大５Ｅ１７ａｔｏｍ/ｃｍ２ドープしてもよい。
次に、雰囲気温度を８７０℃とし、ＴＭＧ（流量8.1μｍｏｌ／ｍｉｎ）、トリメチルアルミニウム（ＴＭＡ）（流量７.6μｍｏｌ／ｍｉｎ）、ＮＨ３（流量４．４ＬＭ）およびドーパントガスとしてＣＰ２Ｍｇ（bis-cyclopentadienyl Mg）を供給することによりＭｇが１Ｅ２０ａｔｏｍ／ｃｍ２ドープされた膜厚４０ｎｍ程度のｐＡｌＧａＮ層（図示せず）を形成する。尚、ＴＭＧの流量は４〜２０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。この場合、Ａｌの組成が２０％程度となるようにＴＭＧとＴＭＡの流量を同時に変更することが必要となる。またＮＨ３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、ｐＡｌＧａＮ層の膜厚は２０〜６０ｎｍの範囲で変更することが可能である。
次に、雰囲気温度を８７０℃とし、ＴＭＧ（流量１８μｍｏｌ／ｍｉｎ）、ＮＨ３（流量４．４ＬＭ）およびドーパントガスとしてＣＰ２Ｍｇ（bis-cyclopentadienyl Mg）を供給することによりＭｇが１Ｅ２０ａｔｏｍ／ｃｍ２ドープされた膜厚２００ｎｍ程度のｐ層３３を形成する。尚、ＴＭＧの流量は８〜３６μｍｏｌ／ｍｉｎの範囲で変更することが可能である。またＮＨ３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、ｐ層３３の膜厚は１００〜３００ｎｍの範囲で変更することが可能である。
次に、約９００℃の窒素雰囲気下で約１分間の熱処理を行うことにより、ｐ層３３を活性化させる。
（支持基板接着工程 ステップＳ３）
次に、真空蒸着法等により、ｐ層３３上にＰｔ（１０Å）およびＡｇ（３０００Å）をこの順番で堆積し、電極層４０を形成する。Ｐｔ層によりｐ層３３との間でオーミック接触が確保され、Ａｇ層により高反射率が確保される。続いて、Ｔｉ（１０００Å）、Ｐｔ（２０００Å）およびＡｕ（２０００Å）をこの順番で堆積し、接着層４１を形成する。接着層４１は後述する支持基板６０との接着部を構成する（図５（ｅ））。
次に、成長用基板１０に代えて半導体エピタキシャル層３０を支持するための支持基板６０を用意する。支持基板６０としては、例えばＳｉ単結晶基板を用いることができる。支持基板６０上には、Ｐｔ、Ｔｉ、Ｎｉ、Ａｕ、ＡｕＳｎがこの順番で積層された接着層６１が真空蒸着法等により形成される。続いて、この接着層６１と半導体エピタキシャル層３０上に形成された接着層４１とを密着させ真空又はＮ２雰囲気中で熱圧着することにより、半導体エピタキシャル層３０のｐ層３３側に支持基板６０を貼り付ける（図６（ｆ））。尚、支持基板６０は、接着層４１上にＣｕ等の金属膜をめっき成長させることにより形成されるものであってもよい。
（成長用基板除去工程 ステップＳ４）
次に、成長用基板１０を半導体エピタキシャル層３０から剥離する。成長用基板１０は、空洞含有層２０内部において均一に分布した幅数μｍ程度の柱状構造体２２を介して半導体エピタキシャル層３０に接合しているので、この接続部に対して外部から僅かな力を加えることにより空洞含有層２０を起点として成長用基板１０を容易に剥離することが可能である。従って、ＬＬＯ法によらず成長用基板１０を剥離することが可能となる。例えば、成長用基板１０に軽い衝撃を与えることにより成長用基板１０を剥離することができる。また、超音波等を用いてウエハに振動を与えることにより成長用基板１０を剥離することもできる。また、空洞含有層２０内部の空洞２１に液体を浸透させ、これを加熱することにより生じる水蒸気圧を利用して成長用基板１０を剥離することもできる。また、ウエハを酸やアルカリ溶液に浸漬して空洞２１内部にエッチャントを浸透させることにより柱状構造体２２をエッチングして成長用基板１０を剥離することもできる。また、ＬＬＯ法を補助的に使用して成長用基板１０を剥離することとしてもよい。この場合、従来と比較して低エネルギー密度でレーザを照射することができ、デバイスに与えるダメージを低減することができる（図６（ｇ））。尚、支持基板接合工程（ステップＳ３）が終了した段階で、支持基板６０の応力等によって成長用基板１０が自然剥離していても実質上問題はない。従って、支持基板接合工程が実施された後、支持基板６０の応力によって自然剥離が生じるように空洞含有層２０の機械強度を調整しておくことで、本工程は省略することが可能である。
（表面処理工程 ステップＳ５）
次に、成長用基板１０を剥離することによって表出した面を塩酸処理することにより、空洞含有層２０に付着した金属Ｇａ２３を除去するとともに、ｎ層３１表面を表出させる（図６（ｈ））。成長用基板除去工程において、ウエハを酸やアルカリに浸漬して空洞２１内部にエッチャントを浸透させた場合、金属Ｇａ２３はそのとき除去されるが、除去しきれずに残った場合はこの段階で改めて除去する。尚、エッチャントとしては、塩酸に限らず、ＧａＮ膜をエッチングすることが可能なものであればよく、例えば、リン酸、硫酸、ＫＯＨ、ＮａＯＨ等を使用することができる。エッチャントとしてＫＯＨ等を用いることにより、ｎ層３１表面には、所謂マイクロコーンと呼ばれるＧａＮ結晶構造に由来する六角錐状の突起が多数形成され、これが光取り出し効率の向上に寄与する。また、表面処理はウェットエッチングに限らずＡｒプラズマや塩素系プラズマを用いたドライエッチングによって実施してもよい。
（電極形成工程 ステップＳ６）
次に、表面処理が施されたｎ層３１表面に真空蒸着法等によりＴｉおよびＡｌを順次堆積し、更にボンディング性向上のため、最表面にＴｉ／Ａｕを堆積することによりｎ電極７０を形成する（図６（ｉ））。尚、電極材料としてはＴｉ／Ａｌ以外に、Ａｌ／Ｒｈ、Ａｌ／Ｉｒ、Ａｌ／Ｐｔ、Ａｌ／Ｐｄ等を用いることとしてもよい。
（チップ分離工程 ステップＳ７）
次に、ｎ電極７０が形成された支持基板付き半導体エピタキシャル層３０を個別のチップに分離する。この工程は、まず、半導体エピタキシャル層３０表面に各チップ間に溝を設けるようにしたパターンをレジストによりパターニングする。次に、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いて半導体エピタキシャル層３０表面から電極層４０に達する深さまで溝を形成する。その後、支持基板６０等をダイシングし、各チップに分離する。また、レーザスクライブ等の技術を用いてもよい。以上の各工程を経ることにより半導体発光素子が完成する。
以上説明したように、本実施例の半導体発光素子の製造方法によれば、空洞含有層２０内部に多数の空洞２１およびマイクロオーダ（１８μｍ以下）の柱状構造体２２が均一に分布するように形成される。そして、この柱状構造体２２の各々によって成長用基板１０と半導体エピタキシャル層３０との接続部が構成される。図８（ａ）は、成長用基板除去工程で剥離されたサファイア基板の剥離面を撮影したＳＥＭ像であり、図８（ｂ）は、半導体エピタキシャル層３０の剥離面を撮影したＳＥＭ像である。サファイア基板の剥離面において柱状構造体２２の痕跡を確認することができる。またこれらのＳＥＭ像から、複数の空洞およびマイクロオーダの幅の柱状構造体が面内に均一に分布していたことが確認できる。
かかる構造を有する空洞含有層２０が成長用基板１０と半導体エピタキシャル層３０との間に介在することにより、成長用基板１０と半導体エピタキシャル層との間には成長用基板１０の自然剥離が生じない程度の接合強度が確保される一方、成長用基板の除去工程においてはＬＬＯ法を用いることなく外力の印加等によって容易に成長用基板１０の剥離を行うことが可能となる。従って、高価なレーザリフトオフ装置の導入が不要となり、また、成長用基板の剥離に要する時間を大幅に短縮することが可能となる。また、空洞含有層を形成する過程においてＧａＮ膜の横方向成長が行われるので、発光層を含む半導体エピタキシャル層への結晶欠陥の伝搬が防止され、良質な半導体エピタキシャル層を形成することができる。
本発明の実施例である半導体発光素子の製造工程フロー図である。 本発明の実施例である成長用基板を剥離する前の段階の半導体発光素子の構造を示す断面図である。 本発明の実施例に係る柱状構造体の単体のサイズ（幅）とこの柱状構造体の面内占有率との関係を示したグラフである。 空洞含有層の膜厚と半導体エピタキシャル層の膜厚の実測値および成長用基板の良好な剥離を行うことができる範囲を示したグラフである。 図５（ａ）〜（ｅ）は、本発明の実施例である光半導体発光素子の各製造工程におけるプロセスステップ毎の断面図である。 図６（ｆ）〜（ｉ）は、本発明の実施例である光半導体発光素子の各製造工程におけるプロセスステップ毎の断面図である。 成長用基板を剥離することによって表出した半導体エピタキシャル層側の表面の蛍光顕微鏡写真である。 図８（ａ）は、成長用基板剥離工程で剥離れたサファイア基板の剥離面を撮影したＳＥＭ像であり、図８（ｂ）は、半導体エピタキシャル層の剥離面を撮影したＳＥＭ像である。
符号の説明
１０ 成長用基板
２０ 空洞含有層
２０ａ 下地層
２０ｂ１ 第１のＧａＮ層
２０ｂ２ 第２のＧａＮ層
２１ 空洞
２２ 柱状構造体
２３ 金属Ｇａ
３０ 半導体エピタキシャル層
４０ 電極層
４１ 接着層
６０ 支持基板
６１ 接着層

Claims (27)

  1. 平坦な成長用基板上にIII族窒化物系化合物半導体からなり、かつ、層内に点在する柱状構造体と空洞とを含む空洞含有層を成長する工程と、
    前記空洞含有層の上に、III族窒化物系化合物半導体エピタキシャル層を形成する工程と、
    前記III族窒化物系化合物半導体エピタキシャル層の上に支持基板を接着する工程と、
    前記空洞含有層を境界面として前記III族窒化物系化合物半導体エピタキシャル層から成長用基板を除去する工程と、を含むことを特徴とする半導体素子の製造方法。
  2. 前記空洞含有層を形成する工程は、
    前記成長用基板上にIII族窒化物からなる凹凸面を有する下地層を形成する工程と、
    前記下地層上に互いに異なる成長速度でIII族窒化物の成長を行う第１ステップおよび第２ステップを交互に複数回実施する工程と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記第１ステップは、前記下地層の成長温度よりも高い成長温度でＶ族原料およびIII族原料を所定の流量で供給して前記III族窒化物を主に縦方向に成長させる処理を含み、
    前記第２ステップは、前記下地層の成長温度よりも高い成長温度で前記第１ステップにおける流量よりも多い流量でＶ族原料およびIII族原料を供給して前記III族窒化物を主に横方向に成長させる処理を含むことを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 前記下地層を形成する工程のＶ族原料とIII族原料の供給比率（Ｖ／III比）をＳ１、前記III族窒化物系化合物半導体エピタキシャル層を形成する工程のＶ族原料とIII族原料の供給比率（Ｖ／III比）をＳ２とすると、Ｓ１÷Ｓ２の値が０．５以上であることを特徴とする請求項２又は３に記載の半導体素子の製造方法。
  5. 前記下地層を形成する工程は、前記III族窒化物系化合物半導体エピタキシャル層の成長温度よりも低い温度でＶ／III比が３０００以上となるようにＶ族原料とIII族原料を供給する条件下で行うことを特徴とする請求項２乃至４のいずれか１つに記載の半導体素子の製造方法。
  6. 前記空洞含有層の膜厚をＴ１μｍ、前記III族窒化物系化合物半導体エピタキシャル層の膜厚をＴ２μｍとすると、Ｔ１×Ｔ２の値が０．６から２．５であることを特徴とする請求項１乃至５のいずれか１つに記載の半導体素子の製造方法。
  7. 前記成長用基板を除去する工程は、前記成長用基板が自然に剥がれる工程であることを特徴とする請求項１乃至６のいずれか１に記載の半導体素子の製造方法。
  8. 前記成長用基板を除去する工程は、前記空洞含有層に外力を与える処理を含むことを特徴とする請求項１乃至６のいずれか１つに記載の半導体素子の製造方法。
  9. 前記成長用基板を除去する工程は、前記空洞含有層内部に液体を浸透させた後、加熱する処理を含むことを特徴とする請求項１乃至６のいずれか１つに記載の半導体素子の製造方法。
  10. 前記成長用基板を除去する工程の後に、前記成長用基板を除去して表出した面上に付着している金属Ｇａを除去する工程を更に含むことを特徴とする請求項７乃至９のいずれか１つに記載の半導体素子の製造方法。
  11. 前記成長用基板を除去する工程は、前記空洞含有層をウェットエッチングする処理を含むことを特徴とする請求項１乃至６のいずれか１つに記載の半導体素子の製造方法。
  12. 前記空洞含有層をウェットエッチングする処理において、同時に前記成長用基板を除去して表出した面上に付着している金属Ｇａの除去を行うことを特徴とする請求項１１に記載の半導体素子の製造方法。
  13. 前記III族窒化物系化合物半導体エピタキシャル層を形成する工程は、ｎ型III族窒化物系化合物半導体層、発光層、およびｐ型III族窒化物系化合物半導体層と、を順次形成する工程を含むことを特徴とする請求項１乃至１２のいずれか１つに記載の半導体素子の製造方法。
  14. 平坦な成長用基板上に、III族窒化物系化合物半導体からなり、かつ、層内に点在した柱状構造体と空洞とを含む空洞含有層を成長する工程を含むことを特徴とする積層構造体の製造方法。
  15. 前記空洞含有層を形成する工程は、
    Ｖ／III比が３０００以上となるようにＶ族原料とIII族原料を供給して、前記成長用基板上にIII族窒化物からなる凹凸面を有する下地層を形成する工程と、
    前記下地層上に互いに異なる成長速度でIII族窒化物の成長を行う第１ステップおよび第２ステップを交互に複数回実施する工程と、を含むことを特徴とする請求項１４に記載の積層構造体の製造方法。
  16. 前記第１ステップは、前記下地層の成長温度よりも高い成長温度でＶ族原料およびIII族原料を所定の流量で供給して前記III族窒化物を主に縦方向に成長させる処理を含み、
    前記第２ステップは、前記下地層の成長温度よりも高い成長温度で前記第１ステップにおける流量よりも多い流量でＶ族原料およびIII族原料を供給して前記III族窒化物を主に横方向に成長させる処理を含むことを特徴とする請求項１５に記載の積層構造体の製造方法。
  17. 平坦な成長用基板と、
    前記成長用基板の上に形成されたIII族窒化物系化合物半導体からなり、かつ、層内に点在した柱状構造体と空洞とを含む空洞含有層と、
    前記空洞含有層の上に形成されたIII族窒化物系化合物半導体エピタキシャル層と、を含むことを特徴とする半導体ウエハ。
  18. 前記空洞含有層は、前記空洞の内壁に付着した金属Ｇａを含むことを特徴とする請求項１７に記載の半導体ウエハ。
  19. 前記柱状構造体の幅は１μｍ以上１８μｍ以下であることを特徴とする請求項１７又は１８に記載の半導体ウエハ。
  20. 前記空洞含有層の膜厚をＴ１μｍ、前記III族窒化物系化合物半導体エピタキシャル層の膜厚をＴ２μｍとすると、Ｔ１×Ｔ２の値が０．６から２．５であることを特徴とする請求項１７乃至１９のいずれか１つに記載の半導体ウエハ。
  21. 前記III族窒化物系化合物半導体エピタキシャル層は、ｎ型III族窒化物系化合物半導体層と、発光層と、ｐ型III族窒化物系化合物半導体層と、を含むことを特徴とする請求項１７乃至２０のいずれか１つに記載の半導体ウエハ。
  22. 平坦な成長用基板と、
    前記成長用基板上に設けられ、III族窒化物系化合物半導体からなり、かつ、層内に点在した柱状構造体と空洞とを含む空洞含有層と、を含むことを特徴とする積層構造体。
  23. 前記空洞含有層は、前記空洞の内壁に付着した金属Ｇａを含むことを特徴とする請求項２２に記載の積層構造体。
  24. 前記柱状構造体の幅は、１μｍ以上１８μｍ以下であることを特徴とする請求項２２又は２３に記載の積層構造体。
  25. 平坦な成長用基板と、前記成長用基板上に積層されたIII族窒化物層とを含む積層構造体であって、
    前記III族窒化物層は、
    Ｖ／III比が３０００以上となるようにＶ族原料とIII族原料を供給して、前記成長用基板上にIII族窒化物からなる下地層を形成した後、前記下地層上に互いに異なる成長速度でIII族窒化物の成長を行う第１ステップおよび第２ステップを交互に複数回実施することにより形成された内部に複数の空洞を含む層を有することを特徴とする積層構造体。
  26. 前記複数の空洞の内壁に付着している金属Ｇａを含むことを特徴とする請求項２５に記載の積層構造体。
  27. 前記空洞を含む層は、層内に点在する幅１μｍ以上１８μｍ以下の柱状構造体を有することを特徴とする請求項２５又は２６に記載の積層構造体。
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