KR20130122636A

KR20130122636A - 복합 기판을 형성하는 방법

Info

Publication number: KR20130122636A
Application number: KR1020137013916A
Authority: KR
Inventors: 나단 프레드릭 가드너; 멜빈 바커 맥로린; 마이클 제이슨 그런드만; 버너 고츠; 존 에드워드 에플러; 치 예
Original assignee: 코닌클리케 필립스 엔.브이.
Priority date: 2010-11-02
Filing date: 2011-10-26
Publication date: 2013-11-07
Also published as: JP2013542608A; WO2012059844A1; US9991414B2; US20130244364A1; EP2635726A1; US20170279006A1; CN103180495A; US9634181B2

Abstract

본 발명의 실시예들에 따른 방법에서, Ⅲ족-질화물 층은 성장 기판 상에 성장된다. Ⅲ족-질화물 층은 호스트 기판에 접속된다. 성장 기판은 제거된다. 성장 기판은 비-Ⅲ족-질화물 재료이다. 성장 기판은 평면-내 격자 상수 a_기판을 갖는다. Ⅲ족-질화물 층은 벌크 격자 상수 a_층을 갖는다. 일부 실시예들에서, [(|a_기판-a_층|)/a_기판]*100%는 1% 이하이다.

Description

복합 기판을 형성하는 방법{METHOD OF FORMING A COMPOSITE SUBSTRATE}

본 발명은 복합 기판을 형성하는 방법에 관한 것이다. Ⅲ족-질화물 발광 디바이스와 같은 반도체 발광 디바이스가 복합 기판 상에 성장될 수 있다.

LED(light emitting diode), RCLED(resonant cavity light emitting diode), VCSEL(vertical cavity laser diode), 및 에지 발산 레이저(edge emitting laser) 등과 같은 반도체 발광 디바이스는 현재 이용가능한 가장 효율적인 광원들 중의 하나이다. 가시 스펙트럼에 걸쳐서 동작 가능한 고-광도 발광 디바이스의 제작에 있어 현재 관심 있는 재료계들(materials systems)은 Ⅲ-V족 반도체들, 특히 Ⅲ족-질화물 재료들이라고도 불리는 갈륨, 알루미늄, 인듐 및 질소의 2원, 3원 및 4원 합금들을 포함한다. 통상적으로, Ⅲ족-질화물 발광 디바이스들은 MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy), 또는 다른 에피택셜 기술들에 의해 사파이어, 실리콘 카바이드, Ⅲ족-질화물, 또는 다른 적절한 기판 상에 상이한 복합물 및 도펀트 농도들의 반도체 층들의 스택을 에피택셜 성장(epitaxially growing)시켜 제작된다. 스택은 종종, 예컨대 기판에 걸쳐 형성되고 Si로 도핑된 하나 이상의 n-타입 층, n-타입 층 또는 층들에 걸쳐 형성된 활성 영역 내의 하나 이상의 발광 층, 및 활성 영역에 걸쳐 형성되고 예컨대 Mg으로 도핑된 하나 이상의 p-타입 층을 포함한다. n-타입 및 p-타입 영역들 상에 전기적 콘택들이 형성된다.

도 1은 Ⅲ족-질화물 구조를 성장시키기 위한 복합 기판을 예시하는데, 이 기판은 미국 출원 제2007/0072324호에 보다 상세하게 설명되어 있으며 여기에 참조에 의해 포함된다. 기판(10)은 호스트 기판(12), 시드 층(16), 및 호스트(12)를 시드(16)에 본딩하는 본딩 층(14)을 포함한다. 호스트 층(12)은 예컨대 사파이어 또는 Si일 수 있고, 본딩 층(14)은 예컨대 SiO_x 또는 SiN_x일 수 있다. 시드 층(16)은 예컨대 사파이어와 같은 통상의 기판 상에 스트레인을 갖고서 성장되고(grown strained), 이어서 호스트(12)에 본딩되며, InGaN 시드 층이 적어도 부분적으로 이완될(relaxed) 수 있도록 성장 기판으로부터 프로세스 동안 릴리즈되는(released) InGaN 층일 수 있다. 시드 층을 단일 단속 층(interrupted layer)이 아니라 본딩 층(14)에 걸친 직선들(stripes) 또는 격자(grid)로서 제공하면, 스트레인 완화(strain relief)를 더 유발할 수 있다. 예컨대, 시드 층(16)은 단일 비-단속 층으로서 형성될 수 있고, 이어서 스트레인 완화를 제공하도록 예컨대 트렌치들을 형성함으로써 곳곳에서 제거될 수 있다.

Ⅲ족-질화물 시드 층 재료들은 요구되는 방향에서 Ⅲ족-질화물 시드 층으로 복합 기판을 형성하기 위해 추가적인 본딩 단계들을 필요로 할 수 있다. c-평면 사파이어 또는 c-평면 SiC 성장 기판들 상에 성장된 우르차이트(Wurtzite) Ⅲ족-질화물 층들은 통상적으로 c-평면 방향으로 성장되고, 예컨대 Ⅲ족-질화물 층들 및 기판들의 이른바 "c-평면들"은 서로에 대해 평행하다. 이러한 c-평면 우르차이트 Ⅲ족-질화물 구조들은 갈륨 면(gallium face) 및 질소 면(nitrogen face)을 갖는다. Ⅲ족-질화물들은 성장 층의 상부 표면이 Ⅲ족 면일 경우 (발광 효율에 의해 측정될 때) 최고의 결정 품질로 성장한다고 잘 알려져 있으며, 갈륨을 반드시 포함할 필요가 없음에도 용어 편의상 종종 "갈륨 면" 또는 "Ga-면"이라고 불린다. 하부 표면(성장 기판에 인접한 표면)은 질소 면 또는 "N-면"이다. 예컨대, Masui 등은 "Luminescence Characteristics of N-Polar GaN and InGaN Films Grown by Metal Organic Chemical Vapor Deposition"(Japanese Journal of Applied Physics 48, 071003 (2009))에서, MOCVD(metal-organic chemical vapor deposition)에 의해 성장된 N-면 InGaN 막들의 발광 효율이 MOCVD에 의해 성장된 Ga-면 InGaN 막들의 발광 효율보다 더 낮다고 개시한다. 단순히 사파이어 또는 SiC 상에 종래대로 시드 층 재료를 성장시키고 이어서 시드 층 재료를 호스트에 접속시키고 성장 기판을 제거하는 것은, 질소 면이 노출된 Ⅲ족-질화물 시드 층을 가진 복합 기판을 유발한다. Ⅲ족-질화물들은 우선적으로(preferentially) 갈륨 면 상에, 즉 갈륨 면을 상부 표면으로 하여 성장하고, 따라서 질소 면 위의 성장은, 결정 방향이 질소 면을 상부 표면으로 갖는 방향으로부터 갈륨 면을 상부 표면으로 갖는 방향으로 전환함에 따라, 바람직하지 않게 결정 내부로 결함들을 초래할 수 있거나, 불량한 품질의 재료를 유발할 수 있다.

갈륨 면을 상부 표면으로 갖는 Ⅲ족-질화물 시드 층으로 복합 기판을 형성하기 위해, 시드 층 재료는 성장 기판 상에 종래대로 성장될 수 있고, 이어서 임의의 적합한 중간 기판에 본딩될 수 있으며, 이어서 성장 기판으로부터 분리될 수 있어서, 시드 층 재료가 갈륨 면을 통해 이 중간 기판에 본딩되고, 성장 기판의 제거에 의해 질소 면이 노출된 채로 남아있게 한다. 시드 층 재료의 질소 면은 이어서 복합 기판의 호스트 기판인 호스트 기판(12)에 본딩된다. 호스트 기판에 본딩된 이후에, 중간 기판은 성장 기판에 적절한 기술에 의해 제거된다. 최종 복합 기판에서, 시드 층 재료(16)의 질소 면은 선택사항인 본딩 층(14)을 통해 호스트 기판(12)에 본딩됨으로써 Ⅲ족-질화물 시드 층(16)의 갈륨 면이 에피택셜 디바이스 층들의 성장을 위해 노출되게 된다.

본 발명의 목적은 Ⅲ족-질화물 시드 층을 갖는 복합 기판을 제공하는 것이다.

본 발명의 실시예에 따른 방법에서, Ⅲ족-질화물 층은 성장 기판 상에 성장된다. Ⅲ족-질화물 층은 호스트 기판에 접속된다. 성장 기판은 제거된다. 성장 기판은 비-Ⅲ족-질화물 재료이다. 성장 기판은 평면-내 격자 상수(in-plane lattice constant) a_기판을 갖는다. Ⅲ족-질화물 층은 벌크 격자 상수(bulk lattice constant) a_층을 갖는다. 일부 실시예에서, [(|a_기판 - a_층|)/a_기판]*100%는 1% 이하이다.

일부 실시예에서, 시드 층은 성장 기판에 근접하게 격자 매칭되어(lattice matched) 있기 때문에, 이완된 시드 층을 형성하기 위해 트렌치들이 요구되지 않는다. 추가적으로, 일부 실시예들에서 시드 층은 질소 면을 상부 표면으로서 갖고 성장될 수 있으므로, 디바이스 구조가 성장되는 표면으로서 갈륨 면을 갖는 복합 기판을 형성하기 위해 두 개의 본딩 단계가 요구되지 않는다. 여기에 설명되는 복합 기판들은 Ⅲ족-질화물 발광 디바이스들을 위한 성장 기판들로서 이용될 수 있다. 본 발명의 실시예들에 따라 형성된 복합 기판들 상에 성장된 Ⅲ족-질화물 발광 디바이스들은 종래대로 성장된 Ⅲ족-질화물 발광 디바이스들보다 발광 영역 내의 스트레인이 더 적을 수 있고, 따라서 종래대로 성장된 Ⅲ족-질화물 발광 디바이스들보다 더 양호한 성능을 발현할 수 있다.

도 1은 종래 기술의 복합 기판을 도시한다.
도 2는 기판 상에 성장된 Ⅲ족-질화물 시드 층을 도시한다.
도 3은 호스트 기판에 본딩된 Ⅲ족-질화물 시드 층을 도시한다.
도 4는 Ⅲ족-질화물 시드 층을 포함하는 복합 기판을 도시한다.
도 5는 도 4의 복합 기판 상에 성장된 Ⅲ족-질화물 디바이스 구조를 도시한다.
도 6은 박막 플립 칩(thin film flip chip) 발광 디바이스를 도시한다.
도 7은 수직 발광 디바이스를 도시한다.

도 1에 도시된 복합 기판에서, 스트레인을 갖는(strained) Ⅲ족-질화물 시드 층이 성장 기판으로부터 릴리즈되고 이완되도록 하는 경우, 전형적으로 평면 시드 층에 좌굴(buckle)이 발생할 만큼의 큰 스트레인이 시드 층 내에 존재한다. 좌굴 파장(buckling wavelength)보다 작은 섬들(islands)로 시드 층을 분리하기 위해 시드 층 내에 트렌치들이 형성될 수 있다. 이러한 섬들은 구부러짐 없이 이완하지만, 트렌치들을 형성하는 것은 추가적인 처리 단계들을 요구한다. 또한, 시드 층들의 섬들 위에 Ⅲ족-질화물 구조를 성장시키는 단계는, 복수의 섬들에 걸쳐 Ⅲ족-질화물 필름을 유착(coalescing)시키는 시간 소모적인 단계, 또는 디바이스 설계에서 유연성을 감소시키는, Ⅲ족-질화물 재료의 개별 섬들을 성장시키는 단계를 필요로 한다.

또한, 시드 층의 갈륨 면 상에 Ⅲ족-질화물 재료가 성장되는 복합 기판을 형성하기 위해, 시드 층을 먼저 중간 기판에, 이어서 호스트 기판에 2회 본딩하는 것은, 추가적인 처리 단계들을 요구하고 시드 층의 오염의 가능성을 증가시키는데, 이는 수율을 감소시키거나 디바이스 고장을 유발할 수 있다.

본 발명의 실시예들에서, 복합 기판은 선택사항인 본딩 층을 통해 호스트에 부착된 Ⅲ족-질화물 시드 층을 포함한다. 시드 층은 원하는 Ⅲ족-질화물 시드 층에 격자 매칭되고(또는 거의 그러하고) Ⅲ족-질화물 시드 층과 동일한 육각 대칭을 갖는 기판 상에 성장된다. 기판이 격자 매칭되므로 시드 층 내의 스트레인은 감소되거나 제거되고, 이에 따라 시드 층 및 그 위에 에피택셜 퇴적되는 임의의 층들의 결정 품질을 향상시킨다. 일부 실시예들에서, 시드 층은 질소 면이 노출된 기판 상에 성장되어, Ⅲ족-질화물 구조가 시드 층의 갈륨 면 상에 성장되는 복합 기판을 형성하는 데에 단 하나의 본딩 단계만이 요구되게 된다.

도 2는 본 발명의 실시예들에 따라 성장 기판(30) 상에 성장된 시드 층(32)를 도시한다. 반도체 층은 벌크 격자 상수 및 평면-내 격자 상수에 의해 특징지어질 수 있다. 벌크 격자 상수는 반도체 층과 동일한 조성을 가진 완전히 이완된 이론적인 층의 격자 상수이다. 평면-내 격자 상수는 성장된 반도체 층의 격자 상수이다. 반도체 층이 스트레인을 갖는 경우, 벌크 격자 상수는 평면-내 격자 상수와 상이하다. 성장 기판(30)은, 일부 실시예들에서는 퇴적된 시드 층(32)의 벌크 격자 상수의 1% 이내이고 일부 실시예들에서는 퇴적된 시드 층(32)의 벌크 격자 상수의 0.5% 이내인 평면-내 격자 상수를 갖는 비-Ⅲ족-질화물 재료일 수 있다. 즉, [(|a_기판 - a_시드|)/a_기판]*100%는 일부 실시예들에서는 1% 이하이고, 일부 실시예들에서는 0.5% 이하이다. 본 발명의 실시예들을 위해, 3원 또는 4원 AlInGaN 층의 벌크 격자 상수는 베가드의 법칙(Vegard's law)에 따라 추정될 수 있는데, 이때 Al_xIn_yGa_zN은 a_AlInGaN = x(a_AlN)+y(a_InN)+z(a_GaN)으로 표현될 수 있고, 여기서 변수 "a"는 2원 재료 각각의 벌크 격자 상수를 지칭하며 x+y+z=1이다. AlN은 벌크 격자 상수 3.111Å을 갖고, InN은 벌크 격자 상수 3.544Å을 갖고, GaN은 벌크 격자 상수 3.1885Å를 갖는다.

일부 실시예들에서, 성장 기판(30)은 시드 층(32)과 유사하거나 동일한 육각 기저 평면 대칭을 갖는다. 일부 실시예들에서, 성장 기판(30)은 시드 층(32)의 퇴적 동안 겪는 화학적 및 열적 환경에 의한 공격에 실질적으로 영향을 받지 않는다. 일부 실시예들에서, 성장 기판(30)은 퇴적된 시드 층(32)의 30% 이내의 평면-내 열 팽창 계수를 갖는다. 일부 실시예들에서, 성장 기판(30)은 근 자외선 복사(near-UV radiation)에 대해 투명할 수도 있고 투명하지 않을 수도 있다. 일부 실시예들에서, 성장 기판(30)은 단결정이거나 실질적으로 단결정인 재료이다.

일부 실시예들에서, 성장 기판(30)은 일반 조성이 RAO₃(MO)_n인 재료이고, 여기서 R은 Sc, In, Y, 및 란탄족(lanthanides)(원자 번호 57-71)으로부터 종종 선택되는 3가 양이온(trivalent cation)이고; A는 Fe(Ⅲ), Ga, 및 Al으로부터 종종 선택되는 역시 3가 양이온이고; M은 Mg, Mn, Fe(Ⅱ), Co, Cu, Zn 및 Cd으로부터 종종 선택되는 2가 양이온(divalent cation)이고; n은 정수≥1이다. 일부 실시예들에서 n≤9이고, 일부 실시예들에서 n≤3이다. 일부 실시예들에서, RAMO₄(즉, n=1) 화합물들은 YbFe₂O₄ 구조 타입이고, RAO₃(MO)_n(n≥2) 화합물들은 InFeO₃(ZnO)_n 구조 타입이다.

성장 기판(30) 및 격자 매치된 InGaN 시드 층(32)을 위한 적절한 재료들의 예들이 후술에서 열거된다:

이들 및 관련된 기판 재료들은 Kimizuka 및 Mohri에 의해 Journal of Solid State Chemistry 78, 98 (1989)에 공개된 "Structural Classification of RAO₃(MO)_n Compounds (R=Sc, In, Y, or Lanthanides; A=Fe(Ⅲ), Ga, Cr, or Al; M=Divalent Cation; n=1-11)"에서 상세하게 설명되어 있으며, 이는 여기에 참조에 의해 포함된다.

일부 실시예들에서, 시드 층(32)은, "미스컷(miscut)"되거나 기판의 주 결정학적 평면(major crystallographic plane)에 대하여 각진(angled) 성장 기판(30)의 표면 상에 성장된다. 일부 실시예들에서, 시드 층(32)이 성장되는 성장 기판(30)의 표면은 기저(0001) 평면로부터 -10과 +10도 사이에서 멀어지게 배향될 수 있다. 일부 실시예들에서, (0001) 평면으로부터 -0.15와 +0.15도 사이에서 기울어진(tilted) 미스컷들은, 바람직하게는 테라스 에지(terrace edge)들에서 형성되는 결함들의 수를 감소시킬 수 있는, 기판 상의 큰 원자 테라스들(atomic terraces)을 유발할 수 있다.

시드 층(32)은 예컨대 MOCVD, HVPE(hydride vapor phase epitaxy), 또는 MBE를 포함하여 본 분야에서 공지된 수단들 중 임의의 것에 의해 성장 기판(30) 상에 퇴적될 수 있다. 시드 층(32)과 성장 기판(30) 사이의 완벽한 격자 매칭이 필수적이지는 않지만, 0.1% 이내의 격자 매치는 적어도 50㎛ 두께에서 고품질 시드 층(32)의 퇴적을 허용할 수 있다. 시드 층(32)은 일부 실시예에서는 100nm와 5㎛ 사이의 두께를 가질 수 있고, 일부 실시예에서는 100nm와 500nm 사이의 두께를 가질 수 있다.

시드 층(32)은 시드 층의 질소-면이 성장 표면이고 시드층의 갈륨-면이 기판(30) 표면에 인접하도록 기판(30) 상에 성장된다. 기판(30)의 표면은, 예컨대 표면을 개선하기 위해 또는 임의의 다른 목적을 위해, 예컨대 기판을 900℃의 온도 및 200mbar의 압력에서 2:1의 비율의 NH₃ 및 N₂의 기체 혼합물에 2분 동안 노출시킴으로써, 시드 층의 퇴적에 선행하여 처리될 수 있다.

시드 층(32)은 그 위에 Ⅲ족-질화물 디바이스 구조가 성장될 수 있는 임의의 재료일 수 있다. 시드 층(32)은 종종 Ⅲ족-질화물 또는 다른 Ⅲ-V족 재료의 (InGaN 또는 AlGaN과 같은) 3원 또는 (AlInGaN과 같은) 4원 합금이다. 일부 실시예들에서 InGaN 시드 층(32)에서의 InN의 비율(fraction)은 6%와 48% 사이일 수 있다. x∼0인 Al_xIn_yGa_zN 합금은 전체 가시 발광 스펙트럼에 걸쳐 광을 생성하는 에너지 갭들의 범위를 갖는다. 결과적으로, 가능한 합금 조성 모두가 LED와 같은 발광 디바이스들에서 유용할 수 있다.

일부 실시예들에서, 취약 영역(34)은 성장 기판(30) 내에 또는 기판/시드 층경계면에 위치한다. 취약 영역은 시드 층의 성장 이전 또는 이후에 제공될 수 있다. 일부 실시예들에서, 취약 영역(34)은 H 또는 N을, 단독으로 또는 다른 이온들과 조합하여, 열 공급 시에 이온들이 성장 기판(30) 내에 마이크로캐비티들(microcavities)을 형성하도록 하는 충분한 농도로 주입(implanting)함으로써 형성된다. 예컨대, H는 120 keV의 가속 전압으로 10¹⁷㎝^-2의 도스(dose)로 주입될 수 있다. 일부 실시예들에서, 취약 영역(34)은 결정 구조 내에 복수의 마이크론 규모 결정 결함 또는 공극(voids)을 생성하기에 충분한 강도 및 광자 에너지를 가지며 정확하게 초점이 맞춰진 펄스 레이저 빔들의 패턴으로 웨이퍼를 노광함으로써 형성된다. 결정 손상의 패턴은, 엑시머 레이저와 같은 단일 고출력 레이저로부터 많은 수의 점들을 생성하기 위해 회절 광학계(diffractive optics)를 이용하거나 웨이퍼에 걸쳐 하나 이상의 레이저 빔들을 래스터링(rastering)함으로써 생성될 수 있다. 레이저 빔들은 짧은 마이크로초 미만(sub-microsecond) 펄스로 강하게 수렴할 수 있고, 고도로 국소화된 손상을 형성할 수 있다.

도 3에 예시된 바와 같이, 본딩 층(36)은 PECVD(plasma-enhanced chemical vapor deposition) 또는 LPCVD(low-pressure chemical vapor deposition)와 같은 본 분야에 공지된 수단들 중 임의의 것에 의해 시드 층(32) 상에 SiO_x, SiO₂ 또는 SiN_x의 막을 퇴적함으로써 제공될 수 있다. SiO₂ 막은 일부 실시예들에서는 10㎚ 내지 10㎛의 두께를 가질 수 있고, 일부 실시예들에서는 200㎚ 내지 1㎛의 두께를 가질 수 있다. SiO₂ 막은 선택사항으로서, 예컨대 콜로이드 실리카(colloidal silica)의 슬러리(slurry)로 화학-기계적으로 연마(chemo-mechanical polishing)함으로써 평탄화될(planarized) 수 있다.

시드 층(32)은 예컨대 높은 온도 및/또는 압력에서 성장 기판(30)과 호스트 기판(38)을 함께 압착시킴으로써, 본딩 층(36)을 통해 호스트 기판(38)에 본딩된다. 호스트 기판(38)은 임의의 적절한 재료일 수 있고, 단결정 또는 다결정 사파이어, 소결된 AlN, Si, SiC, GaAs, 단결정 또는 세라믹 Y₃Al₅O₁₂를 포함하지만 이들에 한정되지는 않으며, Mo과 같은 금속들, 및 파장 변환을 하는 Ce과 같은 활성 도펀트들로 도핑될 수도 있고 도핑되지 않을 수도 있다.

도 4에 예시된 바와 같이, 기판은 임의의 적절한 방법에 의해 시드 층(32)으로부터 제거된다. 취약 영역을 포함하는 구조들에서, 성장 기판(30)은, 예컨대 전술한 주입된 층을 활성화하도록 가열함으로써 취약 영역에서 제거될 수 있다. 일부 실시예들에서, 주입된 H 원자들의 취약 영역을 포함하는 구조는 600℃의 온도(온도는 주입된 종과 도스에 따라 더 높거나 더 낮을 수 있음)까지 가열되고, 이 때 H 원자들은, 취약 영역이 기계적으로 균열(fracture)되도록 하는 마이크로캐비티 내부로 모인다. 시드 층(32)으로부터 성장 기판(30)을 제거하기 위해 취약 영역(34)을 제공하는 이점은 기판의 잔존 부분이 폴리싱되어 성장 기판으로서 다시 사용될 수 있다는 것이다.

성장 기판(30)을 제거하는 다른 방법들은, 기계적으로 그라인딩하는 것, 기판과 시드 층 사이에 회전력을 적용하는 것, 접착제-코팅된 플라스틱 필름을 기판에 부착하고 제2의 접착제-코팅된 플라스틱 필름을 시드 층을 포함하는 구조에 부착하여, 기판과 시드 층을 분리되도록 잡아당기는 것, 기판과 시드 층 사이의 경계면을 갈라지게(break)하기 위해 예리한 블레이드를 이용하는 방법, 기판과 시드 층 사이의 경계면을 갈라지게 하기 위해 음파 에너지의 펄스 또는 비균질적인 온도 분포를 이용하는 것, 균열을 개시시키는 충격파를 생성하는 하나 이상의 레이저 펄스를 경계면 평면의 작은 점(<1㎟)에 초점을 맞춰 적용하는 것, 및 시드 층/기판 경계면의 평면에서 열적으로 유도된 응력이 그 경계면의 균열을 초래하는 데 충분하도록 시드 층 및 기판에 대해 수직한 표면에 걸쳐 온도 경사(예컨대, 시드 층의 일 면에 적용되는 더 높은 온도 및 기판의 일 면에 적용되는 더 낮은 온도)를 적용하는 것과 같은 기계적인 방법들을 포함한다.

일부 실시예들에서, 성장 기판(30)은 레이저 리프트-오프(laser lift-off)에 의해 시드 층(32)이 제거될 수 있도록 투명하고, 여기서 레이저 빔은 기판을 통해 지향된다. 성장 기판(30) 상에 먼저 성장된 Ⅲ족-질화물 재료의 층은 레이저 광을 흡수하고 용융되어 시드 층(32)를 기판으로부터 릴리스한다. 레이저 리프트-오프는 시드 층(32)과 성장 기판(30) 사이의 좁은 에너지 갭(narrower-energy-gap)의 합금 반도체의 선택적 층에 의해 용이하게 될 수 있다. 좁은 에너지 갭의 층의 조성은, 그것이 시드 층(32)보다 입사 레이저 광을 더 많이 흡수하도록 선택될 수 있고, 이는 요구되는 입사 플럭스를 감소시킬 수 있어서, 시드 층(32) 전반에서 덜 분산된 손상을 생성할 수 있다.

일부 실시예들에서, 시드 층으로부터 기판을 분리하도록 주입된 층을 활성화시킨 이후에 잔존하는 성장 기판(30)의 부분과 같은 성장 기판(30)의 전부 또는 일부는, 습식 화학적 에칭(wet chemical etching)과 같은 에칭에 의해 제거된다. 예컨대, 본원에 참조에 의해 포함되는, Solid-State Electronics, 42,467 (1998)에 공개된 "Dry and Wet Etching of ScMgAlO₄"에서 C. D. Brandle 등에 의해 보고된 바와 같이, ScMgAlO₄는 H₃PO₄ 및 H₂O₂의 수용성 혼합물, H₂SO₄:H₂O₂:H₂O, 및 HF의 수용성 혼합물에 의해 쉽게 공격받는다. 일부 실시예들에서, 성장 기판(30)의 전부 또는 일부는 800W의 인가 전력에서 Cl₂ 및 Ar의 기체성 혼합물을 이용하는 반응성 이온 에칭(reactive ion etching)에 의해 제거된다.

일부 실시예들에서, 시드 층(32)은 우르차이트 결정의 Ⅲ족 또는 갈륨 면이 시드 층(32)의 상부 표면(32a)이 되어 그 표면이 3족-질화물 또는 다른 반도체 재료를 성장시키는 데 이용가능하도록, 본딩 층(36)을 통해 호스트 기판(38)에 본딩된다. 우르차이트 결정의 V족 또는 질소 면은 시드 층의 하부 표면(32b)이고, 이 표면은 본딩 층(36)에 인접한다.

반도체 디바이스 구조(22)는 도 5에 예시된 바와 같이 복합 기판의 시드 층(32) 상에 성장될 수 있다. 후술하는 예들에서는 반도체 디바이스 구조가 가시 또는 UV 광을 방출하는 Ⅲ족-질화물 LED이지만, 레이저 다이오드들, 고 전자 이동성 트랜지스터들(high electron mobility transistors), 및 이질접합 양극성 트랜지스터들(heterojunction bipolar transistors) 등의 전자 및 광전자 디바이스들과 같은 다른 디바이스가 여기에 설명된 기판들 상에 형성될 수 있다.

도 5에 예시된 바와 같이, 반도체 구조(22)는 시드 층(32)에 걸쳐 성장된다. 반도체 구조(22)는 n-타입 영역(21)과 p-타입 영역(25) 사이에 개재된 발광 또는 활성 영역(23)을 포함한다. n-타입 영역(21)은 통상적으로 먼저 성장되고, 예컨대, 버퍼 층들 또는 핵 형성(nucleation) 층들과 같은 준비(preparation) 층들을 포함하는 상이한 조성들 및 도펀트 농도의 복수의 층을 포함할 수 있는데, 이들은 n-타입일 수 있거나 의도적으로 도핑되지 않을 수 있고, 발광 영역이 효율적으로 발광하는 데에 바람직한 특정 광학적 또는 전기적 특성들을 위해 설계된 n-타입 또는 심지어 p-타입 디바이스 층들일 수 있다. n-타입 영역(21)은 일부 실시예들에서는 두께가 1 내지 20㎛ 사이이고, 일부 실시예들에서는 두께가 1 내지 5㎛ 사이이다. 발광 또는 활성 영역(23)은 n-타입 영역(21)에 걸쳐 성장된다. 적절한 발광 영역들(23)의 예들은 단일의 두껍거나 얇은 발광 층, 또는 배리어 층들에 의해 분리된 복수의 얇거나 두꺼운 발광 층을 포함하는 다중 양자 우물(quantum well) 발광 영역을 포함한다. 활성 영역(23)은 일부 실시예에서는 두께가 1㎚ 내지 5㎛ 사이이고, 일부 실시예에서는 두께가 2㎚ 내지 1㎛ 사이이고, 일부 실시예에서는 두께가 5㎚ 내지 100㎚ 사이이다. p-타입 영역(25)은 발광 영역(23)에 걸쳐 성장된다. n-타입 영역(21)과 마찬가지로, p-타입 영역(25)은, 의도적으로 도핑되지 않거나 n-타입 층들인 층들을 포함하는 상이한 조성, 두께, 및 도펀트 농도의 복수의 층을 포함할 수 있다. p-타입 영역(25)은 일부 실시예들에서는 두께가 100㎚ 내지 2㎛ 사이이고, 일부 실시예들에서는 두께가 20㎚ 내지 400㎚ 사이이다.

일부 실시예들에서, 발광 영역(23) 내의 발광 층 또는 층들은 (이어서 성장 기판(30)에 격자 매칭되는) 시드 층에 거의 격자 매칭되는 조성을 갖는다. 발광 층 내의 스트레인은 [(|a_벌크 - a_평면-내|)/a_벌크]*100%로서 정의되고, 여기서 a_벌크는 베가드의 법칙에 따라 추정되는, 충분히 완화되었을 때의 발광 층과 동일한 조성의 층의 격자 상수이고, a_평면-내는 디바이스 내에서 성장한 경우의 발광 층의 격자 상수이다. 발광 층들 중 적어도 하나에서의 스트레인은 일부 실시예들에서는 1% 미만이고, 일부 실시예들에서는 0.5% 미만이고, 일부 실시예들에서는 0.1% 미만이다. 일 실시예에서, ScMgAlO₄는 성장 기판(30)이고, n-타입, 발광 및 p-타입 층들은 각각 In₀ _.13Ga₀ _.87N, In₀ _.16Ga₀ _.84N 및 In₀ _.12Ga₀ _.88N으로 형성된다. 시드 층은 n-타입 영역과 동일한 조성인 In₀ _.13Ga₀ _.87N이다.

도 5에 예시된 구조는, 도 6에 예시된 박막 플립 칩(thin film flip chip) 디바이스 및 도 7에 예시된 수직 디바이스를 포함하지만 이들에 한정되지 않는 임의의 적절한 디바이스 설계로 가공될 수 있다.

도 6에 도시된 디바이스에서, p-콘택 금속(26)은 p-타입 영역(25) 상에 배치되고, 이어서 p-타입 영역(25) 및 활성 영역(23)의 부분들은 금속화를 위해 n-타입 층을 노출시키도록 에칭 제거된다. p-콘택들(26) 및 n-콘택들(24)은 디바이스의 동일한 면 상에 존재한다. p-콘택들(26)은, 유전체와 같이 전기적으로 절연하는 재료로 채워질 수 있는 갭들(27)에 의해 n-콘택들(24)로부터 전기적으로 분리된다. 도 6에 예시된 바와 같이, p-콘택들(26)은 복수의 n-콘택 영역들(24) 사이에 배치될 수 있으나 반드시 그래야 하는 것은 아니다. 일부 실시예들에서, n-콘택(24)과 p-콘택(26) 중 어느 하나 또는 둘 모두는 반사성이고, 디바이스는 도 6에 예시된 방향으로 광이 디바이스의 상부를 통해 추출되도록 장착된다. 일부 실시예들에서, 콘택들은 크기가 제한되거나 투명하게 만들어질 수 있고, 디바이스는 컨택들이 형성된 표면을 통해 광이 추출되도록 장착될 수 있다. 반도체 구조는 마운트(28)에 부착된다. 반도체 구조(22)가 그 위에 성장된 복합 기판의 전부 또는 일부는 도 3에 예시된 바와 같이 제거될 수 있거나, 디바이스의 일부로 남을 수 있다. 예컨대, 호스트 기판(38) 및 본딩 층(36)은 제거될 수 있고, 시드 층(32)은 디바이스의 일부로 남을 수 있다. 일부 실시예들에서, 복합 기판의 전부 또는 일부를 제거함으로써 노출된 반도체 층은 디바이스로부터의 광 추출을 향상시키도록 패터닝되거나 조면화될 수 있다.

도 7에 예시된 수직 주입(vertical injection) LED에서, n-콘택은 반도체 구조(22)의 일 면 상에 형성되고, p-콘택은 반도체 구조의 다른 면 상에 형성된다. 예컨대, p-콘택(26)은 p-타입 영역(25) 상에 형성될 수 있고 디바이스는 p-콘택(26)을 통해 마운트(28)에 부착될 수 있다. 복합 기판의 전부 또는 일부가 제거될 수 있고, 복합 기판의 전부 또는 일부를 제거함으로써 노출된 n-타입 영역(21)의 표면 상에 n-콘택(24)이 형성될 수 있다. n-콘택에 대한 전기적 콘택은 도 7에 예시된 바와 같은 와이어 본드 또는 금속 브릿지로 만들어질 수 있다.

LED는 백색 광 또는 다른 색들의 단색 광을 생성하기 위해 인광체들, 양자 도트들 또는 염료들과 같은 하나 이상의 파장 변환 재료들과 결합될 수 있다. LED에 의해 방출된 광의 전부 또는 일부만이 파장 변환 재료들에 의해 변환될 수 있다. LED에 의해 방출된 변환되지 않은 광은 광의 최종 스펙트럼의 일부일 수 있으나, 반드시 그러할 필요는 없다. 통상적인 조합들의 예들은 황색 방출 인광체와 결합된 청색 방출 LED, 녹색 및 적색 방출 인광체들과 결합된 청색 방출 LED, 청색 및 황색 방출 인광체들과 결합된 UV 방출 LED, 및 청색, 녹색 및 적색 방출 인광체들과 결합된 UV 방출 LED를 포함한다. 디바이스로부터 방출되는 광의 스펙트럼을 조정(tailor)하기 위해, 다른 색들의 광을 방출하는 파장 변환 재료들이 추가될 수 있다.

파장 변환 요소는, 예컨대, LED에 접착 또는 본딩되거나 LED로부터 이격되어 위치하는 미리 형성된 세라믹 인광체 층, 또는 스텐실되거나(stenciled), 스크린 프린팅되거나(screen printed), 스프레이되거나(sprayed), 침전되거나(sedimented), 증착되거나(evaporated), 스퍼터링되거나(sputtered), 또는 다르게 LED에 걸쳐 분배되는(dispensed), 유기 밀봉제(organic encapsulant) 내에 배치되는 파우더 인광체 또는 양자 도트들일 수 있다.

본 발명이 상세하게 설명됨에 따라, 본 분야의 통상의 기술자들은 본 명세서를 고려하여, 여기에 개시된 본 발명의 개념의 사상으로부터 벗어남 없이 본 발명에 변경들이 가해질 수 있음을 이해할 것이다. 따라서, 본 발명의 범위는 예시되고 설명된 특정 실시예들로 한정되도록 의도되지 않는다.

Claims

성장 기판 상에 Ⅲ족-질화물(Ⅲ-nitride) 층을 성장시키는 단계
- 상기 성장 기판은 비-Ⅲ족-질화물(non-Ⅲ-nitride) 재료이고,
상기 성장 기판은 평면-내 격자 상수 a_기판을 갖고,
상기 Ⅲ족-질화물 층은 벌크 격자 상수 a_층을 갖고,
[(|a_기판-a_층|)/a_기판]*100%는 1% 이하임 -;
상기 Ⅲ족-질화물 층을 호스트 기판에 접속하는 단계; 및
상기 성장 기판을 제거하는 단계
를 포함하는 방법.
제1항에 있어서,
상기 성장 기판은 ScAlMgO₄이고, 상기 Ⅲ족-질화물 층은 InGaN인 방법.
제1항에 있어서,
상기 성장 기판은 RAO₃(MO)_n이고, 여기서 R은 Sc, In, Y 및 란탄족들(lanthanides)로부터 선택되고; A는 Fe(Ⅲ), Ga, 및 Al으로부터 선택되고; M은 Mg, Mn, Fe(Ⅱ), Co, Cu, Zn 및 Cd으로부터 선택되고; n은 1 이상인 정수(n≥1)인 방법.
제1항에 있어서,
상기 Ⅲ족-질화물 층은 InGaN 및 AlInGaN 중 하나인 방법.
제1항에 있어서,
상기 Ⅲ족-질화물 층은 In_xGa₁ _- _xN이고, 여기서 0.06≤x≤0.48인 방법.
제1항에 있어서,
상기 접속하는 단계는 상기 Ⅲ족-질화물 층과 상기 호스트 기판 사이에 배치된 본딩 층을 통해 본딩하는 단계를 포함하는 방법.
제6항에 있어서,
상기 본딩 층은 비-Ⅲ족-질화물 재료, SiO_x 및 SiN_x 중 하나인 방법.
제6항에 있어서,
상기 Ⅲ족-질화물 층은 InGaN이고;
상기 본딩 층은 SiO_x이고;
상기 호스트 기판은 사파이어인 방법.
제1항에 있어서,
상기 성장시키는 단계는, 상기 Ⅲ족-질화물 층의 상부 표면은 상기 Ⅲ족-질화물 층의 V족 면(group V face)이고, 상기 성장 기판에 근접한 상기 Ⅲ족-질화물 층의 하부 표면은 상기 Ⅲ족-질화물 층의 Ⅲ족 면(group Ⅲ face)이 되도록 성장시키는 단계를 포함하는 방법.
제1항에 있어서,
n-타입 영역과 p-타입 영역 사이에 배치된 Ⅲ족-질화물 발광 층을 포함하는 구조를 상기 Ⅲ족-질화물 층 상에 성장시키는 단계를 더 포함하는 방법.
제10항에 있어서,
n-타입 영역과 p-타입 영역 사이에 배치된 Ⅲ족-질화물 발광 층을 포함하는 구조를 성장시키는 단계 이후에, 상기 호스트 기판을 제거하는 단계를 더 포함하는 방법.
제1항에 있어서,
상기 성장 기판 내에 또는 상기 성장 기판과 상기 Ⅲ족-질화물 층 사이의 경계면에 취약 영역(zone of weakness)을 형성하는 단계를 더 포함하고, 상기 성장 기판을 제거하는 단계는 상기 취약 영역에서 상기 성장 기판으로부터 상기 Ⅲ족-질화물 층을 분리하는 단계를 포함하는 방법.
제12항에 있어서,
상기 취약 영역은 H 원자들 및 N 원자들 중 하나가 주입된(implanted) 영역을 포함하는 방법.
제12항에 있어서,
상기 취약 영역은 초점이 맞춰진 레이저 빔들의 조사(irradiation)에 의해 생성된 복수의 마이크론 스케일 결정 결함들 또는 공극들(voids)을 포함하는 방법.
제1항에 있어서,
상기 호스트 기판은 사파이어인 방법.
제1항에 있어서,
상기 Ⅲ족-질화물 층은 상기 성장 기판의 (0001) 평면으로부터 -10 내지 10도만큼 벗어나게 배향된(misoriented) 상기 성장 기판의 표면 상에 성장되는 방법.
제1항에 있어서,
상기 제거하는 단계는 기계적인 방법에 의해 제거하는 단계를 포함하는 방법.
제1항에 있어서,
상기 제거하는 단계는 블레이드(blade)로 상기 성장 기판과 상기 Ⅲ족-질화물 층 사이의 경계면을 갈라지게 하는 단계를 포함하는 방법.
제1항에 있어서,
상기 제거하는 단계는, 기계적으로 그라인딩하는 것, 상기 성장 기판과 상기 Ⅲ족-질화물 층 사이에 회전력을 적용하는 것, 제1 접착제-코팅된 플라스틱 필름을 상기 성장 기판에 부착하고 제2 접착제-코팅된 플라스틱 필름을 상기 Ⅲ족-질화물 층을 포함하는 반도체 구조에 부착하고, 상기 성장 기판과 상기 Ⅲ족-질화물 층을 분리되도록 잡아당기는 것, 상기 성장 기판과 상기 Ⅲ족-질화물 층 사이의 경계면을 갈라지게 하기 위해 음파 에너지의 펄스 및 비균질적인(inhomogeneous) 온도 분포 중 하나를 이용하는 것, 및 상기 Ⅲ족-질화물 층/성장 기판 경계면의 평면 내에 열적으로 유도된 응력이 상기 경계면의 균열을 초래하는 데 충분하도록 상기 Ⅲ족-질화물 층 및 상기 성장 기판에 수직인 표면에 걸쳐 온도 경사(temperature gradient)를 적용하는 것 중 하나를 포함하는 방법.