JP6431631B1 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法 Download PDF

Info

Publication number
JP6431631B1
JP6431631B1 JP2018035221A JP2018035221A JP6431631B1 JP 6431631 B1 JP6431631 B1 JP 6431631B1 JP 2018035221 A JP2018035221 A JP 2018035221A JP 2018035221 A JP2018035221 A JP 2018035221A JP 6431631 B1 JP6431631 B1 JP 6431631B1
Authority
JP
Japan
Prior art keywords
thin film
substrate
semiconductor thin
film layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018035221A
Other languages
English (en)
Other versions
JP2019149528A (ja
Inventor
光彦 荻原
光彦 荻原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
FILNEX INC.
Original Assignee
FILNEX INC.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2018035221A priority Critical patent/JP6431631B1/ja
Application filed by FILNEX INC. filed Critical FILNEX INC.
Priority to CN201880089952.1A priority patent/CN111771256B/zh
Priority to PCT/JP2018/012370 priority patent/WO2019167290A1/ja
Priority to CN202110993602.1A priority patent/CN113690184A/zh
Publication of JP6431631B1 publication Critical patent/JP6431631B1/ja
Application granted granted Critical
Priority to TW108125348A priority patent/TWI796504B/zh
Priority to TW108106385A priority patent/TWI670755B/zh
Publication of JP2019149528A publication Critical patent/JP2019149528A/ja
Priority to US17/002,781 priority patent/US11152216B2/en
Priority to US17/477,538 priority patent/US11670514B2/en
Priority to US18/307,798 priority patent/US20240079244A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate

Abstract

【課題】移動させる半導体エピタキシャル層を他の基板に接合する工程を効率化する。【解決手段】半導体素子の製造方法は、半導体薄膜層の母材基板１０１の側と反対側の主面の少なくとも一部と、母材基板１０１における半導体薄膜層の側の面の少なくとも一部とを結合する薄膜である固定層１１０を形成する工程と、半導体薄膜層又は母材基板１０１の一部の領域を除去することにより空隙を形成する工程と、空隙を形成した後に、半導体薄膜層の主面にピックアップ基板２００に形成された有機材料層を固定層１１０と結合する工程と、有機材料層が固定層に結合された状態でピックアップ基板２００を母材基板１０１から離れる向きに移動することで、半導体薄膜層を第１基板から分離する工程と、母材基板１０１から分離した後の半導体薄膜層を第２基板に接合する工程と、を有する。【選択図】図３Ａ

Description

本発明は、半導体素子の製造方法に関する。
従来、半導体エピタキシャル層を母材基板から取り外して他の基板に移す技術が知られている（例えば、特許文献１を参照）。
特許第３８１３１２３号公報
図２２は、従来技術について説明するための図である。図２２は、母材基板３００１、犠牲層３００２、半導体エピタキシャル層３００３、及び支持体３００４から構成される半導体構造を示している。犠牲層３００２は、半導体エピタキシャル層３００３と母材基板３００１の間に設けられており、エッチングにより、半導体エピタキシャル層３００３よりも小さくなっている。符号３０１０は犠牲層３００２がエッチングされた領域を示している。
支持体３００４は、水平方向の断面が半導体エピタキシャル層３００３と同一の形状であり、半導体エピタキシャル層３００３の上に設けられている。支持体３００４は、半導体エピタキシャル層３００３を母材基板３００１から取り外す時に半導体エピタキシャル層３００３を支持するための部材である。図２２に示す従来技術では、犠牲層３００２をエッチングにより除去することにより、半導体エピタキシャル層３００３を母材基板３００１上から剥離する。
図２２に示す従来技術では、半導体エピタキシャル層３００３及び支持体３００４は、犠牲層３００２のエッチングが完了した時点で、母材基板３００１から剥離する。したがって、犠牲層３００２が完全にエッチングされて母材基板３００１と半導体エピタキシャル層３００３が離れた時点で、半導体エピタキシャル層３００３を母材基板３００１と異なる仮の場所に移動させて載置しておく必要があるという課題があった。
そこで、本発明はこれらの点に鑑みてなされたものであり、半導体エピタキシャル層を他の基板に接合することにより半導体素子を製造する方法を効率化することを目的とする。
本発明の第１の態様の半導体素子の製造方法は、第１基板の上方に形成された半導体薄膜層を前記第１基板から分離して、前記第１基板と異なる第２基板上に接合する半導体素子の製造方法であって、前記半導体薄膜層の前記第１基板の側と反対側の主面の少なくとも一部と、前記第１基板における前記半導体薄膜層の側の面の少なくとも一部とを結合する薄膜である固定層を形成する工程と、前記半導体薄膜層又は前記第１基板の一部の領域、又は前記半導体薄膜層と前記第１基板との間の層の一部の領域を除去することにより空隙を形成する工程と、前記空隙を形成した後に、前記半導体薄膜層の前記主面に第３基板に形成された有機材料層を前記固定層及び前記半導体薄膜層の少なくとも一部の結合領域と結合する工程と、前記有機材料層が前記結合領域に結合された状態で前記第３基板を前記第１基板から離れる向きに移動することで、前記半導体薄膜層を前記第１基板から分離する工程と、前記第１基板から分離した後の前記半導体薄膜層を前記第２基板に接合する工程と、を有する。
上記の製造方法は、前記半導体薄膜層を前記第２基板に接合する工程の後に、前記有機材料層を除去することにより、前記半導体薄膜層を前記第３基板から分離する工程をさらに有してもよい。
前記半導体薄膜層を前記第３基板から分離する工程において、前記有機材料層を溶解させることにより除去してもよい。
前記固定層を形成する工程において、前記第３基板を移動する力によって、前記第１基板上に形成されている前記固定層と前記半導体薄膜層の側面に形成されている前記固定層との間が切断する厚みの前記固定層を形成してもよい。
前記固定層を形成する工程において、前記半導体薄膜層の前記主面上の第１方向において前記半導体薄膜層の両端間に延在し、前記第１方向と直交する第２方向の前記半導体薄膜層の両側面における少なくとも一部の領域において前記半導体薄膜層が露出するように前記固定層を形成してもよい。
前記固定層を形成する工程において、前記第１方向に延在する前記固定層による前記半導体薄膜層における前記第１方向の両側面の被覆率よりも、前記第２方向に延在する前記固定層による前記半導体薄膜層における前記第２方向の両側面の被覆率が小さくなるように前記固定層を形成してもよい。
前記固定層を形成する工程において、前記半導体薄膜層の短辺の側面の被覆率よりも、前記半導体薄膜層の長辺の側面の被覆率が小さくなるように前記固定層を形成してもよい。
上記の製造方法は、複数の半導体薄膜層の島を形成する工程を有し、前記固定層を形成する工程において、前記複数の島に対応する複数の前記固定層を形成する工程と、を有してもよい。
前記有機材料層を前記固定層と結合する工程は、前記複数の島に対応する位置のそれぞれに前記有機材料層が形成された前記第３基板を準備する工程と、前記第３基板に形成された複数の前記有機材料層を、複数の前記結合領域に結合させる工程と、を有してもよい。
前記固定層を形成する工程において、前記固定層と前記半導体薄膜層との間に電極を設け、上記の製造方法は、前記半導体薄膜層を前記第２基板に接合する工程の後に、前記固定層に開口を形成する工程と、前記開口を介して、前記電極に接続する配線層を形成する工程と、をさらに有してもよい。
前記半導体素子の製造方法は、前記半導体薄膜層を前記第２基板に接合する工程の後に、前記固定層に開口を形成する工程と、前記開口に電極を設ける工程と、前記固定層の少なくとも一部を含む層間絶縁層を形成する工程と、前記開口を介して、前記電極に接続する配線層を形成する工程と、をさらに有してもよい。
前記第１基板と同一の大きさ又は前記第１基板よりも小さな前記半導体薄膜層の島を形成する工程をさらに有し、前記半導体薄膜層の島の辺の方向と、前記第１基板としてのＳｉ（１１１）基板の＜１１２＞方向との角度が±４５°以下の角度範囲になるように前記半導体薄膜層を形成してもよい。前記半導体薄膜層の島を形成する工程において、前記半導体薄膜層の島における最も長い辺の方向と、前記第１基板としてのＳｉ（１１１）基板の＜１１２＞方向との角度が±４５°以下の角度範囲になるように前記半導体薄膜層の島を形成してもよい。
前記半導体薄膜層の島を形成する工程において、六方晶により構成された前記半導体薄膜層の島における最も長い辺の方向が、六方晶の＜１−１００＞の方向に対して±４５°以下の角度範囲になるように前記半導体薄膜層の島を形成してもよい。
前記固定層を形成する工程において、前記固定層と前記半導体薄膜層との間に電極を設け、前記半導体素子の製造方法は、前記半導体薄膜層を前記第２基板に接合する工程の後に、前記固定層に開口を形成する工程と、前記開口を介して、前記電極に配線を接続する工程と、をさらに有してもよい。
上記の製造方法は、前記固定層を形成する工程の前に、前記第１基板上に、前記半導体薄膜層と異なる材料により形成された異種材料層を形成する工程と、前記異種材料層上に前記半導体薄膜層を形成する工程と、をさらに有し、前記第１基板と前記半導体薄膜層との格子定数の差が、前記半導体薄膜層と前記異種材料層との格子定数の差よりも小さくてもよい。
前記第１基板と前記半導体薄膜層との熱膨張係数の差は、例えば、前記半導体薄膜層と前記異種材料層との熱膨張係数の差よりも小さい。また、所定のエッチング方法に対する前記異種材料層のエッチング速度が、前記所定のエッチング方法に対する前記第１基板及び前記半導体薄膜層のエッチング速度よりも大きくてもよい。
上記の製造方法は、前記半導体薄膜層を前記第２基板に接合する工程の前に、前記第１基板よりも熱伝導率が高い材料により構成される前記第２基板を準備する工程をさらに有してもよい。この場合に、複数の前記半導体薄膜層の島を形成する工程を有し、前記第２基板に接合する工程において、前記複数の半導体薄膜層の島を前記第２基板に接合し、前記第２基板に接合する工程の後に、前記第２基板に接合された前記複数の半導体薄膜層の島の少なくともいずれかを接続するための配線を形成する工程をさらに有してもよい。
上記の製造方法は、前記固定層を形成する工程の前に、前記半導体薄膜層を形成する工程をさらに有し、前記半導体薄膜層を形成する工程において、前記半導体薄膜層の外周に露出しない段差構造を形成してもよい。
本発明の第２の態様の半導体素子は、半導体薄膜層が形成された第１基板と異なる第２基板と、前記第２基板に接合した前記半導体薄膜層と、前記半導体薄膜層の第１方向における前記半導体薄膜層の両端間の少なくとも一部の領域に形成された前記半導体薄膜層と異なる固定層と、を有する。前記固定層は、前記半導体薄膜層の上面と、前記半導体薄膜層の前記第１方向の両側の側面とに形成されていてもよい。前記固定層は、前記半導体薄膜層における前記第１方向の両側面の被覆率よりも、前記半導体薄膜層における前記第１方向と直交する第２方向の両側面の被覆率が小さくてもよい。
上記の半導体素子は、前記固定層と前記半導体薄膜層との間に設けられた電極と、前記固定層に形成された開口部を介して前記電極に結合した配線層と、をさらに有してもよい。
上記の半導体素子において、六方晶により島状に構成される前記半導体薄膜層の複数の辺のうち最も長い辺の方向が六方晶の＜１−１００＞方向となす角度が±４５°以下であってもよい。
前記半導体薄膜層は、外周に露出しない段差構造を有してもよい。また、上記の半導体素子は、前記第２基板に接合した複数の前記半導体薄膜層の島と、前記複数の半導体薄膜層の島の少なくともいずれかを接続するための配線と、を有してもよい。
本発明によれば、移動させる半導体エピタキシャル層を他の基板に接合する工程を効率化することができるという効果を奏する。
半導体薄膜層の島を母材基板から取り外す方法について説明するための図である。 半導体薄膜層の島を母材基板から取り外す方法について説明するための図である。 半導体薄膜層の島を母材基板から取り外す方法について説明するための図である。 半導体薄膜層の島を母材基板から取り外す方法について説明するための図である。 半導体薄膜層の島を母材基板から取り外す方法について説明するための図である。 第３基板であるピックアップ基板を示す図である。 図２ＡのＡ−Ａ断面である。 ピックアップ基板の変形例を示す図である。 母材基板から半導体薄膜層の島を分離する工程を模式的に示す図である。 母材基板から半導体薄膜層の島を分離する工程を模式的に示す図である。 母材基板から半導体薄膜層の島を分離する工程を模式的に示す図である。 分離後の半導体薄膜層の島を移動先基板に接合するまでの工程を模式的に示す図である。 分離後の半導体薄膜層の島を移動先基板に接合するまでの工程を模式的に示す図である。 分離後の半導体薄膜層の島を移動先基板に接合するまでの工程を模式的に示す図である。 複数の半導体薄膜層の島を移動させる工程を模式的に示す図である。 複数の半導体薄膜層の島を移動させる工程を模式的に示す図である。 複数の半導体薄膜層の島を移動させる工程を模式的に示す図である。 複数の半導体薄膜層の島を移動させる工程を模式的に示す図である。 複数の半導体薄膜層の島を移動させる工程を模式的に示す図である。 複数の半導体薄膜層の島を移動させる方法について説明するための図である。 複数の半導体薄膜層の島を移動させる方法について説明するための図である。 複数の半導体薄膜層の島を移動させる方法について説明するための図である。 複数の半導体薄膜層の島を移動させる方法について説明するための図である。 複数の半導体薄膜層の島を移動させる方法について説明するための図である。 本実施の形態に係る半導体素子の製造方法の工程フローを示す図である。 半導体素子の製造方法の変形例の一例である。 半導体素子の製造方法の変形例の一例である。 半導体素子の製造方法の変形例の一例である。 半導体素子のＡ−Ａ線断面図である。 半導体素子の構造を示す図である。 半導体素子の構造を示す図である。 半導体素子の構造を示す図である。 固定層の形状の変形例を示す図である。 固定層の形状の変形例を示す図である。 固定層の形状の変形例を示す図である。 固定層の形状の変形例を示す図である。 母材基板として使用する半導体エピタキシャルウエハを模式的に例示した図である。 角度θと、半導体薄膜層の島の長辺に垂直な方向のＳｉ（１１１）基板表面領域のエッチング速度との関係を示す図である。 角度θについて説明するための図である。 六角形状の半導体薄膜層の島を示す図である。 母材基板としてのＳｉ（１１１）基板上に形成したＧａＮ半導体薄膜層の島の顕微鏡写真である。 母材基板の結晶方向に対する半導体薄膜層の長辺の方向が図１３Ａと異なるＧａＮ半導体薄膜層の島の顕微鏡写真である。 ＜１−１００＞方向と長辺が略平行な半導体薄膜層の島を移動先基板に接合した状態の顕微鏡写真である。 固定層を破断させやすくする方法について説明するための図である。 固定層を破断させやすくする方法について説明するための図である。 固定層の分離状態を実際の実験で観察した結果を示す顕微鏡写真である。 母材基板から分離した半導体薄膜層の島を移動先基板に接合した状態の顕微鏡写真である。 短手方向に延伸する領域を有する固定層の例を示す図である。 短手方向に延伸する領域を有する固定層の例を示す図である。 母材基板上に形成された半導体薄膜層を個別の半導体薄膜層の島に分割した状態を模式的に示す図であり、母材基板及び半導体薄膜層の島の上面視図である。 母材基板及び半導体薄膜層の島の断面図である。 半導体薄膜層の島の外周に露出しない段差構造が形成された半導体薄膜層を含む半導体素子の上面視図である。 図２０Ａに示す半導体素子のＡ−Ａ線断面図である。 図２０Ａに示す半導体素子のＢ−Ｂ線断面図である。 半導体素子を製造する方法について説明するための図である。 半導体素子を製造する方法について説明するための図である。 半導体素子を製造する方法について説明するための図である。 半導体素子を製造する方法について説明するための図である。 半導体素子を製造する方法について説明するための図である。 半導体素子を製造する方法について説明するための図である。 半導体素子を製造する方法について説明するための図である。 半導体素子を製造する方法について説明するための図である。 半導体素子を製造する方法について説明するための図である。 従来技術について説明するための図である。
［半導体素子の製造方法の概要］
本実施の形態の半導体素子の製造方法においては、第１基板である母材基板上の半導体薄膜層の島を第２基板である移動先基板に移動させて、移動先基板及び半導体薄膜層を有する半導体素子を製造する。「半導体薄膜層の島」は、母材基板と同一の大きさの半導体薄膜層の領域、又は母材基板よりも小さい半導体薄膜層の領域である。１枚の母材基板上に、一つの半導体薄膜層の島が形成されていてもよく、複数の半導体薄膜層の島が形成されていてもよい。
本実施の形態の半導体素子の製造方法は、母材基板から移動先基板に半導体薄膜層の島を移動するために半導体薄膜層の島を母材基板から分離した状態で半導体薄膜層の島が母材基板上で安定した状態を維持できるように、半導体薄膜層の島が母材基板から分離した状態において半導体薄膜層の島を支持する固定層を形成する点に特徴がある。このようにすることで、第３基板であるピックアップ基板に形成した有機物層に半導体薄膜層の島を連結させてから半導体薄膜層の島を母材基板から分離し、分離した半導体薄膜層を第２基板に移動させることができる。
［半導体薄膜層の島を母材基板から取り外す工程］
図１は、半導体薄膜層の島を母材基板から取り外す方法について説明するための図である。以下、図１Ａ〜図１Ｅを参照しながら、半導体薄膜層の島を母材基板から取り外す方法の概要を説明する。
まず、図１Ａに示すように、第１の基板である母材基板１０１上に、除去予定層１０２を形成し、除去予定層１０２の上に、半導体エピタキシャル層である半導体薄膜層１０４を形成する。除去予定層１０２は、後の工程でエッチングによって除去される領域である。
除去予定層１０２は、例えば、母材基板１０１及び半導体薄膜層１０４と、所定のエッチング方法（所定のエッチング液を使ったウェットエッチングまたは所定のガスを使ったドライエッチング）を用いてエッチングする際のエッチング速度が異なる材料により形成されている。除去予定層１０２は、母材基板１０１と同等の材料により形成されていてもよい。例えば、除去予定層１０２は、母材基板１０１の表面付近の一部の領域であってもよい。
半導体薄膜層１０４は、例えば、エピタキシャル成長によって形成された半導体薄膜層又はウエハボンディングによって形成された半導体薄膜層である。半導体薄膜層１０４は、他の方法によって形成された半導体薄膜層であってもよい。
半導体薄膜層１０４は、例えばＩＩＩ−Ｖ族化合物半導体材料（例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、ＩｎＡｌＧａＰなど）、ＩＩＩ族窒化物半導体材料（例えば、ＧａＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＮなど）、酸化物半導体材料（例えば、ＺｎＯ、Ｇａ２Ｏ３など）、ＩＶ族化合物半導体材料（ＳｉＣなど）、ダイヤモンド、Ｓｉ又はＳｉＧｅなどである。母材基板１０１は、例えば、ＩＩＩ−Ｖ族化合物半導体材料基板（例えば、ＧａＡｓ基板、ＩｎＰ基板など）、ＩＩＩ族窒化物半導体材料基板（例えば、ＧａＮ基板）、酸化物半導体材料基板（例えば、ＺｎＯ基板、Ｇａ２Ｏ３基板など）、ＩＶ族化合物半導体基板（例えば、ＳｉＣなど）、ダイヤモンド基板、又はＳｉ、ＳｉＧｅなどである。
続いて、図１Ｂに示すように、半導体薄膜層１０４を複数の島領域に分割して半導体薄膜層の島１０８（以下、「半導体薄膜層の島１０８」のことを「島１０８」という場合がある）を形成する。島１０８の形状は限定されないが、以下の説明では島１０８が長方形である場合を例示する。島１０８は、例えば正方形や六角形であってもよい。なお、半導体薄膜層１０４を複数の島領域に分割する代わりに、母材基板１０１の上方で半導体薄膜層１０４を選択成長させることにより、単独又は複数の島１０８を形成してもよい。
また、島１０８を形成する方法は任意であり、以下の方法を例示できる。
１）フォトリソグイラフィ／エッチング工程によって半導体薄膜層１０４を加工して島１０８を形成する方法
２）母材基板１０１の上方に半導体薄膜層１０４を選択成長させる方法
３）母材基板１０１上の横方向（水平方向）に半導体薄膜層１０４を横方向成長させる方法
以下、複数の半導体薄膜層の島１０８のうち、一つの半導体薄膜層の島１０８について説明する。この工程では、図１Ｂに示すように、除去予定層１０２を含めて島１０８にすることもできる。除去予定層１０２のうち島１０８に含まれる領域が、図１Ｂで示す除去予定領域１０６である。
続いて、図１Ｃ及び図１Ｄに示すように、島１０８における母材基板１０１の側と反対側の主面の少なくとも一部と、母材基板１０１における島１０８側の面の少なくとも一部とを結合する薄膜である固定層１１０を形成する。固定層１１０は、例えば島１０８の上面から母材基板１０１までの間に延在する形状であるが、固定層１１０は、島１０８と母材基板１０１とを結合することができれば他の形状であってもよい。例えば、固定層１１０は、島１０８の長手方向の両側面を含む領域と母材基板１０１とを結合する２つの薄膜により構成されていてもよい。また、固定層１１０は、島１０８の短手方向において、母材基板１０１を起点及び終点として島１０８を跨ぐように延在する薄膜であってもよい。また、固定層１１０は、島１０８の辺と平行であってもよく、島１０８の辺の方向と異なる方向に延びるように形成されてもよい。
島１０８の長手方向に延在する固定層１１０を形成する場合、固定層１１０を形成する工程において、半導体薄膜層１０４の主面上の第１方向（例えば半導体薄膜層１０４の被覆率が高い両側面を結ぶ方向である方向）において半導体薄膜層１０４の両端間に延在し、第１方向と直交する第２方向の半導体薄膜層１０４の両側面における少なくとも一部の領域において半導体薄膜層１０４が露出するように固定層１１０を形成する。島１０８が長方形である場合、固定層１１０による島１０８の長辺の側面の被覆率が、短辺の側面の被覆率よりも小さい。このようにすることで、後述するエッチングを施す際に、島１０８と母材基板１０１とを分離するために島１０８又は母材基板１０１の一部の領域、又は島１０８と母材基板１０１との間の層の一部の領域を除去するまでの時間を短縮することができる。
図１Ｄは、図１Ｃに対応する上面視図である。固定層１１０は、島１０８の少なくとも直下の母材基板１０１上の位置が変わらないように、島１０８を母材基板１０１の上方に繋ぎ留める機能を果たす。固定層１１０は、除去予定領域１０６をエッチングするためのエッチング手段に対して耐エッチング性能を備えた材料からなる薄膜層である。
固定層１１０の材料として、例えば、酸化膜（例えば、ＳｉｘＯｙ，ＳｉｘＯｙＮｚ，ＡｌｘＯｙ，ＡｌｘＯｙＮｚなど）、又は窒化膜（例えば、ＳｉｘＮｙ，ＡｌｘＮｙなど）などの無機絶縁膜を使うことができる。無機絶縁膜は単層または異なる材料の積層であってもよい。例えばＣＶＤ（Chemical Vapor Deposition）法を使って無機絶縁膜を形成し、標準的なフォトリソグラフィ及びエッチングのプロセスにより無機絶縁膜の一部を除去することにより、固定層１１０を所望の形成することができる。固定層１１０を形成する際、除去予定領域１０６をエッチングするための所定のエッチング手段に対する耐性があれば、固定層１１０の材料として有機膜（例えば感光性塗布膜、感光性有機シートなど）を使うこともできる。
固定層１１０の厚さは、半導体薄膜層の島１０８のサイズ及び厚さに応じて最適な厚さを選択することができる。固定層１１０の薄膜厚さは、例えば、半導体薄膜層の島１０８の厚さ（すなわち母材基板１０１上に形成された半導体薄膜層１０４の厚さ）よりも薄い厚さである。固定層１１０の厚さは、後述する第３基板であるピックアップ基板２００を固定層１１０及び半導体薄膜層１０４の少なくとも一部の結合領域に結合した状態でピックアップ基板２００を母材基板１０１から離れる向きに移動する力によって、母材基板１０１上に形成されている固定層１１０と半導体薄膜層の側面に形成されている固定層１１０との間が切断する厚みであることが好ましい。
図１Ｄに示した半導体薄膜層の島１０８は長さがＬ１とＬ２の辺を持ち、Ｌ１＞Ｌ２である。固定層１１０は、島１０８の上面を被覆する第１領域と、島１０８の右側面を被覆する第２領域と、島１０８の左側面を被覆する第３領域とを有する。固定層１１０は、第２領域及び第３領域の先に、母材基板１０１を被覆する領域をさらに有する。図１Ｄに示す例において、固定層１１０は、島１０８の４つの側面のうち、長い辺の側面（すなわち、長さがＬ１の辺の側面）は被覆せず、短い辺の側面（すなわち長さがＬ２の辺の側面）の一部を被覆している。
続いて、図１Ｅに示すように、島１０８又は母材基板１０１の一部の領域、又は島１０８と母材基板１０１との間の除去予定領域層の一部の領域を除去することにより空隙１０３を形成する。例えば、島１０８の少なくとも直下の母材基板１０１と接続されている領域をエッチング除去して、島１０８と母材基板１０１との間の少なくとも島１０８の直下領域に空隙１０３を形成する。空隙１０３を形成するにあたり、少なくとも、使用するエッチング液またはエッチングガスに対する島１０８のエッチング速度が、除去予定領域１０６のエッチング速度よりも小さいエッチング液又はエッチングガスを使用することが望ましい。
上記のエッチング工程で、例えば除去予定領域層のエッチングが等方的に進行し、エッチング速度が方向によらない場合、島１０８の長辺に垂直な方向のエッチング距離が短いため、短辺に垂直な方向のエッチングより早くエッチングが完了する。したがって、長辺の側面を開放することにより、又は長辺の固定層１１０による被覆率が短辺の固定層１１０による被覆率よりも小さくなるように固定層１１０を形成しておくことにより、より早くエッチングが完了して空隙１０３を形成することができる。このようにすることで、除去予定領域１０６を除去するためのエッチング工程において島１０８にエッチングダメージが発生するリスクを低減することができる。
なお、以上の説明においては、除去予定層１０２をエッチングにより除去することにより空隙１０３を形成する場合を例示したが、除去予定層１０２を形成することなく、母材基板１０１の表面領域を異方性エッチングで除去することにより空隙を形成してもよい。
母材基板１０１の表面の領域を異方性エッチングにより除去することで空隙を形成する場合、固定層を形成する工程において、エッチング速度が大きな方向の両側面を第２方向とすることが好ましい。第２方向の両側面は、全体が完全に露出していてもよく、一部の領域が固定層１１０により被覆されていてもよい。そして、第１方向に延在する固定層１１０による半導体薄膜層１０４における第１方向の両側面の被覆率よりも、第２方向に延在する固定層１１０による半導体薄膜層１０４における第２方向の両側面の被覆率が小さくなるように固定層１１０を形成することが好ましい。このようにすることで、エッチングを施すことにより、空隙１０３を容易に形成することができる。
また、以上の説明においては、半導体薄膜層の島１０８が長方形である場合を例示したが、以下のような場合、島１０８が正方形であってもよい。
１）除去予定層１０２をエッチングで除去することにより半導体薄膜層を母材基板から分離する場合
２）母材基板１０１の表面領域を除去するための異方性エッチングを使う場合
３）島１０８のサイズが非常に小さい場合（例えば２０μｍ以下である場合）
［半導体薄膜層の島１０８を分離する工程］
図２Ａは、半導体薄膜層の島１０８を母材基板１０１から分離するための第３基板であるピックアップ基板２００を示す図である。図２Ｂは図２ＡのＡ−Ａ断面である。図２Ｂに示すように、ピックアップ基板２００はベース基板２０１とベース基板２０１上に形成した有機材料からなるピックアップバンプ２０２を有する。ベース基板２０１としては、例えば石英、サファイヤ、ガラスなどの透明基板、Ｓｉなどの半導体基板、セラミック基板、又は金属基板などを選択することができる。ベース基板２０１は単一材料であっても積層材料であっても良い。また、ベース基板２０１は、表面を別の材料でコーティングした基板であってもよい。
ピックアップバンプ２０２は、例えば有機材料層であり、ベース基板２０１上に感光性有機材料を塗布して、標準的なフォトリソグラフィプロセスにより形成することができる。有機材料層は、例えば、スピンコート法、ディップ法などによりピックアップベース基板上にコートすることにより形成してもよいし、有機材料フィルムをピックアップベース基板上に貼り付けることにより形成してもよい。
ピックアップ基板の構造は、ピックアップする島１０８の形状やサイズにより種々の変形が可能である。例えば、ピックアップ基板は、ベース基板２０１とピックアップバンプ２０２との間に挿入された別の構造を有してもよい。また、ピックアップ基板は、図２Ｃに示すピックアップ基板２００’のように、母材基板１０１から分離する対象となる島１０８の形状に合うピックアップバンプ２０２を有さず、島１０８よりも大きな面積の平坦なピックアップ層２０４を有してもよい。
図３Ａ〜図３Ｃは、ピックアップ基板２００を使って、母材基板１０１から島１０８を分離する工程を模式的に示す図である。
まず、図３Ａに示すように、島１０８に対してピックアップ基板２００のピックアップバンプ２０２の位置を合わせる。具体的には、固定層１１０及び島１０８の少なくとも一部の領域とピックアップバンプ２０２の少なくとも一部の領域とが重なる位置に、ピックアップ基板２００を配置する。
次に、図３Ｂに示すように、固定層１１０及び島１０８の少なくとも一部の領域にピックアップバンプ２０２を接触又は圧接させる。これにより、ピックアップバンプ２０２を固定層１１０及び島１０８の少なくとも一部の領域に連結する。島１０８と母材基板１０１との間に空隙１０３が形成された状態でピックアップ基板２００を固定層１１０及び島１０８に接触させて下向きに力を加えると、島１０８と空隙１０３との境界線の付近（図３Ｂの破線の部分）で、固定層１１０に亀裂が発生したり破断したりする。
固定層１１０に亀裂が発生した状態又は破断した状態で、図３Ｃに示すように、固定層１１０の一部領域と連結した状態のピックアップ基板２００を引き上げることにより、固定層１１０が、島１０８に接する固定層１１４と母材基板１０１に接する固定層１１２とに分離し、半導体薄膜層の島１０８及び固定層１１０の一部領域である固定層１１４を母材基板１０１から分離することができる。
なお、母材基板１０１から分離された島１０８の母材基板１０１側の面に、半導体薄膜層１０４と異なる材料の半導体層を伴った状態で島１０８を母材基板１０１から分離してもよい。例えば、母材基板１０１から分離された島１０８は、母材基板１０１の上に設けた、半導体薄膜層１０４を選択成長又は横方向成長させるためのマクス膜や誘電体層を伴っていてもよい。
［半導体薄膜層の島１０８を他の基板に接合する工程］
図３Ｄ〜図３Ｆは、分離後の島１０８を移動先基板３０１に接合するまでの工程を模式的に示す図である。図３Ｄに示すように、ピックアップ基板２００に島１０８及び固定層１１４が連結された状態の構造２１０を、第２の基板である移動先基板３０１の上方の所定の位置に位置合せする。
その後、図３Ｅに示すように、構造２１０における固定層１１４の下方の島１０８の面３０８を移動先基板３０１に圧接して、島１０８を移動先基板３０１に接合する。島１０８を移動先基板３０１に圧接する工程に先立って、接合する面（半導体薄膜層の島１０８の面３０８と移動先基板３０１の表面３０２）を適宜表面処理することもできる。
次に、図３Ｆに示すように、固定層１１４から、ピックアップバンプ２０２及びベース基板２０１を除去する。例えば、ピックアップバンプ２０２を構成する有機材料が溶解する有機溶剤等の薬液に浸漬してピックアップバンプ２０２を溶解させることにより、固定層１１４とベース基板２０１とを分離することができる。
なお、島１０８を移動先基板３０１上に圧接した工程で、移動先基板３０１と島１０８との接合が強固な場合には、ピックアップバンプ２０２を有機溶剤などの薬液により溶解させる前にピックアップ基板２００を引き上げてもよい。この場合、ピックアップ基板２００を引き上げた後に、島１０８を接合した移動先基板３０１上を有機溶剤などの薬液によりクリーニングする工程を追加してもよい。
なお、上記の移動先基板３０１に接合した島１０８には、固定層１１０を形成する工程の前に所定の素子構造または素子構造の一部を形成することもできる。また、上記の移動先基板３０１上に島１０８を接合した後に、固定層１１０を加工したり、半導体薄膜層上に層間絶縁膜や外部構造との電気的な接続を形成する配線構造などを形成したりしてもよい。
また、以上の説明においては、移動先基板３０１の表面に島１０８を接合したが、移動先基板３０１と島１０８との間に他の層（無機材料薄膜層や有機材料薄膜層など）を設けてもよい。また、接合工程の後に熱処理工程を設けてもよい。
また、母材基板１０１から分離した島１０８を移動先基板３０１に接合する場合、島１０８における移動先基板３０１に接合される側の面に、半導体薄膜層１０４と異なる材料の半導体層を伴った状態で移動先基板３０１に接合してもよい。例えば、母材基板１０１の上に設けられていた半導体薄膜層１０４の選択成長又は横方向成長のためのマクス膜や誘電体層を伴った状態の島１０８を移動先基板３０１に接合してもよい。
［複数の島１０８を移動する方法］
以上の説明においては、一つの半導体薄膜層の島１０８を移動する方法について説明したが、本実施の形態に係る半導体素子の製造方法においては、複数の半導体薄膜層の島１０８を移動してもよい。複数の島１０８を一括して母材基板１０１から分離する場合には、複数の島１０８に対応する複数のピックアップバンプ２０２を備えるピックアップ基板を準備する。そして、上記の工程と同様の工程によりピックアップ基板を固定層１１０及び島１０８に接触又は圧接させて、母材基板１０１から複数の島１０８を分離し、移動先基板３０１上に複数の島１０８を接合する。
図４Ａ〜図４Ｅは、複数の島１０８を移動させる工程を模式的に示す図である。複数の島１０８を母材基板１０１から分離する場合であっても、図２Ｃに示すような、ピックアップバンプがない有機材料からなるピックアップ層を備えたピックアップ基板を使うこともできる。
［複数の半導体薄膜層の移動］
図５Ａ〜図５Ｅは、複数の半導体薄膜層の島を移動させる方法について説明するための図である。以下、母材基板に形成された複数の半導体薄膜層の島のうち、一部の島を選択して移動先基板に移動させる方法について説明する。
図５Ａに示すように、半導体薄膜層の島の少なくとも直下に空隙５０３ａ〜ｃを形成した後に、選択した半導体薄膜層の島５０８ａ及び島５０８ｃに対応する位置のみに、ピックアップ基板５２０のベース基板５２１上に有機材料のピックアップバンプ５２２ａ、５２２ｃを設ける。続いて、ピックアップバンプ５２２ａと５２２ｃを島５０８ａと島５０８ｃに接触又は圧接させ、選択した島５０８ａ及び島５０８ｃにピックアップ基板５２０を連結する。図５Ｂは、図５Ａの上面図であり、図５ＢのＡ−Ａ断面が図５Ａに相当する。
次に、図５Ｃに示すように、選択した島５０８ａ及び島５０８ｃを連結したピックアップ基板５２０を引き上げ、選択した島５０８ａ及び島５０８ｃだけを母材基板５０１から分離する。図５Ｃは、ピックアップ基板５２０により、選択した島５０８ａ及び島５０８ｃを持ち上げた状態を示す図である。図５Ｃに示すように、選択しなかった島５０８ｂは母材基板５０１上に残留している。
次に、図５Ｄに示すように、ピックアップ基板５２０に島５０８ａ、島５０８ｃ、固定層５１４ａ及び固定層５１４ｃを連結した構造（図５Ｃに示した構造５３０）を移動先基板５３１上の所定の位置に配置する。続いて、島５０８ａ及び島５０８ｃにおける固定層５１４ａ及び固定層５１４ｃと反対側の面５５８ａ及び面５５８ｃを移動先基板５３１の表面５５１に圧接して、選択した島５０８ａ及び島５０８ｃを移動先基板５３１に接合する。
次に、移動先基板５３１から、ピックアップバンプ５２２ａ、ピックアップバンプ５２２ｃ及びベース基板５１１を除去することで、図５Ｅに示すように、移動先基板５３１に半導体薄膜層の島５０８ａ及び島５０８ｃが接合した半導体素子を製造することができる。
［半導体素子の製造方法の工程フロー］
図６は、本実施の形態に係る半導体素子の製造方法の工程フローを示す図である。図６に示すように、本実施の形態に係る半導体素子の製造方法においては、母材基板５０１上の所定の選択した半導体薄膜層の島５０８に対応した有機材料のピックアップバンプ５２２を備えたピックアップ基板５２０を使って、選択した島５０８を母材基板５０１から分離して移動先基板５３１に接合してもよい。このようにすることで、母材基板５０１上の複数の島５０８から所望の島５０８を選択して移動先基板５３１に接合できるという効果を奏する。
母材基板５０１上の複数の島５０８の中から所望の島５０８を母材基板５０１から分離するための分離パターンについては種々の変形が可能であることは明らかである。
［本実施の形態の半導体素子の製造方法による効果］
以上説明した半導体素子の製造方法によれば、ベース基板２０１上にフォトリソグラフィによって有機材料を用いて形成したピックアップバンプ２０２を備えたピックアップ基板２００を使って、固定層１１０によって母材基板１０１上に固定された半導体薄膜層の島１０８を母材基板１０１から分離して、ピックアップ基板２００に連結した半導体薄膜の島１０８を移動先基板３０１に圧接して接合する。このようにすることで、母材基板１０１から分離する半導体薄膜層１０４を容易に他の基板に移動することができる。
また、母材基板１０１から分離する半導体薄膜層の島１０８に合わせて最適な形状とサイズのピックアップバンプ２０２を備えたピックアップ基板２００を容易に作製できることは当業者に明らかである。本実施の形態に係る半導体素子の製造方法によれば、容易に作製できるピックアップ基板２００を用いて半導体薄膜層の島１０８を母材基板１０１から分離して移動先基板３０１に接合することができるので、半導体薄膜層の島１０８の移動を低コストで実現することができる。
さらに、半導体薄膜層の島１０８を移動先基板３０１に接合した後、移動先基板３０１上から有機材料からなるピックアップバンプ２０２及びピックアップ基板２００のベース基板２０１を除去するので、ベース基板２０１を繰返し再利用できるという効果も奏する。
また、上記のように、島１０８の長手方向に延在する固定層１１０を形成する場合、以下のような効果が生じる。
（１）半導体薄膜層の島１０８と母材基板１０１との間に空隙を形成する工程でエッチング液又はエッチングガスが使用された場合において、半導体薄膜層表面、半導体薄膜層の島１０８に形成した電極、配線などの素子構造を保護することができる。
（２）半導体薄膜層の島１０８と母材基板１０１との間の空隙を形成してから移動先基板３０１上に接合するまでの工程において、半導体薄膜の島１０８に加えられる応力による半導体薄膜層の島１０８のそり量を低減することができる。このように応力が低減するように調整されることにより半導体薄膜層の島１０８のそりが低減されれば、例えば、空隙が形成された状態で固定層１１０による半導体薄膜層の島１０８の母材基板１０１上も保持しやすくなる。その結果、ピックアップ基板２００による半導体薄膜層の島１０８の分離を行いやすくなるとともに、移動先基板３０１上への接合工程で半導体薄膜層の島１０８を移動先基板３０１上に保持させやすくなる。
（３）移動先基板３０１上に接合した後の素子形成工程で、固定層１１０を配線層と半導体薄膜層との間の層間絶縁膜等として利用することが可能になる。
（４）移動先基板３０１上に接合した後の素子形成工程で固定層１１０上に配線層を形成する場合に、固定層１１０が不連続な場合に存在する段差での配線層の断線を防止することができる。
（５）移動先基板３０１上に接合した半導体薄膜層の島１０８を用いて形成される半導体素子の特性の均一性を確保しやすくなる。連続した固定層１１０により半導体薄膜層の島１０８の表面が被覆されていることにより、例えば発光素子上面から出射される光の強度分布が均一となる。不連続な固定層１１０で被覆されている場合には、固定層１１０の不連続領域で光強度が変化する。
なお、以上の説明においては、半導体薄膜の形状を矩形形状で説明したが、矩形形状の他、円形や複雑な形状を有する形状であってもよい。また、以上の説明においては、素子構造を持たない単純な半導体薄膜層を例示（図示）したが、半導体薄膜層が素子構造を持っていてもよい。また、半導体薄膜層表面が平坦ではなく素子構造に対応した誘電体材料や金属材料の薄膜構造を備えていてもよい。
［半導体素子の製造方法の変形例］
図７は、半導体素子の製造方法の変形例の一例である。図７Ａ及び図７Ｂ（図７Ｂは図７ＡのＡ−Ａ断面図である）に示すように、母材基板７０１上の複数の半導体薄膜層の島７０８のうち、所定の一部の複数の島７０８を母材基板から分離することもできる。また、図７Ｃ及び図７Ｄ（図７Ｄは図７ＣのＡ−Ａ断面図である）に示すように、母材基板７０１から分離した島（図７Ｃの７０８ａ、７０８ｂ、７１８ａ、７１８ｂ）を、他の素子が一部の領域（図７Ｃにおける素子等搭載領域７４２、７４２）に搭載されている移動先基板７３１上の所定の位置に良好に接合することができる。
［複合材料素子の作製手順］
図８は、上記の半導体素子の製造方法を用いて製造した半導体素子８００の構造を示す図である。半導体素子８００は、上記の製造方法によって作製した複合材料素子である。半導体素子８００は、母材基板上で素子構造を形成した半導体薄膜層の島８０８を母材基板８０１から分離して移動先基板８３１に接合し、半導体薄膜層外に接続する配線を形成することにより製造されている。ここで示した例は一例であって、種々の種類、材料、構造の半導体素子に適用できる。
図８Ａは、半導体素子８００の断面構造を示している。図８Ａにおいては、半導体薄膜層の島８０８、島８０８に形成した電極８２２、電極８２４、電極位置に開口部８１６（８１６ａ、８１６ｂ）を備えた固定層８１４、層間絶縁膜８４２、配線層８５４及び配線層８５６が示されている。
半導体素子８００を製造する際、母材基板の上に所定の素子を形成するための半導体薄膜層を形成した後、電極８２２及び電極８２４を形成したり、半導体薄膜層の島８０８への分割（素子分離）を行ったりすることにより素子構造を形成する。その後に図８Ｂに示すように、固定層８１４を形成する。さらに、少なくとも母材基板８０１と島８０８との間に空隙８０３を形成する。空隙８０３の形成においては、除去予定領域をエッチング除去することにより形成する。
その後、有機材料から成るピックアップバンプ又はピックアップ層を備えたピックアップ基板を島８０８及び固定層８１４の一部領域に連結した後に、母材基板８０１から島８０８を分離する。その後、移動先基板８３１上の所定の位置に接合する。移動先基板８３１は、例えば母材基板８０１や島８０８と異なる材料とすることもできる。接合に先立って、必要に応じて接合する面（島の接合面及び移動先基板表面）の接合のための表面処理を行うことができる。図示しないが、移動先基板８３１と島８０８の間には別の薄膜層を設けることもできる。
島８０８を移動先基板８３１に接合した後、図８Ｃに示すように、絶縁膜として利用される固定層８１４における島８０８上の電極８２２及び電極８２４の位置に開口部を形成する。その後、配線形成のための層間絶縁膜８４２を形成し、図８Ａに示すように、配線層８５４及び配線層８５６を形成して、配線層８５４及び配線層８５６をそれぞれ電極８２２及び電極８２４に結合する。このようにして、固定層８１４が、島８０８の上面と、島８０８の第１方向の両側の側面とに延在する半導体素子８００の作製が完了する。
以上のとおり、本実施の形態に係る半導体素子の製造方法によれば、母材基板上に形成した素子を備えた半導体薄膜層の島を良好に母材基板から分離して、良好に移動先基板に接合することができ、高性能、高信頼性を有する複合材料素子を得ることができる。上記の製造方法は、半導体素子が備える半導体薄膜層のサイズ、構造など種々の形態が適用可能である。ピックアップ基板が備える有機材料からなるピックアップバンプは、例えば標準的なフォトリソグラフィによって作製するため、素子構造及び半導体薄膜層の形態の種々の変更、及び移動先基板の形態の種々の変更に対応して、最適なピックアップ基板を容易に準備することができる。このように、本実施の形態に係る半導体素子の製造方法によれば、最適な半導体薄膜層の母材基板からの分離及び移動先基板上の接合を容易に実現できる。
［固定層１１０の形状の変形例］
図９は、固定層１１０の形状の変形例を示す図である。
図９Ａに示すように、母材基板１０１に設けられている固定層１１０の幅Ｌ２ｂ及び半導体薄膜層の島１０８の側面を被覆する固定層１１０の幅Ｌ２ｂを、島１０８の上面を被覆する固定層の幅Ｌ２ａよりも狭くしてもよい。このようにすることで、ピックアップ基板２００により島１０８を母材基板１０１から取り外す際に、母材基板１０１に設けられている固定層１１０と島１０８に設けられている固定層１１０とが分離されやすくなる。
この場合、図９Ｂに示すように、移動先基板３０１に接合した複合材料素子の形態においても、半導体薄膜層の島１０８の短辺の側面を被覆する固定層１１４の幅Ｌ２ｂが、上面を被覆する固定層１１４の幅Ｌ２ａよりも狭くなる。
また、図９Ｃに示すように、半導体薄膜層の島１０８を被覆する固定層１１０の長辺領域に、半導体薄膜層の島１０８の長辺の側面の一部を被覆し、かつ母材基板１０１へ延在する領域１３０を設けることもできる。この時、固定層１１０による長辺の側面の被覆率が短辺の被覆率よりも小さくなるようにすることが好ましい。この場合、図９Ｄに示すように、移動先基板３０１に半導体薄膜層の島１０８を接合した形態において、半導体薄膜層の島１０８の長辺の側面の一部を被覆する固定層１１０の領域１３１が形成された状態になる。この状態で、固定層１１０による長辺の側面の被覆率は短辺の被覆率よりも小さい。
［半導体薄膜層１０４の格子欠陥の低減］
Ｓｉウエハ上にＧａＮエピタキシャル層を形成する過程で、母材基板１０１の材料と半導体薄膜層の材料との格子不整合、及び母材基板１０１の材料と半導体薄膜層の材料の熱膨張係数の不整合（熱膨張係数の差異）に起因して、半導体薄膜層１０４に結晶欠陥が導入される場合がある。
このような課題を解決するために、母材基板１０１として、半導体薄膜層と同系統の材料を用いてもよい。この場合、エッチングを用いて母材基板１０１から半導体薄膜層を分離することが困難になるので、母材基板１０１と半導体薄膜層１０４との間に、母材基板１０１及び半導体薄膜層１０４の材料とエッチング速度の差が大きい異種材料層を設けた半導体ウエハを第１基板として用いてもよい。また、母材基板１０１と半導体薄膜層１０４との間に、格子定数及び熱膨張係数が異なる材料により構成される異種材料層を設けた半導体ウエハを第１基板として用いてもよい。異種材料層の材料として、例えばＳｉを用いることができる。この場合、母材基板１０１と半導体薄膜層１０４との間に設ける異種材料層の厚みの上限を、半導体薄膜層１０４の厚みと同等にすることが好ましい。
母材基板１０１と半導体薄膜層１０４との格子定数の差は、例えば、半導体薄膜層１０４と異種材料層との格子定数の差よりも小さい。また、母材基板１０１半導体薄膜層１０４との熱膨張係数の差は、例えば、半導体薄膜層１０４と異種材料層との熱膨張係数の差よりも小さい。
母材基板１０１が例えばＧａＮ基板であり、異種材料層が例えばＳｉ（１１１）により形成されており、半導体薄膜層１０４が例えばＧａＮにより形成されている場合、ＧａＮの熱膨張係数２．５９ｐｐｍが、Ｓｉ（１１１）の熱膨張係数５．５９ｐｐｍよりも小さいため、母材基板１０１には下側に反る応力（上側に凸になる向きの応力）が発生し、半導体薄膜層１０４には、母材基板１０１と反対に、上側に反る応力（下側に凸になる向きの応力）が発生することがある。このように、母材基板１０１及び半導体薄膜層１０４にそれぞれ反対向きの応力が発生することで、母材基板１０１及び半導体薄膜層１０４が反りにくいようにすることができる。
さらに、母材基板１０１と半導体薄膜層１０４との間に設ける異種材料層の厚みの上限を半導体薄膜層１０４と同等とすることで、母材基板１０１と半導体薄膜層１０４との間に設ける異種材料層の熱膨張係数が半導体薄膜層１０４の熱膨張係数と異なっても、半導体薄膜層１０４に対する基板（母材基板１０１と薄い異種材料層との積層構造）の熱応力の影響は、半導体薄膜層１０４との熱膨張係数差が小さい母材基板１０１の影響が支配的になる。したがって、異種材料層が半導体薄膜層１０４に与える熱応力の影響を小さく抑えることができる。その結果、半導体薄膜層１０４の格子欠陥を低減することができる。
また、所定のエッチング方法に対する異種材料層のエッチング速度は、所定のエッチング方法に対する母材基板１０１及び半導体薄膜層１０４のエッチング速度よりも大きい。このようにすることで、格子欠陥が少ない半導体薄膜層１０４を形成するとともに、異種材料層により図１Ｃに示した除去予定領域１０６を形成することで、効率的に空隙１０３を形成することができる。
［移動先基板３０１の材料の変形例］
半導体素子のチップサイズが大きい場合には、半導体素子チップのベースとなる基板材料の熱伝導特性によりチップ内で熱分布が発生し、半導体素子チップ動作時にチップの中央領域でチップの温度上昇が大きいという課題が生じる。特に、半導体素子チップのベースとなる基板の熱伝導率が小さい場合には該温度分布が大きくなるという課題が生じる。
そこで、移動先基板３０１の材料として、母材基板１０１の熱伝導率よりも高い熱伝導率を有する材料を選択してもよい。移動先基板３０１として、例えば、ＳｉＣ、ＡｌＮ、ＳｉＮなどのセラミックス基板、Ｃｕ又はＡｌなどの金属基板、Ｗ、Ｃｒ、Ｃｕ、Ｍｏなどの複数の金属から構成される複合金属材料、金属材料層とセラミック材料とを含む複合材料基板又は積層材料基板、炭素を含む材料の基板などを用いることができる。移動先基板３０１の熱伝導率を母材基板１０１の熱伝導率よりも大きくすることにより、放熱しやすい半導体素子を製造することができる。
半導体薄膜層を複数の島に分割し、分割後の複数の島のそれぞれに形成した複数の要素素子を相互接続することにより、要素素子の放熱性を向上させることができるので、複数の要素素子により構成される半導体素子の温度上昇を抑制することができる。特に、移動先基板３０１として熱伝導率が高い材料を使用することで、大きな電流が流れる動作においても各要素素子の温度上昇を抑制することができる。
複数の要素素子により構成される集合半導体素子を製造するにあたって、母材基板１０１に形成された半導体薄膜層の複数の島１０８を同時に移動先基板３０１に移動させてもよい。移動先基板３０１に移動された複数の島１０８に電極を形成したり、複数の島１０８の少なくともいずれかの間を接続する配線パターンを形成したりすることにより、複数の要素素子が連携して動作する集合半導体素子を製造することができる。
［結晶の方向の最適化］
図１０は、母材基板１０１として使用する半導体エピタキシャルウエハを模式的に例示した図である。図１０においては、母材基板１０１としてのＳｉ基板に形成された複数のＩＩＩ族窒化物半導体薄膜層の島１０８を示している。良好な状態でＩＩＩ族窒化物半導体薄膜層の島１０８を母材基板１０１から取り外せるようにするためには、島１０８の辺の方向が、母材基板１０１としてのＳｉ（１１１）基板の＜１１２＞方向に対して±４５°以下の角度範囲であることが好適である。島１０８の長辺の方向が、母材基板１０１としてのＳｉ（１１１）基板の＜１１２＞方向であることが好ましい。
Ｓｉ（１１１）は、特定のエッチング液に対して異方性エッチング特性を示す。Ｓｉ（１１１）の異方性エッチング特性を利用することにより、ウエハ全体をエッチング除去することなく、Ｓｉ（１１１）の表面領域をエッチングにより除去することで、Ｓｉ（１１１）上にエピタキシャル成長した半導体薄膜層をＳｉ（１１１）から分離することが可能になる。従来、母材基板１０１としてＳｉ（１１１）を使用した場合に母材基板１０１でエピタキシャル成長させて形成する半導体薄膜層の島１０８の方向の好適な向きは知られていなかった。これに対して、発明者は、島１０８の一つの辺（例えば長い方の辺）の方向をＳｉ基板の＜１１２＞方向に対して±４５°以下の角度範囲にすることが好適であることを見出した。発明者は、特に、島１０８の長辺の方向をＳｉ基板の＜１１２＞方向と略平行にすることがさらに好適であることを見出した。
また、発明者は、半導体薄膜層の島１０８を六方晶により形成する場合、半導体薄膜層の島１０８の長辺の方向を、ＧａＮなどのＩＩＩ族窒化物半導体単結晶のような六方晶材料の＜１―１００＞方向に対して±４５°以下の角度範囲にすることが好適であることを見出した。発明者は、特に、半導体薄膜層の島１０８の長辺の方向を、六方晶材料の＜１―１００＞方向と略平行にすることがさらに好適であることを見出した。
図１０に示すように、島１０８は、長さがＬ３の辺と長さがＬ４の辺を有している。以下の説明では、辺の長さＬ３が辺の長さＬ４よりも長い長方形である場合を例示するが、Ｌ３＝Ｌ４の場合（すなわち島１０８が正方形である場合）、いずれかの辺を長辺として本発明を適用することもできる。
島１０８が長方形である場合、Ｌ３の長さを有する辺（長い方の辺）をＳｉ（１１１）基板の＜１１２＞方向と略平行になるように、島１０８を形成することが好適である。ここで略平行とは、ある一定の誤差ないしばらつきの範囲内で平行であって、極端に大きく平行から外れていない（例えば、平行に対して±１０°を超えない）ことを意味する。
Ｓｉ（１１１）基板上にＣ面（（０００１）面）のＩＩＩ族窒化物半導体薄膜層を結晶成長させると、Ｓｉの＜１１２＞方向とＩＩＩ族窒化物半導体薄膜層の結晶の方向＜１―１００＞方向とが平行となる。この場合、島１０８の長さがＬ３の辺をＩＩＩ族窒化物半導体エピタキシャル層の結晶の＜１−１００＞の方向と略平行となるように島１０８を形成することが好適である。
既に述べたように、島１０８を形成する方法としては複数の方法を採用することが可能であり、例えば、結晶成長させた半導体薄膜層にエッチングを施すことにより、一つの辺の方向がＩＩＩ族窒化物半導体エピタキシャル層の結晶の＜１−１００＞の方向と略平行な半導体薄膜層の島１０８を形成することができる。
また、母材基板１０１上にＳｉＯ２、ＳｉｘＮｙなどの無機絶縁膜により開口を有するマスク層を形成し、開口領域に半導体薄膜層を選択成長させることにより、島１０８の最も長い辺の方向がＳｉ（１１１）の＜１１２＞方向又は六方晶の＜１−１００＞方向と略平行な半導体薄膜層の島１０８を形成してもよい。また、選択成長させた半導体薄膜層から横方向にマスク層上で結晶成長させることにより、島１０８の最も長い辺の方向がＳｉ（１１１）の＜１１２＞方向又は六方晶の＜１−１００＞方向と略平行な半導体薄膜層の島１０８を形成してもよい。マスク層上に結晶成長した半導体薄膜層の島１０８は、マスク層外領域に結晶成長した半導体薄膜層と比較して欠陥が少なく、高品質な結晶成長領域が得られる。
発明者が行った検証実験によれば、半導体薄膜層の島１０８の長辺（Ｌ３の長さの辺）をＳｉ（１１１）基板の＜１１０＞方向に略平行にした場合（図１０に示した矩形の島１０８を９０°回転した場合）には、素子領域の直下のＳｉ（１１１）基板表面のエッチングが進行せず、島１０８の直下全面にわたるＳｉ基板表面のエッチング除去を行うことができなかった。その結果、母材基板１０１として用いたＳｉ（１１１）基板から、島１０８を良好な状態で取り外すことができなかった。
図１１は、発明者が実験で調べた、半導体薄膜層の島１０８の長辺の方向とＳｉ（１１１）の＜１１２＞方向又は六方晶の＜１−１００＞方向とがなす角度θと、半導体薄膜層の島１０８の長辺に垂直な方向のＳｉ（１１１）基板表面領域のエッチング速度との関係を示す図である。図１１Ａの縦軸は、θ= ０°、４５°、９０°とした場合のエッチング速度を、０°の場合のエッチング速度で除算して得られた値を示している。図１１Ｂは、角度θについて説明するための図である。
図１１Ａに示すように、θが４５°を超えて９０°に向かうと、長辺に対して垂直な方向に対するエッチング速度が大きく低下する。図１１に示すように、島１０８とＳｉ（１１１）基板との間のエッチングを良好に進行させ、島１０８とＳｉ（１１１）基板との間の島１０８の直下領域全体に空隙を形成するためには、島１０８の長辺の方向とＳｉ（１１１）の＜１１２＞方向又は六方晶の＜１−１００＞方向とのなす角度θが少なくとも４５°を超えないことが望ましい。
この結果から、島１０８の直下の全面にわたりＳｉ（１１１）基板の表面領域をエッチング除去する際に、島１０８の直下全面にわたるＳｉ基板表面のエッチング除去を行い、良好な状態で半の島１０８をＳｉ（１１１）基板から取り外すためには、矩形形状の島１０８の長辺（長さがＬ１の辺）の方向とＳｉ（１１１）基板の＜１１２＞方向との角度を±４５°以下の角度範囲に設定することが望ましいということを確認できた。
半導体薄膜層がＩＩＩ族窒化物やＳｉＣのような六方晶系の結晶である場合には、矩形の半導体薄膜層の島１０８の長辺（図１０のＬ３）の方向が六方晶の＜１―１００＞の方向となす角度が±４５°以下の角度範囲となるようにすることが望ましい。なお、半導体薄膜層の島１０８は、ＩＩＩ族窒化物半導体やＳｉＣ以外の六方晶系を有する材料、例えばＺｎＯであってもよい。
以上の説明においては、半導体薄膜層の島１０８が矩形形状である場合を例に説明したが、半導体薄膜層の島１０８が他の形状である場合、半導体薄膜層の島１０８において最も長い辺をＳｉ（１１１）基板の＜１１２＞方向と略平行な方向（最も長い辺の方向を半導体エピタキシャル層の結晶の＜１−１００＞方向と略平行）とすることができる。
図１２は、Ｓｉ（１１１）基板の母材基板１０１に設けられている六角形状の半導体薄膜層の島１０９を示す図である。島１０９は、長さがＬ１、Ｌ２、Ｌ３の辺を持ち、Ｌ１＞Ｌ２、Ｌ３の関係を満たす。すなわち、長さがＬ１の辺が最も長い辺である。図１２に示すように、半導体薄膜層の島１０９のＬ１の長さの辺をＳｉ（１１１）の＜１１２＞方向と略平行とする。この場合には、六方晶により構成される半導体薄膜層の島１０９を移動先基板３０１の上に接合した形態では、半導体薄膜層の島１０９のＬ１の長さの辺（すなわち最も長い辺）を六方晶の＜１−１００＞方向と略平行となる。
なお、母材基板１０１は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であってもよい。また、母材基板１０１と半導体薄膜層とを同種材料とした基板であってもよい。この場合、例えば半導体薄膜層がＩＩＩ族窒化物半導体である場合、母材基板１０１として、例えばＧａＮ基板上にＳｉ（１１１）層が設けられた基板であってもよい。ＧａＮ基板上にＳｉ（１１１）が設けられた基板を母材基板１０１とする場合、ＧａＮは絶縁基板（半絶縁性基板又は高抵抗基板）であっても導電性基板（不純物をドーピングした基板）であってもよい。
他の例として、母材基板１０１は、例えば、石英基板やサファイヤ基板などの酸化物材料、またはＳｉＮやＡｌＮなどの窒化物材料、または半導体材料からなる基板上にＳｉ（１１１）層をウエハボンディングした基板であってもよい。
（実験例）
図１３Ａは、母材基板１０１としてのＳｉ（１１１）基板上に形成したＧａＮ半導体薄膜層の島の顕微鏡写真である。図１３Ａは、Ｓｉ（１１１）の＜１１２＞方向と略平行又はＧａＮ半導体薄膜層の＜１−１００＞方向と略平行な方向に長辺を持つ半導体薄膜層の島の少なくとも直下のＳｉ（１１１）基板の表面領域をエッチング除去した状態の顕微鏡写真である。半導体薄膜層の島の少なくとも直下領域には、半導体薄膜層の島とＳｉ（１１１）基板との間に空隙が形成されている。
図１３Ｂは、母材基板１０１の結晶方向に対する半導体薄膜層の島の長辺の方向が図１３Ａと異なるＧａＮ半導体薄膜層の島の顕微鏡写真である。図１３Ｂは、Ｓｉ（１１１）の＜１１２＞方向と略垂直又はＧａＮ半導体薄膜層の＜１−１００＞方向と略垂直な方向に長辺を持つ半導体薄膜層の島の少なくとも直下のＳｉ（１１１）基板の表面領域をエッチングする工程を経た状態におけるＧａＮ半導体薄膜層の島の表面の顕微鏡写真である。図１３Ｂに示すように、半導体薄膜層の島の少なくとも直下領域には、半導体薄膜層の島とＳｉ（１１１）基板との間に空隙が形成されていない領域が残存している。
なお、図１３Ｂに示したサンプルのエッチング時間は図１３Ａに示したサンプルのエッチング時間の約３倍である。図１３Ｂの（１）で示す領域の色が濃く見えるが、この色が濃く見える領域が、空隙が形成されていない領域である。図１３Ｂに示すように、図１３Ｂに示したサンプルに対して相当長い時間エッチングしても、半導体薄膜層の島の直下領域には、半導体薄膜層の島とＳｉ（１１１）基板の間に空隙が形成されていない領域が残存している。
図１３Ｂの（２）で示す領域は、固定層である。図１３Ｂの（３）で示す領域は、半導体薄膜層である。図１３Ｂの（４）で示す領域においては、半導体薄膜層の島にエッチングダメージが発生していることが確認できた。
以上説明した通り、発明者の実験で、六方晶の半導体薄膜層（例えば、ＧａＮ、ＩｎＮ、ＡｌＮ、ＧａＮ／ＡｌｘＧａ１−ｘＮ／ＩｎｘＧａ１−ｘＮなどの積層、ＳｉＣ、ＺｎＯなどの半導体薄膜層）の島を第１の基板（Ｓｉ（１１１）基板）から分離するために六方晶の半導体薄膜層の島の直下の全領域において半導体薄膜層の島と第１の基板との間に空隙を形成するためには、半導体薄膜層の島の長辺の方向を少なくともＳｉ（１１１）の＜１１２＞の方向と略平行とするか、六方晶（ＧａＮエピタキシャル層）の＜１−１００＞の方向と略平行にすることが望ましいことが確認できた。
図１４は、発明者が行った実験で、＜１−１００＞方向と長辺が略平行な半導体薄膜層の島を移動先基板３０１に接合した状態の顕微鏡写真である。図１４に示すように、半導体薄膜層の島の上には固定層１１４の一部（半導体薄膜層の島の上面および短辺の側面の一部領域を被覆している固定層）を残している。
図１４に示す顕微鏡写真には、移動先基板３０１に接合した半導体薄膜層の島は干渉縞や色ムラが見られず、半導体薄膜層の島が移動先基板３０１に良好に接合できていることを確認できる。このように移動先基板３０１に良好な状態で半導体薄膜層の島が接合できる理由は、＜１−１００＞方向と半導体薄膜層の島の長辺が略平行な半導体薄膜層の島を形成し、半導体薄膜の島と母材基板１０１との間で少なくとも半導体薄膜層の島の直下領域で空隙が形成できているとともに、空隙に面した半導体薄膜の表面にエッチング工程によるダメージが発生していないからであると考えられる。半導体薄膜層の島の直下領域で空隙が形成された状態で半導体薄膜層の島を母材基板１０１から分離することにより、良好な状態で半導体薄膜層の島を母材基板１０１から分離できているからであると考えられる。
［固定層１１０を破断させやすくする方法］
図１５は、固定層１１０を破断させやすくする方法について説明するための図である。図１５Ａに示すように、半導体薄膜層の島１０８と母材基板１０１との間に空隙を形成するエッチング工程で、図１Ｅに示した空隙１０３よりも広い領域にわたり形成された空隙１１７を形成してもよい。図１５Ａに示す例においては、固定層１１０が母材基板１０１上に形成されている領域の一部において、固定層１１０と母材基板１０１との間に空隙が形成されている。
この状態で固定層１１０に下向きの力が加わると、固定層１１０における、母材基板１０１との間に空隙１１７が存在する領域の角（図１５Ａの破線の楕円部分）に大きな応力がかかり、図１５Ｂに示す破線の部分に亀裂が発生したり破断したりしやすくなる。
図１６は、固定層１１０の分離状態を実際の実験で観察した結果を示す顕微鏡写真である。図１６は、母材基板１０１から分離した半導体薄膜層の島１０８を裏面（接合予定面）から観察した顕微鏡写真である。図１６のＡで示した箇所に半導体薄膜層の島１０８の側面の一部領域を被覆した固定層１１０がある。図１６は半導体薄膜層の島の裏面から見ているため、固定層１１０の上面部分は見づらいが、図１６のＡの近傍のカッコで示した幅の固定層１１０が、半導体薄膜層の島１０８の側面ａから半導体薄膜層の島１０８の上面（図１６で見えている面と反対側の面）を経て側面ｂに至っている。
図１６に示す通り、半導体薄膜層の島１０８の側面から半導体薄膜層の島１０８の外側に延在する固定層１１０は見られない。また、図１６に示した半導体薄膜層の島１０８の裏面（顕微鏡で観察している面）の高さを超えて伸びる固定層１１０は見られない。
図１７は、図１６に示した母材基板から分離した半導体薄膜層の島１０８を移動先基板３０１に接合した状態の顕微鏡写真である。図１７に示す半導体薄膜層の島１０８の上面及び側面には固定層１１０の一部が残留している。図１７に示すように、母材基板１０１から分離した半導体薄膜層の島１０８は、移動先基板３０１に良好に接合できている。
図１６及び図１７に示した顕微鏡観察写真では、半導体薄膜層の島１０８に設けた固定層の位置が半導体薄膜層の島１０８の中心位置から少し上方にずれた位置に形成されているが、半導体薄膜層の島１０８に対して固定層１１０を形成する位置は半導体薄膜層の島１０８の中心線上でもよく、中心線からずれた位置に形成してもよい。また、固定層１１０を形成する位置は、島１０８の中心線に対して斜めの方向であってもよい。
また、固定層１１０は、第１方向に相当する長手方向に延在する領域から第２方向に相当する短手方向に延伸する領域を有していてもよい。図１８は、短手方向に延伸する領域を有する固定層１１０の例を示す図である。図１８Ａに示す固定層１１０は、固定層１１０の長手方向における同一の位置から両側に延伸する領域を有している。図１８Ｂに示す固定層１１０は、固定層１１０の長手方向における異なる位置から両側に延伸する領域を有している。
［半導体薄膜層への段差構造の形成］
半導体薄膜層に素子構造を形成する場合には、素子構造の機能に応じて半導体薄膜層に段差が形成される。図１９は、母材基板１００１上に形成された半導体薄膜層を個別の半導体薄膜層の島１００２に分割した状態を模式的に示す図である。図１９Ａは母材基板１００１及び半導体薄膜層の島１００２の上面視図であり、図１９Ｂは断面図である。半導体薄膜層の島１００２は、それぞれ高さが異なる複数の領域（１００２ａ、１００２ｂ）を有している。
このような半導体薄膜層の島１００２が形成された母材基板１００１の表面をエッチング除去して半導体薄膜層の島１００２を母材基板から分離する工程で、領域１００２ｂは領域１００２ａよりも厚みが小さいため、母材基板１００１における領域１００２ｂの周辺もエッチングにより除去される。エッチング前にレジストマスク開口部を形成する際のマスク開口部のアラインメント精度は±０ではないため、マスク開口部と島１００２の外周線との間にずれが生じる。そこで、マージンを確保するために、レジストマスク開口部の外周線が島１００２の外周線の外側に位置するようにする必要がある。その結果、図１９Ｂに示すように領域１００２ｂの周辺の領域に溝１００３が形成される。
溝１００３が形成されると、溝１００３の領域に露出する領域１００２ｂ直下の母材基板１００１の表面領域の側面の面積が、領域１００２ａ直下の母材基板１００１の表面領域の側面の面積よりも大きくなる。その結果、エッチング液に接触する側面の面積が大きい母材基板１００１の一部の領域（領域１００２ｂの直下領域）のエッチングによる除去がより速く進行することで、領域１００２ｂの直下における母材基板１００１に段差が生じる。半導体薄膜層の島１００２の直下に段差があると、半導体薄膜層の島が下方（母材基板方向）に押された場合に、この段差によって半導体薄膜層の島が鋭角に曲がりクラックが発生するという課題が生じ得る。そこで、このような課題を解決するために、半導体薄膜層を形成する工程において、半導体薄膜層の外周に露出しない段差構造を形成することが、半導体薄膜層を母材基板から分離することにより半導体素子を製造する方法においては好適である。
図２０は、半導体薄膜層の島の外周に露出しない段差構造が形成された半導体薄膜層の島９２０を含む半導体素子を示す図である。図２０Ａは半導体素子の上面視図であり、図２０Ｂは、Ａ−Ａ線断面図であり、図２０Ｃは、Ｂ−Ｂ線断面図である。図２０においては、移動先基板９３１に、表面にｐ型半導体層が露出している領域９２１、表面にｎ型半導体層が露出している凹状の９２２、及び表面にｐ型半導体層が露出している外周壁９２３が形成された半導体薄膜層の島９２０が接合されている。
図２１は、図２０に示した半導体素子を製造する方法について説明するための図である。ここではＬＥＤ構造を例にとって説明するが、本製造方法はＬＥＤ構造を有する半導体素子を製造する方法に限定するものではなく、種々の素子構造を備える半導体素子を製造する方法に適用できる。
図２１Ａにおける母材基板９０１は、ＬＥＤ半導体層（例えばＧａＮなどのＩＩＩ族窒化物半導体層の積層構造）をエピタキシャル成長するための母材基板であり、例えばＳｉ基板である。図２１Ａにおける破線の領域は、半導体薄膜層の複数の島９２０が形成される予定となる領域である。
図２１Ｂは、図２１ＡのＡ−Ａ線断面図である。図２１Ｂに示すように、半導体薄膜層の島９２０は、表面にｐ型半導体層が露出している領域９２１、ｐ型半導体層をエッチング除去して表面にｎ型半導体層が露出している領域９２２、及び表面にｐ型半導体層が露出している外周壁９２３を有する。
図２１Ｃに示すように、母材基板９０１上で個別の半導体薄膜層の島９２０に分割する。続いて、ｐ型半導体層が露出した領域９２１、ｎ型半導体層が露出した領域９２２及び外周壁９２３の表面の少なくとも一部の領域と母材基板９０１とを結合するように固定層９２８を形成する。図２１Ｄは、分割して形成された島９２０の周辺の断面図であり、島９２０と母材基板９０１とを結合する固定層９２８が形成された状態を示している。図２１Ｃでは６個の半導体薄膜層の島９２０を図示しているが、半導体薄膜層の島９２０の個数、ピッチ、形状、サイズなどは適宜設計することができる。ｎ型半導体層が露出した領域９２２には、段差が半導体薄膜層の島９２０の外周に露出しないように外周壁９２３を設けているので、半導体薄膜層の島９２０の周囲の母材基板９０１の領域には、半導体薄膜層の島９２０が備える素子構造を反映した段差が形成されない。
半導体薄膜層の島９２０を形成する予定領域以外の半導体薄膜層をエッチングして半導体薄膜層の島９２０を形成する工程では、標準的なフォトリソグラフィおよびエッチング工程を適用することができる。図示しないが、この工程の後に、ｐ型半導体層が露出した領域９２１の表面の一部領域およびｎ型半導体層が露出した領域９２２の表面の一部領域に電極コンタクトを形成してもよい。電極コンタクトの形成では、例えばオーミックコンタクトを形成することができる金属薄膜層を形成し、低抵抗の電極コンタクトを形成するために適宜、電極コンタクトシンター工程を実行することができる。
続いて、図２１Ｅに示すように、母材基板９０１の表面のうち、少なくとも半導体薄膜層の島９２０の直下の母材基板９０１の表面領域をエッチングにより除去する。半導体薄膜層の島９２０の直下の母材基板９０１の表面領域をエッチング除去する工程では、母材基板９０１の表面領域のエッチング速度が半導体薄膜層のエッチング速度よりも速いエッチング液またはエッチングガスを使用することが望ましい。このエッチング工程で半導体薄膜層の島９２０と母材基板９０１との間に空隙（図２１Ｅにおける斜線領域）が形成される。
続いて、図２１Ｆに示すように、半導体薄膜層の島９２０を第１の基板から分離する。図示を省略するが、この工程では半導体薄膜層の島を一時的に接着又は吸着する構造体（例えば上述のピックアップ基板）を使うことができる。図２１Ｆに示す例では、島９２０を分離した後、固定層９２８の一部が母材基板９０１に残留している。
続いて、図２１Ｇに示すように、移動先基板９３１上に、母材基板９０１から分離した半導体薄膜層の島９２０を接合する。移動先基板９３１上に半導体薄膜層の島９２０を接合する工程では、接着剤を使用せずに移動先基板９３１上に半導体薄膜層の島９２０を圧接する。半導体薄膜層の島９２０を移動先基板９３１上に接合する工程に先立って、半導体薄膜層の島９２０の接合面および移動先基板９３１の表面の表面処理工程を実行してもよい。図示しないが、半導体薄膜層の島９２０と移動先基板９３１との間（少なくとも半導体薄膜層の直下領域）に、別の材料層を設けてもよい。なお、半導体薄膜層の島９２０を移動先基板９３１に接合する工程では接着剤を使用しない接合が望ましいが、接着剤を含むペーストやシートを用いて接合してもよい。
続いて、図２１Ｈに示すように、半導体薄膜層の島９２０を移動先基板９３１に接合した後に、層間絶縁膜及び配線など半導体素子に必要な構造を形成する。例えば、電極と半導体薄膜層の島９２０の表面との接触抵抗を下げるためのシンターが不要な場合、又はシンター温度が低い場合、半導体薄膜層の島９２０を移動先基板９３１に接合した後に、固定層９２８に開口を形成し、開口内のｐ型半導体層が露出した領域９２１に電極９２４を形成し、ｎ型半導体層が露出した領域９２２に電極９２５を形成し、電極９２４及び電極９２５と接続する配線層９２７を形成する。さらに、上述の固定層９２８の一部を含む層間絶縁膜９２６を形成してもよい。例えば、固定層９２８の一部の上に層間絶縁膜９２６を設けてもよい。
移動先基板９３１に複数の島９２０を接合した場合、複数の島９２０のそれぞれに形成された電極９２４及び電極９２５を配線層９２７により接続してもよい。複数の島９２０は、所定サイズの一つの半導体素子を複数の小サイズの要素半導体素子（複数の小サイズの島）に分割したものであってもよい。複数の小サイズ要素半導体素子は全て同じ構造を備えたものであってもよいし、全て同じサイズであってもよい。このようにすることで、次のように温度上昇を抑制するために好適である。
大きなサイズの一つの半導体素子では、動作時の発熱が大きく、特に中心領域で発生した熱の放散が悪いため中心領域における素子の温度上昇が大きくなる。これに対し、一つの半導体素子を複数の小サイズ要素半導体素子に分割した場合には、分割された要素半導体素子が小サイズであることと、各要素半導体素子が熱伝導性の高い金属材料の配線層９２７で接続されていることにより、各要素半導体素子で発生した熱が移動先基板９３１及び配線層９２７を介して効率よく放散される。その結果、各小サイズ要素半導体素子の温度上昇が抑制される。
また、半導体薄膜層である複数の要素半導体素子を移動先基板９３１上に接合するので、各小サイズ要素半導体素子を金属薄膜配線層で接続することができるため高密度集積が可能となる。その結果、一つの半導体素子を複数の要素半導体素子に分割してもコンパクトな半導体素子が得られる。このような形態は、特に大電流を流す半導体素子、例えばＳｉ、ＳｉＣ、ＧａＮ、Ｇａ２Ｏ３、ダイヤモンドなどの半導体材料を使ったパワー半導体素子に好適な形態である。
なお、図２１Ａ〜図２１Ｈを参照しながら説明した半導体素子を製造する方法においては、図２１Ｄにおいて固定層９２８を形成する場合を例示したが、固定層９２８を形成することなく、図２１Ｅ以降の工程を実行してもよい。この場合、例えば、図２１Ｉに示すように、島９２０の表面（例えばｐ型半導体層が露出した領域９２１及び外周壁９２３の表面）にピックアップ基板９３０を固定した状態で、斜線で示す空隙を形成し、空隙を形成した後にピックアップ基板９３０を引き上げることで、島９２０を母材基板９０１から分離してもよい。図２１Ｉの状態において、ピックアップ基板９３０以外の外部装置により島９２０を固定してもよい。
このように、固定層９２８を形成しない場合、半導体薄膜層の島９２０を移動先基板９３１に接合した後に、ｐ型半導体層が露出した領域９２１に電極９２４を形成し、ｎ型半導体層が露出した領域９２２に電極９２５を形成する。また、p型半導体層が露出した領域９２１及びｎ型半導体層が露出した領域９２２の少なくとも一部領域を覆うと共に、電極９２４および電極９２５の一部を露出させる開口部を有する層間絶縁膜９２６を形成し、電極９２４及び電極９２５と接続する配線層９２７を形成する。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されず、その要旨の範囲内で種々の変形及び変更が可能である。また、複数の実施の形態の任意の組み合わせによって生じる新たな実施の形態も、本発明の実施の形態に含まれる。組み合わせによって生じる新たな実施の形態の効果は、もとの実施の形態の効果を合わせ持つ。
１０１ 母材基板
１０２ 除去予定層
１０３、１１７、５０３、８０３ 空隙
１０４ 半導体薄膜層
１０６ 除去予定領域
１０８、１０９、５０８、７０８ 島
１１０、１１４、５１４ 固定層
１３０、１３１ 領域
２００、５２０、９３０ ピックアップ基板
２０１、５２１ ベース基板
２０２、５２２ ピックアップバンプ
２０４ ピックアップ層
３０１、５３１、７３１、８３１ 移動先基板
５０１、７０１、８０１ 母材基板
５１１ ベース基板
８０８ 島
８１４ 固定層
８１６ 開口部
８２２、８２４ 電極
８４２ 層間絶縁膜
８５４、８５６ 配線
９２０ 島
９２１ ｐ型半導体層
９２２ ｎ型半導体層
９２３ 外周壁
９２４、９２５ 電極
９２６ 層間絶縁膜
９２７ 配線層
９２８ 固定層
９３１ 移動先基板
１００１ 母材基板
１００２ 島
１００３ 溝
３００１ 母材基板
３００２ 犠牲層
３００３、３００４ 半導体エピタキシャル層
３００４ 支持体

Claims (20)

  1. 第１基板の上方に形成された半導体薄膜層を前記第１基板から分離して、前記第１基板と異なる第２基板上に接合する半導体素子の製造方法であって、
    前記半導体薄膜層の前記第１基板の側と反対側の主面の少なくとも一部と、前記第１基板における前記半導体薄膜層の側の面の少なくとも一部とを結合する薄膜である固定層を形成する工程と、
    前記半導体薄膜層又は前記第１基板の一部の領域、又は前記半導体薄膜層と前記第１基板との間の層の一部の領域を除去することにより空隙を形成する工程と、
    前記空隙を形成した後に、前記半導体薄膜層の前記主面に第３基板に形成された有機材料層を前記固定層及び前記半導体薄膜層の少なくとも一部の結合領域と結合する工程と、
    前記有機材料層が前記結合領域に結合された状態で前記第３基板を前記第１基板から離れる向きに移動することで、前記半導体薄膜層を前記第１基板から分離する工程と、
    前記第１基板から分離した後の前記半導体薄膜層を前記第２基板に接合する工程と、
    を有することを特徴とする半導体素子の製造方法。
  2. 前記半導体薄膜層を前記第２基板に接合する工程の後に、前記有機材料層を除去することにより、前記半導体薄膜層を前記第３基板から分離する工程をさらに有することを特徴とする、
    請求項１に記載の半導体素子の製造方法。
  3. 前記半導体薄膜層を前記第３基板から分離する工程において、前記有機材料層を溶解させることにより除去することを特徴とする、
    請求項２に記載の半導体素子の製造方法。
  4. 前記固定層を形成する工程において、前記第３基板を移動する力によって、前記第１基板上に形成されている前記固定層と前記半導体薄膜層の側面に形成されている前記固定層との間が切断する厚みの前記固定層を形成することを特徴とする、
    請求項１から３のいずれか一項に記載の半導体素子の製造方法。
  5. 前記固定層を形成する工程において、前記半導体薄膜層の前記主面上の第１方向において前記半導体薄膜層の両端間に延在し、前記第１方向と直交する第２方向の前記半導体薄膜層の両側面における少なくとも一部の領域において前記半導体薄膜層が露出するように前記固定層を形成することを特徴とする、
    請求項１から４のいずれか一項に記載の半導体素子の製造方法。
  6. 前記固定層を形成する工程において、前記第１方向に延在する前記固定層による前記半導体薄膜層における前記第１方向の両側面の被覆率よりも、前記第２方向に延在する前記固定層による前記半導体薄膜層における前記第２方向の両側面の被覆率が小さくなるように前記固定層を形成することを特徴とする、
    請求項５に記載の半導体素子の製造方法。
  7. 前記固定層を形成する工程において、前記半導体薄膜層の短辺の側面の被覆率よりも、前記半導体薄膜層の長辺の側面の被覆率が小さくなるように前記固定層を形成することを特徴とする、
    請求項５又は６に記載の半導体素子の製造方法。
  8. 複数の前記半導体薄膜層の島を形成する工程を有し、
    前記固定層を形成する工程において、前記複数の島に対応する複数の前記固定層を形成する工程と、
    を有することを特徴とする、
    請求項１から７のいずれか一項に記載の半導体素子の製造方法。
  9. 前記有機材料層を前記固定層と結合する工程は、
    前記複数の島に対応する位置のそれぞれに前記有機材料層が形成された前記第３基板を準備する工程と、
    前記第３基板に形成された複数の前記有機材料層を、複数の前記結合領域に結合させる工程と、
    を有することを特徴とする、
    請求項８に記載の半導体素子の製造方法。
  10. 前記固定層を形成する工程において、前記固定層と前記半導体薄膜層との間に電極を設け、
    前記半導体素子の製造方法は、前記半導体薄膜層を前記第２基板に接合する工程の後に、
    前記固定層に開口を形成する工程と、
    前記開口を介して、前記電極に接続する配線層を形成する工程と、
    をさらに有することを特徴とする、
    請求項１から９のいずれか一項に記載の半導体素子の製造方法。
  11. 前記半導体素子の製造方法は、前記半導体薄膜層を前記第２基板に接合する工程の後に、
    前記固定層に開口を形成する工程と、
    前記開口に電極を設ける工程と、
    前記固定層の少なくとも一部を含む層間絶縁層を形成する工程と、
    前記開口を介して、前記電極に接続する配線層を形成する工程と、
    をさらに有することを特徴とする、
    請求項１から９のいずれか一項に記載の半導体素子の製造方法。
  12. 前記第１基板と同一の大きさ又は前記第１基板よりも小さな前記半導体薄膜層の島を形成する工程をさらに有し、前記半導体薄膜層の島を形成する工程において、前記半導体薄膜層の島の辺の方向と、前記第１基板としてのＳｉ（１１１）基板の＜１１２＞方向との角度が±４５°以下の角度範囲になるように前記半導体薄膜層の島を形成することを特徴とする、
    請求項１から１１のいずれか一項に記載の半導体素子の製造方法。
  13. 前記半導体薄膜層の島を形成する工程において、前記半導体薄膜層の島における最も長い辺の方向と、前記第１基板としてのＳｉ（１１１）基板の＜１１２＞方向との角度が±４５°以下の角度範囲になるように前記半導体薄膜層の島を形成することを特徴とする、
    請求項１２に記載の半導体素子の製造方法。
  14. 前記半導体薄膜層の島を形成する工程において、六方晶により構成された前記半導体薄膜層の島における最も長い辺の方向が、六方晶の＜１−１００＞の方向に対して±４５°以下の角度範囲になるように前記半導体薄膜層の島を形成することを特徴とする、
    請求項１２又は１３に記載の半導体素子の製造方法。
  15. 前記固定層を形成する工程の前に、
    前記第１基板上に、前記半導体薄膜層と異なる材料により形成された異種材料層を形成する工程と、
    前記異種材料層上に前記半導体薄膜層を形成する工程と、
    をさらに有し、
    前記第１基板と前記半導体薄膜層との格子定数の差が、前記半導体薄膜層と前記異種材料層との格子定数の差よりも小さいことを特徴とする、
    請求項１から１４のいずれか一項に記載の半導体素子の製造方法。
  16. 前記第１基板と前記半導体薄膜層との熱膨張係数の差が、前記半導体薄膜層と前記異種材料層との熱膨張係数の差よりも小さいことを特徴とする、
    請求項１５に記載の半導体素子の製造方法。
  17. 所定のエッチング方法に対する前記異種材料層のエッチング速度が、前記所定のエッチング方法に対する前記第１基板及び前記半導体薄膜層のエッチング速度よりも大きいことを特徴とする、
    請求項１６に記載の半導体素子の製造方法。
  18. 前記半導体薄膜層を前記第２基板に接合する工程の前に、前記第１基板よりも熱伝導率が高い材料により構成される前記第２基板を準備する工程をさらに有することを特徴とする、
    請求項１から１７のいずれか一項に記載の半導体素子の製造方法。
  19. 複数の前記半導体薄膜層の島を形成する工程を有し、
    前記第２基板に接合する工程において、前記複数の半導体薄膜層の島を前記第２基板に接合し、
    前記第２基板に接合する工程の後に、前記第２基板に接合された前記複数の半導体薄膜層の島の少なくともいずれかを接続するための配線を形成する工程をさらに有することを特徴とする、
    請求項１８に記載の半導体素子の製造方法。
  20. 前記固定層を形成する工程の前に、前記半導体薄膜層を形成する工程をさらに有し、
    前記半導体薄膜層を形成する工程において、前記半導体薄膜層の外周に露出しない段差構造を形成することを特徴とする、
    請求項１から１９のいずれか一項に記載の半導体素子の製造方法。
JP2018035221A 2018-02-28 2018-02-28 半導体素子の製造方法 Active JP6431631B1 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2018035221A JP6431631B1 (ja) 2018-02-28 2018-02-28 半導体素子の製造方法
CN201880089952.1A CN111771256B (zh) 2018-02-28 2018-03-27 半导体元件的制造方法
PCT/JP2018/012370 WO2019167290A1 (ja) 2018-02-28 2018-03-27 半導体素子の製造方法、及び半導体素子
CN202110993602.1A CN113690184A (zh) 2018-02-28 2018-03-27 半导体元件的制造方法及半导体元件
TW108125348A TWI796504B (zh) 2018-02-28 2019-02-26 半導體元件的製造方法與半導體基板
TW108106385A TWI670755B (zh) 2018-02-28 2019-02-26 半導體元件的製造方法
US17/002,781 US11152216B2 (en) 2018-02-28 2020-08-26 Method for manufacturing semiconductor device
US17/477,538 US11670514B2 (en) 2018-02-28 2021-09-17 Method for manufacturing semiconductor device and semiconductor substrate
US18/307,798 US20240079244A1 (en) 2018-02-28 2023-04-27 Semiconductor substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018035221A JP6431631B1 (ja) 2018-02-28 2018-02-28 半導体素子の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2018207389A Division JP7193840B2 (ja) 2018-02-28 2018-11-02 半導体素子の製造方法及び半導体基板

Publications (2)

Publication Number Publication Date
JP6431631B1 true JP6431631B1 (ja) 2018-11-28
JP2019149528A JP2019149528A (ja) 2019-09-05

Family

ID=64480596

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018035221A Active JP6431631B1 (ja) 2018-02-28 2018-02-28 半導体素子の製造方法

Country Status (4)

Country Link
US (3) US11152216B2 (ja)
JP (1) JP6431631B1 (ja)
CN (2) CN113690184A (ja)
WO (1) WO2019167290A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021019855A1 (ja) * 2019-07-29 2021-12-02 株式会社フィルネックス 半導体素子の製造方法及び半導体素子の製造システム
US11894272B2 (en) 2018-12-10 2024-02-06 Filnex Inc. Semiconductor substrate, method for manufacturing semiconductor substrate and method for manufacturing semiconductor device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6431631B1 (ja) * 2018-02-28 2018-11-28 株式会社フィルネックス 半導体素子の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249631A (ja) * 2002-02-25 2003-09-05 Sony Corp 半導体基板の製造方法および半導体基板ならびに半導体装置
JP2009152387A (ja) * 2007-12-20 2009-07-09 Sony Corp 電子デバイスの製造方法、転写用電子デバイス基板および表示装置
JP2010258352A (ja) * 2009-04-28 2010-11-11 Oki Data Corp 半導体薄膜素子の製造方法並びに半導体ウエハ、及び、半導体薄膜素子
JP2016040828A (ja) * 2006-09-20 2016-03-24 ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ 転写可能な半導体構造、デバイス、及びデバイスコンポーネントを作成するための剥離方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07183374A (ja) * 1993-12-24 1995-07-21 Oki Electric Ind Co Ltd 誘電体分離基板の製造方法
JPH09148206A (ja) 1995-11-27 1997-06-06 Mitsubishi Materials Corp 基板貼合せ時における位置合わせ方法
JP2003068995A (ja) 2001-08-22 2003-03-07 Sony Corp 薄膜デバイス基板の製造方法
JP3813123B2 (ja) 2002-12-25 2006-08-23 株式会社沖データ 半導体装置及びｌｅｄヘッド
JP4494746B2 (ja) * 2003-09-25 2010-06-30 浜松ホトニクス株式会社 半導体装置
JP5113446B2 (ja) * 2006-08-11 2013-01-09 三洋電機株式会社 半導体素子およびその製造方法
JP2009231595A (ja) * 2008-03-24 2009-10-08 Oki Data Corp 半導体素子製造方法
US8987115B2 (en) * 2008-08-21 2015-03-24 Alliance For Sustainable Energy, Llc Epitaxial growth of silicon for layer transfer
JP5199057B2 (ja) * 2008-12-24 2013-05-15 スタンレー電気株式会社 半導体素子の製造方法、積層構造体の製造方法、半導体ウエハおよび積層構造体。
JP4821871B2 (ja) 2009-03-19 2011-11-24 ソニー株式会社 電子デバイスの製造方法および表示装置の製造方法
US9847243B2 (en) * 2009-08-27 2017-12-19 Corning Incorporated Debonding a glass substrate from carrier using ultrasonic wave
WO2011070855A1 (ja) * 2009-12-11 2011-06-16 シャープ株式会社 半導体装置の製造方法および半導体装置
US9502603B2 (en) * 2011-05-12 2016-11-22 Wavesquare Inc. Vertically structured group III nitride semiconductor LED chip and method for manufacturing the same
KR101584023B1 (ko) 2011-08-26 2016-01-08 고쿠리츠다이가쿠호징 나라 센탄카가쿠기쥬츠 다이가쿠인 다이가쿠 ＳｉＣ반도체소자 및 그 제조방법
CN103811593B (zh) * 2012-11-12 2018-06-19 晶元光电股份有限公司 半导体光电元件的制作方法
KR101461075B1 (ko) * 2013-05-21 2014-11-19 광주과학기술원 전사 인쇄용 기판, 전사 인쇄용 기판 제조 방법 및 전사 인쇄 방법
US9859112B2 (en) * 2013-07-18 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd Bonded semiconductor structures
CN105359282B (zh) 2013-07-29 2018-01-16 晶元光电股份有限公司 选择性转移半导体元件的方法
JP2015126188A (ja) 2013-12-27 2015-07-06 株式会社沖データ 半導体装置の製造方法、半導体装置、及び半導体複合装置
KR20160008382A (ko) * 2014-07-14 2016-01-22 서울대학교산학협력단 반도체 적층 구조, 이를 이용한 질화물 반도체층 분리방법 및 장치
KR102558905B1 (ko) * 2017-07-14 2023-07-21 신에쓰 가가꾸 고교 가부시끼가이샤 고열전도성의 디바이스 기판 및 그 제조 방법
JP6431631B1 (ja) * 2018-02-28 2018-11-28 株式会社フィルネックス 半導体素子の製造方法
JP6991399B2 (ja) * 2019-07-29 2022-01-12 株式会社フィルネックス 半導体素子の製造方法及び半導体素子の製造システム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249631A (ja) * 2002-02-25 2003-09-05 Sony Corp 半導体基板の製造方法および半導体基板ならびに半導体装置
JP2016040828A (ja) * 2006-09-20 2016-03-24 ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ 転写可能な半導体構造、デバイス、及びデバイスコンポーネントを作成するための剥離方法
JP2009152387A (ja) * 2007-12-20 2009-07-09 Sony Corp 電子デバイスの製造方法、転写用電子デバイス基板および表示装置
JP2010258352A (ja) * 2009-04-28 2010-11-11 Oki Data Corp 半導体薄膜素子の製造方法並びに半導体ウエハ、及び、半導体薄膜素子

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11894272B2 (en) 2018-12-10 2024-02-06 Filnex Inc. Semiconductor substrate, method for manufacturing semiconductor substrate and method for manufacturing semiconductor device
JP7441525B2 (ja) 2018-12-10 2024-03-01 株式会社フィルネックス 半導体基板、半導体基板の製造方法及び半導体素子の製造方法
JPWO2021019855A1 (ja) * 2019-07-29 2021-12-02 株式会社フィルネックス 半導体素子の製造方法及び半導体素子の製造システム
JP6991399B2 (ja) 2019-07-29 2022-01-12 株式会社フィルネックス 半導体素子の製造方法及び半導体素子の製造システム

Also Published As

Publication number Publication date
CN111771256A (zh) 2020-10-13
US20240079244A1 (en) 2024-03-07
CN113690184A (zh) 2021-11-23
WO2019167290A1 (ja) 2019-09-06
US11152216B2 (en) 2021-10-19
CN111771256B (zh) 2021-09-17
US11670514B2 (en) 2023-06-06
US20220005699A1 (en) 2022-01-06
JP2019149528A (ja) 2019-09-05
US20200388500A1 (en) 2020-12-10

Similar Documents

Publication Publication Date Title
TWI240434B (en) Method to produce semiconductor-chips
US11670514B2 (en) Method for manufacturing semiconductor device and semiconductor substrate
JP4871973B2 (ja) 半導体薄膜素子の製造方法並びに半導体ウエハ、及び、半導体薄膜素子
JP2010056458A (ja) 発光素子の製造方法
TWI663748B (zh) 發光元件以及發光元件的製造方法
JP5237780B2 (ja) 半導体発光素子の製造方法
TW201622174A (zh) 發光元件以及發光元件的製造方法
WO2013046267A1 (ja) 半導体素子およびその製造方法
US20160133792A1 (en) Semiconductor substrate and method of fabricating the same
KR100978568B1 (ko) 질화물 반도체 발광소자의 제조 방법
JP7193840B2 (ja) 半導体素子の製造方法及び半導体基板
TWI796504B (zh) 半導體元件的製造方法與半導體基板
US20230068911A1 (en) Laser Lift-Off Processing System Including Metal Grid
TWI807028B (zh) 發光元件以及其製造方法
TWI702733B (zh) 發光元件的安裝方法
JP2010056457A (ja) 発光素子アレイの製造方法
TWI702735B (zh) 發光元件以及發光元件的製造方法
TWI817264B (zh) 垂直式發光二極體及其製造方法
KR20120080560A (ko) 수직형 발광 다이오드 제조방법
TW202209626A (zh) 用於直視型顯示器之次像素發光二極體及其製造方法
KR20120029279A (ko) 질화물 단결정 및 질화물 반도체 발광소자 제조방법
KR20150048474A (ko) 기판 분리 방법 및 이를 이용한 반도체 소자 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180315

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180712

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20180712

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20181009

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181016

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181102

R150 Certificate of patent or registration of utility model

Ref document number: 6431631

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250