JP4494746B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に係り、特に裏面入射型の半導体装置に関する。
従来からある半導体装置として、いわゆる裏面入射型の半導体光検出装置が知られている。この種の半導体装置は半導体基板を有し、その半導体基板の一面に光検出部を有している。そして、半導体基板には、光検出部と反対側で半導体基板の一部が削られて凹部が形成されている。このため、半導体基板には、光検出部がある薄型化部分が設けられている。この薄型化部分は、厚い半導体基板では吸収されて高感度に検出することができない紫外線、軟Ｘ線、電子線等のエネルギー線に対応して設けられるものであり、この薄型化部分では、半導体基板の凹部側の面に入射する光が光検出部で検出される。
裏面入射型の半導体装置の一つとして、ＢＴ−ＣＣＤ（裏面入射薄板型ＣＣＤ）を有する半導体装置がある。ＢＴ−ＣＣＤは、半導体検査装置の検出部として用いられている。ＢＴ−ＣＣＤを有する従来の半導体装置としては、例えば特許文献１に記載されたものがある。
図１２は、特許文献１に記載された半導体装置の構成を示す断面図である。図１２に示すように、パッケージ１０１内の底部に固定されている配線基板１０２上には、その配線基板１０２に対向する面にＣＣＤ１０３を有する半導体基板としてのＰ型シリコン層１０４が金属バンプ１０５を介して設置されている。金属バンプ１０５に一端が接続された配線基板１０２上の配線１０６の他端には、検出信号を外部から取り出すためのボンディングパッド（図示せず）が設けられており、そのボンディングパッドは、ボンディングワイヤ１０７によりパッケージ１０１のリード端子（図示せず）と電気的に接続されている。さらに、配線基板１０２とＰ型シリコン層１０４との間の空隙には、金属バンプ１０５の接合強度を補強するためのアンダーフィル樹脂１０８が充填されている。
特開平６−１９６６８０号公報
しかしながら、図１２に示すように、アンダーフィル樹脂が半導体基板の薄型化部分と配線基板との間に充填されると、アンダーフィル樹脂の硬化時の加熱或いは冷却の際に、アンダーフィル樹脂と半導体基板との間に両者の熱膨張係数の違いに基づいて発生する応力により、薄型化部分が割れてしまう場合がある。また、割れないまでも、薄型化部分が収縮するアンダーフィル樹脂により引張られて撓んでしまう場合がある。このように半導体基板の薄型化部分が撓むと、半導体装置の使用時において光検出部に対するフォーカシングや光検出部における感度の均一性（ユニフォミティ）及び安定性に悪影響が出る場合がある。
本発明は、前記課題を解決するためになされたものであり、半導体基板の薄型化部分の撓み及び割れを防止し、光検出部に対する高精度なフォーカシング及び光検出部における高い感度の均一性及び安定性を維持することができる半導体装置を提供することを目的とする。
前記課題を解決するために、本発明は、一方の面に形成された光検出部と、他方の面の光検出部に対向する領域がエッチングされることにより形成された薄型化部分と、該薄型化部分の外縁部の一方の面上に設けられ、光検出部と電気的に接続された第１の電極とを有する半導体基板と、半導体基板の一方の面側に対向配置され、導電性バンプを介して第１の電極に接続された第２の電極を有する配線基板と、第１の電極及び第２の電極のそれぞれと導電性バンプとの接合強度を補強するために、薄型化部分の外縁部と配線基板との間の空隙に充填された樹脂と、を備え、配線基板には、薄型化部分に対向する領域を囲む第１領域及び該第１領域から外側に延びる第２領域の樹脂に対する濡れ性を低くする濡れ性加工が施されており、樹脂は、薄型化部分と配線基板との間の空隙の周囲を該周囲の一部となる第２領域を残して囲んでいることを特徴とする。
この半導体装置においては、樹脂が薄型化部分の外縁部と配線基板との間の空隙に充填されている。これにより、薄型化部分の外縁部に設けられた第１の電極と導電性バンプとの接合強度、及びこの導電性バンプと配線基板の第２の電極との接合強度が補強される。その一方で、半導体基板の薄型化部分と配線基板との間の空隙に樹脂が充填されないため、樹脂の硬化時等の加熱或いは冷却の際に、樹脂と半導体基板との間に両者の熱膨張係数の違いに基づく応力が発生しても、その応力が薄型化部分に及ぼす影響は小さいため、薄型化部分の撓み及び割れが防止される。したがって、この半導体装置は、使用時において、光検出部に対する高精度なフォーカシングが可能であるとともに光検出部における高い感度の均一性及び安定性を呈することができる。
さらに、配線基板には、薄型化部分に対向する領域を囲む第１領域の樹脂に対する濡れ性を低くする濡れ性加工が施されている。これにより、例えば、半導体装置の製造時において半導体基板と配線基板との間の空隙に毛細管現象（毛管現象）を利用して樹脂を充填する場合、半導体基板の周囲から空隙に侵入した樹脂が第１領域まで達すると、その領域の濡れ性が低いため、毛細管現象がそれ以上進行しなくなり樹脂の侵入が止まる。このような濡れ性加工が配線基板に施されていることにより、第１領域の内側にある薄型化部分と配線基板との間の空隙を残して、導電性バンプが存在する空隙すなわち薄型化部分の外縁部と配線基板との間の空隙に樹脂が充填された構成を容易に実現することができる。
また、薄型化部分と配線基板との間の空隙を前記樹脂によって完全に包囲すると、密閉された空間ができる場合がある。この場合、樹脂の硬化時等の加熱或いは冷却の際に、密閉された空間内の空気が膨張或いは収縮することにより、薄型化部分が撓んでしまうことがある。かかる問題に対して、この半導体装置においては、樹脂が前記空隙の周囲をその周囲の一部を残して囲む構成とすることにより、前記空隙が密閉されるのを防いでいる。
しかも、配線基板には、第１領域から外側に延びる第２領域の樹脂に対する濡れ性を低くする濡れ性加工が施されている。これにより、例えば、上述のように毛細管現象を利用して樹脂を充填する場合、第２領域に達したところで樹脂の進行が止まるため、第２領域の上方に樹脂が充填されない空間が画成される。したがって、樹脂が薄型化部分と配線基板との間の空隙の周囲をその周囲の一部を残して囲む構成を容易に実現することができる。
濡れ性加工として、配線基板の第１領域及び第２領域上に、シリコーン樹脂、ポリテトラフルオロエチレン又はワックスが被覆されていることが好適である。この場合、濡れ性加工を低コストで行うことができる。
半導体装置は、一方の面に形成された光検出部と、他方の面の光検出部に対向する領域がエッチングされることにより形成された薄型化部分と、該薄型化部分の外縁部の一方の面上に設けられ、光検出部と電気的に接続された第１の電極とを有する半導体基板と、半導体基板の一方の面側に対向配置され、導電性バンプを介して第１の電極に接続された第２の電極を有する配線基板と、第１の電極及び第２の電極のそれぞれと導電性バンプとの接合強度を補強するために、薄型化部分の外縁部と配線基板との間の空隙に充填された樹脂と、を備え、配線基板には、薄型化部分に対向する領域を囲む第１の突部と、該第１の突部から外側に延びる第２の突部とが形成されており、樹脂は、薄型化部分と配線基板との間の空隙の周囲を該周囲の一部となる第２の突部を残して囲んでいることを特徴としてもよい。
この半導体装置においては、樹脂が薄型化部分の外縁部と配線基板との間の空隙に充填されている。これにより、薄型化部分の外縁部に設けられた第１の電極と導電性バンプとの接合強度、及びこの導電性バンプと配線基板の第２の電極との接合強度が補強される。その一方で、半導体基板の薄型化部分と配線基板との間の空隙に樹脂が充填されないため、樹脂の硬化時等の加熱或いは冷却の際に、樹脂と半導体基板との間に両者の熱膨張係数の違いに基づく応力が発生しても、その応力が薄型化部分に及ぼす影響は小さいため、薄型化部分の撓み及び割れが防止される。したがって、この半導体装置は、使用時において、光検出部に対する高精度なフォーカシングが可能であるとともに光検出部における高い感度の均一性及び安定性を呈することができる。
さらに、配線基板には、薄型化部分に対向する領域を囲むように第１の突部が形成されている。これにより、例えば、半導体装置の製造時において半導体基板と配線基板との間の空隙に毛細管現象を利用して樹脂を充填する場合、半導体基板の周囲から空隙に侵入した樹脂が第１の突部まで達すると、毛細管現象がそれ以上進行しなくなり樹脂の侵入が止まる。このような第１の突部が配線基板に設けられていることにより、第１の突部の内側にある薄型化部分と配線基板との間の空隙を残して、導電性バンプが存在する空隙すなわち薄型化部分の外縁部と配線基板との間の空隙に樹脂が充填された構成を容易に実現することができる。
また、薄型化部分と配線基板との間の空隙を前記樹脂によって完全に包囲すると、密閉された空間ができる場合がある。この場合、樹脂の硬化時等の加熱或いは冷却の際に、密閉された空間内の空気が膨張或いは収縮することにより、薄型化部分が撓んでしまうことがある。かかる問題に対して、この半導体装置においては、樹脂が前記空隙の周囲をその周囲の一部を残して囲む構成とすることにより、前記空隙が密閉されるのを防いでいる。
しかも、配線基板には、第１の突部から外側に延びる第２の突部が形成されている。これにより、例えば、上述のように毛細管現象を利用して樹脂を充填する場合、第２の突部に達したところで樹脂の進行が止まるため、第２の突部の上方に樹脂が充填されない空間が画成される。したがって、樹脂が薄型化部分と配線基板との間の空隙の周囲をその周囲の一部を残して囲む構成を容易に実現することができる。
光検出部は、一次元又は二次元に配列された複数の画素を有することを特徴としてもよい。この場合、複数の画素間において高い感度の均一性及び安定性が要求されるため、本発明による半導体装置が特に有用となる。
本発明によれば、半導体基板の薄型化部分の撓み及び割れを防止し、光検出部に対する高精度なフォーカシング及び光検出部における高い感度の均一性及び安定性を維持することができる半導体装置が実現される。
以下、図面とともに本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。また、図面の寸法比率は、説明のものと必ずしも一致していない。
図１は、本発明による半導体装置の一実施形態を示す断面図である。半導体装置１は、半導体基板１０、配線基板２０、導電性バンプ３０、及び樹脂３２を備えている。半導体基板１０は、ＢＴ−ＣＣＤ（裏面入射薄板型ＣＣＤ）であり、その表面Ｓ１側の表層の一部に光検出部としてのＣＣＤ１２が形成されている。半導体基板１０は、例えばシリコンのＰ＋層とその上に形成されたＰエピ層とで構成される。ＣＣＤ１２は、二次元的に配列された複数の画素を有している。また、裏面Ｓ２のＣＣＤ１２に対向する領域がエッチングされることにより薄型化された薄型化部分１４が形成されている。エッチングされた部分の輪郭は四角錐台状をしている。薄型化部分１４は、エッチングされている側の面が矩形状の平坦な光入射面Ｓ３となっており、この光入射面Ｓ３はＣＣＤ１２と略同じ大きさに形成されている。また、半導体基板１０全体としても平面視矩形状をしている。半導体基板１０の厚さは、例えば、薄型化部分１４が約１５〜４０μｍ、薄型化部分１４の外縁部１５が約３００〜６００μｍである。なお、薄型化部分１４の外縁部１５とは、半導体基板１０のうち薄型化部分１４周囲の、薄型化部分１４よりも厚い部分をいう。
外縁部１５の表面Ｓ１上には電極１６（第１の電極）が形成されている。この電極１６は、図示を省略する配線によりＣＣＤ１２と電気的に接続されている。また、半導体基板１０の裏面Ｓ２は、光入射面Ｓ３を含めて全体がアキュムレーション層１８によって覆われている。アキュムレーション層１８は、半導体基板１０と同じ導電型を有するが、その不純物濃度は半導体基板１０よりも高い。
半導体基板１０は、フリップチップボンディングにより配線基板２０に実装されている。すなわち、配線基板２０は、半導体基板１０の表面Ｓ１側に対向配置されている。配線基板２０には半導体基板１０の電極１６と対向する位置に電極２２（第２の電極）が形成されており、この電極２２は導電性バンプ３０を介して電極１６に接続されている。配線基板２０は、例えば多層セラミック基板からなる。また、配線基板２０の上面Ｓ４（半導体基板１０と対向する面）は、半導体基板１０よりも広い面積を有しており、上面Ｓ４の縁部には半導体基板１０と対向しない領域が存在する。
半導体基板１０と配線基板２０との間には導電性バンプ３０が介在しているため空隙が存在する。この空隙のうち外縁部１５と配線基板２０とで挟まれる部分には、導電性バンプ３０の接合強度（具体的には電極１６及び電極２２のそれぞれと導電性バンプ３０との接合強度）を補強するため、絶縁性の樹脂３２（アンダーフィル樹脂）が充填されている。樹脂３２としては、例えば、エポキシ系樹脂、ウレタン系樹脂、シリコーン系樹脂、若しくはアクリル系樹脂、又はこれらを複合させたものが用いられる。
配線基板２０の底面Ｓ５（上面Ｓ４と反対側の面）にはリード端子２４が設けられている。リード端子２４は、配線基板２０の内部配線（図示せず）と接続されている。
配線基板２０の上面Ｓ４には、濡れ性加工が施されているが、これを図２を用いて説明する。図２は、配線基板２０をその上面Ｓ４側から見た平面図である。図２において、破線Ｌ１，Ｌ２は、それぞれ半導体基板１０及び薄型化部分１４の輪郭を示している。この図のＩ−Ｉ線に沿った断面図が図１に対応している。配線基板２０には、濡れ性加工として、領域２６にシリコーン樹脂が被覆されている。シリコーン樹脂が被覆されている領域を図中に比較的間隔の狭い斜線で示している。これにより、領域２６の樹脂３２に対する濡れ性は、配線基板２０の他の領域に比して低くなっている。領域２６は、領域２６ａ（第１領域）及び領域２６ｂ（第２領域）からなる。
領域２６ａは、半導体基板１０の薄型化部分１４に対向する領域（破線Ｌ２で囲まれる領域）の周囲に沿ってその領域を囲んでいる。領域２６ａは、配線基板２０上において全体として長方形をなしている。一方、領域２６ｂは全部で４箇所に設けられており、各領域２６ｂの一端Ｅ１が領域２６ａの四隅のそれぞれに連結されている。また、領域２６ｂの他端Ｅ２は、配線基板２０における半導体基板１０に対向する領域（破線Ｌ１で囲まれる領域）よりも外側に露出している。すなわち、領域２６ｂは、領域２６ａから配線基板２０の外側に向かって延びており、樹脂３２に覆われた領域の外側まで達している。
また、図２には、半導体基板１０と配線基板２０との間の空隙のうち樹脂３２が充填されている部分を比較的間隔の広い斜線で示している。この図に示すように、本実施形態において樹脂３２は、前記空隙のうち領域２６ａより外側の部分にのみ充填されており、領域２６ａ及びこれよりも内側の部分には充填されていない。また、領域２６ａよりも外側の部分であっても領域２６ｂの部分には樹脂３２が充填されていない。このように樹脂３２は、薄型化部分１４と配線基板２０との間の空隙の周囲を囲んでいるが、その周囲の全てを囲むのではなくその周囲の一部を残して囲んでいる。
さらに、配線基板２０の上面Ｓ４には、複数のチップ抵抗２８が設けられている。チップ抵抗２８は、配線基板２０の領域２６ａで囲まれる領域内の図中上部及び下部それぞれにおいて、図中左右方向に一次元的に配列されている。
図１に戻って、半導体装置１の動作を説明する。光入射面Ｓ３から半導体基板１０の薄型化部分１４に入射した光はＣＣＤ１２により検出される。その検出信号は、電極１６、導電性バンプ３０及び電極２２を順に通って、配線基板２０に伝えられる。配線基板２０において、その検出信号は、内部配線を通ってリード端子２４に伝えられ、リード端子２４から半導体装置１の外部へと出力される。
続いて、半導体装置１の効果を説明する。樹脂３２が薄型化部分１４の外縁部１５と配線基板２０との間の空隙に充填されている。これにより、薄型化部分１４の外縁部１５に設けられた電極１６と導電性バンプ３０との接合強度、及び導電性バンプ３０と配線基板２０の電極２２との接合強度が補強される。その一方で、半導体基板１０の薄型化部分１４と配線基板２０との間の空隙に樹脂３２が充填されないため、樹脂３２の硬化時等の加熱或いは冷却の際に、樹脂３２と半導体基板１０との間に両者の熱膨張係数の違いに基づく応力が発生しても、その応力が薄型化部分１４に及ぼす影響は小さいため、薄型化部分１４の撓み及び割れが防止される。したがって、半導体装置１は、使用時において、ＣＣＤ１２に対する高精度なフォーカシングが可能であるとともにＣＣＤ１２における高い感度の均一性及び安定性を呈することができる。また、薄型化部分１４の割れが防止されているので、半導体装置１の歩留まりも向上する。
さらに、配線基板２０は、濡れ性加工が施されることにより、薄型化部分１４に対向する領域を囲む領域２６ａの樹脂に対する濡れ性が他の領域（領域２６ｂは除く）に比して低くなっている。これにより、例えば、半導体装置１の製造時において半導体基板１０と配線基板２０との間の空隙に毛細管現象（毛管現象）を利用して樹脂を充填する場合、半導体基板１０の周囲から空隙に侵入した樹脂が領域２６ａまで達すると、領域２６ａの濡れ性が低いため、毛細管現象がそれ以上進行しなくなり樹脂の侵入が止まる。このような濡れ性加工が配線基板２０に施されていることにより、領域２６ａの内側にある薄型化部分１４と配線基板２０との間の空隙を残して、導電性バンプ３０が存在する空隙すなわち薄型化部分１４の外縁部１５と配線基板２０との間の空隙に樹脂３２が充填された構成を容易に実現することができる。
また、薄型化部分１４と配線基板２０との間の空隙を前記樹脂３２によって完全に包囲すると、密閉された空間ができる場合がある。この場合、樹脂の硬化時等の加熱或いは冷却の際に、密閉された空間内の空気が膨張或いは収縮することにより、薄型化部分１４が撓んでしまうことがある。かかる問題に対して、この半導体装置１においては、樹脂３２が前記空隙の周囲をその周囲の一部を残して囲む構成とすることにより、前記空隙が密閉されるのを防いでいる。
しかも、配線基板２０は、濡れ性加工が施されることにより、領域２６ａから外側に延びる領域２６ｂの樹脂に対する濡れ性が他の領域（領域２６ａは除く）に比して低くなっている。これにより、例えば、上述のように毛細管現象を利用して樹脂を充填する場合、領域２６ｂに達したところで樹脂の進行が止まるため、領域２６ｂの上方に樹脂３２が充填されない空間が画成される。したがって、樹脂３２が薄型化部分と配線基板との間の空隙の周囲をその周囲の一部を残して囲む構成を容易に実現することができる。
また、濡れ性加工として、配線基板２０の領域２６上にシリコーン樹脂を被覆する構成としているため、濡れ性加工を低コストで行うことができる。なお、シリコーン樹脂に限らず、例えばポリテトラフルオロエチレン又はワックスを被覆してもよく、この場合も濡れ性加工を低コストで行うことができる。
また、半導体基板１０にアキュムレーション層１８が設けられている。これにより、半導体基板１０のアキュムレーション状態が維持される。このため、ＣＣＤ１２における短波長光に対する感度の均一性（ユニフォミティ）及び安定性を一層向上させることができる。
ところで、近年、裏面入射型の半導体装置においては、大面積化、及び高速応答特性の要求が高まっている。しかしながら、図１２に示す半導体装置のように、半導体基板を配線基板に一旦ダイボンドした上で、その配線基板とパッケージのリード端子とをワイヤボンディングする構成では、大面積化と高速応答化とを共に実現することが困難である。すなわち、前記構成の半導体装置において大面積化を図ろうとすると、それに伴いワイヤが長くなることにより抵抗が増大してしまうという問題がある。しかも、大面積化に伴って、ワイヤ同士が近接して高密度化することにより、クロストークが発生するとともに、ワイヤ間に容量（キャパシタ）が生じてしまう等の問題があり、高速応答化が一層困難となってしまう。
これに対し、半導体装置１においては、半導体基板１０が導電性バンプ３０を介して配線基板２０に実装されているため、半導体基板１０と配線基板２０とをワイヤボンディングする必要がない。さらに、配線基板２０にリード端子２４が設けられているため、半導体装置１においては、配線基板２０とパッケージのリード端子とをワイヤボンディングする必要もない。このように半導体装置１においては全ての配線をワイヤボンディングを用いずに行うことができるため、大面積化を図っても、上述の問題、すなわち抵抗の増大、クロストークの発生及び容量の発生という問題が生じない。このため、半導体装置１は、大面積化及び高速応答化の要求を共に満たすことが可能である。例えばＣＣＤ１２の画素数を２０５４ピクセル×１０２４ピクセル（チップサイズ（半導体基板１０の面積）は４０．０ｍｍ×２０ｍｍ強）とする場合、従来の半導体装置では１．６Ｇピクセル／ｓｅｃ以上の高速化は困難であるのに対し、半導体装置１によれば３．２Ｇピクセル／ｓｅｃの高速動作が可能である。
図３は、図２の配線基板２０の変形例を示す平面図である。配線基板２０ａは、シリコーン樹脂の被覆されている領域が配線基板２０と相違する。配線基板２０ａのその他の構成は配線基板２０と同様である。図中に比較的間隔の狭い斜線で示すように、配線基板２０ａにおいては、薄型化部分１４に対向する領域とその領域を囲む領域とからなる領域２６ｃにシリコーン樹脂が被覆されている。領域２６ｃの四隅のそれぞれからは、図２と同様の領域２６ｂが配線基板２０ａの外側に向かって延びており、この領域２６ｂにもシリコーン樹脂が被覆されている。これにより、配線基板２０ａにおいては、領域２６ｂ，２６ｃの樹脂に対する濡れ性が、他の領域に比して低くなっている。
前記構成の配線基板２０ａを備える半導体装置においても、領域２６ｃの樹脂に対する濡れ性がその外側の領域に比して低いため、毛細管現象を利用して樹脂を充填する場合、半導体基板１０の周囲から半導体基板１０と配線基板２０との間の空隙に侵入した樹脂が領域２６ｃに達したところで毛細管現象の進行が止まる。したがって、薄型化部分１４と配線基板２０との間の空隙を残して、導電性バンプ３０が存在する空隙すなわち薄型化部分１４の外縁部１５と配線基板２０との間の空隙に樹脂３２が充填された構成を容易に実現することができる。また、本例では、薄型化部分１４に対向する領域を囲む領域（図２の領域２６ａに相当する領域）の内側の濡れ性も低いため、前記構成を一層確実に実現することができる。
なお、配線基板２０ａにおいては、領域２６ｃのうち少なくとも薄型化部分１４に対向する領域を囲む領域にシリコーン樹脂が被覆されていればよく、その内側の領域は、一部にのみシリコーン樹脂が被覆される構成としてもよい。
図４は、本発明による半導体装置の他の実施形態を示す断面図である。半導体装置２は、半導体基板１０、配線基板２１、導電性バンプ３０、及び樹脂３２を備えている。半導体基板１０、導電性バンプ３０、及び樹脂３２の構成については、図１の半導体装置１と同様であるので、説明を省略する。
配線基板２１は、半導体基板１０の表面Ｓ１側に対向配置されており、半導体基板１０の電極１６と対向する位置に電極２２が形成されている。また、配線基板２１の底面Ｓ５にはリード端子２４が設けられている。
配線基板２１の上面Ｓ４には、突部２７が形成されている。図５を用いて突部２７の構成を説明する。図５は、配線基板２１をその上面Ｓ４側から見た平面図である。図５において、破線Ｌ１，Ｌ２は、それぞれ半導体基板１０及び薄型化部分１４の輪郭を示している。この図のIV−IV線に沿った断面図が図４に対応している。突部２７は、図５に示すように、突部２７ａ（第１の突部）及び突部２７ｂ（第２の突部）からなる。突部２７ａ，２７ｂは、配線基板２１の上面Ｓ４に形成され、その面内方向に沿って延びる突条である。
突部２７ａは、配線基板２１における半導体基板１０の薄型化部分１４に対向する領域の周囲に沿って形成されており、その薄型化部分１４に対向する領域を包囲している。突部２７ａは、全部で４本形成されており、配線基板２１上において全体として略長方形をなしている。すなわち、各突部２７ａが長方形の四辺に相当している。ただし、各突部２７ａは、端部同士が互いに接触しておらず、一定の間隔を空けている。一方、突部２７ｂは全部で８本形成されており、各突部２７ｂの一端Ｅ３は、突部２７ａに対して所定の角度をなしてその端部に連結されている。つまり、４本の突部２７ａそれぞれの両端に、突部２７ｂが連結されている。また、突部２７ｂの他端Ｅ４は、配線基板２１における半導体基板１０に対向する領域よりも外側に露出している。すなわち、突部２７ｂは、突部２７ａから配線基板２１の外側に向かって延びており、樹脂３２に覆われた領域の外側まで達している。さらに、前記長方形の四隅において、互いに近接する２本の突部２７ｂは、一定の間隔を空けて相平行に延びている。
また、図５には、半導体基板１０と配線基板２１と間の空隙のうち樹脂３２が充填されている部分を斜線で示している。この図に示すように、本実施形態において樹脂３２は、前記空隙のうち突部２７ａよりも外側の部分にのみ充填されており、領域２７ａ及びこれよりも内側の部分には充填されていない。また、突部２７ａよりも外側の部分であっても、突部２７ｂが形成されている部分及び互いに近接する２本の突部２７ｂの間の部分には樹脂３２が充填されていない。さらに、配線基板２１の上面Ｓ４には、複数のチップ抵抗２８が設けられている。
続いて、半導体装置２の効果を説明する。樹脂３２が薄型化部分１４の外縁部１５と配線基板２１との間の空隙に充填されている。これにより、薄型化部分１４の外縁部１５に設けられた電極１６と導電性バンプ３０との接合強度、及び導電性バンプ３０と配線基板２１の電極２２との接合強度が補強される。その一方で、半導体基板１０の薄型化部分１４と配線基板２１との間の空隙に樹脂３２が充填されないため、樹脂３２の硬化時等の加熱或いは冷却の際に、樹脂３２と半導体基板１０との間に両者の熱膨張係数の違いに基づく応力が発生しても、その応力が薄型化部分１４に及ぼす影響は小さいため、薄型化部分１４の撓み及び割れが防止される。したがって、半導体装置２は、使用時において、ＣＣＤ１２に対する高精度なフォーカシングが可能であるとともにＣＣＤ１２における高い感度の均一性及び安定性を呈することができる。また、薄型化部分１４の割れが防止されているので、半導体装置１の歩留まりも向上する。
さらに、配線基板２１には、薄型化部分１４に対向する領域を囲むように突部２７ａが形成されている。これにより、例えば、半導体装置２の製造時において半導体基板１０と配線基板２１との間の空隙に毛細管現象を利用して樹脂を充填する場合、半導体基板１０の周囲から空隙に侵入した樹脂が突部２７ａまで達すると、毛細管現象がそれ以上進行しなくなり樹脂の侵入が止まる。このような突部２７ａが配線基板２１に設けられていることにより、突部２７ａの内側にある薄型化部分１４と配線基板２１との間の空隙を残して、導電性バンプ３０が存在する空隙すなわち薄型化部分１４の外縁部１５と配線基板２１との間の空隙に樹脂３２が充填された構成を容易に実現することができる。なお、毛細管現象の進行を妨げるという意味では、配線基板に突部２７を形成することは、図１の半導体装置１について上述した濡れ性加工の一形態とも言える。つまり、配線基板２１には、濡れ性加工として、突部２７が形成されていると言うこともできる。
また、薄型化部分１４と配線基板２１との間の空隙を前記樹脂３２によって完全に包囲すると、密閉された空間ができる場合がある。この場合、樹脂の硬化時等の加熱或いは冷却の際に、密閉された空間内の空気が膨張或いは収縮することにより、薄型化部分１４が撓んでしまうことがある。かかる問題に対して、この半導体装置２においては、樹脂３２が前記空隙の周囲をその周囲の一部を残して囲む構成とすることにより、前記空隙が密閉されるのを防いでいる。
しかも、配線基板２１には、突部２７ａから外側に延びる突部２７ｂが形成されている。これにより、例えば、上述のように毛細管現象を利用して樹脂を充填する場合、突部２７ｂに達したところで樹脂の進行が止まるため、少なくとも突部２７ｂの上方に樹脂３２が充填されない空間が画成される。したがって、樹脂３２が薄型化部分１４と配線基板２１との間の空隙の周囲をその周囲の一部を残して囲む構成を容易に実現することができる。特に、本実施形態においては、一定の間隔を空けて相平行に延びる２本の突部２７ｂが設けられているため、突部２７ｂの上方のみならず、これら２本の突部２７ｂの間にも樹脂３２が充填されない空間が画成される。このため、前記構成を一層確実に実現することができる。
図６は、図５の配線基板２１の一変形例を示す平面図である。配線基板２１ａは、突部２９の構成が配線基板２１の突部２７と相違する。配線基板２１ａのその他の構成は、配線基板２１と同様である。突部２９は、突部２９ａ，２９ｂからなる。突部２９ａは、配線基板２１ａの薄型化部分１４に対向する領域の周囲に沿って形成されており、その薄型化部分１４に対向する領域を包囲している。また、突部２９ａは、全体として長方形をなしている。一方、突部２９ｂは全部で４本形成されており、各突部２９ｂの一端Ｅ３が突部２９ａの四隅のそれぞれに連結されている。また、突部２９ｂの他端Ｅ４は、配線基板２１ａにおける半導体基板１０に対向する領域よりも外側に露出している。すなわち、各突部２９ｂは、突部２９ａから配線基板２１ａの外側に向かって延びており、樹脂３２に覆われた領域の外側まで達している。
前記構成の配線基板２１ａを備える半導体装置においても、毛細管現象を利用して樹脂を充填する場合、突部２９ｂに達したところで樹脂の進行が止まるため、突部２９ｂの上方に樹脂３２が充填されない空間が画成される。したがって、樹脂３２が薄型化部分１４と配線基板２１との間の空隙の周囲をその周囲の一部を残して囲む構成を容易に実現することができる。
図７は、図５の配線基板２１の他の変形例を示す平面図である。配線基板２１ｂは、突部の形成されている領域が配線基板２１，２１ａと相違する。配線基板２１ｂのその他の構成は配線基板２１，２１ａと同様である。配線基板２１ｂにおいては、薄型化部分１４に対向する領域及びその領域を囲む領域全体が突出している。この突出した部分が突部２９ｃである。突部２９ｃの四隅のそれぞれからは、図６と同様の突部２９ｂが配線基板２１ｂの外側に向かって延びている。
図８は、図４の半導体装置２において配線基板２１の代わりに配線基板２１ｂを用いた場合の構成を示す断面図である。この断面図にも示すように、配線基板２１ｂにおける半導体基板１０と対向する領域のうち、樹脂３２に覆われた領域の内側全体に突部２９ｃが形成されている。
前記構成の配線基板２１ｂを備える半導体装置においても、毛細管現象を利用して樹脂を充填する場合、半導体基板１０の周囲から空隙に侵入した樹脂が突部２９ｃまで達すると、毛細管現象がそれ以上進行しなくなり樹脂の侵入が止まる。このような突部２９ｃが配線基板２１に設けられていることにより、薄型化部分１４と配線基板２１ｂとの間の空隙を残して、導電性バンプ３０が存在する空隙すなわち薄型化部分１４の外縁部１５と配線基板２１ｂとの間の空隙に樹脂３２が充填された構成を容易に実現することができる。また、本例では、１つの突部２９ｃを形成するのみで、配線基板２１ｂの薄型化部分１４に対向する領域を突部で囲むことができるので、前記領域を突条の突部２９ａで囲む構成の配線基板２１，２１ａに比して製造が容易である。
図９は、図１の配線基板２０の一構成例を示す平面図である。本構成例の配線基板２０は、多層セラミック基板である。この配線基板２０は５８．４２０ｍｍ四方の平面視略正方形状をしており、３８．７００ｍｍ×１８．９００ｍｍの長方形を画成する領域２６ａにシリコーン樹脂が被覆されている。また、領域２６ａの四隅それぞれから外側に延びる領域２６ｂにもシリコーン樹脂が被覆されている。領域２６ａで囲まれる長方形状の領域には、複数のチップ抵抗２８が設けられている。チップ抵抗２８は、この領域内の図中上部及び下部それぞれに２列ずつ、図中左右方向（前記長方形の長辺方向）に一次元的に配列されている。また、領域２６ａよりも外側の領域には、複数の電極２２が形成されている。電極２２は、前記長方形の四辺それぞれに沿って配列されており、長辺方向には３列ずつ、短辺方向には２列ずつ配列されている。電極２２の直径は０．０８０ｍｍである。
図１０は、図９の構成例に係る配線基板２０の内部配線の構成を示す断面図である。内部配線６０は、信号出力用配線６０ａ，６０ｂ、クロック供給用配線６０ｃ，６０ｄ、及びＤＣバイアス（グランド）供給用配線６０ｅからなる。各内部配線６０は、電極２２、リード端子２４及びチップ抵抗２８の相互間を電気的に接続している。図１１を用いて内部配線６０の構成をより詳細に説明する。図１１においては、説明の便宜のために、配線基板２０の平面図上にリード端子２４を重ねて表示している。この図に示すように、領域２６ａよりも内側には信号出力用配線６０ａ，６０ｂのみが形成されており、一方クロック供給用配線６０ｃ，６０ｄ及びＤＣバイアス（クロック）供給用配線６０ｅは、領域２６ａよりも外側に形成されている。このように、クロック供給用配線６０ｃ，６０ｄ及びＤＣバイアス供給用配線６０ｅ等の駆動系配線と、信号出力用配線６０ａ，６０ｂとを分離して配置することにより、駆動系信号と出力系信号との間におけるクロストークの発生を防ぐことができる。
本発明による半導体装置は、前記実施形態に限定されるものではなく、様々な変形が可能である。例えば、図２においては、領域２６ａが配線基板２０における薄型化部分１４に対向する領域を完全に囲む構成を示したが、領域２６ａが前記領域をその周囲の一部を残して囲む構成としてもよい。
また、図２においてはシリコーン樹脂が被覆される領域２６ｂが４箇所に設けられた構成を示したが、この領域が１箇所だけ設けられる構成としてもよいし、２箇所以上設けられる構成としてもよい。同様に、図５及び図６においては突部２７ｂがそれぞれ８本及び４本形成されている構成を示したが、突部２７ｂが１本だけ形成されている構成としてもよいし、２本以上形成されている構成としてもよい。
本発明による半導体装置の一実施形態を示す断面図である。 図１の配線基板２０に施されている濡れ性加工を説明するための平面図である。 図２の配線基板２０の変形例を示す平面図である。 本発明による半導体装置の他の実施形態を示す断面図である。 図４の突部２７の構成を説明するための平面図である。 図５の配線基板２１の一変形例を示す平面図である。 図５の配線基板２１の他の変形例を示す平面図である。 図４の半導体装置２において配線基板２１の代わりに配線基板２１ｂを用いた場合の構成を示す断面図である。 図１の配線基板２０の一構成例を示す平面図である。 図９の構成例に係る配線基板２０の内部配線の構成を示す断面図である。 図１０の内部配線６０の構成を説明するための断面図である。 従来の半導体装置の構成を示す断面図である。
符号の説明
１，２…半導体装置、１０…半導体基板、１４…薄型化部分、１５…外縁部、１６…電極、１８…アキュムレーション層、２０，２０ａ，２１，２１ａ，２１ｂ…配線基板、２２…電極、２４…リード端子、２６ａ…領域（第１領域）、２６ｂ…領域（第２領域）、２７ａ，２９ａ…突部（第１の突部）、２７ｂ，２９ｂ…突部（第２の突部）、２８…チップ抵抗、３０…導電性バンプ、３２…樹脂。

Claims (4)

  1. 一方の面に形成された光検出部と、他方の面の前記光検出部に対向する領域がエッチングされることにより形成された薄型化部分と、該薄型化部分の外縁部の前記一方の面上に設けられ、前記光検出部と電気的に接続された第１の電極とを有する半導体基板と、
    前記半導体基板の前記一方の面側に対向配置され、導電性バンプを介して前記第１の電極に接続された第２の電極を有する配線基板と、
    前記第１の電極及び前記第２の電極のそれぞれと前記導電性バンプとの接合強度を補強するために、前記薄型化部分の外縁部と前記配線基板との間の空隙に充填された樹脂と、を備え、
    前記配線基板には、前記薄型化部分に対向する領域を囲む第１領域及び該第１領域から外側に延びる第２領域の前記樹脂に対する濡れ性を低くする濡れ性加工が施されており、
    前記樹脂は、前記薄型化部分と前記配線基板との間の空隙の周囲を該周囲の一部となる前記第２領域を残して囲んでいることを特徴とする半導体装置。
  2. 前記濡れ性加工として、前記配線基板の前記第１領域及び前記第２領域上に、シリコーン樹脂、ポリテトラフルオロエチレン又はワックスが被覆されていることを特徴とする請求項１に記載の半導体装置。
  3. 一方の面に形成された光検出部と、他方の面の前記光検出部に対向する領域がエッチングされることにより形成された薄型化部分と、該薄型化部分の外縁部の前記一方の面上に設けられ、前記光検出部と電気的に接続された第１の電極とを有する半導体基板と、
    前記半導体基板の前記一方の面側に対向配置され、導電性バンプを介して前記第１の電極に接続された第２の電極を有する配線基板と、
    前記第１の電極及び前記第２の電極のそれぞれと前記導電性バンプとの接合強度を補強するために、前記薄型化部分の外縁部と前記配線基板との間の空隙に充填された樹脂と、を備え、
    前記配線基板には、前記薄型化部分に対向する領域を囲む第１の突部と、該第１の突部から外側に延びる第２の突部とが形成されており、
    前記樹脂は、前記薄型化部分と前記配線基板との間の空隙の周囲を該周囲の一部となる前記第２の突部を残して囲んでいることを特徴とする半導体装置。
  4. 前記光検出部は、一次元又は二次元に配列された複数の画素を有することを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4351012B2 (ja) * 2003-09-25 2009-10-28 浜松ホトニクス株式会社 半導体装置
JP4494746B2 (ja) 2003-09-25 2010-06-30 浜松ホトニクス株式会社 半導体装置
CN204966328U (zh) * 2015-09-28 2016-01-13 惠州冠泰电子有限公司 一种内置电阻的一体式微动开关
JP6537627B2 (ja) * 2015-11-27 2019-07-03 三菱電機株式会社 電力用半導体装置
JP6431631B1 (ja) * 2018-02-28 2018-11-28 株式会社フィルネックス 半導体素子の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629506A (ja) * 1992-07-09 1994-02-04 Hamamatsu Photonics Kk 半導体エネルギー検出器
JPH06196680A (ja) * 1992-12-22 1994-07-15 Hamamatsu Photonics Kk 半導体エネルギー検出器とその製造方法
JP2000228573A (ja) * 1999-02-05 2000-08-15 Canon Inc モジュールの基板構造
JP2004247611A (ja) * 2003-02-14 2004-09-02 Matsushita Electric Works Ltd 半導体素子実装基板、半導体素子実装基板の製造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5318651A (en) 1991-11-27 1994-06-07 Nec Corporation Method of bonding circuit boards
JP3263288B2 (ja) * 1995-09-13 2002-03-04 株式会社東芝 半導体装置
JPH1084014A (ja) 1996-07-19 1998-03-31 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JPH1041694A (ja) 1996-07-25 1998-02-13 Sharp Corp 半導体素子の基板実装構造及びその実装方法
JP3687280B2 (ja) 1997-07-02 2005-08-24 松下電器産業株式会社 チップ実装方法
JP3663938B2 (ja) 1997-10-24 2005-06-22 セイコーエプソン株式会社 フリップチップ実装方法
US6040630A (en) 1998-04-13 2000-03-21 Harris Corporation Integrated circuit package for flip chip with alignment preform feature and method of forming same
DE19854733A1 (de) * 1998-11-27 2000-05-31 Heidenhain Gmbh Dr Johannes Abtasteinheit einer Positionsmeßeinrichtung
AU1983199A (en) 1999-01-21 2000-08-07 Hamamatsu Photonics K.K. Electron tube
US6410415B1 (en) 1999-03-23 2002-06-25 Polymer Flip Chip Corporation Flip chip mounting technique
AU3837200A (en) 1999-04-13 2000-11-14 Hamamatsu Photonics K.K. Semiconductor device
JP3451373B2 (ja) 1999-11-24 2003-09-29 オムロン株式会社 電磁波読み取り可能なデータキャリアの製造方法
JP3880278B2 (ja) * 2000-03-10 2007-02-14 オリンパス株式会社 固体撮像装置及びその製造方法
US6571466B1 (en) 2000-03-27 2003-06-03 Amkor Technology, Inc. Flip chip image sensor package fabrication method
WO2001086716A1 (en) 2000-05-12 2001-11-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device mounting circuit board, method of producing the same, and method of producing mounting structure using the same
US6201305B1 (en) 2000-06-09 2001-03-13 Amkor Technology, Inc. Making solder ball mounting pads on substrates
JP2002009265A (ja) 2000-06-21 2002-01-11 Sony Corp 固体撮像装置
KR100343432B1 (ko) 2000-07-24 2002-07-11 한신혁 반도체 패키지 및 그 패키지 방법
US7242088B2 (en) * 2000-12-29 2007-07-10 Intel Corporation IC package pressure release apparatus and method
JP3696132B2 (ja) * 2001-07-10 2005-09-14 株式会社東芝 アクティブマトリクス基板及びその製造方法
JP2003078120A (ja) 2001-08-31 2003-03-14 Seiko Precision Inc 固体撮像装置
US6580174B2 (en) 2001-09-28 2003-06-17 Intel Corporation Vented vias for via in pad technology yield improvements
JP2003124259A (ja) 2001-10-15 2003-04-25 Seiko Epson Corp 電子部品の実装構造、電子部品モジュール、および電子部品の実装方法
JP3787765B2 (ja) 2001-11-30 2006-06-21 松下電器産業株式会社 固体撮像装置およびその製造方法
JP3773177B2 (ja) * 2001-11-30 2006-05-10 松下電器産業株式会社 固体撮像装置およびその製造方法
JP2004214344A (ja) 2002-12-27 2004-07-29 Nec Kansai Ltd 固体撮像装置
JP3891133B2 (ja) 2003-03-26 2007-03-14 セイコーエプソン株式会社 電子部品の製造方法および電子部品の実装方法
JP4494746B2 (ja) 2003-09-25 2010-06-30 浜松ホトニクス株式会社 半導体装置
JP4494745B2 (ja) * 2003-09-25 2010-06-30 浜松ホトニクス株式会社 半導体装置
JP4351012B2 (ja) 2003-09-25 2009-10-28 浜松ホトニクス株式会社 半導体装置
JP4271625B2 (ja) 2004-06-30 2009-06-03 株式会社フジクラ 半導体パッケージ及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629506A (ja) * 1992-07-09 1994-02-04 Hamamatsu Photonics Kk 半導体エネルギー検出器
JPH06196680A (ja) * 1992-12-22 1994-07-15 Hamamatsu Photonics Kk 半導体エネルギー検出器とその製造方法
JP2000228573A (ja) * 1999-02-05 2000-08-15 Canon Inc モジュールの基板構造
JP2004247611A (ja) * 2003-02-14 2004-09-02 Matsushita Electric Works Ltd 半導体素子実装基板、半導体素子実装基板の製造方法

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