WO2013046267A1 - 半導体素子およびその製造方法 - Google Patents

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WO2013046267A1
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semiconductor
layer
semiconductor structure
conductive support
support body
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明煥 ▲チョ▼
錫雨 李
鳥羽　隆一
嘉孝 門脇
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ウェーブスクエア，インコーポレイテッド
Ｄｏｗａエレクトロニクス株式会社
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Definitions

  • the present invention relates to a semiconductor element and a manufacturing method thereof.
  • Semiconductor devices include field effect transistors (FETs) and light emitting diodes (LEDs).
  • FETs field effect transistors
  • LEDs light emitting diodes
  • a group III-V semiconductor made of a compound of a group III element and a group V element is used for the LED.
  • Group III nitride semiconductors using Al, Ga, In, etc. as group III elements and N as group V elements have a high melting point, a high nitrogen dissociation pressure, are difficult to grow bulk single crystals, are large in diameter and inexpensive. Because there is no conductive single crystal substrate, it is generally formed by growing on a sapphire substrate.
  • the light-emitting diode has conventionally been manufactured by sequentially growing an n-type group III nitride semiconductor layer, an active layer (light-emitting layer) and a p-type III on the sapphire substrate. A part of the semiconductor laminate composed of the group nitride semiconductor layer is removed to expose the n-type group III nitride semiconductor layer, and the exposed n-type group III nitride semiconductor layer and p-type group III nitride are exposed. It has been usual to employ a lateral structure in which an n-type electrode and a p-type electrode are arranged on a physical semiconductor layer and current flows in the lateral direction.
  • a buffer layer made of a specific element other than a group III element (eg, Al, Ga, etc.) on a sapphire substrate a semiconductor stacked body including a light emitting layer is formed.
  • the buffer layer is selectively dissolved by chemical etching, the sapphire substrate is peeled off (lifted off), and the support body and the semiconductor laminate are sandwiched between a pair of electrodes, thereby producing an LED chip.
  • the buffer layer here is a buffer layer for epitaxial growth of the semiconductor stacked body, and also serves as a lift-off layer for peeling the semiconductor stacked body from the sapphire substrate.
  • a general chemical lift-off method in which an epitaxial layer is removed from a sapphire substrate by etching a lift-off layer made of a metal other than group III or a metal nitride.
  • a photochemical lift-off method in which etching is performed while activating a lift-off layer by irradiating light such as ultraviolet light during etching.
  • FIGS. 6A to 6F are schematic side cross-sectional views showing the respective steps of a conventional method for manufacturing a group III nitride semiconductor vertical structure LED chip 500.
  • the semiconductor stack 503 is formed by sequentially stacking the semiconductor layers 506 (FIG. 6A).
  • the semiconductor stacked body 503 and a part of the lift-off layer 502 are removed so that a part of the growth substrate 501 is exposed, thereby forming a plurality of independent semiconductor structures 507 (FIG. 6B).
  • a conductive support body 512 that also serves as a lower electrode and integrally supports a plurality of semiconductor structure portions 507 is formed (FIG. 6C).
  • the growth substrate 501 is separated from the plurality of semiconductor structure portions 507 by removing the lift-off layer 502 by using a chemical lift-off method (FIG. 6D).
  • the upper electrode 516 is formed on the peeling surface side of the semiconductor structure portion 507 (FIG. 6E).
  • each is divided into a plurality of LED chips 500 each having a semiconductor structure portion 507 supported by the conductive support body 512A after being cut (FIG. 6F).
  • FIG. 7A is a schematic top view of the wafer in the state of FIG. 6E in which a plurality of semiconductor structures before being singulated are formed.
  • a cross-sectional view along a broken line in FIG. 7A is FIG. (B) is a schematic side view of one LED chip 500 singulated along the broken line of (A).
  • the through groove 514 is provided along the cutting line (broken line) for singulation in a portion located between the adjacent semiconductor structure portions 507 in the conductive support body 512. Therefore, when the lift-off layer 502 is removed from FIGS. 6C to 6D, an etching solution is supplied to the periphery of each semiconductor structure portion 507 through the through groove 514. Therefore, etching of the lift-off layer 502 immediately below each semiconductor structure portion 507 proceeds from the outer peripheral portion of the semiconductor structure portion toward the central portion.
  • the shape of the cross section of the semiconductor structure portion 507 is a circular shape or a 4n square shape with rounded corners (n is an integer). If the cross-sectional shape of the semiconductor structure portion is a quadrangle with no rounded corners, the individual semiconductor structure portions after lift-off have a considerable ratio from the vicinity of the corners as shown in FIG. An X-shaped crack extending in the center is introduced.
  • Patent Document 1 by making the shape of the cross section of the semiconductor structure as described above, stress concentrates on the corners during etching (vectors of etching progress from the outer periphery of the light emitting structure collide with each other). This can be avoided, and the occurrence of the X-type crack can be suppressed.
  • Patent Document 1 can effectively suppress cracks extending from the corner to the center in each semiconductor structure after lift-off. As shown in FIG. 8B, it has been found that a new point-like crack is generated at a considerable ratio in the central portion of the semiconductor structure portion. Although there are no published patent documents or academic literatures that have caused the occurrence of such point-like cracks, it is an important issue to be solved for the mass production of group III nitride semiconductor LED chips with a vertical structure. is there. In addition, this problem is an important problem to be solved in mass production of semiconductor elements manufactured using any chemical lift-off method regardless of the group III nitride semiconductor vertical structure LED chip.
  • the present invention provides a high-quality semiconductor element that suppresses not only the X-type crack extending from the vicinity of the corner of the semiconductor structure portion to the center portion, but also the occurrence of spot-like cracks occurring in the center portion, It is another object of the present invention to provide a method for manufacturing the semiconductor device.
  • the gist of the present invention is as follows. (1) a first step of forming a semiconductor layer on a growth substrate via a lift-off layer; A part of the semiconductor layer is removed, and grooves in which a part of the growth substrate is exposed at the bottom are formed in a lattice shape, thereby forming a plurality of semiconductor structures having a substantially rectangular cross section. Two steps, A third step of forming a conductive support body integrally supporting a plurality of the semiconductor structure parts; A fourth step of removing the lift-off layer using a chemical lift-off method; Separating the conductive support bodies between the semiconductor structure portions, thereby separating each of the plurality of semiconductor elements having the semiconductor structure portions supported by the conductive support bodies.
  • the lift-off is performed only from one side surface of each semiconductor structure portion.
  • the etching solution Prior to the fourth step, the etching solution is supplied to only one of the four side surfaces of each of the semiconductor structure portions where the progress of etching starts, and the other three side surfaces
  • the third step includes Capping a portion of the groove that does not form the embedded portion with a resin; Growing a conductive support that also serves as the embedded portion by plating on the surface of the semiconductor structure, the surface of the resin, and the exposed bottom of the groove; and Forming the through hole in the conductive support body; Removing the resin through the holes to make the portion of the groove a void; Have
  • the fourth step the method for manufacturing a semiconductor element according to (4), wherein an etching solution is supplied from the through hole to the gap in the groove.
  • a conductive support body and a semiconductor structure portion provided on a part of the conductive support body and having a substantially rectangular cross-sectional shape;
  • the semiconductor element characterized in that the conductive support body covers three side surfaces or two opposite side surfaces among the four side surfaces of the semiconductor structure portion.
  • the lift-off layer is etched from only one side surface in each of the plurality of semiconductor structure parts, any part of the surface of the semiconductor structure part on the lift-off layer side is removed in the process of removing the lift-off layer. No stress is concentrated.
  • a high-quality semiconductor element that suppresses not only the X-type crack extending from the vicinity of the corner of the semiconductor structure portion to the central portion but also the generation of a spot-like crack generated in the central portion, and the semiconductor element are manufactured. It became possible to provide a method.
  • FIG. 1A-(c) shows each process of the manufacturing method of the group III nitride semiconductor vertical structure LED chip 100 concerning one Embodiment of this invention with the typical side surface sectional drawing.
  • D shows each process of the manufacturing method of the group III nitride semiconductor vertical structure LED chip 100 concerning one Embodiment of this invention with the model side sectional drawing following FIG. 1A. .
  • F) to (h) are schematic side cross-sectional views showing each step of the manufacturing method of the group III nitride semiconductor vertical structure LED chip 100 according to the embodiment of the present invention, following FIG. 1B. .
  • (A), (b) is a schematic cross-sectional view of the state of FIG. 1A (b) and FIG. 1B (d), respectively.
  • FIG. 1 is a schematic perspective view of one group III nitride semiconductor vertical structure LED chip 100 according to an embodiment of the present invention.
  • FIG. FIG. 5 is a schematic cross-sectional view showing one step of a method for manufacturing a group III nitride semiconductor vertical structure LED chip 200 according to another embodiment of the present invention.
  • FIG. 10 is a schematic perspective view of one group III nitride semiconductor vertical structure LED chip 300 according to still another embodiment of the present invention.
  • (A)-(F) show each process of the manufacturing method of the conventional group III nitride semiconductor vertical structure LED chip 500 with a schematic side cross-sectional view.
  • (A) is a schematic top view of the wafer in the state of FIG. 6 (E) in which a plurality of semiconductor structures before being singulated are formed
  • (B) is a diagram along a broken line in (A). It is a model side view of one LED chip 500 separated.
  • (A) is a photograph showing cracks generated in the semiconductor structure portion of the LED chip by another conventional manufacturing method
  • (B) is a semiconductor structure of the LED chip by the conventional manufacturing method shown in FIGS. 6 and 7. It is a photograph which shows the crack which arose in the part.
  • FIG. 1A is a cross-sectional view of the light emitting layer 105 in the state shown in FIG. 1B, and the II cross section in FIG. 2A corresponds to FIG. 1B.
  • the cross-sectional views other than FIG. 1B are also in the same position. Further, the cross-sectional views other than FIG. 2A are similarly at the position of the light emitting layer 105.
  • FIG. 2B is a cross-sectional view of the state shown in FIG. 1D, and the position of the resin 109 is also added.
  • FIG. 2C is a cross-sectional view of the state shown in FIG.
  • FIG. 2D is a cross-sectional view of the state shown in FIG.
  • a first step of forming a semiconductor layer on a growth substrate via a lift-off layer is performed.
  • a first-conductivity-type group III nitride semiconductor layer 104, a light emitting layer 105, and the first conductive layer are formed on a growth substrate 101 via a lift-off layer 102.
  • a group III nitride semiconductor layer 106 of a second conductivity type different from the one conductivity type is sequentially laminated to form a semiconductor stacked body 103 as a semiconductor layer.
  • a part of the semiconductor stacked body 103 is removed, and grooves 108 in which a part of the growth substrate 101 is exposed at the bottom are formed in a lattice shape.
  • the second step of forming a plurality of independent semiconductor structures 107 having a quadrangular cross section and an island shape is performed.
  • a third step of forming a conductive support body that integrally supports a plurality of the semiconductor structure portions is performed.
  • the lattice-shaped grooves 108 are closed with resin 110 every other row in the vertical direction.
  • the resin 110 only one side surface of each semiconductor structure 107 is covered with the resin 110.
  • insulating films 118 are formed on three side surfaces of each semiconductor structure 107 that are not covered with the resin 110.
  • a plating seed layer 111 is formed on the surface of the semiconductor structure 107, the surface of the resin 110, and the exposed bottom of the groove 108.
  • the plating seed layer 111 is also formed on the surface of the insulating film 118.
  • the insulating film 118 is formed on the three side surfaces, only one side surface of each semiconductor structure 107 can be covered with the resin 110.
  • a resin column 109 extending upward from the surface of the plating seed layer 111 on the resin 110 is formed at an arbitrary position on the surface of the resin 110, in this embodiment, as shown in FIG.
  • a conductive support body 112 is grown on the plating seed layer 111 by a plating method.
  • the groove 108 not covered with the resin 110 is filled with the same material as that of the conductive support body 112, and this portion is used as the buried portion 113. . That is, in this embodiment, the conductive support body also serves as the embedded portion 113.
  • through holes 114 are formed in the conductive support body 112 by removing the resin pillars 109. Furthermore, by removing the plating seed layer immediately below the through hole 114 and the resin 110 through the through hole 114, a portion of the groove 108 that is blocked by the resin 110 is defined as a void 115. As a result, the through hole 114 is provided in a portion of the conductive support body 112 located above the groove 108 that has become the gap 115, and communicates with the gap 115.
  • a fourth step of removing the lift-off layer 102 is performed using a chemical lift-off method.
  • all the semiconductor structure portions 107 face the groove 108 in which one side surface 117A is a gap 115, and the other three side surfaces 117B and 117C are closed by the embedded portion 113. It faces the groove 108. That is, the embedded portion 113 is formed in the groove so as to cover all the other three side surfaces 117B and 117C in each semiconductor structure portion 107.
  • the etching solution is supplied only to the groove 108 that becomes the void 115 through the through hole 114, and is not supplied to the groove 108 that is blocked by the embedded portion. Therefore, as shown by the arrows in FIGS.
  • the etching of the lift-off layer 102 proceeds from only one side surface 117A of the semiconductor structure 107 to the opposite side surface 117C. That is, in the embedded portion 113, the etching solution is supplied only to one of the four side surfaces 117A of the semiconductor structure portion 107 where the etching starts, and the etching solution to the other three side surfaces 117B and 117C. Has the function of inhibiting the supply of.
  • the plating seed layer 111 immediately below the buried portion 113 is in contact with the growth substrate 101, so that the growth substrate 101 is not peeled from the semiconductor structure portion 107. Therefore, as shown in FIG. 1G, the portion of the plating seed layer 111 in contact with the growth substrate 101 is removed, and the growth substrate 101 is peeled off.
  • the conductive support bodies 112 are separated from each other by cutting the broken lines in FIG. 2D between the semiconductor structure portions 107, and as shown in FIG. A plurality of LED chips 100 having the semiconductor structure 107 supported by the support body 112A are separated. Further, the upper electrode 116 is formed on the peeling surface side of the semiconductor structure 107.
  • the inventors supply etching liquid from the gap 115 and etch the lift-off layer 102 in one direction from one side surface 117A of the semiconductor structure 107 to the side surface 117C opposite to the side surface.
  • the inventors have found that cracks generated in the semiconductor structure 107 can be sufficiently suppressed.
  • the effect of the progress of etching and the accompanying crack suppression is as follows.
  • the lift-off layer is etched from only one side surface 117A of each semiconductor structure 107, the dissolution front portion moves in a straight line from the side surface 117A toward the opposite side surface 117C. It is possible to avoid stress concentration at the central portion of the semiconductor structure portion 107 at the final stage when the etching is completed. As a result, it is possible to suppress the occurrence of dot-like cracks at the central portion of the semiconductor structure portion 107. Further, since the stress is not concentrated at the corner because it is unidirectional etching, X-type cracks extending greatly from the corner to the center can also be suppressed.
  • the shape of the cross section of the semiconductor structure portion does not have to be a circle or a shape with rounded corners, but can be a quadrangle. For this reason, the loss of the effective area per wafer can be reduced. That is, the yield per wafer can be increased by the effects of both crack suppression and effective area increase.
  • FIG. 3 is a schematic perspective view of a group III nitride semiconductor vertical structure LED chip 100 according to the present invention, which can be obtained by the above manufacturing method.
  • the LED chip 100 includes a conductive support body 112A, a second conductive semiconductor layer 106 provided on a part of the conductive support body 112A, a light emitting layer 105 provided on the second conductive semiconductor layer 106, And a semiconductor structure portion 107 having a first conductive semiconductor layer 104 having a conductivity type different from the second conductivity type provided on the light emitting layer 105 and having a substantially rectangular cross-sectional shape.
  • the sexual support body 112A is characterized in that among the four side surfaces of the semiconductor structure 107, the sexual support body 112A covers three side surfaces of the side surface 117B and the side surface 117C. The side surface 117A is exposed. Note that an insulating film 118 and a plating seed layer 111 exist between the three side surfaces and the conductive support body 112A.
  • the conductive support body 112 ⁇ / b> A functions as a lower electrode, and is paired with the upper electrode 116 provided on the semiconductor structure 107.
  • the growth substrate 101 is preferably a sapphire substrate or an AlN template substrate in which an AlN film is formed on a sapphire substrate. What is necessary is just to select suitably by the kind of lift-off layer to form, the composition of Al, Ga, In of the semiconductor laminated body which consists of a group III nitride semiconductor, the quality of a LED chip, cost, etc.
  • the lift-off layer 102 is preferable because a metal other than Group III such as CrN and a metal nitride buffer layer can be dissolved by chemical selective etching. It is preferable to form the film by sputtering, vacuum deposition, ion plating, or MOCVD. Usually, the thickness of the lift-off layer 102 is about 2 to 100 nm.
  • the first conductivity type may be n-type and the second conductivity type may be p-type, or vice versa.
  • the first conductive group III nitride semiconductor layer 104, the light emitting layer 105, and the second conductive group III nitride semiconductor layer 106 can be epitaxially grown on the lift-off layer 102 by MOCVD.
  • the group III nitride semiconductor LED chip is shown.
  • the material and layer configuration of the semiconductor structure portion are particularly limited as long as the semiconductor element is manufactured by a chemical lift-off method.
  • the semiconductor structure includes a light emitting layer, it becomes an LED, and if it does not, it becomes another semiconductor element.
  • the semiconductor structure 107 may be, for example, an AlInGaN-based or AlInGaPAs-based III-V group, or an II-VI group such as ZnO.
  • the film thickness of the semiconductor structure 107 is usually about 0.5 to 20 ⁇ m.
  • the cross-sectional shape of the semiconductor structure 107 is not particularly limited as long as it is substantially square, but is preferably rectangular from the viewpoint of effective area.
  • This substantially quadrilateral includes, for example, a quadrilateral having a slightly rounded or chamfered corner.
  • the side surface 117A to which the etching solution is supplied needs to have a linear region to the extent that the crack generation suppressing effect of the present invention is not hindered.
  • One side of the semiconductor structure 107 is usually 250 to 3000 ⁇ m.
  • the width of the groove 108 is preferably in the range of 40 to 200 ⁇ m, and more preferably in the range of 60 to 100 ⁇ m. This is because when the thickness is 40 ⁇ m or more, the etching solution can be sufficiently smoothly supplied to the groove 108, and when the thickness is 200 ⁇ m or less, the loss of the light emitting area can be minimized.
  • FIG. 4 is a schematic cross-sectional view showing one step of the manufacturing method of the LED chip 200 according to another embodiment of the present invention showing such an example, and corresponds to FIG.
  • the air gap 215 is formed only on one side surface 217A of each semiconductor structure portion 207, and the other side surfaces 217B and 217C are covered with the embedded portion 213 via the insulating film 218 and the plating seed layer 211, Since the etching solution proceeds in the direction of the arrow, the semiconductor structure portion 207 can be etched in one direction.
  • gap is formed in the groove
  • the conductive support body 112 can also serve as a lower electrode.
  • the conductive support body 112 can be formed by a plating method such as wet plating or dry plating.
  • a plating method such as wet plating or dry plating.
  • Cu, Ni, Au or the like can be used as the surface of the plating seed layer 111 (on the conductive support body side).
  • an adhesion layer made of a metal or an insulator that is not etched in the subsequent chemical lift-off process but can be peeled off or removed after the chemical lift-off process It may be further provided between the growth substrate 101 and the plating seed layer 111.
  • the adhesion layer for example, Ti, Al, Ni, Cr, Pt, Au, and alloys thereof, or SiO 2 and SiN can be used in a single layer or multiple layers.
  • the thickness of the conductive support 112 on the semiconductor structure 107 is usually about 80 to 300 ⁇ m.
  • a two-stage plating may be performed in which a thick plating layer having a thickness of about 80 to 200 ⁇ m is formed.
  • the second plating may be performed after the lift-off layer removing step (fourth step).
  • the conductive support body 112 is formed by a bonding method
  • a conductive silicon substrate, a CuW alloy substrate, a Mo substrate, or the like in which the through holes 114 are formed in advance are suitable in terms of thermal expansion coefficient and thermal conductivity. The positions of the through holes are aligned and joined.
  • the conductive support body 112 is preferably formed by a plating method. Note that it is easy to change the second plating formation in the above-described two-stage plating formation to a bonding method.
  • the dimension of the through-hole 114 is preferably a rectangle or a circle having a side length or diameter of 40 to 100 ⁇ m from the viewpoint of the supply efficiency of the etching solution.
  • an insulating film 118 is formed on the three side surfaces 117B and 117C covered with the conductive support body 112A.
  • the plating seed layer 111 is a metal, and therefore does not function as an element if formed directly on the side surface of the semiconductor structure 107.
  • SiO 2 or SiN can be used for the insulating film 118.
  • a reflective layer may be further formed between the insulating film 118 and the plating seed layer 111.
  • the plating seed layer 111 is formed after the insulating film 118 is formed.
  • the plating seed layer 111 is formed without forming the insulating film 118, and the semiconductor structure 107 and the plating seed are formed after chemical lift-off.
  • a gap may be formed between the side surface of the layer 111 by dry etching or the like, and the insulating film 118 may be formed in the gap.
  • the third step includes a plurality of second conductions between the main surface of the second conduction type group III nitride semiconductor layer 106 of the plurality of semiconductor structures 107 and the plating seed layer 111. It is preferable to form an ohmic electrode layer in contact with each of the type III nitride semiconductor layer 106. More preferably, a reflective layer is further formed between the ohmic electrode layer and the plating seed layer 111, or the ohmic electrode layer also functions as the reflective layer. For the formation of these layers, dry film forming methods such as vacuum deposition, ion plating, and sputtering can be used.
  • the ohmic electrode layer can be formed of a metal having a large work function, for example, a noble metal such as Pd, Pt, Rh, Au, Ag, or Co, Ni. Further, since the reflection layer has a high reflectance such as Rh, it can also be used as the ohmic electrode layer. However, when the light emitting region is a visible region, an Ag or Al layer is used. More preferably, a Ru layer or the like is used.
  • an etching solution is supplied from the through hole 114 to the gap 115 of the groove 108. Therefore, before the fourth step, among the four side surfaces of the semiconductor structure 107, the etching liquid is supplied only to one side surface 117A where the progress of etching starts, and the opposing side surface 117C and the other two opposing side surfaces.
  • the embedded portion 113 is preferably formed in the groove 108 so that the supply of the etching solution to 117B is hindered. By forming such a buried portion 113, the lift-off layer 102 can be etched from only one side surface 117A.
  • an embedding portion may be provided in the groove 108 so as to cover the two opposite side surfaces 117B, and the groove facing the side surface 117C may be embedded with a material different from the air gap or the conductive support body.
  • This embedding includes, for example, a resin that remains without introducing a solution path for dissolving a resin such as acetone. Without the acetone entry path, the resin cannot be removed prior to removal of the lift-off layer, and no etchant is supplied to the grooves facing the side surface 117C.
  • the embedded portion of the two opposite side surfaces 117B obstructs the supply of the etching solution to the side surface 117C, and the supply of the etching solution is limited to the path from the through hole 114 to the gap 115.
  • the lift-off layer 102 can be etched from only one side surface 117A.
  • the etching solution may escape into the groove after the lift-off layer 102 has been etched, which may cause cracks at the side surface 117C side end of the surface of the semiconductor structure 107. is there. Therefore, it is preferable that the groove is not a void but is embedded.
  • FIG. 5 is a schematic perspective view of a group III nitride semiconductor vertical structure LED chip 300 according to the present invention obtained by the manufacturing method in which the embedded portion 113 is provided in the groove 108 so as to cover only the two side surfaces 117B facing each other.
  • the LED chip 300 includes a conductive support body 312A, a second conductive semiconductor layer 306 provided on a part of the conductive support body 312A, a light emitting layer 305 provided on the second conductive semiconductor layer 306, And a semiconductor structure portion 307 having a first conductive semiconductor layer 304 having a conductivity type different from the second conductivity type provided on the light emitting layer 305 and having a substantially rectangular cross-sectional shape.
  • the characteristic support body 312A covers two opposite side surfaces 317B among the four side surfaces of the semiconductor structure portion 307. The side surfaces 317A and 317C are exposed. Note that an insulating film 318 and a plating seed layer 311 exist between the side surface 317B and the conductive support body 312A.
  • the conductive support body 312A functions as a lower electrode, and is paired with an upper electrode 316 provided on the semiconductor structure 307.
  • Removal of the resin column 109 and the resin 110 in FIGS. 1D to 1E is performed with a liquid capable of dissolving a resin such as acetone and alcohols.
  • This liquid may be heated to a temperature below the boiling point.
  • the plating seed layer 111 between the resin column 109 and the resin 110 is not dissolved in acetone or the like, but the plating seed layer 111 is a very thin film compared to the resin 110 and the column 109, and thus can be easily removed. It is. It may be removed mechanically or by metal etching or the like.
  • the plating seed layer is removed, and the resin 110 therebelow is also removed with the same liquid, so that the through hole 114 and the gap 115 communicate with each other.
  • the plating seed layer 111 may be partially removed to expose the resin 110, and the resin pillars (pillars) 109 may be formed directly on the exposed resin 110.
  • the fourth step is preferably performed by the aforementioned general chemical lift-off method or photochemical lift-off method.
  • Etching solutions that can be used include known ceric ammonium nitrate solutions and ferricyanic potassium solutions when the lift-off layer is CrN, and known etchants having selectivity such as hydrochloric acid, nitric acid, and organic acids when the lift-off layer is ScN. A liquid can be mentioned.
  • the growth substrate 101 is preferably bonded to the conductive support body 112 via the plating seed layer 111.
  • the plating seed layer 111 it is possible to suppress not only the central crack and the X-type crack, but also the end crack generated at the end portion of etching (side surface 117C side). Therefore, it is preferable that there is no etching property of the etching solution used for lift-off with respect to the plating seed layer 111 or that the bonding between the growth substrate and the plating seed layer 111 can be maintained even after the lift-off is completed.
  • the growth substrate 101 can be mechanically peeled off, or a part of the plating seed layer 111 can be obtained by using a specific etching solution at a place where the plating seed layer 111 is in contact with the growth substrate 101 directly or via a connection layer. Can be removed by chemical removal.
  • a suitable etching solution in the case of chemical peeling for example, a BHF solution (NH 4 F / HF / H 2 O) may be mentioned. However, the BHF solution may also etch unintended portions of the metal. For this reason, the plating seed layer 111 and the growth substrate 101 can be bonded with the lift-off layer etchant as the connection layer, but can be separated or selectively etched by other methods.
  • a temporary bonding material (metal, insulating film, resin, or the like) different from that of the layer 111 may be separately formed.
  • the surface of the semiconductor structure 107 exposed in the fourth step is cleaned by wet cleaning. Then, a predetermined amount can be removed by dry etching and / or wet etching. Therefore, as shown in FIGS. 3 and 5, the upper surface of the semiconductor structure 107 is lower than the conductive support body 112A.
  • an n-type ohmic electrode and a bonding pad electrode as upper electrodes are formed by a lift-off method using a resist as a mask.
  • Al, Cr, Ti, Ni, Pt, Au, etc. are used as the electrode material, and Ti, Pt, Au, etc. are formed as a cover layer on the ohmic electrode and the bonding pad to reduce wiring resistance and wire bond. Improve adhesion.
  • a protective film (insulating film) such as SiO 2 or SiN may be provided on the exposed side surface and surface (excluding the bonding mud surface) of the semiconductor structure 107.
  • the semiconductor structure 107 is cut using, for example, a blade dicer or a laser dicer.
  • the laser dicer has a cutting margin of about 20 to 40 ⁇ m with respect to the width of the groove 108 of 40 to 200 ⁇ m
  • the width of the conductive support body 112A covering the side surface of the semiconductor structure 107 after cutting is about 90 ⁇ m or less.
  • the LED chip shown in FIG. 3 was produced by the manufacturing method shown in FIGS. Specifically, first, a Cr layer is formed on a sapphire substrate by sputtering and heat-treated in an atmosphere containing ammonia to form a lift-off layer (CrN layer, thickness: 18 nm), and then an n-type group III nitride.
  • a Cr layer is formed on a sapphire substrate by sputtering and heat-treated in an atmosphere containing ammonia to form a lift-off layer (CrN layer, thickness: 18 nm), and then an n-type group III nitride.
  • Sequential semiconductor layer (GaN layer, thickness: 7 ⁇ m), light emitting layer (InGaN-based MQW layer, thickness: 0.1 ⁇ m), p-type group III nitride semiconductor layer (GaN layer, thickness: 0.2 ⁇ m) in sequence
  • a semiconductor laminate is formed by laminating, and then a part of the semiconductor laminate is removed by dry etching so that a part of the sapphire substrate is exposed, thereby forming a lattice-like groove.
  • a plurality of independent semiconductor structures were formed in a square island shape.
  • the width W of the semiconductor structure was 1200 ⁇ m, and the arrangement of the individual elements was a grid pattern.
  • the pitch between elements is 1300 ⁇ m, that is, the groove width is 100 ⁇ m.
  • An ohmic electrode layer (Ag, thickness: 0.2 ⁇ m) was formed on each p-type group III nitride semiconductor layer by EB vapor deposition. Further, an insulating film (SiO 2 , thickness of 0.6 ⁇ m) is formed by plasma CVD, and insulation other than a portion covering the three side surfaces not covered by the resin and a part on the semiconductor structure portion in each semiconductor structure portion. The film was removed by etching. Thereafter, in order to provide a gap for supplying the etching solution, as shown in FIG. 2B, a resin (photoresist) was provided in a part of the groove using a photolithographic method.
  • a resin photoresist
  • a plating seed layer (Ti / Ni) is formed on the surface of the semiconductor structure (strictly, on the surface of the ohmic electrode layer and the insulating film), the surface of the resin, and the exposed bottom and side surfaces of the groove by sputtering.
  • / Au each thickness: 0.02 ⁇ m / 0.2 ⁇ m / 0.6 ⁇ m).
  • a pillar for forming a 100 ⁇ m square through hole was formed at a position shown in FIG. 2B by a resin (thick film photoresist: thickness 30 ⁇ m).
  • Cu thinness on the semiconductor laminate: 100 ⁇ m
  • the plating was electroplating using a copper sulfate electrolyte, the temperature of the solution was in the range of 25 to 30 ° C., and the deposition rate was 35 ⁇ m / hr. As a result, a buried portion by Cu plating was formed in the groove in which the plating seed layer was formed.
  • the lift-off layer was removed by a chemical lift-off method using a Cr selective etching solution as an etching solution.
  • the etching solution was supplied to the lift-off layer through the above-described through holes by immersion in the etching solution, and in each semiconductor structure portion, the etching of the lift-off layer proceeded from only one side surface.
  • the sapphire substrate side was slightly immersed in the BHF solution to dissolve the Ti of the plating seed layer at the portion joined to the sapphire substrate at the bottom of the groove, and the sapphire substrate was peeled off.
  • the semiconductor structure after lift-off was observed with an optical microscope, and the occurrence of macro / micro cracks was examined.
  • the number of surveys was 380,000, and there were no macro or micro cracks.
  • the exposed n-type group III nitride semiconductor layer was etched by 3 ⁇ m in the thickness direction by dry etching, and the surface was further roughened by a KOH solution.
  • an n-type ohmic electrode was formed on the n-type group III nitride semiconductor layer by sputtering using Ti / Al, and a pad electrode made of Ni / Au was further formed.
  • an insulating film SiO 2 , thickness 0.3 ⁇ m
  • the conductor support portion having the embedded portion was cut with a laser dicer, and a light emitting element in which the embedded portion covered three side surfaces of the four side surfaces in the semiconductor structure portion was formed.
  • An LED chip was manufactured by the conventional manufacturing method shown in FIGS. Specifically, first, the same semiconductor stacked body as that of the example is formed on the sapphire substrate, and then a part of the semiconductor stacked body is removed by dry etching so that a part of the sapphire substrate is exposed. By forming, a plurality of independent semiconductor structures were formed in a circular island shape with a cross-sectional shape of a diameter of 1000 ⁇ m. The pitch between the elements of the semiconductor structure is 1250 ⁇ m.
  • An ohmic electrode layer similar to the embodiment is formed on the p layer of the individual semiconductor structure, and then the photoresist is embedded in all the trenches, and the p-ohmic electrode layer portion of the individual semiconductor structure is opened, A plating seed layer (Ni / Au / Cu) was formed. Next, in order to prevent film formation during Cu plating described later, pillars were formed using a thick film resist. The formation position was on the side of the mesh surrounding the semiconductor structure as shown in FIG. The connection layer at the pillar formation position was removed in advance by etching.
  • the liquid temperature was in the range of 25-30 ° C., and the film formation rate was 25 ⁇ m / hr.
  • the pillar portion and the resist embedded in the groove were removed with acetone to form a through groove penetrating up and down the support body.
  • the through groove shown in FIG. 7A was formed on four sides with a width of 70 ⁇ m and a length of 900 ⁇ m.
  • the lift-off layer was removed by a chemical lift-off method, and the sapphire substrate was peeled off. At this time, in each semiconductor structure portion, etching of the lift-off layer proceeded from the outer peripheral portion of the semiconductor structure portion toward the central portion, and the central lift-off layer was finally removed.
  • the high quality semiconductor element which suppressed not only the X-type crack extended from the corner vicinity of a semiconductor structure part to a center part but the generation
  • Group III Nitride Semiconductor LED Chip 101 Growth Substrate 102 Lift-off Layer 103 Semiconductor Stack 104 First Conductive Group III Nitride Semiconductor Layer 105 Light-Emitting Layer 106 Second Conductive Group III Nitride Semiconductor Layer 107 Semiconductor Structure 108 Groove 109 Pillar of resin DESCRIPTION OF SYMBOLS 110 Resin 111 Plating seed layer 112 Conductive support body 112A Conductive support body after cutting 113 Embed portion 114 Through hole 115 Void 116 Upper electrode 117A Side surface (side surface for supplying etching solution) 117B Two opposing side surfaces 117C Side surface (side surface on which etching solution reaches when etching is completed) 118 Insulating film

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Abstract

　半導体構造部のコーナー近傍から中央部に伸展するＸ型のクラックだけでなく、中央部分に生じる点状のクラックの発生をも抑制した高品質の半導体素子、および該半導体素子を製造する方法を提供する。　本発明の半導体素子の製造方法は、成長用基板１０１の上にリフトオフ層１０２を介して半導体積層体１０３を形成し、これに対して格子状の溝１０８を設けることで、横断面形状が略四角形の半導体構造部１０７を複数個形成し、さらに導電性サポート部１１２を形成した後、ケミカルリフトオフ法を用いて、リフトオフ層１０２を除去する工程を有し、この工程において、導電性サポート体１１２の溝１０８の上方に位置する部分に設けた貫通孔１１４から溝１０８へエッチング液を供給するにあたり、それぞれの半導体構造部１０７の１つの側面１１７Ａのみからリフトオフ層のエッチングを進行させることを特徴とする。

Description

半導体素子およびその製造方法
　本発明は、半導体素子およびその製造方法に関する。
　半導体素子には、電界効果トランジスタ（ＦＥＴ）、発光ダイオード（ＬＥＤ）などがある。ＬＥＤには、例えば、III族元素とＶ族元素との化合物からなるIII－Ｖ族半導体が用いられる。
　III族元素としてＡｌ，Ｇａ，Ｉｎ等を用い、Ｖ族元素としてＮを用いたIII族窒化物半導体は、高融点で窒素の解離圧が高くバルク単結晶成長が困難であり、大口径で安価な導電性単結晶基板が無いという理由から、サファイア基板上に成長させることにより形成するのが一般的である。
　しかしながら、サファイア基板は絶縁性であって電流が流れないため、発光ダイオードは従来、サファイア基板上に順に成長させたｎ型のIII族窒化物半導体層、活性層（発光層）およびｐ型のIII族窒化物半導体層からなる半導体積層体の一部を除去してｎ型のIII族窒化物半導体層を露出させ、この露出させたｎ型のIII族窒化物半導体層およびｐ型のIII族窒化物半導体層の上にｎ型電極およびｐ型電極をそれぞれ配置して、電流を横方向に流す横型構造を採用するのが通常であった。
　これに対し、近年、サファイア基板上にIII族元素（例えばＡｌ，Ｇａなど）以外の特定の元素からなるバッファ層を形成後、発光層を含む半導体積層体を形成し、この半導体積層体を導電性のサポート体で支持した後、バッファ層を化学的なエッチングにより選択的に溶解してサファイア基板を剥離（リフトオフ）し、これらサポート体と半導体積層体を一対の電極で挟むことで、ＬＥＤチップを得る技術が研究されている。なお、ここで言うバッファ層は、半導体積層体のエピタキシャル成長のためのバッファ層であるとともに、サファイア基板から半導体積層体を剥離するためのリフトオフ層の役割も兼ねるものである。
　このような構造のIII族窒化物半導体ＬＥＤチップを作製するには、III族以外の金属や金属窒化物からなるリフトオフ層をエッチングすることでサファイア基板からエピタキシャル層を剥離する一般的なケミカルリフトオフ法や、エッチング中に紫外光等の光を照射し、リフトオフ層を活性化させながらエッチングを行うフォトケミカルリフトオフ法がある。これらは、特定のエッチング溶液に浸漬して、リフトオフ層をエッチングによって溶解することにより成長用基板からエピタキシャル層をリフトオフする方法であり、本明細書において「ケミカルリフトオフ法」と総称される。なお、エピタキシャル層から成長用基板をリフトオフするという表現でも良い。
　ここで、特許文献１に記載されたIII族窒化物半導体縦型構造ＬＥＤチップの製造方法を図６および図７により説明する。図６（Ａ）～（Ｆ）は、従来のIII族窒化物半導体縦型構造ＬＥＤチップ５００の製造方法の各工程を模式側面断面図で示したものである。まず、成長用基板５０１の上にリフトオフ層５０２を介して、第１伝導型のIII族窒化物半導体層５０４、発光層５０５および前記第１伝導型とは異なる第２伝導型のIII族窒化物半導体層５０６を順次積層して半導体積層体５０３を形成する（図６（Ａ））。次に、成長用基板５０１の一部が露出するよう、半導体積層体５０３およびリフトオフ層５０２の一部を除去することで、独立した複数個の半導体構造部５０７を形成する（図６（Ｂ））。次に、下部電極を兼ね、複数個の半導体構造部５０７を一体支持する導電性サポート体５１２を形成する（図６（Ｃ））。そして、ケミカルリフトオフ法を用いてリフトオフ層５０２を除去することで、成長用基板５０１を複数個の半導体構造部５０７から剥離する（図６（Ｄ））。その後、上部電極５１６を半導体構造部５０７の剥離面側に形成し（図６（Ｅ））、最後に、半導体構造部５０７間で導電性サポート体５１２を図７の破線に沿って切断等により分離することにより、各々が切断後の導電性サポート体５１２Ａに支持された半導体構造部５０７を有する複数個のＬＥＤチップ５００に個片化する（図６（Ｆ））。
　図７（Ａ）は、個片化する前の複数の半導体構造部が形成された図６（Ｅ）の状態のウェハの模式上面図である。図７（Ａ）の破線に沿った断面図が図６（Ｅ）となっている。（Ｂ）は、（Ａ）の破線に沿って個片化した１つのＬＥＤチップ５００の模式側面図である。このように、特許文献１では、導電性サポート体５１２のうち隣接する半導体構造部５０７の間に位置する部分に、個片化の切断ライン（破線）に沿って貫通溝５１４を設けた。そのため、図６（Ｃ）から（Ｄ）にかけてリフトオフ層５０２を除去する際に、エッチング液が貫通溝５１４を介して各半導体構造部５０７の周囲に供給される。そのため、各半導体構造部５０７直下のリフトオフ層５０２のエッチングは、半導体構造部の外周部から中央部に向かって進行する。
　このとき、特許文献１では、図７に示すように、半導体構造部５０７の横断面の形状を円形またはコーナーに丸みを有する４ｎ角形状（ｎは整数）としている。仮に、半導体構造部の横断面の形状が、コーナーに丸みを有しない４角形の場合、リフトオフ後の個々の半導体構造部にはかなりの比率で、図８（Ａ）のような、コーナー近傍から中央部に伸展するＸ型のクラックが導入される。特許文献１では、半導体構造部の横断面の形状を上記のようにすることで、エッチング途中でコーナーに応力が集中する（発光構造部の外周からのエッチング進行のベクトル同士が衝突する）のを回避することができ、上記Ｘ型のクラックが生じるのを抑制することができる。
国際公開第２０１１／０５５４６２号
　しかしながら、本発明者らのさらなる検討によると、特許文献１に記載の方法では、リフトオフ後の個々の半導体構造部における、コーナーから中央に伸展するクラックは、有効に抑制することができるものの、図８（Ｂ）に示すように、半導体構造部の中央部分に新たに点状のクラックがかなりの比率で生じることが判明した。このような点状のクラック発生を問題としている公開された特許文献や学術文献は皆無であるが、縦型構造のIII族窒化物半導体ＬＥＤチップの量産化のためには解決すべき重要課題である。また、この問題は、III族窒化物半導体縦型構造ＬＥＤチップにかかわらず、あらゆるケミカルリフトオフ法を使用して作製する半導体素子の量産化においても、解決すべき重要な課題である。
　そこで本発明は、上記課題に鑑み、半導体構造部のコーナー近傍から中央部に伸展するＸ型のクラックだけでなく、中央部分に生じる点状のクラックの発生をも抑制した高品質の半導体素子、および該半導体素子を製造する方法を提供することを目的とする。
　上記目的を達成するため、本発明の要旨構成は以下のとおりである。
　（１）成長用基板の上にリフトオフ層を介して半導体層を形成する第１工程と、
　該半導体層の一部を除去して、前記成長用基板の一部が底部で露出する溝を格子状に形成することで、横断面の形状が略四角形の半導体構造部を複数個形成する第２工程と、
　複数個の前記半導体構造部を一体支持する導電性サポート体を形成する第３工程と、
　ケミカルリフトオフ法を用いて、前記リフトオフ層を除去する第４工程と、
　前記半導体構造部間で前記導電性サポート体を分離することにより、各々が導電性サポート体に支持された前記半導体構造部を有する複数個の半導体素子に個片化する第５工程と、を有し、
　前記第４工程では、前記導電性サポート体の前記溝の上方に位置する部分に設けた貫通孔から前記溝へエッチング液を供給するにあたり、それぞれの前記半導体構造部の１つの側面のみから前記リフトオフ層のエッチングを進行させることを特徴とする半導体素子の製造方法。
　（２）前記第４工程の前に、それぞれの前記半導体構造部における４つの側面のうち、エッチングの進行が開始する前記１つの側面にのみ前記エッチング液が供給され、他の３つの側面への前記エッチング液の供給を阻害する埋め込み部を、前記溝に形成する上記（１）に記載の半導体素子の製造方法。
　（３）前記導電性サポート体が前記埋め込み部を兼ねる上記（２）に記載の半導体素子の製造方法。
　（４）前記第３工程では、前記導電性サポート体をメッキ法により形成する上記（３）に記載の半導体素子の製造方法。
　（５）前記第３工程は、
　　前記溝の前記埋め込み部を形成しない部分を樹脂で塞ぐ工程と、
　　前記半導体構造部の表面、前記樹脂の表面、および露出している前記溝の底部にメッキ法により前記埋め込み部を兼ねた導電性サポート体を成長させる工程と、
　　前記導電性サポート体に前記貫通孔を形成する工程と、
　　前記孔を介して前記樹脂を除去することで、前記溝の前記部分を空隙とする工程と、
を有し、
　前記第４工程では、前記貫通孔から前記溝の空隙へとエッチング液を供給する上記（４）に記載の半導体素子の製造方法。
　（６）それぞれの前記半導体構造部における前記他の３つの側面全てを覆うように、前記埋め込み部を前記溝に設ける上記（２）～（５）のいずれか１項に記載の半導体素子の製造方法。
　（７）それぞれの前記半導体構造部における前記他の３つの側面のうち、対向する２つの側面を覆うように、前記埋め込み部を前記溝に設ける上記（２）～（５）のいずれか１項に記載の半導体素子の製造方法。
　（８）導電性サポート体と、該導電性サポート体上の一部に設けられ、横断面の形状が略四角形の半導体構造部と、を有し、
　前記導電性サポート体が、前記半導体構造部における４つの側面のうち、３つの側面、または、対向する２つの側面を覆うことを特徴とする半導体素子。
　本発明によれば、複数の半導体構造部のそれぞれにおいて１つの側面のみからリフトオフ層のエッチングをさせるようにしたので、リフトオフ層の除去の過程で半導体構造部のリフトオフ層側表面のいずれの箇所にも応力が集中することがない。その結果、半導体構造部のコーナー近傍から中央部に伸展するＸ型のクラックだけでなく、中央部分に生じる点状のクラックの発生をも抑制した高品質の半導体素子、および該半導体素子を製造する方法を提供することが可能となった。
（ａ）～（ｃ）は、本発明の一実施形態にかかるIII族窒化物半導体縦型構造ＬＥＤチップ１００の製造方法の各工程を模式側面断面図で示したものである。 （ｄ），（ｅ）は、図１Ａに引き続き、本発明の一実施形態にかかるIII族窒化物半導体縦型構造ＬＥＤチップ１００の製造方法の各工程を模式側面断面図で示したものである。 （ｆ）～（ｈ）は、図１Ｂに引き続き、本発明の一実施形態にかかるIII族窒化物半導体縦型構造ＬＥＤチップ１００の製造方法の各工程を模式側面断面図で示したものである。 （ａ），（ｂ）は、それぞれ図１Ａ（ｂ），図１Ｂ（ｄ）の状態の模式横断面図である。 （ｃ），（ｄ）は、それぞれ図１Ｃ（ｆ），図１Ｃ（ｇ）の状態の模式横断面図である。 本発明の一実施形態にかかる、個片化した１つのIII族窒化物半導体縦型構造ＬＥＤチップ１００の模式斜視図である。 本発明の他の実施形態にかかるIII族窒化物半導体縦型構造ＬＥＤチップ２００の製造方法の一工程を模式横断面図で示したものである。 本発明のさらに他の実施形態にかかる、個片化した１つのIII族窒化物半導体縦型構造ＬＥＤチップ３００の模式斜視図である。 （Ａ）～（Ｆ）は、従来のIII族窒化物半導体縦型構造ＬＥＤチップ５００の製造方法の各工程を模式側面断面図で示したものである。 （Ａ）は、個片化する前の複数の半導体構造部が形成された図６（Ｅ）の状態のウェハの模式上面図であり、（Ｂ）は、（Ａ）の破線に沿って個片化した１つのＬＥＤチップ５００の模式側面図である。 （Ａ）は、他の従来の製造方法でＬＥＤチップの半導体構造部に生じたクラックを示す写真であり、（Ｂ）は、図６および図７に示す従来の製造方法でＬＥＤチップの半導体構造部に生じたクラックを示す写真である。
　以下、図面を参照しつつ本発明をより詳細に説明する。なお、本明細書において、本発明に従う各実施形態のＬＥＤチップで共通する構成要素には、原則として下２桁が同一の参照番号を付し、説明は省略する。また、ＬＥＤチップの模式断面図においては、説明の便宜上、リフトオフ層および半導体積層体を実状とは異なる比率で誇張して示す。
　本発明の一実施形態にかかるIII族窒化物半導体縦型構造ＬＥＤチップ（以下、単に「ＬＥＤチップ」という。）１００の製造方法を、図１Ａ～Ｃおよび図２Ａ，Ｂにより説明する。まず、図１と図２との対応関係を先に説明する。図２（ａ）は、図１（ｂ）に示した状態の発光層１０５における横断面図であり、図２（ａ）のＩ－Ｉ断面が図１（ｂ）に相当する。なお、図１（ｂ）以外の断面図も同様の位置でのものである。また、図２（ａ）以外の横断面図も、同様に発光層１０５の位置でのものである。図２（ｂ）は、図１（ｄ）に示した状態の横断面図であるが、樹脂１０９の位置も追記している。図２（ｃ）は、図１（ｆ）に示した状態の横断面図である。図２（ｄ）は、図１（ｇ）に示した状態の横断面図である。
　まず、成長用基板の上にリフトオフ層を介して、半導体層を形成する第１工程を行う。本実施形態では、まず、図１（ａ）に示すように、成長用基板１０１の上にリフトオフ層１０２を介して、第１伝導型のIII族窒化物半導体層１０４、発光層１０５および前記第１伝導型とは異なる第２伝導型のIII族窒化物半導体層１０６を順次積層して半導体層としての半導体積層体１０３を形成する。
　次に、図１（ｂ）および図２（ａ）に示すように、半導体積層体１０３の一部を除去して、成長用基板１０１の一部が底部で露出する溝１０８を格子状に形成することで、横断面の形状が四角形で島状に独立した半導体構造部１０７を複数個形成する第２工程を行う。
　次に、複数個の前記半導体構造部を一体支持する導電性サポート体を形成する第３工程を行う。本実施形態では、まず、図２（ｂ）に示すように、格子状の溝１０８を縦方向に１列おきに樹脂１１０で塞ぐ。これにより、各半導体構造部１０７において１つの側面のみが樹脂１１０に覆われる。続いて、各半導体構造部１０７における樹脂１１０に覆われていない３つの側面に、絶縁膜１１８を形成する。その後、図１（ｃ）に示すように、半導体構造部１０７の表面、樹脂１１０の表面、および露出している溝１０８の底部にメッキシード層１１１を形成する。この際、メッキシード層１１１は絶縁膜１１８表面にも形成される。なお、３つの側面に絶縁膜１１８を形成した後に、各半導体構造部１０７の１つの側面のみを樹脂１１０で覆うこともできる。また、図示しないが、実際の工程において、フォトリソグラフ法を用いても絶縁膜を側面のみへ限定的に形成することは困難のため、少なくとも、半導体構造部１０７の表面の一部（側面と隣り合う表面の外周部）の上にも、絶縁膜が側面から連続するように形成されることが好ましい。
　次に、樹脂１１０の表面上の任意の位置、本実施形態では図２（ｂ）に示す位置に、樹脂１１０上のメッキシード層１１１の表面から上方に延びる樹脂の柱１０９を形成する。その後、図１（ｄ）に示すように、メッキ法によりメッキシード層１１１上に導電性サポート体１１２を成長させる。このとき、図２（ｂ）に網点で示すように、樹脂１１０で塞がれていない溝１０８は、導電性サポート体１１２と同じ材料で埋められており、当該部分を埋め込み部１１３とする。すなわち、本実施形態では、導電性サポート体が埋め込み部１１３を兼ねている。
　その後、図１（ｅ）に示すように、樹脂の柱１０９を除去することにより、導電性サポート体１１２に貫通孔１１４を形成する。さらに、貫通孔１１４直下のメッキシード層と、樹脂１１０とを貫通孔１１４を介して除去することで、溝１０８のうち樹脂１１０により塞がれていた部分を空隙１１５とする。この結果、貫通孔１１４は、導電性サポート体１１２の、空隙１１５となった溝１０８の上方に位置する部分に設けられ、空隙１１５と連通する。
　次に、ケミカルリフトオフ法を用いて、リフトオフ層１０２を除去する第４工程を行う。ここで本実施形態では、すべての半導体構造部１０７は、１つの側面１１７Ａが空隙１１５となった溝１０８に面しており、他の３つの側面１１７Ｂ，１１７Ｃは、埋め込み部１１３で塞がれた溝１０８と面している。つまり、それぞれの半導体構造部１０７における他の３つの側面１１７Ｂ，１１７Ｃ全てを覆うように、埋め込み部１１３を溝に形成している。そして、エッチング液は貫通孔１１４を介して空隙１１５となった溝１０８にのみ供給され、埋め込み部で塞がれた溝１０８へは供給されない。そのため、図２（ｃ）および図１（ｆ）の矢印で示すように、リフトオフ層１０２のエッチングは半導体構造部１０７の１つの側面１１７Ａのみから対向する側面１１７Ｃにむけて進行する。すなわち、埋め込み部１１３は、それぞれの半導体構造部１０７における４つの側面のうち、エッチングの進行が開始する１つの側面１１７Ａにのみエッチング液が供給され、他の３つの側面１１７Ｂ，１１７Ｃへのエッチング液の供給を阻害する機能を有する。
　本実施形態では、リフトオフ層１０２が除去されても、埋め込み部１１３の直下のメッキシード層１１１が成長用基板１０１と接しているため、成長用基板１０１は半導体構造部１０７から剥離されない。そこで、図１（ｇ）に示すように、メッキシード層１１１の成長用基板１０１と接している部位を除去して、成長用基板１０１を剥離する。
　最後に、半導体構造部１０７間で導電性サポート体１１２を図２（ｄ）の破線部にて切断等することにより分離し、図１（ｈ）に示すように、各々が切断後の導電性サポート体１１２Ａに支持された半導体構造部１０７を有する複数個のＬＥＤチップ１００に個片化する。また、上部電極１１６を半導体構造部１０７の剥離面側に形成する。
　本発明者らは、空隙１１５からエッチング液を供給して、リフトオフ層１０２を、半導体構造部１０７の１つの側面１１７Ａから、該側面に対向する側面１１７Ｃにむけて、一方向でエッチングすることにより、半導体構造部１０７に生じるクラックを十分に抑制することができることを見出した。
　以下、本発明の技術的意義を作用効果とともに説明する。本発明者らは、半導体構造部の中央部位に生じる点状のクラックの発生形態について鋭意検討を行った。特許文献１のような、半導体構造部の外周部からのエッチング液供給の場合、リフトオフ層は外周部から中央部に向けてエッチングが進行するが、成長用基板と半導体構造部がまさに分離している溶解フロント部、すなわち半導体構造部の、リフトオフ層を介して成長用基板と接着状態である部分と成長用基板と分離された状態となった部分との境界部で局所的な応力が加わってクラックが発生することが判明した。リフトオフ層のエッチングが終了する間際は、中央部分にリフトオフ層がまだ残っているため、中央部で応力が集中しクラックが発生する。
　一方、本実施形態の場合、エッチングの進行とそれに伴うクラック抑制の作用効果は、以下のようになる。それぞれの半導体構造部１０７の１つの側面１１７Ａのみからリフトオフ層のエッチングを進行させると、上記の溶解フロント部は側面１１７Ａからその対向側面１１７Ｃに向けて一直線のまま平行に移動するため、リフトオフ層１０２のエッチングが終了する最終段階で半導体構造部１０７の中央部分に応力が集中することを回避でき、その結果、半導体構造部１０７の中央部分に点状のクラックが生じるのを抑制することができる。さらに、一方向のエッチングなのでコーナーに応力が集中することはないので、コーナーから中央部に大きく延びるＸ型のクラックも抑制できる。
　さらに、本実施形態では、半導体構造部の横断面の形状を、円形やコーナーを丸くする形状とする必要はなく、四角形とすることができる。このため、ウェハあたりの有効面積のロスを少なくすることができる。すなわち、クラック抑制と有効面積増の両方の効果により、ウェハあたりの歩留まりを増やすことができる。
　図３は、上記製造方法で得ることができる、本発明に従うIII族窒化物半導体縦型構造ＬＥＤチップ１００の模式斜視図である。ＬＥＤチップ１００は、導電性サポート体１１２Ａと、導電性サポート体１１２Ａ上の一部に設けられた第２伝導型半導体層１０６、第２伝導型半導体層１０６の上に設けられた発光層１０５、および、発光層１０５の上に設けられた第２伝導型とは異なる伝導型の第１伝導型半導体層１０４を有する、横断面の形状が略四角形の半導体構造部１０７と、を有し、導電性サポート体１１２Ａが、半導体構造部１０７における４つの側面のうち、側面１１７Ｂおよび側面１１７Ｃの３側面を覆うことを特徴とする。側面１１７Ａは露出している。なお、この３つの側面と導電性サポート体１１２Ａとの間には、絶縁膜１１８およびメッキシード層１１１が存在する。ＬＥＤチップ１００は、導電性サポート体１１２Ａが下部電極として働き、半導体構造部１０７上に設けられた上部電極１１６と対になる。
　（第１工程）
　成長用基板１０１は、サファイア基板またはサファイア基板上にＡｌＮ膜を形成したＡｌＮテンプレート基板を用いるのが好ましい。形成するリフトオフ層の種類やIII族窒化物半導体からなる半導体積層体のＡｌ、Ｇａ、Ｉｎの組成、ＬＥＤチップの品質、コストなどにより適宜選択すればよい。
　リフトオフ層１０２は、ケミカルリフトオフ法ではＣｒＮなどのIII族以外の金属や金属窒化物バッファ層が化学選択エッチングで溶解できるので好ましい。スパッタリング法、真空蒸着法、イオンプレーティング法やＭＯＣＶＤ法で成膜するのが好ましい。通常、リフトオフ層１０２の膜厚は２～１００ｎｍ程度とする。
　半導体積層体１０３は、第１伝導型をｎ型とし、第２伝導型をｐ型としてもよいし、この逆であってもよい。第１伝導型のIII族窒化物半導体層１０４、発光層１０５および第２伝導型のIII族窒化物半導体層１０６は、ＭＯＣＶＤ法によりリフトオフ層１０２上にエピタキシャル成長させることができる。
　なお、本実施形態では、III族窒化物半導体ＬＥＤチップを示したが、本発明の半導体素子においては、ケミカルリフトオフ法により製造する半導体素子であれば、半導体構造部の材料や層構成は特に限定されない。半導体構造部が発光層を含めばＬＥＤとなり、含まない場合は他の半導体素子となる。半導体構造部１０７は、例えば、ＡｌＩｎＧａＮ系、ＡｌＩｎＧａＰＡｓ系のIII－Ｖ族や、ＺｎＯなどのII－VI族としてもよい。半導体構造部１０７の膜厚は、通常０．５～２０μｍ程度とする。
　（第２工程）
　半導体積層体１０３の一部の除去には、ドライエッチング法を用いるのが好ましい。これは、III族窒化物半導体層で構成される半導体積層体１０３のエッチングの終点を再現性良く制御できるからである。また、半導体積層体１０３が繋がった状態であると、後工程においてエッチング液でリフトオフ層１０２をエッチングすることができないため、この除去は、少なくとも成長用基板１０１の一部が露出するまで行うものとする。上記の本実施形態では、溝１０８の底部ではリフトオフ層は除去され、成長用基板１０１が完全に露出する例を示した。
　本発明において半導体構造部１０７の横断面形状は略四角形であれば特に限定されないが、有効面積の観点から矩形であることが好ましい。この略四角形とは、四角形の他には例えば、コーナーに多少丸みや面取りを有する四角形などを含む。ただし、エッチング進行方向を１方向に維持する観点から、エッチング液が供給される側面１１７Ａは、本発明のクラック発生抑制効果を阻害しない程度に直線領域を有する必要がある。
　半導体構造部１０７の１辺は通常２５０～３０００μｍとする。また、溝１０８の幅は、４０～２００μｍの範囲内とすることが好ましく、６０～１００μｍの範囲内とすることがより好ましい。４０μｍ以上とすることにより、溝１０８へのエッチング液の供給を十分に円滑に行うことができ、２００μｍ以下とすることにより、発光面積のロスを最小限に抑えることができるからである。
　（第３工程）
　本実施形態では、図２（ｂ）に示すように、溝１０８を縦方向に１列おきに樹脂１１０で塞ぐ例を示したが、空隙１１５形成のために溝１０８に設ける樹脂１１０の位置は、それぞれの半導体構造部において１つの側面のみが空隙となり、他の３つの側面が埋め込み部１１３で覆われるようにすれば、特に限定されない。例えば、縦方向の溝のすべてについて、溝の左半分のみ樹脂を設けてもよい。図４は、このような例を示した本発明の他の実施形態にかかるＬＥＤチップ２００の製造方法の一工程を模式横断面図で示したものであり、図２（ｃ）に対応する。この例でも、各半導体構造部２０７の一つの側面２１７Ａのみに空隙２１５を形成し、他の側面２１７Ｂ，２１７Ｃは絶縁膜２１８およびメッキシード層２１１を介して埋め込み部２１３に覆われるようになり、矢印方向にエッチング液が進行するので、半導体構造部２０７に対して一方向のエッチングをすることができる。
　また、縦方向の溝にのみ空隙を形成する例を示したが、縦方向および横方向の溝に混在して空隙を形成し、発光構造体ごとに異なる位置の１側面に空隙が形成されるような形態でもよい。
　導電性サポート体１１２は、下部電極を兼ねることができる。導電性サポート体１１２は、湿式メッキまたは乾式メッキのようなメッキ法により形成することができる。たとえばＣｕまたはＡｕの電気めっきでは、メッキシード層１１１の表面（導電性サポート体側）としてＣｕ，Ｎｉ，Ａｕなどを用いることができる。この場合、メッキシード層１１１の成長基板側（半導体構造部側）は、半導体構造部１０７および絶縁膜１１８との密着性が十分な金属、例えばＴｉまたはＮｉを用いるのが好ましい。なお、成長基板１０１とメッキシード層１１１に対し密着性を有すると共に、後のケミカルリフトオフ工程においてはエッチングされないが、ケミカルリフトオフ工程後の剥離または除去が可能な金属または絶縁物からなる密着層を、成長基板１０１とメッキシード層１１１との間にさらに設けてもよい。密着層には、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｃｒ、Ｐｔ、Ａｕおよびそれらの合金またはＳｉＯ２、ＳｉＮを単層または多層で用いることができる。半導体構造部１０７上の導電性サポート体１１２の厚さは、通常８０～３００μｍ程度である。このとき、半導体構造部１０７上に１０～５０μｍ程度の薄いメッキ層を形成した後、さらに８０～２００μｍ程度の厚いメッキ層を形成する２段階のメッキ形成を行ってもよい。このとき、２回目のメッキ形成は、リフトオフ層の除去工程（第４工程）の後に行ってもよい。
　また、導電性サポート体１１２を接合法で形成する場合、あらかじめ貫通孔１１４を形成しておいた導電性シリコン基板やＣｕＷ合金基板、Ｍｏ基板などが熱膨張係数、熱伝導率の面で適しており、それぞれの貫通孔位置をアラインメントして接合する。しかし、接合法により導電性サポート体を形成する場合、埋め込み部１１３を予め接合用の基板に形成することは困難である。よって、導電性サポート体１１２はメッキ法により形成することが好ましい。なお、上記２段階のメッキ形成における２回目のメッキ形成を接合法に変更することは容易である。
　貫通孔１１４の寸法は、エッチング液の供給効率の観点から、１辺の長さまたは直径が４０～１００μｍの矩形または円形とすることが好ましい。成長用基板を剥離後（図１（ｇ））、個片化（図１（ｈ））までの間は、複数個の半導体構造部１０７を導電性サポート体１１２のみによって一体支持するため、導電性サポート体１１２が一定の強度を確保できる寸法と配置とする必要がある。
　図３に示すように、導電性サポート体１１２Ａで覆われる３つの側面１１７Ｂ，１１７Ｃには、絶縁膜１１８を形成する。メッキシード層１１１は金属なので、半導体構造部１０７の側面に直接形成すると素子として機能しないからである。絶縁膜１１８は、例えばＳｉＯ２やＳｉＮを用いることができる。また、絶縁膜１１８とメッキシード層１１１との間にさらに反射層を形成してもよい。なお、上記実施形態においては、絶縁膜１１８形成後にメッキシード層１１１を形成しているが、絶縁膜１１８を形成せずにメッキシード層１１１を形成し、ケミカルリフトオフ後に半導体構造部１０７とメッキシード層１１１の側面との間にドライエッチング等により隙間を形成して、その隙間に絶縁膜１１８を形成してもよい。
　図には示されないが、第３工程は、複数個の半導体構造部１０７の第２伝導型III族窒化物半導体層１０６の主表面とメッキシード層１１１との間に、複数個の第２伝導型III族窒化物半導体層１０６の各々と接するオーミック電極層を形成するのが好ましい。また、オーミック電極層とメッキシード層１１１との間にさらに反射層を形成するか、オーミック電極層が反射層の機能を兼ねることがより好ましい。これらの層形成には、真空蒸着法、イオンプレーティング法、スパッタリング法などの乾式成膜法を用いることができる。
　上記オーミック電極層は、仕事関数の大きな金属、例えばＰｄ，Ｐｔ，Ｒｈ，Ａｕ，Ａｇなどの貴金属やＣｏ，Ｎｉにより形成することができる。また、反射層としては、Ｒｈ等の反射率が高いため、上記オーミック電極層との兼用も可能だが、発光領域が可視領域の場合にはＡｇやＡｌ層等を、紫外線領域の場合にはＲｈやＲｕ層等を用いるのがより好ましい。
　第４工程では、貫通孔１１４から溝１０８の空隙１１５へとエッチング液を供給する。このため、第４工程の前に、半導体構造部１０７における４つの側面のうち、エッチングの進行が開始する１つの側面１１７Ａにのみエッチング液が供給され、対向する側面１１７Ｃおよび他の対向する２側面１１７Ｂへのエッチング液の供給は阻害されるように、埋め込み部１１３を溝１０８に形成することが好ましい。このような埋め込み部１１３を形成することで、１つの側面１１７Ａのみからリフトオフ層１０２のエッチングを進行させることができる。
　このような例として、本実施形態では、３つの側面１１７Ｂ，１１７Ｃ全てを覆うように埋め込み部１１３を溝１０８に設ける例を説明したが、本発明はこれに限られない。例えば、対向する２つの側面１１７Ｂを覆うように、埋め込み部を溝１０８に設け、側面１１７Ｃが面する溝は空隙または導電性サポート体とは異なる材料による埋め込みとなっていてもよい。この埋め込みとしては、例えばアセトンなどの樹脂を溶解する溶液の導入経路が無く残存した樹脂などが挙げられる。アセトンの侵入経路がなければ、リフトオフ層の除去の前に、この樹脂を除去することはできず、側面１１７Ｃに面する溝にエッチング液が供給されることはない。このような構成でも、対向する２つの側面１１７Ｂの埋め込み部が側面１１７Ｃへのエッチング液の供給を阻害し、エッチング液の供給が貫通孔１１４から空隙１１５への経路に限定されることにより、１つの側面１１７Ａのみからリフトオフ層１０２のエッチングを進行させることができる。
　ただし、側面１１７Ｃが面する溝を空隙にすると、リフトオフ層１０２のエッチングが完了したら、エッチング液が当該溝に抜け、これにより、半導体構造部１０７表面の側面１１７Ｃ側端部にクラックが入るおそれがある。よって、当該溝は、空隙とせず、埋め込みとすることが好ましい。
　このように対向する２つの側面１１７Ｂのみを覆うように埋め込み部１１３を溝１０８に設けた製造方法で得られる、本発明に従うIII族窒化物半導体縦型構造ＬＥＤチップ３００の模式斜視図を図５に示す。ＬＥＤチップ３００は、導電性サポート体３１２Ａと、導電性サポート体３１２Ａ上の一部に設けられた第２伝導型半導体層３０６、第２伝導型半導体層３０６の上に設けられた発光層３０５、および、発光層３０５の上に設けられた第２伝導型とは異なる伝導型の第１伝導型半導体層３０４を有する、横断面の形状が略四角形の半導体構造部３０７と、を有し、導電性サポート体３１２Ａが、半導体構造部３０７における４つの側面のうち、対向する２つの側面３１７Ｂを覆うことを特徴とする。側面３１７Ａ，３１７Ｃは露出している。なお、この側面３１７Ｂと導電性サポート体３１２Ａとの間には、絶縁膜３１８およびメッキシード層３１１が存在する。ＬＥＤチップ３００は、導電性サポート体３１２Ａが下部電極として働き、半導体構造部３０７上に設けられた上部電極３１６と対になる。
　図１（ｄ）～（ｅ）における樹脂の柱１０９および樹脂１１０の除去は、例えばアセトン、アルコール類などの樹脂を溶解可能な液体により行う。この液体は、沸点以下の温度まで加温してもよい。このとき、樹脂の柱１０９と樹脂１１０との間のメッキシード層１１１は、アセトンなどに溶解しないが、メッキシード層１１１は樹脂１１０や柱１０９に比べて極めて薄い膜であるため、除去は容易である。機械的に除去しても良いし、金属エッチング等により除去しても良い。樹脂の柱（ピラー）１０９を除去後にメッキシード層を除去し、その下の樹脂１１０も同様の液体により除去することにより、貫通孔１１４と空隙１１５が連通する。なお、部分的にメッキシード層１１１を除去し、樹脂１１０を露出させ、露出した樹脂１１０上に直接樹脂の柱（ピラー）１０９を形成してもよいことは勿論である。
　（第４工程）
　第４工程は、前述の一般的なケミカルリフトオフ法またはフォトケミカルリフトオフ法により行うのが好ましい。使用可能なエッチング液としては、リフトオフ層がＣｒＮの場合、硝酸第二セリウムアンモン溶液やフェリシアンカリウム系の溶液、リフトオフ層がＳｃＮの場合、塩酸、硝酸、有機酸など選択性のある公知のエッチング液を挙げることができる。
　リフトオフ後には、成長用基板１０１は、メッキシード層１１１を介して導電性サポート体１１２と接着していることが好ましい。これにより、中央クラックやＸ型のクラックだけではなく、エッチングの終端部（側面１１７Ｃ側）に発生する端部クラックも抑制することができる。よって、リフトオフに用いるエッチング液のメッキシード層１１１に対するエッチング性は、全くないか、または、リフトオフの完了後も成長用基板とメッキシード層１１１との接合が維持できる程度であることが好ましい。
　成長用基板１０１は機械的に剥がすこともできるし、メッキシード層１１１が成長用基板１０１と直接または接続層を介して接する箇所に特異的なエッチング液を用いることでメッキシード層１１１の一部を化学的に除去して剥離することもできる。化学的に剥離する場合の好適なエッチング液としては、例えばＢＨＦ溶液（ＮＨ４Ｆ／ＨＦ／Ｈ２Ｏ）が挙げられる。ただし、ＢＨＦ溶液は意図しない部分の金属もエッチングしてしまう可能性がある。このため、メッキシード層１１１と成長用基板１０１との間に、上記の接続層として、リフトオフ層のエッチング液では接合を維持できるが、他の方法での剥離または選択エッチングが可能な、メッキシード層１１１とは異なる一時接合用の材料（金属、絶縁膜、樹脂等）を、別途形成しても良い。
　また、第４工程により露呈した半導体構造部１０７の面は、ウエット洗浄で清浄化されるのが好ましい。次いで、ドライエッチングおよび／またはウエットエッチングで所定量削ることができる。そのため、図３および図５に示すように、半導体構造部１０７の上面が導電性サポート体１１２Ａよりも低くなる。
　さらに、レジストをマスクとしたリフトオフ法により上部電極としてのｎ型オーミック電極およびボンディングパッド電極を形成する。電極材としてはＡｌ、Ｃｒ、Ｔｉ、Ｎｉ、Ｐｔ、Ａｕなどが用いられ、オーミック電極、ボンディングパッドにはＴｉ、Ｐｔ、Ａｕなどをカバー層として成膜して、配線抵抗の低減とワイヤーボンドの密着性を向上させる。なお、半導体構造部１０７の露出している側面ならびに表面（ボンディングマッド表面を除く）には、ＳｉＯ２やＳｉＮなどの保護膜（絶縁膜）を付与しても良い。
　（第５工程）
　第５工程では、半導体構造部１０７間を例えばブレードダイサーやレーザーダイサーを用いて切断する。例えば、溝１０８の幅４０～２００μｍに対し、レーザーダイサーの切りしろは２０～４０μｍ程度であるため、切断後に半導体構造部１０７の側面を覆う導電性サポート体１１２Ａの幅は９０μｍ以下程度となる。
　以上は代表的な実施形態の例を示したものであって、本発明はこの実施形態に限定されるものではなく、請求の範囲を逸脱しない範囲において適宜変更が可能である。
　（実施例）
　図１および図２に示す製造方法で、図３に示すＬＥＤチップを作製した。具体的には、まず、サファイア基板上に、スパッタ法によりＣｒ層を形成しアンモニアを含む雰囲気中で熱処理することによりリフトオフ層（ＣｒＮ層、厚さ：１８ｎｍ）を形成後、ｎ型III族窒化物半導体層（ＧａＮ層、厚さ：７μｍ）、発光層（ＩｎＧａＮ系ＭＱＷ層、厚さ：０．１μｍ）、ｐ型III族窒化物半導体層（ＧａＮ層、厚さ：０．２μｍ）を順次積層して半導体積層体を形成し、その後、サファイア基板の一部が露出するよう、半導体積層体の一部をドライエッチングにより除去して格子状の溝を形成することで、横断面の形状が正方形の島状に独立した複数個の半導体構造部を形成した。半導体構造部の幅Ｗは１２００μｍであり、個々の素子の配置は碁盤の目状とした。素子間のピッチは１３００μｍ、すなわち溝幅は１００μｍである。
　各々のｐ型III族窒化物半導体層の上に、ＥＢ蒸着法によりオーミック電極層（Ａｇ、厚さ：０．２μm）を形成した。また、プラズマＣＶＤにより絶縁膜（ＳｉＯ２、厚さ０．６μｍ）を形成し、各々の半導体構造部における樹脂に覆われない３つの側面と半導体構造部上の一部とを覆う箇所以外の絶縁膜をエッチングにより除去した。その後、エッチング液を供給するための空隙を設けるために、図２（ｂ）に示すように、溝の一部にフォトリソグラフ法を用いて樹脂（フォトレジスト）を設けた。その後、スパッタ法により、半導体構造部の表面（厳密には上記のオーミック電極層および絶縁膜の表面上）、樹脂の表面、および露出している溝の底部および側面にメッキシード層（Ｔｉ／Ｎｉ／Ａｕ、各厚さ：０．０２μｍ／０．２μｍ／０．６μｍ）を形成した。
　次に、フォトリソグラフ法を用いて、図２（ｂ）に示す位置に、１００μｍ角の貫通孔形成用のピラーを樹脂（厚膜フォトレジスト：厚さ３０μｍ）により形成した。その後、メッキによりメッキシード層上にＣｕ（半導体積層体上の厚さ：１００μｍ）を形成し、導電性サポート体とした。めっきは硫酸銅系の電解液を用いた電気めっきであり、液温は２５～３０℃の範囲で、成膜速度は３５μｍ／ｈｒであった。これにより、メッキシード層を形成した溝にはＣｕメッキによる埋め込み部が形成された。このとき、貫通孔形成用のピラーを設けた部位にはＣｕはめっきされず、該ピラーをアセトンで除去することで、導電性サポート体中を貫通して樹脂を設けた溝に通じる、貫通孔を形成した。この際、貫通孔直下のメッキシード層は該ピラーをアセトンで除去した後、ＨＦ添加のＡｕエッチング液を用いて貫通孔直下部を除去した。この貫通孔を介して、引き続きアセトンにより溝の樹脂を取り除き、空隙を形成した。
　その後、エッチング液としてＣｒ選択エッチング液を用いて、ケミカルリフトオフ法によりリフトオフ層を除去した。このとき、エッチング液への浸漬によりエッチング液が上記の貫通孔を通ってリフトオフ層に供給され、それぞれの半導体構造部では、リフトオフ層のエッチングが１つの側面のみから進行した。その後、サファイア基板側を僅かにＢＨＦ液に浸し、溝の底部においてサファイア基板と接合している箇所のメッキシード層のＴｉを溶解させ、サファイア基板を剥離した。
　リフトオフ後の半導体構造部を光学顕微鏡によって観察し、マクロ・マイクロクラックの発生状況を調べた。調査個数は３８万個で、マクロ・マイクロクラックともに発生個数は皆無であった。
　その後、露出したｎ型III族窒化物半導体層を、ドライエッチングにより厚さ方向に３μｍエッチングし、ＫＯＨ溶液によりさらに表面を凹凸化させた。その後、スパッタ法によりｎ型III族窒化物半導体層上にＴｉ／Ａｌを用いてｎ型オーミック電極を形成し、さらにＮｉ／Ａｕによるパッド電極を形成した。その後、露出している半導体構造部の表面、側面および露出している埋め込み部表面上にプラズマＣＶＤによる絶縁膜（ＳｉＯ２、厚さ０．３μｍ）を形成し、パッド電極上部の絶縁膜をエッチングにより除去してパッド電極上部を露出させた。
　レーザーダイサーにより埋め込み部を有する導電体サポート部を切断し、半導体構造部における４つの側面のうち、３つの側面を埋め込み部が覆う発光素子を形成した。
　（比較例）
　図６および図７に示す従来の製造方法でＬＥＤチップを作製した。具体的には、まず、サファイア基板上に、実施例と同じ半導体積層体を形成し、その後、サファイア基板の一部が露出するよう、半導体積層体の一部をドライエッチングにより除去して溝を形成することで、横断面の形状が直径１０００μｍの円形の島状に独立した複数個の半導体構造部を形成した。半導体構造部の素子間のピッチは１２５０μｍである。
　個別の半導体構造部のｐ層上に実施例と同様のオーミック電極層を形成し、次いで全ての溝にフォトレジストを埋め込むとともに個々の半導体構造部のｐ－オーミック電極層の部分は開口して、メッキシード層（Ｎｉ／Ａｕ／Ｃｕ）を形成した。次いで、後述のＣｕめっきの際に成膜を防止するため、厚膜レジストによるピラーの形成を行った。形成位置は図７（Ａ）のように半導体構造部を取り囲む升目の辺上とした。なお、ピラー形成位置の接続層はエッチングにより予め除去した。
　次いで、硫酸銅系の電解液を用いてＣｕを８０μｍ電気めっきし、導電性サポート体を形成した。液温は２５～３０℃の範囲で、成膜速度は２５μｍ／ｈｒであった。次いで、ピラー部ならびに溝に埋め込んだレジストをアセトンにより除去し、サポート体の上下に貫通する貫通溝を形成した。なお、図７（Ａ）に示す貫通溝は、幅７０μｍ、長さ９００μｍとして四辺に形成した。
　その後、エッチング液としてＣｒ選択エッチング液を用いて、ケミカルリフトオフ法によりリフトオフ層を除去してサファイア基板を剥離した。このとき、それぞれの半導体構造部では、リフトオフ層のエッチングが半導体構造部の外周部から中央部に向かって進行し、中央部のリフトオフ層が最後に除去された。
　リフトオフ後の半導体構造部を光学顕微鏡によって観察したところ、比較例では調査個数１９００個のうち、コーナーから中央部に大きく伸展するX型のクラックが発生したものは３８個（発生率は２．０％）であったが、半導体構造部の中央領域に点状のクラックが発生した試料が１０４５個あり、発生率は５５．０％であった。
　本発明によれば、半導体構造部のコーナー近傍から中央部に伸展するＸ型のクラックだけでなく、中央部分に生じる点状のクラックの発生をも抑制した高品質の半導体素子、および該半導体素子を製造する方法を提供することが可能となった。
　１００　III族窒化物半導体ＬＥＤチップ
　１０１　成長用基板
　１０２　リフトオフ層
　１０３　半導体積層体
　１０４　第１伝導型III族窒化物半導体層
　１０５　発光層
　１０６　第２伝導型III族窒化物半導体層
　１０７　半導体構造部
　１０８　溝
　１０９　樹脂の柱（ピラー）
　１１０　樹脂
　１１１　メッキシード層
　１１２　導電性サポート体
　１１２Ａ　切断後の導電性サポート体
　１１３　埋め込み部
　１１４　貫通孔
　１１５　空隙
　１１６　上部電極
　１１７Ａ　側面（エッチング液を供給する側面）
　１１７Ｂ　対向する２つの側面
　１１７Ｃ　側面（エッチング終了時にエッチング液が到達する側面）
　１１８　絶縁膜

Claims (8)

  1. 　成長用基板の上にリフトオフ層を介して、半導体層を形成する第１工程と、
    　該半導体層の一部を除去して、前記成長用基板の一部が底部で露出する溝を格子状に形成することで、横断面の形状が略四角形の半導体構造部を複数個形成する第２工程と、
    　複数個の前記半導体構造部を一体支持する導電性サポート体を形成する第３工程と、
    　ケミカルリフトオフ法を用いて、前記リフトオフ層を除去する第４工程と、
    　前記半導体構造部間で前記導電性サポート体を分離することにより、各々が導電性サポート体に支持された前記半導体構造部を有する複数個の半導体素子に個片化する第５工程と、を有し、
    　前記第４工程では、前記導電性サポート体の前記溝の上方に位置する部分に設けた貫通孔から前記溝へエッチング液を供給するにあたり、それぞれの前記半導体構造部の１つの側面のみから前記リフトオフ層のエッチングを進行させることを特徴とする半導体素子の製造方法。
  2. 　前記第４工程の前に、それぞれの前記半導体構造部における４つの側面のうち、エッチングの進行が開始する前記１つの側面にのみ前記エッチング液が供給され、他の３つの側面への前記エッチング液の供給を阻害する埋め込み部を、前記溝に形成する請求項１に記載の半導体素子の製造方法。
  3. 　前記導電性サポート体が前記埋め込み部を兼ねる請求項２に記載の半導体素子の製造方法。
  4. 　前記第３工程では、前記導電性サポート体をメッキ法により形成する請求項３に記載の半導体素子の製造方法。
  5. 　前記第３工程は、
    　　前記溝の前記埋め込み部を形成しない部分を樹脂で塞ぐ工程と、
    　　前記半導体構造部の表面、前記樹脂の表面、および露出している前記溝の底部にメッキ法により前記埋め込み部を兼ねた導電性サポート体を成長させる工程と、
    　　前記導電性サポート体に前記貫通孔を形成する工程と、
    　　前記孔を介して前記樹脂を除去することで、前記溝の前記部分を空隙とする工程と、
    を有し、
    　前記第４工程では、前記貫通孔から前記溝の空隙へとエッチング液を供給する請求項４に記載の半導体素子の製造方法。
  6. 　それぞれの前記半導体構造部における前記他の３つの側面全てを覆うように、前記埋め込み部を前記溝に設ける請求項２～５のいずれか１項に記載の半導体素子の製造方法。
  7. 　それぞれの前記半導体構造部における前記他の３つの側面のうち、対向する２つの側面を覆うように、前記埋め込み部を前記溝に設ける請求項２～５のいずれか１項に記載の半導体素子の製造方法。
  8. 　導電性サポート体と、該導電性サポート体上の一部に設けられ、横断面の形状が略四角形の半導体構造部と、を有し、
    　前記導電性サポート体が、前記半導体構造部における４つの側面のうち、３つの側面、または、対向する２つの側面を覆うことを特徴とする半導体素子。
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