JP5113446B2 - 半導体素子およびその製造方法 - Google Patents

Description

本発明は、半導体素子およびその製造方法に関し、特に、主面の面内方向において異なる熱膨張係数を有する複数の方向を含む半導体素子部を備える半導体素子およびその製造方法に関する。

従来、主面の面内方向において異なる熱膨張係数を有する複数の方向を含むＧａＮ系半導体積層構造（半導体素子部）を備える半導体発光素子（半導体素子）が知られている（たとえば、特許文献１参照）。

上記特許文献１に開示された従来の半導体発光素子は、（１−１００）面を主面とする単結晶基板上にＧａＮ系半導体積層構造を積層することにより、（１−１００）面を主面とするＧａＮ系半導体積層構造が形成されている。ここで、（０００１）面以外の主面を備えるウルツ鉱構造のＧａＮ系半導体積層構造の熱膨張係数は、主面の面内方向において異方性を有することが知られている。たとえば、（１−１００）面の面内方向においては、［０００１］方向であるｃ軸方向の熱膨張係数と、［１１−２０］方向であるａ軸方向の熱膨張係数とが異なる。また、ＧａＮ系半導体積層構造は、主面の面内方向において等方的な熱膨張係数を有する基体に接合されている。

特開２００１−７３９４号公報

しかしながら、上記特許文献１に開示された半導体発光素子では、主面の面内方向において等方的な熱膨張係数を有する基体に、主面の面内方向において異方的な熱膨張係数を有するＧａＮ系半導体積層構造が接合されているので、接合面の面内の各方向について基体とＧａＮ系半導体積層構造との熱膨張係数の差を小さくすることが困難になるという不都合がある。したがって、ＧａＮ系半導体積層構造を基体に接合するときの温度と半導体発光素子の動作時の温度との違いに起因して、ＧａＮ系半導体積層構造に歪みが発生するので、半導体発光素子の素子特性が低下するという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、半導体素子部が面内方向において異なる熱膨張係数を有する複数の方向を含む場合にも、素子特性が低下するのを抑制することが可能な半導体素子およびその製造方法を提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明の第１の局面における半導体素子は、第１の面を有するとともに、第１の面の面内方向において異なる熱膨張係数を有する複数の方向を含む半導体素子部と、第２の面を有するとともに、第２の面の面内方向において異なる熱膨張係数を有する複数の方向を含み、かつ、半導体素子部の第１の面が第２の面と接合された基体とを備え、半導体素子部の第１の面における熱膨張係数の最も大きい方向が、基体の第２の面における熱膨張係数の最も小さい方向よりも最も大きい方向側に近くなるように、基体に対して半導体素子部が接合されている。

この発明の第１の局面による半導体素子では、上記のように、第１の面の面内方向において異なる熱膨張係数を有する複数の方向を含む半導体素子部と、第２の面の面内方向において異なる熱膨張係数を有する複数の方向を含む基体とを設け、かつ、半導体素子部の第１の面における熱膨張係数の最も大きい方向が、基体の第２の面における熱膨張係数の最も小さい方向よりも最も大きい方向側に近くなるように、基体に対して半導体素子部を接合するように構成することによって、半導体素子部の第１の面と基体の第２の面とが接合する面の面内の各方向において熱膨張係数の違いを小さくすることができるので、半導体素子部を基体に接合するときの温度と半導体素子の動作時の温度との違いに起因して、半導体素子部の第１の面に歪みが発生するのを抑制することができる。その結果、半導体素子部が第１の面の面内方向において異なる熱膨張係数を有する複数の方向を含む場合にも、半導体素子の素子特性が低下するのを抑制することができる。

上記構成において、好ましくは、半導体素子部の第１の面の面内方向における熱膨張係数の最も大きい方向は、基体の第２の面の面内方向における熱膨張係数の最も大きい方向と実質的に一致する。

上記構成において、好ましくは、半導体素子部の第１の面の面内方向における最も大きい熱膨張係数および最も小さい熱膨張係数がそれぞれα_ＥＬおよびα_ＥＳであり、基体の第２の面の面内方向における最も大きい熱膨張係数および最も小さい熱膨張係数がそれぞれα_ＳＬおよびα_ＳＳである場合、基体と半導体素子部との各方向の熱膨張係数の間には、少なくともα_ＳＬ≧α_ＥＬ＞α_ＳＳまたはα_ＳＬ＞α_ＥＳ≧α_ＳＳまたはα_ＥＬ≧α_ＳＬ＞α_ＥＳまたはα_ＥＬ＞α_ＳＳ≧α_ＥＳのうちのいずれか一つの関係が成り立っている。このように構成すれば、半導体素子部の第１の面の面内方向と基体の第２の面の面内方向との各方向に対応した熱膨張係数の差をさらに小さくすることができる。

上記構成において、好ましくは、半導体素子部の第１の面の面内方向における最も大きい熱膨張係数および最も小さい熱膨張係数がそれぞれα_ＥＬおよびα_ＥＳであり、基体の第２の面の面内方向における最も大きい熱膨張係数および最も小さい熱膨張係数がそれぞれα_ＳＬおよびα_ＳＳである場合、｜α_ＳＬ−α_ＥＬ｜＞｜α_ＳＳ−α_ＥＳ｜であれば、長辺の方向の熱膨張係数がα_ＥＳとなるように半導体素子部の第１の面が長方形状に形成され、｜α_ＳＬ−α_ＥＬ｜＜｜α_ＳＳ−α_ＥＳ｜であれば、長辺の方向の熱膨張係数がα_ＥＬとなるように半導体素子部の第１の面が長方形状に形成されている。このように構成すれば、上記の関係式に示すとおり、半導体素子部および基体の各方向の熱膨張係数の差の大小関係に基づいて、第１の面の長辺および短辺の方向を基体側と整合させた長方形状を有する半導体素子部を形成することができるので、半導体素子部の短辺方向に比べて歪みが発生しやすい長辺方向に歪みが発生するのを効果的に抑制することができる。

上記第１の局面による半導体素子において、好ましくは、半導体素子部の第１の面の面内方向における熱膨張係数の最も大きい方向と、半導体素子部の第１の面の面内方向における熱膨張係数の最も小さい方向とを区別できるように、半導体素子部の外観が形成されている。

上記第１の局面による半導体素子において、好ましくは、半導体素子部の第１の面の形状が、略長方形に形成されている。このように構成すれば、半導体素子部の第１の面の面内方向における熱膨張係数の最も大きい方向と、熱膨張係数の最も小さい方向とを容易に区別することができる。

上記構成において、好ましくは、半導体素子部は、第１の面を有するとともに、六方晶構造またはウルツ鉱構造を有する半導体層を含み、第１の面は、ＨおよびＫの少なくともいずれか一方が０ではない整数とした場合に、実質的に（Ｈ、Ｋ、−Ｈ−Ｋ、０）面である。

上記構成において、好ましくは、基体の第２の面と、半導体素子部の第１の面とを接合するための接着層をさらに備える。

この発明の第２の局面による半導体素子の製造方法は、第１の面を有するとともに、第１の面の面内方向において異なる熱膨張係数を有する複数の方向を含む半導体素子部を形成する工程と、第２の面を有するとともに、第２の面の面内方向において異なる熱膨張係数を有する複数の方向を含む基体の第２の面に、第１の面における熱膨張係数の最も大きい方向が第２の面における熱膨張係数の最も小さい方向よりも最も大きい方向側に近くなるように、半導体素子部の第１の面を接合する工程とを備える。

この発明の第２の局面による半導体素子の製造方法では、上記のように、第２の面の面内方向において異なる熱膨張係数を有する複数の方向を含む基体に、第１の面における熱膨張係数の最も大きい方向が第２の面における熱膨張係数の最も小さい方向よりも最も大きい方向側に近くなるように半導体素子部を接合するように構成することによって、半導体素子部の第１の面と基体の第２の面とが接合する面の面内の各方向において熱膨張係数の違いを小さくすることができるので、半導体素子部を基体に接合するときの温度と半導体素子の動作時の温度との違いに起因して、半導体素子部の第１の面に歪みが発生するのを抑制することができる。その結果、半導体素子部が第１の面の面内方向において異なる熱膨張係数を有する複数の方向を含む場合にも、半導体素子の素子特性が低下するのを抑制することができる。

この場合において、好ましくは、半導体素子部を形成する工程は、面内方向において異なる熱膨張係数を有する複数の方向を含む成長用基板の表面上に、第１の面の面内方向において異なる熱膨張係数を有する複数の方向を含む半導体素子部を成長する工程を含む。

図１は、本発明の概念を説明するための平面図であり、図２は、図１の１０００−１０００線に沿った断面図である。まず、図１および図２を参照して、本発明の具体的な実施形態を説明する前に本発明の概念について説明する。

本発明の半導体素子は、図１および図２に示すように、基体１と、基体１に接合された半導体素子部２とを備えている。

半導体素子の基体１は、サブマウントでもよいし、支持基板でもよい。また、基体１は、半導体素子部２と接合される主面１ａの面内方向において異なる熱膨張係数を有する複数の方向を含んでいる。具体的には、たとえば、図２に示すように、矢印Ａ方向に最も大きい熱膨張係数α_ＳＬを有するとともに、矢印Ｂ方向に最も小さい熱膨張係数α_ＳＳを有する。なお、主面１ａは、本発明の「第２の面」の一例である。

面内方向によって異なる熱膨張係数を有する基体１としては、単結晶の材料では、立方晶以外の斜方晶、正方晶、六方晶、菱面体、単斜晶および三斜晶の結晶構造を有する材料を用いることができる。これらの立方晶以外の結晶構造を有する材料では、結晶の対称性から一般的に熱膨張係数に異方性を有する。このような立方晶以外の結晶構造を有する材料を、熱膨張係数の異方性が主面１ａの面内方向に現れるように加工する。たとえば、正方晶および六方晶の結晶構造を有する材料では、ｃ軸と垂直な面以外の面が主面１ａとなるように加工する。

単結晶の材料としては、たとえば、六方晶または菱面体構造のα−ＳｉＣや、ウルツ鉱構造のＧａＮおよびＡｌＮなどの窒化物系半導体や、ウルツ鉱構造のＺｎＯおよびＺｎＳや、六方晶のＺｒＢ_２およびＨｆＢ_２などを用いることができる。また、六方晶の単結晶の場合には、主面１ａが（０００１）面以外の（Ｈ、Ｋ、−Ｈ−Ｋ、Ｌ）面、たとえば、｛１−１００｝面、｛１１−２０｝面、｛１１−２２｝面、または、｛１−１０１｝面となるように形成されている。

また、面内方向によって異なる熱膨張係数を有する基体１として、単結晶以外の材料を用いる場合には、熱膨張係数に異方性を有する結晶が配向することによって、熱膨張係数に異方性を有する材料を用いるようにしてもよい。このような材料としては、たとえば、ＡｌＮ粒子のｃ軸方向が配向している多結晶のＡｌＮ、および、金属を含浸した黒鉛粒子焼結体からなる炭素および金属の複合材料などがある。このような材料では、主面１ａの面内に、粒子の配向している方向と、粒子の配向している方向に対して垂直な方向とが現れるように形成されている。

また、基体１の主面１ａの外観は、半導体素子部２が接合される前に、主面１ａの面内方向において熱膨張係数の最も大きい方向と、熱膨張係数の最も小さい方向とを区別することができるように形成されていることが好ましい。たとえば、基体１の表面に熱膨張係数の最も大きい方向が認識可能なマークを形成するようにしてもよいし、基体１に電極を形成する場合には、電極の形状や配置により、熱膨張係数の最も大きい方向が認識できるようにしてもよい。たとえば、熱膨張係数の最も大きい方向が認識できるように長辺または短辺の方向を熱膨張係数の最も大きい方向に一致させた２回の回転対称の長方形状に電極を形成するようにしてもよい。ここで、２回の回転対称とは０度から３６０度まで回転させる間に、２回対称な回転位置があることを意味し、長方形は、この２回の回転対称に該当する。この場合、２回または１回の回転対称のように対称性の低い形状であれば、長方形以外の形状でもよい。また、基体１の外形を熱膨張係数の最も大きい方向が認識可能なように形成するようにしてもよい。すなわち、基体１がサブマウントの場合には、基体１の主面１ａを長辺または短辺の方向を熱膨張係数の最も大きい方向に一致させた２回の回転対称の長方形状に形成するようにしてもよいし、基体１が支持基板の場合には、支持基板にオリエンテーションフラットを形成するようにしてもよい。

また、基体１には、半導体素子部２が接着層を介して接合されていてもよいし、半導体素子部２が直接接合されていてもよい。

半導体素子の半導体素子部２は、基体１に接合される主面２ａが面内方向において熱膨張係数に異方性を有する。たとえば、図２に示すように、矢印Ｃ方向に最も大きい熱膨張係数α_ＥＬを有するとともに、矢印Ｄ方向に最も小さい熱膨張係数α_ＥＳを有する。また、半導体素子部２は、立方晶以外の斜方晶、正方晶、六方晶、菱面体、単斜晶および三斜晶の結晶構造有する半導体を含む。これらの半導体では、熱膨張係数の異方性が主面２ａの面内方向に現れるように、主面２ａの面方位が選択されている。たとえば、半導体素子部２が六方晶の半導体からなる場合には、主面２ａが（０００１）面以外の（Ｈ、Ｋ、−Ｈ−Ｋ、Ｌ）面、たとえば、｛１−１００｝面、｛１１−２０｝面、｛１１−２２｝面、または、｛１−１０１｝面となるように形成されている。なお、主面２ａは、本発明の「第１の面」の一例である。

半導体素子部２の半導体としては、たとえば、ウルツ鉱構造を有するＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮおよびＴｌＮ、または、これらの混晶からなる窒化物系半導体や、α−ＳｉＣや、ウルツ鉱構造を有するＺｎＯおよびＺｎＳなどを用いることができる。たとえば、ＧａＮ、ＩｎＮ、およびＧａＩｎＮを用いて、主面２ａが（Ｈ、Ｋ、−Ｈ−Ｋ、Ｌ）面となるように形成されている場合には、面内で熱膨張係数が最も大きい方向は、［Ｋ、−Ｈ、Ｈ−Ｋ、０］方向となる。また、ＧａＮ、ＩｎＮ、およびＧａＩｎＮを用いて、主面２ａが（Ｈ、Ｋ、−Ｈ−Ｋ、０）面となるように形成されている場合には、面内で熱膨張係数が最も大きい方向は、［Ｋ、−Ｈ、Ｈ−Ｋ、０］方向となり、熱膨張係数が最も小さい方向は、［０００１］方向となる。

また、半導体素子部２の主面２ａの外観は、基体１に接合される前に、主面２ａの面内方向において熱膨張係数の最も大きい方向と、熱膨張係数の最も小さい方向とを区別することができるように形成されていることが好ましい。たとえば、半導体素子部２の表面に熱膨張係数の最も大きい方向が認識可能なマークを形成するようにしてもよいし、半導体素子部２に電極を形成する場合には、電極の形状や配置により熱膨張係数の最も大きい方向が認識可能なようにしてもよい。たとえば、長辺または短辺の方向を熱膨張係数の最も大きい方向に一致させた２回の回転対称の長方形状に電極を形成するようにしてもよい。また、半導体素子部２の外形を熱膨張係数の最も大きい方向が認識可能なように形成するようにしてもよい。すなわち、半導体素子部２の主面２ａを長辺または短辺の方向を熱膨張係数の最も大きい方向に一致させた２回の回転対称の長方形状に形成するようにしてもよい。また、半導体素子が端面出射型の半導体レーザ素子の場合には、半導体レーザ素子の導波路の延びる方向により、熱膨張係数の最も大きい方向を認識可能なようにしてもよい。

また、半導体素子部２は、基板を含んでいてもよい。ｐｎ接合型の半導体素子では、半導体素子部２がｐ型層とｎ型層との積層構造を含んでいてもよい。ｐｎ接合型の半導体発光素子では、半導体素子部２がｐ型層とｎ型層との間に発光層を含んでいてもよく、発光層がアンドープであってもよい。また、発光層は、単層または単一量子井戸（ＳＱＷ）構造や、多重量子井戸（ＭＱＷ）構造であってもよい。

また、発光層には、歪みが印加されていてもよい。この場合、発光層がウルツ鉱構造を有するとともに、発光層の主面が（０００１）面以外の（Ｈ、Ｋ、−Ｈ−Ｋ、Ｌ）面、たとえば、｛１−１００｝面、｛１１−２０｝面、｛１１−２２｝面、または、｛１−１０１｝面となるように形成することによって、発光層に発生するピエゾ電場を低減することが可能である。したがって、発光効率を向上させることが可能である。また、発光層の材料としては、ＧａＩｎＮを用いることができる。

また、ｐ型層およびｎ型層は、活性層よりバンドギャップの大きいクラッド層などを含んでいてもよい。半導体レーザ素子の場合には、クラッド層と活性層との間に、クラッド層のバンドギャップより小さく、活性層のバンドギャップより大きいバンドギャップを有する光ガイド層を形成するようにしてもよい。また、活性層とは反対側のクラッド層上にコンタクト層を形成するようにしてもよい。なお、コンタクト層は、クラッド層よりバンドギャップが小さいことが好ましい。また、クラッド層の材料としては、ＧａＮおよびＡｌＧａＮなどを用いることができる。

ここで、本発明では、半導体素子部２が基体１に、半導体素子部２の主面２ａの最も大きい熱膨張係数（α_ＥＬ）の方向が、基体１の主面１ａの最も小さい熱膨張係数（α_ＳＳ）の方向よりも最も大きい熱膨張係数（α_ＳＬ）の方向側に近くなるように接合されている。より好ましくは、図２に示すように、半導体素子部２の主面２ａの最も大きい熱膨張係数（α_ＥＬ）の方向（矢印Ｃ方向）が、基体１の主面１ａの最も大きい熱膨張係数（α_ＳＬ）の方向（矢印Ａ方向）と実質的に一致するように半導体素子部２が基体１に接合されている。

また、本発明では、基体１と半導体素子部２との各方向の熱膨張係数の間には、α_ＳＬ≧α_ＥＬ＞α_ＳＳまたはα_ＳＬ＞α_ＥＳ≧α_ＳＳまたはα_ＥＬ≧α_ＳＬ＞α_ＥＳまたはα_ＥＬ＞α_ＳＳ≧α_ＥＳのうち少なくともいずれか一つの関係が成り立っていることが好ましく、この場合、基体１と半導体素子部２との面内（主面１ａおよび主面２ａ）の熱膨張係数の差をさらに小さくすることができる。ただし、基体１と半導体素子部２との各方向の熱膨張係数が、α_ＳＬ＞α_ＳＳ≧α_ＥＬ＞α_ＥＳまたはα_ＥＬ＞α_ＥＳ≧α_ＳＬ＞α_ＳＳの場合にも、本発明の効果を有する。

また、上記に加えて、半導体素子部２の主面２ａを長方形状に形成する場合、｜α_ＳＬ−α_ＥＬ｜＞｜α_ＳＳ−α_ＥＳ｜であれば、長辺の方向の熱膨張係数がα_ＥＳとなるように半導体素子部２を長方形に形成するか、｜α_ＳＬ−α_ＥＬ｜＜｜α_ＳＳ−α_ＥＳ｜であれば、長辺の方向の熱膨張係数がα_ＥＬとなるように半導体素子部２を長方形に形成することが好ましい。このように構成することにより、半導体素子部の短辺方向に比べて歪みが発生しやすい長辺方向に歪みが発生するのを効果的に抑制することができる。

以下、上記した本発明の概念を具体化した本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図３は、本発明の第１実施形態による半導体レーザ素子の構造を示した平面図である。図４は、図３の２０００−２０００線に沿った断面図であり、図５は、図３の３０００−３０００線に沿った断面図である。図６は、図３に示した一実施形態による半導体レーザ素子の発光層の構造を示した断面図である。まず、図３〜図６を参照して、第１実施形態による半導体レーザ素子の構造について説明する。なお、第１実施形態では、半導体素子の一例である半導体レーザ素子に本発明を適用した場合について説明する。また、第１実施形態による半導体レーザ素子の発振波長は、約４１０ｎｍであり、レーザ光の偏光は、ＴＭモードである。なお、図３〜図５において、添字ＧａＮの前に記載されている結晶方位は半導体素子部１０の結晶方位であり、添字６Ｈ−ＳｉＣの前に記載されている結晶方位は支持基板３０の結晶方位である。また、図３および図４においては、半導体素子部１０のオフ角度を省略した半導体素子部１０の結晶方位を示した。

第１実施形態による半導体レーザ素子は、図３〜図５に示すように、半導体素子部１０と、支持基板３０と、放熱部材としてのサブマウント４０とを備えている。なお、支持基板３０およびサブマウント４０は、本発明の「基体」の一例である。

ここで、第１実施形態では、半導体素子部１０は、ウルツ鉱構造を有する窒化物系半導体からなる。この半導体素子部１０は、図５に示すように、［０００−１］方向に約０．３°オフ（傾斜）された実質的に（１１−２０）面を有する一方主面（半導体素子部１０のｐ型コンタクト層１７側の上表面全体）１０ａおよび他方主面（ｎ型コンタクト層１１の裏面）１０ｂを有している。また、半導体素子部１０には、図３および図４に示すように、劈開面からなる一対の共振器面５０が形成されている。この共振器面５０は、（１−１００）面および（−１１００）面により構成されている。また、レーザ光の出射面側の共振器面５０には、反射率約５％の誘電体多層膜が形成されているとともに、反対側の共振器面５０には、反射率約９５％の誘電体多層膜が形成されている。また、半導体素子部１０の長さ（共振器長）Ｌ１は、約６００μｍであり、幅Ｗ１は、約４００μｍである。また、半導体素子部１０は、後述する半田層２３を介して支持基板３０に接合されている。なお、一方主面１０ａおよび他方主面１０ｂは、本発明の「第１の面」の一例であり、半田層２３は、本発明の「接着層」の一例である。

また、半導体素子部１０は、図４および図５に示すように、約５μｍの厚みを有するＧａＮからなるｎ型コンタクト層１１を含んでいる。ｎ型コンタクト層１１の上面上には、約４００ｎｍの厚みを有するとともに、ＳｉがドープされたＡｌ_０．０７Ｇａ_０．９３Ｎからなるｎ型クラッド層１２が形成されている。ｎ型クラッド層１２の上面上には、半導体素子部１０の幅Ｗ１（図５参照）よりも小さい約４．５μｍの幅を有する発光層１３が形成されている。

この発光層１３は、図６に示すように、ｎ型クラッド層１２の上面上に、約５ｎｍの厚みを有するとともに、ＳｉがドープされたＡｌ_０．１６Ｇａ_０．８４Ｎからなるｎ型キャリアブロック層１３ａが形成されている。ｎ型キャリアブロック層１３ａの上面上には、約１００ｎｍの厚みを有するＳｉがドープされたＧａＮからなるｎ型光ガイド層１３ｂが形成されている。ｎ型光ガイド層１３ｂの上面上には、約２０ｎｍの厚みを有するアンドープのＩｎ_０．０２Ｇａ_０．９８Ｎからなる４つの障壁層１３ｃと、約３ｎｍの厚みを有するアンドープのＩｎ_０．１５Ｇａ_０．８５Ｎからなる３つの量子井戸層１３ｄとが交互に積層された多重量子井戸（ＭＱＷ）活性層１３ｅが形成されている。

また、発光層１３の上面上には、図４および図５に示すように、約１００ｎｍの厚みを有するＭｇがドープされたＧａＮからなるｐ型光ガイド層１４が形成されている。ｐ型光ガイド層１４の上面上には、約２０ｎｍの厚みを有するとともに、ＭｇがドープされたＡｌ_０．１６Ｇａ_０．８４Ｎからなるｐ型キャップ層１５が形成されている。ｐ型キャップ層１５の上面上には、凸部および凸部以外の平坦部を有するＭｇがドープされたＡｌ_０．０７Ｇａ_０．９３Ｎからなるｐ型クラッド層１６が形成されている。このｐ型クラッド層１６の凸部の膜厚は、約４００ｎｍであり、ｐ型クラッド層１６の凸部以外の平坦部の膜厚は、約８０ｎｍである。また、ｐ型クラッド層１６の凸部の上面上には、約１０ｎｍの厚みを有するとともに、ＭｇがドープされたＩｎ_０．０２Ｇａ_０．９８Ｎからなるｐ型コンタクト層１７が形成されている。これにより、ｐ型クラッド層１６の凸部およびｐ型コンタクト層１７によって、電流通路となるリッジ部１８が形成されている。このリッジ部１８は、約１．５μｍの幅を有するとともに、約３８０ｎｍの高さを有する。また、リッジ部１８は、［１−１００］方向に延びるように形成されている。

また、ｐ型コンタクト層１７の上面上には、下層から上層に向かって、約５ｎｍの厚みを有するＰｔ層と、約１００ｎｍの厚みを有するＰｄ層と、約１５０ｎｍの厚みを有するＡｕ層とにより構成されるｐ側オーミック電極１９が形成されている。ｎ型クラッド層１２およびｐ型クラッド層１６の凸部以外の平坦部の上面上と、発光層１３、ｐ型光ガイド層１４、ｐ型キャップ層１５、ｐ型クラッド層１６、ｐ型コンタクト層１７およびｐ側オーミック電極１９の側面上とには、約２５０ｎｍの厚みを有するＳｉＮからなる絶縁膜２０が形成されている。絶縁膜２０の上面上およびｐ側オーミック電極１９の上面上には、下層から上層に向かって、約１００ｎｍの厚みを有するＴｉ層と、約１００ｎｍの厚みを有するＰｄ層と、約３μｍの厚みを有するＡｕ層とにより構成されるｐ側パッド電極２１が形成されている。このｐ側パッド電極２１は、約１２５μｍの幅Ｗ２（図５参照）を有する。また、ｐ側パッド電極２１の上面上には、約１００ｎｍの厚みを有するＳｉＯ_２からなる絶縁膜２２が形成されている。絶縁膜２０の上面上には、ｐ側パッド電極２１および絶縁膜２２を覆うようにＡｕＳｎからなる導電性の半田層２３が形成されている。また、絶縁膜２２は、半田層２３とｐ側オーミック電極１９との反応を抑制する機能を有する。

また、第１実施形態では、図４に示すように、半導体素子部１０の共振器面５０の支持基板３０側の端部近傍には、半田層２３が存在しない領域である空隙部６０が形成されている。なお、この半田層２３が存在しない領域である空隙部６０は、図３に示すように、共振器面５０から内側に約２５μｍの間隔（Ｌ２）を隔てた領域まで形成されている。また、支持基板３０の側端面は、後述する素子分割時のダイシングにより、共振器面５０から内側に約２０μｍの長さ（Ｌ３）分だけずれた位置に形成されている。

また、第１実施形態では、半導体素子部１０は、ＧａＮの割合が最も大きいことにより、熱膨張係数がＧａＮの熱膨張係数に近くなるように構成されている。このため、ＧａＮが、（１１−２０）面の面内において、［１−１００］方向に最も大きい約５．５９×１０^−６Ｋ^−１の熱膨張係数を有するとともに、［０００１］方向に最も小さい約３．１７×１０^−６Ｋ^−１の熱膨張係数を有する。したがって、半導体素子部１０は、実質的に（１１−２０）面を有する一方主面１０ａおよび他方主面１０ｂの面内方向において、［１−１００］方向に最も大きい約５．５９×１０^−６Ｋ^−１近傍の熱膨張係数を有するとともに、［０００１］方向に最も小さい約３．１７×１０^−６Ｋ^−１近傍の熱膨張係数を有するように構成されている。

また、第１実施形態では、支持基板３０は、窒素がドープされたｎ型の６Ｈ−ＳｉＣからなる。また、支持基板３０は、（１−１００）面を有する主面３０ａを有している。また、支持基板３０は、（１−１００）面を有する主面３０ａの面内方向において、［０００１］方向に最も大きい約４．７×１０^−６Ｋ^−１の熱膨張係数を有するとともに、［１１−２０］方向に最も小さい約４．３×１０^−６Ｋ^−１の熱膨張係数を有する。また、支持基板３０の主面３０ａには、支持基板３０の［０００１］方向が半導体素子部１０の［１−１００］方向に一致するとともに、支持基板３０の［１１−２０］方向が半導体素子部１０の［０００１］方向と実質的に一致するように、半導体素子部１０の一方主面１０ａが半田層２３を介して接合されている。なお、主面３０ａは、本発明の「第２の面」の一例である。

また、半導体素子部１０のｎ型コンタクト層１１の裏面側には、図４および図５に示すように、ｎ型コンタクト層１１側から順番に、ｎ側オーミック電極と、ｎ側バリア金属と、ｎ側パッド電極とにより構成されるｎ側電極２４が形成されている。また、ｎ側電極２４を構成するｎ側オーミック電極は、Ａｌからなり、ｎ側バリア金属は、ＰｔまたはＴｉなどからなる。また、ｎ側バリア金属は、ｎ側オーミック電極とｎ側パッド電極との反応を抑制する機能を有する。

また、第1実施形態では、サブマウント４０は、Ａｌを含浸した黒鉛粒子焼結体により構成される炭素および金属の複合材料からなる。また、サブマウント４０は、約３００μｍの厚み、約１２００μｍの長さＬ４および約８００μｍの幅Ｗ３を有する直方体である。また、サブマウント４０は、導電性を有するとともに、主面４０ａを有する。また、サブマウント４０の長さ方向（長辺方向）は、矢印Ｅ方向と平行であり、幅方向（短辺方向）は、矢印Ｆ方向と平行である。ここで、サブマウント４０は、黒鉛結晶面と垂直な面がサブマウント４０の主面４０ａとなり、矢印Ｅ方向が黒鉛結晶面と垂直方向に、矢印Ｆ方向が黒鉛結晶面と平行な方向になるように加工されている。したがって、サブマウント４０は、主面４０ａの面内方向において、黒鉛結晶面と垂直な方向（矢印Ｅ方向）に最も大きい約７×１０^−６Ｋ^−１の熱膨張係数を有するとともに、黒鉛結晶面と平行な方向（矢印Ｆ方向）に最も小さい約４×１０^−６Ｋ^−１の熱膨張係数を有する。なお、このサブマウント４０のヤング率は、黒鉛結晶面と垂直な方向が６ＧＰａであり、黒鉛結晶面と平行な方向が１７ＧＰａである。したがって、サブマウント４０のヤング率は、半導体素子部１０のヤング率よりも小さくなるように構成されている。また、サブマウント４０の主面４０ａには、半導体素子部１０の［１−１００］方向が矢印Ｅ方向に一致するとともに、半導体素子部１０の［０００１］方向が矢印Ｆ方向と実質的に一致するように、半導体素子部１０の他方主面１０ｂが半田層７０を介して接合されている。なお、炭素および金属の複合材料として、たとえば、東洋炭素社製のＭＩＣ３０Ａを使用する。また、主面４０ａは、本発明の「第２の面」の一例であり、半田層７０は、本発明の「接着層」の一例である。

第１実施形態では、上記のように、（１１−２０）面を有する他方主面１０ｂの面内方向において、［１−１００］方向に最も大きい約５．５９×１０^−６Ｋ^−１近傍の熱膨張係数を有するとともに、［０００１］方向に最も小さい約３．１７×１０^−６Ｋ^−１近傍の熱膨張係数を有する半導体素子部１０と、主面４０ａの面内方向において、矢印Ｅ方向に最も大きい約７×１０^−６Ｋ^−１の熱膨張係数を有するとともに、矢印Ｆ方向に最も小さい約４×１０^−６Ｋ^−１の熱膨張係数を有するサブマウント４０とを設け、かつ、半導体素子部１０の［１−１００］方向が矢印Ｅ方向に一致するとともに、半導体素子部１０の［０００１］方向が矢印Ｆ方向と実質的に一致するように、半導体素子部１０の他方主面１０ｂを半田層７０を介してサブマウント４０の主面４０ａに接合するように構成することによって、半導体素子部１０の他方主面１０ｂの最も大きい熱膨張係数を有する方向と、サブマウント４０の主面４０ａの最も大きい熱膨張係数を有する方向とを一致させることができるので、半導体素子部１０の他方主面１０ｂとサブマウント４０の主面４０ａとの熱膨張係数の違いを小さくすることができる。これにより、半導体素子部１０をサブマウント４０に接合するときの温度と半導体レーザ素子の動作時の温度との違いに起因して、半導体素子部１０の他方主面１０ｂに歪みが発生するのを抑制することができる。その結果、半導体レーザ素子の素子特性が低下するのを抑制することができる。また、第１実施形態では、サブマウント４０のヤング率が半導体素子部１０のヤング率よりも小さいことによって、半導体素子部１０の他方主面１０ｂに歪みが発生するのをさらに抑制することができる。

また、第１実施形態では、（１−１００）面を有する主面３０ａの面内方向において、［０００１］方向に最も大きい約４．７×１０^−６Ｋ^−１の熱膨張係数を有するとともに、［１１−２０］方向に最も小さい約４．３×１０^−６Ｋ^−１の熱膨張係数を有する支持基板３０と、（１１−２０）面を有する一方主面１０ａの面内方向において、［１−１００］方向に最も大きい約５．５９×１０^−６Ｋ^−１近傍の熱膨張係数を有するとともに、［０００１］方向に最も小さい約３．１７×１０^−６Ｋ^−１近傍の熱膨張係数を有する半導体素子部１０とを設け、かつ、半導体素子部１０の［１−１００］方向が支持基板３０の［０００１］方向に一致するとともに、半導体素子部１０の［０００１］方向が支持基板３０の［１１−２０］方向と実質的に一致するように、半導体素子部１０の一方主面１０ａを半田層２３を介して支持基板３０の主面３０ａに接合するように構成することによって、半導体素子部１０の一方主面１０ａの最も大きい熱膨張係数を有する方向と、支持基板３０の主面３０ａの最も大きい熱膨張係数を有する方向とを一致させることができるので、半導体素子部１０の一方主面１０ａと支持基板３０の主面３０ａとの熱膨張係数の違いを小さくすることができる。これにより、半導体素子部１０を支持基板３０に接合するときの温度と半導体レーザ素子の動作時の温度との違いに起因して、半導体素子部１０の一方主面１０ａに歪みが発生するのを抑制することができる。その結果、半導体レーザ素子の素子特性が低下するのをより抑制することができる。

また、第１実施形態では、半導体素子部１０の長辺方向である［１−１００］方向の熱膨張係数と支持基板３０の［０００１］方向の熱膨張係数との差を、半導体素子部１０の短辺方向である［０００１］方向の熱膨張係数と支持基板３０の［１１−２０］方向の熱膨張係数との差よりも小さくすることによって、半導体素子部１０の半導体素子部１０の短辺方向（幅方向）に比べて歪みが発生しやすい長辺方向（長さ方向）に歪みが発生するのを効果的に抑制することができる。

また、第１実施形態では、支持基板３０と半導体素子部１０とを接合する半田層２３が存在しない領域である空隙部６０を有するように構成することによって、その半田層２３の存在しない領域である空隙部６０により、半導体素子部１０の共振器面５０の支持基板３０側の端部近傍に、支持基板３０と半導体素子部１０とが離間された領域を形成することができる。これにより、共振器面５０の支持基板３０側の端部に隣接して半田層２３および支持基板３０が設けられる場合と異なり、支持基板３０の劈開性の影響を受けることなく、半導体素子部１０を劈開することができる。したがって、６Ｈ−ＳｉＣからなる支持基板３０の共振器面５０と平行な（０００１）面が劈開性を有しない場合にも、半導体素子部１０の劈開面の平坦性を向上させることができる。

また、第１実施形態では、支持基板３０および半田層２３を、導電性を有するように構成することによって、導電性を有する半田層２３を介して、導電性を有する支持基板３０と半導体素子部１０とを接合することができるので、半導体素子部１０と支持基板３０とを電気的に接続することができる。

図７〜図１５は、本発明の第１実施形態による半導体レーザ素子の製造プロセスを説明するための図である。次に、図３〜図１５を参照して、第１実施形態による半導体レーザ素子の製造プロセスについて説明する。なお、図７〜図１１には、図５と同じ方向の断面図が示されており、図１３〜図１５には、図４と同じ方向の断面図が示されている。

まず、図７に示すように、［０００−１］方向に０．３°オフ（傾斜）された（１１−２０）面を主面とするＧａＮ基板７１の上面上に、ＳｉＯ_２膜からなるマスク７２を形成する。このマスク７２は、通常のリソグラフィ技術を用いて、直径約２μｍの開口部７２ａを約１０μｍの間隔の周期で三角格子状のパターンを有するように形成する。そして、ＧａＮ基板７１およびマスク７２によって、選択成長下地７３が構成される。なお、ＧａＮ基板７１は、本発明の「成長用基板」の一例である。

次に、有機金属気相エピタキシー（ＭＯＣＶＤ）法を用いて、選択成長下地７３の上面上に、ＧａＮ基板７１を約１１００℃の成長温度に保持した状態で、ｎ型コンタクト層１１およびｎ型クラッド層１２を順次成長させる。次に、ＧａＮ基板７１を約８００℃の成長温度に保持した状態で、ｎ型クラッド層１２の上面上に、発光層１３、ｐ型光ガイド層１４およびｐ型キャップ層１５を順次成長させる。次に、ＧａＮ基板７１を約１１００℃の成長温度に保持した状態で、ｐ型キャップ層１５の上面上に、約４００ｎｍの厚みを有するｐ型クラッド層１６を成長させる。そして、ＧａＮ基板７１を約８００℃の成長温度に保持した状態で、ｐ型クラッド層１６の上面上に、ｐ型コンタクト層１７を成長させる。その後、ＧａＮ基板７１を約９００℃の温度に保持した状態で、Ｎ_２雰囲気中においてアニールすることにより、ｐ型窒化物半導体層のアクセプタを活性化し、所定の正孔濃度を得る。

次に、真空蒸着法などを用いて、ｐ型コンタクト層１７の上面上に、ｐ側オーミック電極１９および約０．２５μｍの厚みを有するＳｉＯ_２からなる絶縁膜２０ａを順次形成した後、パターニングすることにより、図８に示されたような形状のｐ側オーミック電極１９および絶縁膜２０ａが得られる。なお、ｐ側オーミック電極１９は、ｐ型コンタクト層１７側から、約５μｍの厚みを有するＰｔ層と、約１００μｍの厚みを有するＰｄ層と、約１５０ｎｍの厚みを有するＡｕ層とが積層されることにより形成される。

次に、図９に示すように、絶縁膜２０ａをマスクとして、Ｃｌ_２系ガスによるドライエッチングを行うことにより、ｐ型コンタクト層１７およびｐ型クラッド層１６の一部を除去することによって、［１−１００］方向に延びるリッジ部１８を形成する。このリッジ部１８の幅は、約１．５μｍであり、リッジ部１８の高さは約３８０ｎｍである。次に、図１０に示すように、フォトリソグラフィ技術とドライエッチング技術とを用いて、発光層１３、ｐ型光ガイド層１４、ｐ型キャップ層１５およびｐ型クラッド層１６の平坦部の一部をエッチングすることにより、発光層１３、ｐ型光ガイド層１４、ｐ型キャップ層１５およびｐ型クラッド層１６を約４．５μｍの幅を有するようにパターニングする。

次に、図１１に示すように、ｎ型クラッド層１２の上面、発光層１３の側面、ｐ型光ガイド層１４の側面、ｐ型キャップ層１５の側面、ｐ型クラッド層１６の平坦部の側面、ｐ型クラッド層１６の平坦部の上面、リッジ部１８の側面および絶縁膜２０ａの上面を覆うように、約２５０ｎｍの厚みを有するＳｉＮからなる絶縁膜２０を形成した後、ｐ側オーミック電極１９上の絶縁膜２０および２０ａのみを除去する。そして、ｐ側オーミック電極１９および絶縁膜２０の上面上に、下層から上層に向かって、約１００ｎｍの厚みを有するＴｉ層、約１００ｎｍの厚みを有するＰｄ層および約３μｍの厚みを有するＡｕ層からなるｐ側パッド電極２１を形成する。その後、ｐ側パッド電極２１の上面上に、約１００ｎｍの厚みを有するＳｉＯ_２からなる絶縁膜２２を形成する。

ここで、第１実施形態では、図１２に示すように、支持基板３０の主面３０ａに半田層２３が予め［１１−２０］方向に延びる縞状にパターニングされている。そして、支持基板３０の［１１−２０］方向に延びる半田層２３の縞状のパターンと、半導体素子部１０の［１−１００］方向に延びるリッジ部１８とが直交するように、支持基板３０に半導体素子部１０を貼り合わせる。これにより、支持基板３０の［０００１］方向が半導体素子部１０の［１−１００］方向に一致するとともに、支持基板３０の［１１−２０］方向が半導体素子部１０の［０００１］方向と実質的に一致するように、半導体素子部１０の一方主面１０ａが半田層２３を介して支持基板３０の主面３０ａに接合される。また、半導体素子部１０と支持基板３０との接合（融着）の際に、図１３に示すように、半田層２３が存在しない領域である空隙部６０が存在するように接合されている。その後、選択成長下地７３をドライエッチング技術により除去して、ｎ型コンタクト層１１の支持基板３０と反対側の全面を露出させることにより、図１４に示すような形状が得られる。

なお、第１実施形態では、支持基板３０に縞状にパターニングされた半田層２３と、半導体素子部１０のリッジ部１８とを用いて、支持基板３０と半導体素子部１０との貼り合わせの際のアライメントを行うようにしたが、支持基板３０と選択成長下地７３とにオリエンテーションフラットを形成するとともに、そのオリエンテーションフラットが一致するように貼り合わせの際のアライメントを行うようにしてもよい。具体的には、選択成長下地７３に（１−１００）面のオリエンテーションフラットを形成するとともに、支持基板３０に（０００１）面のオリエンテーションフラットを形成することにより、選択成長下地７３の（１−１００）面と支持基板３０の（０００１）面とが一致するように貼り合わせの際のアライメントを行うようにしてもよい。

その後、ｎ型コンタクト層１１の裏面に、ｎ型コンタクト層１１側からｎ側オーミック電極、ｎ側バリア金属およびｎ側パッド電極を順次形成することにより、ｎ側電極２４を形成する。

そして、図１２および図１５に示すように、支持基板３０の主面３０ａに対して垂直となる半導体素子部１０の面にスクライブ溝（図示せず）を設けて、超音波により半導体素子部１０の（１−１００）面で劈開を行う。

ここで、第１実施形態では、半導体素子部１０の劈開は、劈開面となる領域の支持基板３０側の端部近傍に半田層２３が存在しない領域である空隙部６０の位置で、半導体素子部１０の劈開面に沿って行うようにする。その後、支持基板３０のみを、約４０μｍの幅（Ｌ５）でダイシングすることにより、半導体素子部１０の素子分割を行う。

その後、サブマウント４０の主面４０ａの上面上に、サブマウント４０の長辺方向（矢印Ｅ方向）と半導体素子部１０のリッジ部１８の延びる方向（共振器方向）とが一致するように、半導体素子１０の他方主面１０ｂを半田層７０を介して接合する。これにより、サブマウント４０の主面４０ａには、半導体素子部１０の［１−１００］方向が矢印Ｅ方向に一致するとともに、半導体素子部１０の［０００１］方向が矢印Ｆ方向と実質的に一致するように、半導体素子部１０の他方主面１０ｂが半田層７０を介して接合される。このようにして、図３〜図５に示した第１実施形態による半導体レーザ素子が形成される。

（第２実施形態）
図１６は、本発明の第２実施形態によるＧａＮ系半導体レーザ素子の構造を示した平面図であり、図１７は、図１６の４０００−４０００線に沿った断面図である。図１６および図１７を参照して、この第２実施形態では、上記第１実施形態と異なり、支持基板を用いない構造のＧａＮ系半導体レーザ素子について説明する。なお、第２実施形態では、半導体素子の一例であるＧａＮ系半導体レーザ素子に本発明を適用した場合について説明する。また、第２実施形態によるＧａＮ系半導体レーザ素子の発振波長は、約４１０ｎｍである。

第２実施形態によるＧａＮ系半導体レーザ素子は、図１６および図１７に示すように、半導体素子部１１０と、サブマウント１４０とを備えている。なお、サブマウント１４０は、本発明の「基体」の一例である。

半導体素子部１１０は、約１００μｍの厚みを有するとともに、Ｓｉがドープされたｎ型のＧａＮからなるｎ型ＧａＮ基板１３０を含んでいる。また、ｎ型ＧａＮ基板１３０は、（１１−２２）面を有する主面１３０ａを有している。また、ｎ型ＧａＮ基板１３０の両側端部には、［１−１００］方向に延びるとともに、約０．５μｍの深さおよび約２０μｍの幅を有する段差部１３１が形成されている。

ｎ型ＧａＮ基板１３０のサブマウント１４０側の表面上には、約４００ｎｍの厚みを有するとともに、Ｓｉがドープされたｎ型Ａｌ_０．０７Ｇａ_０．９３Ｎからなるｎ型クラッド層１１１が形成されている。ｎ型クラッド層１１１のサブマウント１４０側の表面上には、活性層１１２が形成されている。この活性層１１２は、約２０ｎｍの厚みを有するアンドープＩｎ_０．０２Ｇａ_０．９８Ｎからなる４層の障壁層と、約３ｎｍの厚みを有するアンドープＩｎ_０．１５Ｇａ_０．８５Ｎからなる３層の井戸層とが交互に積層されたＭＱＷ構造を有する。

活性層１１２のサブマウント１４０側の表面上には、約２０ｎｍの厚みを有するとともに、Ｍｇがドープされたｐ型Ａｌ_０．１６Ｇａ_０．８４Ｎからなるｐ型キャップ層１１３が形成されている。ｐ型キャップ層１１３のサブマウント１４０側の表面上には、凸部および凸部以外の平坦部を有するとともに、Ｍｇがドープされたｐ型Ａｌ_０．０７Ｇａ_０．９３Ｎからなるｐ型クラッド層１１４が形成されている。このｐ型クラッド層１１４の平坦部の厚みは、約１０ｎｍであり、凸部の厚みは、約３３０ｎｍである。また、ｐ型クラッド層１１４の凸部は、約１．７５μｍの幅を有するとともに、ｎ型ＧａＮ基板１３０の一方の段差部１３１の側面から中央部側に約５０μｍ（図１７のＷ４）隔てて形成されている。

ｐ型クラッド層１１４の凸部の上面上には、約８０ｎｍの厚みを有するとともに、Ｍｇがドープされたｐ型Ｉｎ_０．０２Ｇａ_０．９８Ｎからなるｐ型コンタクト層１１５が形成されている。このｐ型コンタクト層１１５と、ｐ型クラッド層１１４の凸部とによりリッジ部１１６が構成されている。このリッジ部１１６は、［１−１００］方向に延びるように形成されている。

また、リッジ部１１６を構成するｐ型コンタクト層１１５のサブマウント１４０側の表面上には、サブマウント１４０と反対側からサブマウント１４０側に向かって、約５ｎｍの厚みを有するＰｔ層と、約１００ｎｍの厚みを有するＰｄ層と、約１５０ｎｍの厚みを有するＡｕ層とにより構成されるｐ側オーミック電極１１７が形成されている。ｐ側オーミック電極１１７のサブマウント１４０側の表面以外の領域の表面上には、約２５０ｎｍの厚みを有するＳｉＯ_２膜（絶縁膜）からなる電流狭窄層１１８が形成されている。電流狭窄層１１８の表面上の所定領域には、ｐ型オーミック電極１１７のサブマウント１４０側の表面に接触するように、サブマウント１４０と反対側からサブマウント１４０に向かって、約１００ｎｍの厚みを有するＴｉ層と、約１００ｎｍの厚みを有するＰｄ層と、約３μｍの厚みを有するＡｕ層とからなるｐ側パッド電極１１９が形成されている。

また、ｎ型ＧａＮ基板１３０のサブマウント１４０とは反対側の表面上には、ｎ側オーミック電極と、ｎ側バリア金属と、ｎ側パッド電極とにより構成されるｎ側電極１２０が形成されている。

また、半導体素子部１１０には、［１−１００］方向に延びるリッジ部１１６の両端部に、（１−１００）面および（−１１００）面の劈開面からなる共振器面１１０ａが形成されている。

ここで、第２実施形態では、半導体素子部１１０は、（１１−２２）面を有する主面（半導体素子部１１０のｐ型コンタクト層１１５側の表面全体）１１０ｂの面内方向において、長辺方向である［１−１００］方向に最も大きい約５．５９×１０^−６Ｋ^−１近傍の熱膨張係数を有するとともに、短辺方向である［１−１００］方向と垂直な方向に最も小さい約４×１０^−６Ｋ^−１近傍の熱膨張係数を有するように構成されている。なお、主面１１０ｂは、本発明の「第１の面」の一例である。

また、第２実施形態では、サブマウント１４０は、導電性を有するとともに、（１１−２０）面を主面１４０ａとする単結晶のＡｌＮからなる。また、サブマウント１４０は、約３００μｍの厚み、約１２００μｍの長さおよび約８００μｍの幅を有する直方体である。また、サブマウント１４０の長さ方向（長辺方向）は、［１−１００］方向と平行であり、幅方向（短辺方向）は、［０００１］方向と平行である。また、サブマウント１４０は、主面１４０ａの面内方向において、［１−１００］方向に最も小さい約４．２×１０^−６Ｋ^−１の熱膨張係数を有するとともに、［０００１］方向に最も大きい約５．３×１０^−６Ｋ^−１の熱膨張係数を有する。また、サブマウント１４０の主面１４０ａ上には、サブマウント１４０の幅方向（短辺方向）と半導体素子部１１０のリッジ部１１６の延びる方向（共振器方向）とが一致するように、半導体素子１１０のリッジ部１１６側の主面１１０ｂがＡｕＳｎなどからなる半田層１５０を介してジャンクションダウン方式で接合されている。これにより、サブマウント１４０の主面１４０ａには、半導体素子部１１０の［１−１００］方向がサブマウント１４０の［０００１］方向に一致するように、半導体素子部１１０の主面１１０ｂが半田層１５０を介して接合されている。なお、主面１４０ａは、本発明の「第２の面」の一例であり、半田層１５０は、本発明の「接着層」の一例である。

第２実施形態では、上記のように、（１１−２２）面を有する主面１１０ｂの面内方向において、［１−１００］方向に最も大きい約５．５９×１０^−６Ｋ^−１近傍の熱膨張係数を有するとともに、［１−１００］方向と垂直な方向に最も小さい約４×１０^−６Ｋ^−１近傍の熱膨張係数を有する半導体素子部１１０と、（１１−２０）面を有する主面１４０ａの面内方向において、［１−１００］方向に最も小さい約４．２×１０^−６Ｋ^−１の熱膨張係数を有するとともに、［０００１］方向に最も大きい約５．３×１０^−６Ｋ^−１の熱膨張係数を有するサブマウント１４０とを設け、かつ、半導体素子部１１０の最も熱膨張係数の大きい［１−１００］方向がサブマウント１４０の最も熱膨張係数の大きい［０００１］方向と一致するように、半導体素子部１１０の主面１１０ｂを半田層１５０を介してサブマウント１４０の主面１４０ａに接合するように構成することによって、半導体素子部１１０の主面１１０ｂの最も大きい熱膨張係数を有する方向と、サブマウント１４０の主面１４０ａの最も大きい熱膨張係数を有する方向とを一致させることができるので、半導体素子部１１０の主面１１０ｂとサブマウント１４０の主面１４０ａとの熱膨張係数の違いを小さくすることができる。これにより、半導体素子部１１０をサブマウント１４０に接合するときの温度とＧａＮ系半導体レーザ素子の動作時の温度との違いに起因して、半導体素子部１１０の主面１１０ｂに歪みが発生するのを抑制することができる。その結果、ＧａＮ系半導体レーザ素子の素子特性が低下するのを抑制することができる。

また、第２実施形態では、ｎ型ＧａＮ基板１３０の両側端部に、［１−１００］方向に延びる段差部１３１を形成することによって、ｎ型クラッド層１１１を横方向成長させることができるので、ＡｌＧａＮからなるｎ型クラッド層１１１の格子定数がＧａＮからなるｎ型ＧａＮ基板１３０の格子定数に比べて小さいことに起因して、ＡｌＧａＮからなるｎ型クラッド層１１１に歪みが生じてクラックが発生しやすくなるのを抑制することができる。

なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。

（第３実施形態）
図１８および図１９は、本発明の第３実施形態による発光ダイオード（ＬＥＤ）素子の構造を示した図である。図１８および図１９を参照して、第３実施形態によるＬＥＤ素子の構造について説明する。なお、第３実施形態では、半導体素子の一例であるＬＥＤ素子に本発明を適用した場合について説明する。また、第３実施形態による発光ダイオード素子のピーク波長は、約４８０ｎｍである。

第３実施形態によるＬＥＤ素子は、図１８および図１９に示すように、支持基板２００と、ＬＥＤ素子部２１０とを備えている。なお、支持基板２００は、本発明の「基体」の一例であり、ＬＥＤ素子部２１０は、本発明の「半導体素子部」の一例である。

支持基板２００は、約３００μｍの厚みを有するとともに、平面的に見て一辺が約４００μｍの長さを有する正方形状に形成されている。また、支持基板２００は、Ａｌを含浸した黒鉛粒子焼結体により構成される炭素および金属の複合材料からなる。また、支持基板２００は、導電性を有する。ここで、支持基板２００は、黒鉛結晶面と垂直な面が支持基板２００の主面２００ａとなり、矢印Ｇ方向が黒鉛結晶面と垂直方向に、矢印Ｈ方向が黒鉛結晶面と平行な方向になるように加工されている。したがって、支持基板２００は、主面２００ａの面内方向において、黒鉛結晶面と垂直な方向（矢印Ｇ方向）に最も大きい約７×１０^−６Ｋ^−１の熱膨張係数を有するとともに、黒鉛結晶面と平行な方向（矢印Ｈ方向）に最も小さい約４×１０^−６Ｋ^−１の熱膨張係数を有する。なお、炭素および金属の複合材料として、たとえば、東洋炭素社製のＭＩＣ３０Ａを使用する。また、主面２００ａは、本発明の「第２の面」の一例である。

支持基板２００の主面２００ａの上面上には、約３μｍの厚みを有するＡｕＳｎからなる導電性の半田層２２０が形成されている。半田層２２０の上面上には、ｐ側パッド電極２２１およびｐ側オーミック電極２２２が形成されている。なお、半田層２２０は、本発明の「接着層」の一例である。

ここで、第３実施形態では、ＬＥＤ素子部２１０は、ウルツ鉱構造を有する窒化物系半導体からなる。このＬＥＤ素子部２１０は、［０００−１］方向に約０．３°オフ（傾斜）された実質的に（１−１００）面を有する主面２１０ａを有している。ここで、ＬＥＤ素子部２１０は、（１−１００）面を有する主面２１０ａの面内方向において、［１１−２０］方向に最も大きい約５．５９×１０^−６Ｋ^−１近傍の熱膨張係数を有するとともに、［０００１］方向に最も小さい約３．１７×１０^−６Ｋ^−１近傍の熱膨張係数を有する。また、支持基板２００の主面２００ａには、支持基板２００の黒鉛結晶面と垂直な方向（矢印Ｇ方向）がＬＥＤ素子部２１０の［１１−２０］方向に一致するとともに、支持基板２００の黒鉛結晶面と平行な方向（矢印Ｈ方向）がＬＥＤ素子部２１０の［０００１］方向に一致するように、ＬＥＤ素子部２１０の主面２１０ａが半田層２２０を介して接合されている。なお、主面２１０ａは、本発明の「第１の面」の一例である。

ｐ側オーミック電極２２２の上面上には、約１００ｎｍの厚みを有するとともに、ＭｇがドープされたＧａＮからなるｐ型コンタクト層２１１が形成されている。ｐ型コンタクト層２１１の上面上には、約２０ｎｍの厚みを有するとともに、ＭｇがドープされたＡｌ_０．０５Ｇａ_０．９５Ｎからなるキャップ層２１２が形成されている。キャップ層２１２の上面上には、約３ｎｍの厚みを有するとともに、ＳｉがドープされたＩｎ_０．２５Ｇａ_０．７５Ｎからなる単一量子井戸発光層２１３が形成されている。単一量子井戸発光層２１３の上面上には、約３μｍの厚みを有するとともに、ＳｉがドープされたＧａＮからなるｎ型コンタクト層２１４が形成されている。

また、ｎ型コンタクト層２１４の上面上には、ｎ側透光性オーミック電極２２３が形成されている。ｎ側透光性オーミック電極２２３の上面上の所定領域には、約１２５μｍの直径を有するｎ側パッド電極２２４が形成されている。

なお、第３実施形態の効果は、上記第１実施形態と同様である。

（第４実施形態）
図２０は、本発明の第４実施形態によるＧａＮ系半導体レーザ素子の構造を示した平面図である。図２１は、図２０の５０００−５０００線に沿った断面図である。図２０および図２１を参照して、この第４実施形態では、上記第１実施形態と異なり、支持基板を用いない構造のＧａＮ系半導体レーザ素子について説明する。なお、第４実施形態では、半導体素子の一例であるＧａＮ系半導体レーザ素子に本発明を適用した場合について説明する。また、第４実施形態によるＧａＮ系半導体レーザ素子の発振波長は、約４１０ｎｍである。

第４実施形態によるＧａＮ系半導体レーザ素子は、図２０および図２１に示すように、半導体素子部３１０と、サブマウント３４０とを備えている。なお、サブマウント３４０は、本発明の「基体」の一例である。

半導体素子部３１０は、約１００μｍの厚みを有するとともに、Ｓｉがドープされたｎ型のＧａＮからなるｎ型ＧａＮ基板３３０を含んでいる。また、ｎ型ＧａＮ基板３３０は、（１−１００）面を有する主面３３０ａを有している。リッジ部３１６は、［０００１］方向に延びるように形成されている。また、半導体素子部３１０には、［０００１］方向に延びるリッジ部３１６の両端部に、（０００１）面および（０００−１）面の劈開面からなる共振器面３１０ａが形成されている。また、半導体素子部３１０の長さ（共振器長）Ｌ１は、約９００μｍであり、幅Ｗ１は、約２００μｍである。

ここで、第４実施形態では、半導体素子部３１０は、（１−１００）面を有する主面３１０ｂの面内方向において、短辺方向である［−１−１２０］方向に最も大きい約５．５９×１０^−６Ｋ^−１近傍の熱膨張係数を有するとともに、長辺方向である［０００１］方向に最も小さい約３．１７×１０^−６Ｋ^−１近傍の熱膨張係数を有するように構成されている。なお、主面３１０ｂは、本発明の「第１の面」である。

また、第４実施形態では、ｎ型ＧａＮ基板３３０の裏面側の共振器面３１０ａから約１０μｍの長さＬ２を除く部分には、ｎ側電極１２０が形成されている。すなわち、ｎ型ＧａＮ基板３３０の裏面の形状が長方形であることと、共振器面３１０ａ近傍にｎ側電極１２０が形成されていないことにより、主面３１０ｂの面内で熱膨張係数の最も大きい方向と、熱膨張係数の最も小さい方向とを区別できるように、半導体素子部３１０の外観が形成されている。なお、半導体素子部３１０のその他の構造は、上記第２実施形態と同様である。

また、第４実施形態では、サブマウント３４０は、Ａｌを含浸した黒鉛粒子焼結体により構成される炭素および金属の複合材料からなる。また、サブマウント３４０は、約３００μｍの厚み、約１２００μｍの長さＬ４および約８００μｍの幅Ｗ３を有する直方体である。また、サブマウント３４０の長辺方向は、矢印Ｆ方向と平行であり、短辺方向は、矢印Ｅ方向と平行である。ここで、サブマウント３４０は、黒鉛結晶面と垂直な面がサブマウント３４０の主面３４０ａとなり、矢印Ｅ方向が黒鉛結晶面と垂直な方向に加工されているとともに、矢印Ｆ方向が黒鉛結晶面と平行な方向に加工されている。したがって、サブマウント３４０は、主面３４０ａの面内方向において、黒鉛結晶面と垂直な方向（矢印Ｅ方向）に最も大きい約７×１０^−６Ｋ^−１の熱膨張係数を有するとともに、黒鉛結晶面と平行な方向（矢印Ｆ方向）に最も小さい約４×１０^−６Ｋ^−１の熱膨張係数を有する。

また、サブマウント３４０の主面３４０ａ上には、ＡｕＳｎなどからなるＡｕＳｎなどからなる半田層１５０が形成されている。半田層１５０には、約２００μｍの幅Ｗ４と、約５０μｍの長さＬ５を有する長方形の切り欠きが形成されている。すなわち、サブマウント３４０の主面３４０ａの形状が長方形であることと、半田層１５０に長方形の切り欠きが形成されていることにより、主面３４０ａの面内で熱膨張係数の最も大きい方向と、熱膨張係数の最も小さい方向とを区別できるように、サブマウント３４０の外観が形成されている。

また、第４実施形態では、サブマウント３４０の主面３４０ａ上には、サブマウント３４０の短辺方向と半導体素子部３１０のリッジ部３１６の延びる方向（共振器方向）とが一致するように、半導体素子部３１０のリッジ部３１６側の主面３１０ｂが半田層１５０を介してジャンクションダウン方式で接合されている。これにより、サブマウント３４０の主面３４０ａには、半導体素子部３１０の［０００１］方向がサブマウント３４０のＦ方向に一致するように、半導体素子部３１０の主面３１０ｂが半田層１５０を介して接合されている。なお、主面３４０ａは、本発明の「第２の面」の一例であり、半田層１５０は、本発明の「接着層」の一例である。

第４実施形態では、上記のように、（１−１００）面を有する主面３１０ｂの面内方向において、［−１−１２０］方向に最も大きい約５．５９×１０^−６Ｋ^−１近傍の熱膨張係数を有するとともに、［０００１］方向に最も小さい約３．１７×１０^−６Ｋ^−１近傍の熱膨張係数を有する半導体素子部３１０と、Ｆ方向に最も小さい約４×１０^−６Ｋ^−１の熱膨張係数を有するとともに、Ｅ方向に最も大きい約７×１０^−６Ｋ^−１の熱膨張係数を有するサブマウント３４０とを設け、かつ、半導体素子部３１０の最も熱膨張係数の小さい［０００１］方向がサブマウント３４０の最も熱膨張係数の小さいＦ方向と一致するように、半導体素子部３１０の主面３１０ｂを半田層１５０を介してサブマウント３４０の主面３４０ａに接合するように構成することによって、半導体素子部３１０の主面３１０ｂの最も小さい熱膨張係数を有する方向と、サブマウント３４０の主面３４０ａの最も小さい熱膨張係数を有する方向とを一致させることができるので、半導体素子部３１０の主面３１０ｂとサブマウント３４０の主面３４０ａとの熱膨張係数の違いを小さくすることができる。

また、第４実施形態では、半導体素子部３１０の長辺方向である［０００１］方向の熱膨張係数とサブマウント３４０のＦ方向の熱膨張係数との差を、半導体素子部３１０の短辺方向である［−１−１２０］方向の熱膨張係数とサブマウント３４０のＥ方向の熱膨張係数との差よりも小さくすることによって、半導体素子部３１０の短辺方向（幅方向）に比べて歪みが発生しやすい長辺方向（長さ方向）に歪みが発生するのを効果的に抑制することができる。

なお、第４実施形態のその他の効果は、上記第１実施形態と同様である。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１〜第４実施形態では、半導体レーザ素子および発光ダイオード素子に本発明を適用する例を示したが、本発明はこれに限らず、その他の半導体素子にも適用可能である。

また、上記第１〜第４実施形態では、半導体素子部およびＬＥＤ素子部の材料として窒化物系半導体を用いる例を示したが、本発明はこれに限らず、半導体素子部およびＬＥＤ素子部の材料としてＺｎＯなどのウルツ構造を有する半導体を用いるようにしてもよい。

また、上記第１〜第４実施形態では、面内方向によって異なる熱膨張係数を有する材料としてＳｉＣや、炭素および金属の複合材料などを用いる例を示したが、本発明はこれに限らず、斜方晶、正方晶および六方晶などの結晶構造を有することにより、面内方向によって異なる熱膨張係数を有する材料を用いるようにしてもよい。

また、上記第１〜第４実施形態では、主面として（１１−２０）面または（１−１００）面などを用いる例を示したが、本発明はこれに限らず、主面として（Ｈ、Ｋ、−Ｈ−Ｋ、０）面を用いてもよいし、（Ｈ、Ｋ、−Ｈ−Ｋ、０）面から数度程度オフした面を用いてもよい。

また、上記第１〜第４実施形態では、接着層としてＡｕＳｎなどからなる半田層を用いる例を示したが、本発明はこれに限らず、ＡｕＳｎ以外からなる半田層を接着層として用いてもよい。たとえば、ＩｎＳｎ、ＳｎＡｇＣｕ、ＳｎＡｇＢｉ、ＳｎＡｇＣｕＢｉ、ＳｎＡｇＢｉＩｎ、ＳｎＺｎ、ＳｎＣｕ、ＳｎＢｉおよびＳｎＺｎＢｉなどからなる半田を接着層として用いてもよい。また、導電性ペーストなどの材料を接着層として用いてもよい。

本発明の概念を説明するための平面図である。 図１の１０００−１０００線に沿った断面図である。 本発明の第１実施形態による半導体レーザ素子の構造を示した平面図である。 図３の２０００−２０００線に沿った断面図である。 図３の３０００−３０００線に沿った断面図である。 図３に示した一実施形態による半導体レーザ素子の発光層の構造を示した断面図である。 本発明の第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 本発明の第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 本発明の第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 本発明の第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 本発明の第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 本発明の第１実施形態による半導体レーザ素子の製造プロセスを説明するための平面図である。 本発明の第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 本発明の第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 本発明の第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 本発明の第２実施形態によるＧａＮ系半導体レーザ素子の構造を示した平面図である。 図１６の４０００−４０００線に沿った断面図である。 本発明の第３実施形態による発光ダイオード素子の構造を示した平面図である。 本発明の第３実施形態による発光ダイオード素子の構造を示した断面図である。 本発明の第４実施形態によるＧａＮ系半導体レーザ素子の構造を示した平面図である。 図２０の５０００−５０００線に沿った断面図である。

符号の説明

１ 基体
１ａ、３０ａ、４０ａ、１４０ａ、２００ａ、３４０ａ 主面（第２の面）
２、１０、１１０、３１０ 半導体素子部
２ａ、１１０ｂ、２１０ａ、３１０ｂ 主面（第１の面）
１０ａ 一方主面（第１の面）
１０ｂ 他方主面（第１の面）
２３、７０、１５０、２２０ 半田層（接着層）
３０、２００ 支持基板（基体）
４０、１４０、３４０ サブマウント（基体）
７１ ＧａＮ基板（成長用基板）
２１０ ＬＥＤ素子部（半導体素子部）

Claims (10)

1. 第１の面を有するとともに、前記第１の面の面内方向において異なる熱膨張係数を有する複数の方向を含む半導体素子部と、
   第２の面を有するとともに、前記第２の面の面内方向において異なる熱膨張係数を有する複数の方向を含み、かつ、前記半導体素子部の第１の面が前記第２の面と接合された基体とを備え、
   前記半導体素子部の第１の面における熱膨張係数の最も大きい方向が、前記基体の第２の面における熱膨張係数の最も小さい方向よりも最も大きい方向側に近くなるように、前記基体に対して前記半導体素子部が接合されている、半導体素子。
2. 前記半導体素子部の第１の面の面内方向における熱膨張係数の最も大きい方向は、前記基体の第２の面の面内方向における熱膨張係数の最も大きい方向と実質的に一致する、請求項１に記載の半導体素子。
3. 前記半導体素子部の第１の面の面内方向における最も大きい熱膨張係数および最も小さい熱膨張係数がそれぞれα_ＥＬおよびα_ＥＳであり、
   前記基体の第２の面の面内方向における最も大きい熱膨張係数および最も小さい熱膨張係数がそれぞれα_ＳＬおよびα_ＳＳである場合、
   前記基体と前記半導体素子部との各方向の熱膨張係数の間には、少なくともα_ＳＬ≧α_ＥＬ＞α_ＳＳまたはα_ＳＬ＞α_ＥＳ≧α_ＳＳまたはα_ＥＬ≧α_ＳＬ＞α_ＥＳまたはα_ＥＬ＞α_ＳＳ≧α_ＥＳのうちのいずれか一つの関係が成り立っている、請求項１または２に記載の半導体素子。
4. 前記半導体素子部の第１の面の面内方向における最も大きい熱膨張係数および最も小さい熱膨張係数がそれぞれα_ＥＬおよびα_ＥＳであり、
   前記基体の第２の面の面内方向における最も大きい熱膨張係数および最も小さい熱膨張係数がそれぞれα_ＳＬおよびα_ＳＳである場合、
   ｜α_ＳＬ−α_ＥＬ｜＞｜α_ＳＳ−α_ＥＳ｜であれば、長辺の方向の熱膨張係数がα_ＥＳとなるように前記半導体素子部の第１の面が長方形状に形成され、
   ｜α_ＳＬ−α_ＥＬ｜＜｜α_ＳＳ−α_ＥＳ｜であれば、長辺の方向の熱膨張係数がα_ＥＬとなるように前記半導体素子部の第１の面が長方形状に形成されている、請求項１または２に記載の半導体素子。
5. 前記半導体素子部の第１の面の面内方向における熱膨張係数の最も大きい方向と、前記半導体素子部の第１の面の面内方向における熱膨張係数の最も小さい方向とを区別できるように、前記半導体素子部の外観が形成されている、請求項１〜３のいずれか１項に記載の半導体素子。
6. 前記半導体素子部の前記第１の面の形状が、略長方形に形成されている、請求項１〜３のいずれか１項に記載の半導体素子。
7. 前記半導体素子部は、前記第１の面を有するとともに、六方晶構造またはウルツ鉱構造を有する半導体層を含み、
   前記第１の面は、ＨおよびＫの少なくともいずれか一方が０ではない整数とした場合に、実質的に（Ｈ、Ｋ、−Ｈ−Ｋ、０）面である、請求項１〜６のいずれか１項に記載の半導体素子。
8. 前記基体の第２の面と、前記半導体素子部の第１の面とを接合するための接着層をさらに備える、請求項１〜７のいずれか１項に記載の半導体素子。
9. 第１の面を有するとともに、前記第１の面の面内方向において異なる熱膨張係数を有する複数の方向を含む半導体素子部を形成する工程と、
   第２の面を有するとともに、前記第２の面の面内方向において異なる熱膨張係数を有する複数の方向を含む基体の前記第２の面に、前記第１の面における熱膨張係数の最も大きい方向が前記第２の面における熱膨張係数の最も小さい方向よりも最も大きい方向側に近くなるように、前記半導体素子部の前記第１の面を接合する工程とを備える、半導体素子の製造方法。
10. 前記半導体素子部を形成する工程は、面内方向において異なる熱膨張係数を有する複数の方向を含む成長用基板の表面上に、前記第１の面の面内方向において異なる熱膨張係数を有する複数の方向を含む前記半導体素子部を成長する工程を含む、請求項９に記載の半導体素子の製造方法。

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