WO2008018482A1 - Élément semi-conducteur et son procédé de fabrication - Google Patents

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thermal expansion
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expansion coefficient
substrate
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Masayuki Hata
Yasuhiko Nomura
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Sanyo Electric Co., Ltd.
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    • H01S5/34333—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser with a well layer based on Ga(In)N or Ga(In)P, e.g. blue laser

Definitions

  • the present invention relates to a semiconductor element and a manufacturing method thereof, and more particularly to a semiconductor element including a semiconductor element portion including a plurality of directions having different thermal expansion coefficients in an in-plane direction of a main surface and a manufacturing method thereof.
  • a semiconductor light emitting element including a Ga N-based semiconductor multilayer structure (semiconductor element part) including a plurality of directions having different thermal expansion coefficients in the in-plane direction of the main surface is disclosed in Japanese Patent Application Laid-Open No. 2001-7394. It is disclosed in the gazette.
  • a conventional semiconductor light emitting device disclosed in Japanese Patent Application Laid-Open No. 2001-7394 is obtained by laminating a GaN-based semiconductor multilayer structure on a single crystal substrate having a (1-100) plane as a main surface. -A GaN-based semiconductor multilayer structure with the (100) plane as the main surface is formed.
  • the thermal expansion coefficient of a GaN-based semiconductor multilayer structure having a main surface other than the (0001) plane has anisotropy in the in-plane direction of the main surface.
  • the thermal expansion coefficient in the c-axis direction that is the [0001] direction is different from the thermal expansion coefficient in the a-axis direction that is the [11 20] direction.
  • the GaN-based semiconductor multilayer structure is bonded to a substrate having an isotropic thermal expansion coefficient in the in-plane direction of the main surface.
  • the substrate having an isotropic thermal expansion coefficient in the in-plane direction of the main surface is anisotropic in the in-plane direction of the main surface. Since the GaN-based semiconductor multilayer structure having a typical thermal expansion coefficient is bonded, it is difficult to reduce the difference in thermal expansion coefficient between the substrate and the GaN-based semiconductor multilayer structure in each direction within the bonding surface. There is an inconvenience of becoming. Therefore, the GaN-based semiconductor multilayer structure is distorted due to the difference between the temperature at which the GaN-based semiconductor multilayer structure is bonded to the substrate and the temperature at which the semiconductor light-emitting element operates. There is a problem that the characteristics deteriorate.
  • the present invention has been made to solve the above-described problems, and one object of the present invention includes a plurality of directions in which the semiconductor element portion has different thermal expansion coefficients in the in-plane direction. In some cases, the present invention also provides a semiconductor device capable of suppressing degradation of device characteristics and a method for manufacturing the same.
  • a semiconductor element according to a first aspect of the present invention includes a semiconductor element portion having a first surface and a plurality of directions having different thermal expansion coefficients in an in-plane direction of the first surface; And a base including a plurality of directions having different thermal expansion coefficients in the in-plane direction of the second surface, and the first surface of the semiconductor element portion joined to the second surface.
  • the semiconductor element relative to the substrate is such that the direction with the largest thermal expansion coefficient on the first surface of the semiconductor element portion is closer to the direction of the largest direction than the direction with the smallest thermal expansion coefficient on the second surface of the substrate.
  • the element part is joined.
  • a semiconductor element portion including a plurality of directions having different thermal expansion coefficients
  • a base including a plurality of directions having different thermal expansion coefficients in the in-plane direction of the second surface, and the direction having the largest thermal expansion coefficient on the first surface of the semiconductor element portion is the second surface of the base.
  • the first surface of the semiconductor element portion and the first surface of the substrate are configured by joining the semiconductor element portion to the substrate so as to be closer to the direction of the largest direction than the direction having the smallest thermal expansion coefficient on the surface.
  • the difference in thermal expansion coefficient can be reduced in each direction within the surface to which the second surface is bonded, the temperature at which the semiconductor element portion is bonded to the substrate and the temperature at which the semiconductor element operates The first surface of the semiconductor element due to the difference It is possible that distortion is suppressed. As a result, even when the semiconductor element portion includes a plurality of directions having different thermal expansion coefficients in the in-plane direction of the first surface, it is possible to suppress deterioration of the element characteristics of the semiconductor element.
  • the direction having the largest thermal expansion coefficient in the in-plane direction of the first surface of the semiconductor element portion is the heat in the in-plane direction of the second surface of the substrate. It substantially coincides with the direction of the largest expansion coefficient.
  • the largest thermal expansion coefficient and the smallest thermal expansion coefficient in the in-plane direction of the first surface of the semiconductor element portion are respectively provided.
  • the largest thermal expansion coefficient and the smallest thermal expansion coefficient in the in-plane direction of the first surface of the semiconductor element portion are ⁇ and ⁇ , respectively.
  • the difference in thermal expansion coefficient corresponding to each direction between the first surface and the second surface of the substrate can be reduced.
  • the first surface of the semiconductor element portion has the largest size! /,
  • the thermal expansion coefficient and the smallest height, and the thermal expansion coefficient is ⁇ and
  • the first surface of the semiconductor element portion is rectangular so that the thermal expansion coefficient in the direction of the long side is ⁇ ,
  • the first surface of the semiconductor element portion is formed in a rectangular shape so that the coefficient is ⁇ .
  • the direction of the long side and the short side of the first surface is determined on the basis of the magnitude relationship of the difference in thermal expansion coefficient between the semiconductor element portion and the base.
  • the direction having the largest thermal expansion coefficient in the in-plane direction of the first surface of the semiconductor element portion and the surface of the first surface of the semiconductor element portion is formed so that it can be distinguished from the direction having the smallest thermal expansion coefficient in the inward direction.
  • the shape of the first surface of the semiconductor element portion is formed in a substantially rectangular shape.
  • the direction having the largest thermal expansion coefficient and the direction having the smallest thermal expansion coefficient in the in-plane direction of the first surface of the semiconductor element portion can be easily distinguished.
  • the direction in which the thermal expansion coefficient is greatest in the in-plane direction of the second surface of the base and the thermal expansion in the in-plane direction of the second surface of the base is formed so that it can be distinguished from the direction with the smallest coefficient.
  • the semiconductor element portion includes a semiconductor layer having a first surface and a hexagonal crystal structure or a wurtzite structure, and the first surface is H
  • K and K is an integer that is not 0, it is substantially a (HK ⁇ - ⁇ 0) plane.
  • the semiconductor element according to the first aspect further includes an adhesive layer for joining the second surface of the substrate and the first surface of the semiconductor element portion.
  • both the substrate and the adhesive layer have conductivity.
  • the second surface of the conductive substrate and the first surface of the semiconductor element portion can be bonded via the conductive adhesive layer. Can be easily connected electrically.
  • the adhesive layer is preferably provided in a region separated from the resonator surface of the semiconductor element portion by a predetermined distance in the direction in which the resonator extends. If comprised in this way, the area
  • the adhesive layer and the substrate are provided adjacent to the end of the resonator surface on the substrate side, it is possible to cleave the semiconductor element portion that is not affected by the cleavage property on the substrate side.
  • the Young's modulus of the substrate is preferably configured to be smaller than the Young's modulus of the semiconductor element portion. With this configuration, since the Young's modulus of the substrate is smaller than the Young's modulus of the semiconductor element portion, it is possible to further suppress the occurrence of distortion on the first surface of the semiconductor element portion.
  • the semiconductor element part is a semiconductor light emitting element part including a light emitting layer.
  • the base is a submount.
  • a method of manufacturing a semiconductor device includes a semiconductor device having a first surface and a plurality of directions having different thermal expansion coefficients in the in-plane direction of the first surface. Forming a portion and a second surface of the substrate including a plurality of directions having a second surface and having different thermal expansion coefficients in the in-plane direction of the second surface. Bonding the first surface of the semiconductor element portion so that the direction with the largest thermal expansion coefficient is closer to the direction of the second surface than the direction with the smallest thermal expansion coefficient.
  • the first surface is provided on the base including a plurality of directions having different thermal expansion coefficients in the in-plane direction of the second surface.
  • the semiconductor device includes a plurality of directions having different thermal expansion coefficients in the in-plane direction of the first surface on the surface of the growth substrate including a plurality of directions having different thermal expansion coefficients in the in-plane direction.
  • a step of growing a semiconductor element portion including the same.
  • the step of bonding the first surface of the semiconductor element portion to the second surface of the substrate is a step of forming the semiconductor element portion.
  • a step of bonding the semiconductor element portion side formed on the growth substrate so as to face the substrate, and after the step of bonding the first surface of the semiconductor element portion to the second surface of the substrate, the growth substrate is a support substrate.
  • the largest thermal expansion coefficient and the smallest thermal expansion coefficient in the first surface of the semiconductor element part are ⁇ and ⁇ , respectively.
  • the process of forming the semiconductor element section is I ⁇ ⁇ ⁇
  • the first surface of the semiconductor element is formed in a rectangular shape so that the thermal expansion coefficient in the direction of the side is ⁇ .
  • the direction of the long side and the short side of the first surface is changed based on the magnitude relationship between the differences in the thermal expansion coefficients of the semiconductor element portion and the base in each direction. Since a semiconductor element part having a rectangular shape aligned with the substrate side can be formed, distortion is more likely to occur than in the short side direction of the semiconductor element part! / Distortion occurs in the long side direction. It is possible to obtain a semiconductor element in which is effectively suppressed.
  • the largest thermal expansion coefficient and the smallest thermal expansion coefficient on the first surface of the semiconductor element part are ⁇ and ⁇ , respectively.
  • the step of joining the first surface of the element portion is performed by at least ⁇ ⁇ a> a or ⁇ > a ⁇ a or a ⁇ a between the thermal expansion coefficients of the substrate and the semiconductor element portion in each direction.
  • FIG. 1 is a plan view for explaining the concept of the present invention.
  • FIG. 2 is a cross-sectional view taken along line 1000-1000 in FIG.
  • FIG. 3 is a plan view showing the structure of the semiconductor laser device according to the first embodiment of the present invention.
  • FIG. 4 is a cross-sectional view taken along the line 2000-2000 in FIG.
  • FIG. 5 is a cross-sectional view taken along line 3000-3000 in FIG.
  • FIG. 6 is a cross-sectional view showing the structure of the light emitting layer of the semiconductor laser device according to the embodiment shown in FIG.
  • FIG. 7 is a cross sectional view for illustrating the manufacturing process for the semiconductor laser device according to the first embodiment of the invention.
  • FIG. 8 is a cross-sectional view for explaining the manufacturing process for the semiconductor laser device according to the first embodiment of the present invention.
  • FIG. 9 is a cross sectional view for illustrating the manufacturing process for the semiconductor laser device according to the first embodiment of the invention.
  • FIG. 10 is a cross sectional view for illustrating the manufacturing process for the semiconductor laser device according to the first embodiment of the invention.
  • FIG. 11 is a cross sectional view for illustrating the manufacturing process for the semiconductor laser device according to the first embodiment of the invention.
  • FIG. 12 is a plan view for illustrating the manufacturing process for the semiconductor laser device according to the first embodiment of the present invention.
  • FIG. 13 is a cross sectional view for illustrating the manufacturing process for the semiconductor laser device according to the first embodiment of the invention.
  • FIG. 14 is a cross sectional view for illustrating the manufacturing process for the semiconductor laser device according to the first embodiment of the invention.
  • FIG. 15 illustrates a manufacturing process for the semiconductor laser device according to the first embodiment of the present invention.
  • FIG. 16 is a plan view showing the structure of a GaN-based semiconductor laser device according to a second embodiment of the invention.
  • FIG. 17 is a cross-sectional view taken along line 4000-4000 in FIG.
  • FIG. 18 is a plan view showing the structure of a light-emitting diode device according to a third embodiment of the invention.
  • FIG. 19 is a cross-sectional view showing the structure of a light-emitting diode device according to a third embodiment of the invention.
  • FIG. 20 is a plan view showing the structure of a GaN-based semiconductor laser device according to a fourth embodiment of the invention.
  • FIG. 21 is a cross-sectional view taken along the 5000-5000 spring in FIG.
  • FIG. 1 and FIG. 2 the concept of the present invention will be described before describing specific embodiments of the present invention.
  • the semiconductor element of the present invention includes a base body 1 and a semiconductor element portion 2 bonded to the base body 1.
  • the substrate 1 of the semiconductor element may be a submount or a support substrate.
  • the substrate 1 includes a plurality of directions having different thermal expansion coefficients in the in-plane direction of the main surface la joined to the semiconductor element portion 2. Specifically, for example, as shown in FIG. 2, it has the largest thermal expansion coefficient ⁇ in the direction of arrow A and the smallest thermal expansion coefficient in the direction of arrow ⁇ .
  • the principal surface la is an example of the “second surface” in the present invention.
  • the substrate 1 having a different thermal expansion coefficient depending on the in-plane direction in the case of a single crystal material, orthorhombic, tetragonal, hexagonal, rhombohedral, monoclinic and triclinic crystals other than cubic crystals are used.
  • a material having a structure can be used. These materials having a crystal structure other than a cubic crystal generally have anisotropy in thermal expansion coefficient due to crystal symmetry. A material having such a crystal structure other than cubic is processed so that the anisotropy of the thermal expansion coefficient appears in the in-plane direction of the main surface la.
  • a material having a tetragonal and hexagonal crystal structure is processed so that the surface other than the surface perpendicular to the c-axis becomes the main surface la.
  • single crystal materials include hexagonal or rhombohedral ⁇ -SiC, wurtzite GaN and A1N nitride semiconductors, wurtzite ZnO and Zn S, hexagonal Using ZrB, HfB, etc. Hexagonal single crystal
  • the main surface la is a (HK ⁇ — KU surface other than the (0001) surface, for example, the U— 100 ⁇ surface, the ⁇ 11 20 ⁇ surface, the ⁇ 11 22 ⁇ surface, or the ⁇ 1 ⁇ 101 ⁇ surface. Is formed to be
  • the thermal expansion coefficient is obtained by orienting crystals having anisotropy in the thermal expansion coefficient.
  • a material having anisotropy may be used. Examples of such a material include polycrystalline A1N in which the c-axis direction of A1N particles is oriented, and a carbon and metal composite material having a sintered compact of graphite particles impregnated with metal. Such a material is formed so that the direction in which the particles are oriented and the direction perpendicular to the direction in which the particles are oriented appear in the plane of the main surface la.
  • the appearance of the main surface la of the substrate 1 is such that the direction of the largest thermal expansion coefficient and the direction of the smallest thermal expansion coefficient in the in-plane direction of the main surface la before the semiconductor element portion 2 is joined. It is preferable to be formed so that it can be distinguished. For example, a mark capable of recognizing the direction having the largest thermal expansion coefficient may be formed on the surface of the substrate 1. When an electrode is formed on the substrate 1, the thermal expansion may be performed depending on the shape and arrangement of the electrode. The direction with the largest coefficient may be recognized.
  • the electrode in order to recognize the direction with the largest thermal expansion coefficient, the electrode is formed in a two-fold rotationally symmetrical rectangular shape in which the direction of the long side or the short side coincides with the direction with the largest thermal expansion coefficient.
  • two-fold rotational symmetry means that there is a two-fold rotational position during rotation from 0 degrees to 360 degrees, and the rectangle corresponds to the two rotational symmetry.
  • a shape other than a rectangle may be used as long as it has a low symmetry such as two or one rotation symmetry.
  • the outer shape of the substrate 1 may be formed so that the direction having the largest thermal expansion coefficient can be recognized.
  • the base body 1 when the base body 1 is a submount, the main surface la of the base body 1 is formed into a two-fold rotationally symmetrical rectangular shape in which the direction of the long side or the short side coincides with the direction having the largest thermal expansion coefficient.
  • the substrate 1 when the substrate 1 is a support substrate, the orientation of the substrate 1 You can make a flat!
  • the semiconductor element portion 2 is bonded to the base body 1 via an adhesive layer! /, Or may be! /, And the semiconductor element portion 2 may be directly bonded! / Yo! /
  • the main surface 2a bonded to the base body 1 has anisotropy in the thermal expansion coefficient in the in-plane direction. For example, as shown in FIG. 2, it has the largest thermal expansion coefficient ⁇ in the arrow C direction and the smallest thermal expansion coefficient ⁇ in the arrow D direction.
  • the semiconductor element portion 2 includes a semiconductor having an orthorhombic, tetragonal, hexagonal, rhombohedral, monoclinic and triclinic crystal structure other than cubic.
  • the plane orientation of the main surface 2a is selected so that the anisotropy of the thermal expansion coefficient appears in the in-plane direction of the main surface 2a.
  • the main surface 2a is a (HKH-KL) plane other than the (00 01) plane, for example, ⁇ 1-100 ⁇ plane, ⁇ 11-20 ⁇ plane , ⁇ 11 — 22 ⁇ plane, or ⁇ 1 ⁇ 101 ⁇ plane.
  • the principal surface 2a is an example of the “first surface” of the present invention.
  • Examples of the semiconductor of the semiconductor element portion 2 include GaN A1N InN BN and T1N having a wurtzite structure, or nitride-based semiconductors including these mixed crystals, ⁇ -SiC, and a wurtzite structure. ZnO, ZnS, etc. having the following can be used.
  • the direction with the largest thermal expansion coefficient in the surface is [K — ⁇ ⁇ — ⁇ 0] direction
  • the thermal expansion coefficient is in-plane.
  • the largest direction is the [ ⁇ — ⁇ ⁇ — ⁇ 0] direction
  • the direction with the smallest coefficient of thermal expansion is the [0001] direction.
  • the appearance of the main surface 2a of the semiconductor element portion 2 is such that, before being bonded to the substrate 1, the direction with the largest thermal expansion coefficient and the direction with the smallest thermal expansion coefficient in the in-plane direction of the main surface 2a. It is preferable to be formed so that it can be distinguished.
  • a mark capable of recognizing the direction with the largest thermal expansion coefficient may be formed on the surface of the semiconductor element portion 2, or when an electrode is formed on the semiconductor element portion 2, depending on the shape and arrangement of the electrodes.
  • the direction with the largest thermal expansion coefficient may be recognized.
  • long side or short side The electrode may be formed in a two-fold rotationally symmetric rectangular shape in which the direction is aligned with the direction having the largest thermal expansion coefficient.
  • the outer shape of the semiconductor element portion 2 may be formed so that the direction having the largest thermal expansion coefficient can be recognized. That is, the main surface 2a of the semiconductor element portion 2 may be formed in a two-fold rotationally symmetrical rectangular shape in which the direction of the long side or the short side coincides with the direction having the largest thermal expansion coefficient.
  • the direction with the largest thermal expansion coefficient may be recognized by the direction in which the waveguide of the semiconductor laser element extends.
  • the semiconductor element portion 2 includes a substrate! /!
  • the semiconductor element portion 2 may include a stacked structure of a p-type layer and an n-type layer.
  • the semiconductor element portion 2 may include a light emitting layer between the p-type layer and the n-type layer, and the light emitting layer may be undoped.
  • the light emitting layer may be a single layer, a single quantum well (SQW) structure, or a multiple quantum well (MQW) structure! /.
  • strain may be applied to the light emitting layer.
  • the light emitting layer has a Wurtzite structure, and the main surface of the light emitting layer is other than the (0001) surface (HK ⁇ —KU surface, for example, ⁇ 1—100 ⁇ surface, ⁇ 11 20 ⁇ surface, It is possible to reduce the piezo electric field generated in the light emitting layer by forming the ⁇ 11 22 ⁇ plane or the ⁇ 1-101 ⁇ plane, so that the luminous efficiency can be improved.
  • GalnN can be used as the material of the light emitting layer.
  • the p-type layer and the n-type layer may include a clad layer having a band gap larger than that of the active layer.
  • an optical guide layer having a band gap smaller than the band gap of the cladding layer and larger than the band gap of the active layer may be formed between the cladding layer and the active layer.
  • a contact layer may be formed on the clad layer on the side opposite to the active layer. The contact layer preferably has a smaller band gap than the cladding layer.
  • GaN and AlGaN can be used as the material of the cladding layer.
  • the direction of the largest thermal expansion coefficient ( ⁇ ) of the main surface 2a of the substrate 1 is the smallest heat of the main surface la of the substrate 1 in which the semiconductor element portion 2 is on the substrate 1 Expansion coefficient
  • the coefficient of thermal expansion is larger than the direction of). . More preferably, as shown in FIG. 2, the direction of the largest thermal expansion coefficient ( ⁇ ) of the principal surface 2a of the semiconductor element portion 2 (direction of arrow C) is the largest coefficient of thermal expansion of the principal surface la of the substrate 1. )
  • the semiconductor element portion 2 is bonded to the base 1 so as to substantially coincide with the direction (arrow A direction).
  • the force S can be further reduced by reducing the difference in thermal expansion coefficient between the substrate 1 and the semiconductor element section 2 (main surface la and main surface 2a).
  • the effect of the present invention is also obtained when the thermal expansion coefficient in each direction between the substrate 1 and the semiconductor element portion 2 is ⁇ > a ⁇ a> a or ⁇ > a ⁇ a> a.
  • Semiconductor element 2 is formed in a rectangular shape or I ⁇ — ⁇
  • the semiconductor element part 2 is formed in a rectangular shape so that the thermal expansion coefficient in the long side direction is ⁇ .
  • the semiconductor laser device according to the first embodiment includes a semiconductor element portion 10, a support substrate 30, and a submount 40 as a heat dissipation member.
  • the support substrate 30 and the submount 40 are examples of the “base” of the present invention.
  • the semiconductor element portion 10 is made of a nitride-based semiconductor having a wurtzite structure. As shown in FIG. 5, this semiconductor element portion 10 has one main surface (semiconductor element portion 10 having a substantially (11 20) plane that is off (tilted) by about 0.3 ° in the [000-1] direction. The entire upper surface of the p-type contact layer 17 side) 10a and the other main surface (the back surface of the n- type contact layer 11) 10b. Further, as shown in FIGS. 3 and 4, the semiconductor element portion 10 is formed with a pair of resonator surfaces 50 formed of cleavage planes.
  • the resonator surface 50 is composed of a (1-100) surface and a (1100) surface.
  • a dielectric multilayer film having a reflectivity of about 5% is formed on the resonator surface 50 on the laser beam emission surface side, and a reflectivity of about 95% is formed on the resonator surface 50 on the opposite side.
  • a dielectric multilayer film is formed.
  • the length (resonator length) L1 of the semiconductor element portion 10 is about 600 m, and the width W1 is about 400 m.
  • the semiconductor element portion 10 is bonded to the support substrate 30 via a solder layer 23 described later.
  • the one main surface 10a and the other main surface 10b are examples of the “first surface” of the present invention, and the solder layer 23 is an example of the “adhesive layer” of the present invention.
  • the semiconductor element portion 10 includes an n-type contact layer 11 made of GaN having a thickness of about 5111. On the upper surface of the n-type contact layer 11, an n-type cladding layer having a thickness of about 40 Onm and made of AlGaN doped with Si
  • a light emitting layer 13 having a width of about 4.5 m is formed which is smaller than the width W1 of the semiconductor element portion 10 (see FIG. 5).
  • the light emitting layer 13 has an n-type carrier block layer 13 made of AlGaN doped with Si and having a thickness of about 5 nm on the upper surface of the n-type cladding layer 12.
  • n-type carrier block layer 13a On the upper surface of the n-type carrier block layer 13a, an n-type light guide layer 13b made of GaN doped with Si having a thickness of about lOOnm is formed. On the upper surface of the n-type optical guide layer 13b, undoped InGaN having a thickness of about 20 nm is formed.
  • It consists of four barrier layers 13c of 0.02 and 98 and undoped InGaN having a thickness of about 3 nm.
  • a p-type light guide layer 14 made of GaN doped with Mg having a thickness of about 10 nm is formed on the upper surface of the light emitting layer 13, as shown in FIGS. 4 and 5, a p-type light guide layer 14 made of GaN doped with Mg having a thickness of about 10 nm is formed. .
  • A1 has a thickness of about 20 nm and is doped with Mg.
  • a p-type cap layer 15 made of GaN is formed. On top of p-type cap layer 15
  • a p-type cladding layer 16 of 0.0.07.93 is formed.
  • the film thickness of the convex part of the p-type cladding layer 16 is about 400 nm, and the film thickness of the flat part other than the convex part of the p-type cladding layer 16 is about 80 nm.
  • a p-type contact layer 17 made of InGaN doped with Mg and having a thickness of about 10 nm is formed on the upper surface of the convex portion of the p-type cladding layer 16. This allows p-type
  • a ridge portion 18 serving as a current path is formed by the convex portion of the ladder layer 16 and the p-type contact layer 17.
  • the ridge portion 18 has a width of about 1.5 m and a height of about 380 nm.
  • the ridge portion 18 is formed to extend in the [1-100] direction.
  • a p-side ohmic electrode 19 composed of the layers is formed.
  • a p-side pad electrode 21 composed of an Au layer having s is formed.
  • the p-side pad electrode 21 has a width W2 (see FIG. 5) of about 125 m.
  • an insulating film 22 having a thickness of about lOOnm and having an SiO force is formed.
  • a conductive solder layer 23 made of Au Sn is formed on the upper surface of the insulating film 20 so as to cover the p-side pad electrode 21 and the insulating film 22.
  • the insulating film 22 has a function of suppressing the reaction between the solder layer 23 and the p-side ohmic electrode 19.
  • the support of the resonator surface 50 of the semiconductor element unit 10 is supported.
  • a void portion 60 that is a region where the solder layer 23 does not exist is formed in the vicinity of the end portion on the holding substrate 30 side.
  • the gap 60 which is a region where the solder layer 23 does not exist, is formed from the resonator surface 50 to a region separated from the resonator surface 50 by an interval (L2) of about 25 m.
  • the side end surface of the support substrate 30 is formed at a position displaced by a length (L3) of about 20 m inward from the resonator surface 50 by dicing at the time of element division described later.
  • the semiconductor element portion 10 is configured to have a thermal expansion coefficient force close to that of GaN because the ratio of GaN is the largest. For this reason, GaN has a thermal expansion coefficient of about 5.59 X 10—6K— 1 , which is the largest in the [1 100] direction, and the smallest in the [0001] direction within the (11 20) plane. 3 ⁇ WX ICT 6 ! ⁇ 1 thermal expansion coefficient. Therefore, the semiconductor element portion 10 has a maximum of about 5.59 X in the [1-100] direction in the in-plane direction of the one main surface 10a and the other main surface 10b having substantially the (11 20) plane. 10— — It has a coefficient of thermal expansion in the vicinity of 1, and has a coefficient of thermal expansion in the vicinity of 3.17 X IO ⁇ K— 1, which is the smallest in the [0001] direction.
  • the support substrate 30 is made of n-type 6H SiC doped with nitrogen.
  • the support substrate 30 has a main surface 30a having a (1-100) surface.
  • the support substrate 30 is, in the in-plane direction of the main surface 30a having a (1 100) plane, from about 4. 7 X 10- most large [0001] direction - which has a first thermal expansion coefficient, [ It has a thermal expansion coefficient of about 4.3 X 10— — 1 , which is the smallest in the direction of 11-20.
  • the [0001] direction of the support substrate 30 coincides with the [1-100] direction of the semiconductor element portion 10, and the [11 20] direction of the support substrate 30 is the semiconductor element.
  • One main surface 10 a of the semiconductor element portion 10 is bonded via the solder layer 23 so as to substantially match the [0001] direction of the portion 10.
  • the principal surface 30a is an example of the “second surface” in the present invention.
  • the n-side ohmic electrode and the n-side barrier are sequentially formed from the n-type contact layer 11 side.
  • An n-side electrode 24 composed of a metal and an n-side pad electrode is formed.
  • the n-side ohmic electrode constituting the n-side electrode 24 is A, and the n-side barrier metal is made of Pt or Ti.
  • the n-side barrier metal has a function of suppressing the reaction between the n-side ohmic electrode and the n-side pad electrode.
  • the submount 40 is made of a composite material of carbon and metal constituted by a graphite particle sintered body impregnated with A1.
  • the submount 40 is a rectangular parallelepiped having a thickness of about 300 m, a length L4 of about 1200 m, and a width W3 of about 800 m.
  • the submount 40 has conductivity and a main surface 40a. Further, the length direction (long side direction) of the submount 40 is parallel to the arrow E direction, and the width direction (short side direction) is parallel to the arrow F direction.
  • the submount 40 has a thermal expansion coefficient of about 7 X 10— — 1 which is the largest in the direction perpendicular to the graphite crystal plane (in the direction of arrow E) in the in-plane direction of the main surface 40a.
  • the coefficient of thermal expansion is about 4 X ICT 6 ! ⁇ 1 which is the smallest in the direction parallel to (arrow F direction).
  • the Young's modulus of this submount 40 is a directional force S6GPa perpendicular to the graphite crystal plane, and the direction parallel to the graphite crystal plane is 17 GPa. Therefore, the Young's modulus of the submount 40 is configured to be smaller than the Young's modulus of the semiconductor element portion 10.
  • the [1 100] direction of the semiconductor element portion 10 coincides with the arrow E direction
  • the [0001] direction of the semiconductor element portion 10 substantially coincides with the arrow F direction.
  • the other main surface 10 b of the semiconductor element portion 10 is joined via the solder layer 70.
  • the solder layer 70 is an example of the “adhesive layer” of the present invention.
  • the semiconductor element portion 10 together with one of the thermal expansion coefficient, the smallest about 4 X 10- 6 K in the direction of arrow F - - largest about 7 X 10- direction provided a submount 40 having a first thermal expansion coefficient, and the semiconductor
  • the other main surface of the semiconductor element portion 10 so that the [1-100] direction of the element portion 10 coincides with the arrow ⁇ direction and the [0001] direction of the semiconductor element portion 10 substantially coincides with the arrow F direction.
  • 10b is bonded to the main surface 40a of the submount 40 via the solder layer 70, thereby providing a semiconductor element.
  • the semiconductor element part 10 Since the direction having the largest thermal expansion coefficient of the other principal surface 10b of the child part 10 can be matched with the direction having the largest thermal expansion coefficient of the principal surface 40a of the submount 40, the semiconductor element part 10 On the other hand, it is possible to reduce the difference in thermal expansion coefficient between the main surface 10b and the main surface 40a of the submount 40. As a result, distortion occurs on the other main surface 10b of the semiconductor element portion 10 due to the difference between the temperature at which the semiconductor element portion 10 is bonded to the submount 40 and the temperature at which the semiconductor laser element operates. Can be suppressed. As a result, it is possible to suppress degradation of the element characteristics of the semiconductor laser element. Further, in the first embodiment, since the Young's modulus of the submount 40 is smaller than the Young's modulus of the semiconductor element unit 10, the occurrence of distortion on the other main surface 10b of the semiconductor element unit 10 is further suppressed. can do.
  • the thermal expansion coefficient of about 4.7 X 10- eK- 1 is the largest in the [0 001] direction in the in-plane direction of the main surface 30a having the (1-100) plane.
  • the thermal expansion coefficient of about 4.3 X 10— — 1 which is the smallest in the [11-20] direction in the largest of about 5.
  • 59 X 10- [1 100] direction - which has a first thermal expansion coefficient in the vicinity of, the smallest about 3.
  • the semiconductor element portion 10 is provided, and the [1-100] direction of the semiconductor element portion 10 coincides with the [0001] direction of the support substrate 30, and the [0001] direction of the semiconductor element portion 10 is the support substrate 30.
  • the one main surface 10a of the semiconductor element portion 10 is joined to the main surface 30a of the support substrate 30 via the solder layer 23 so as to substantially match the [11 20] direction of The direction in which the one main surface 10a of the semiconductor element portion 10 has the largest thermal expansion coefficient can be matched with the direction in which the main surface 30a of the support substrate 30 has the largest thermal expansion coefficient, so that the semiconductor element portion
  • the difference in thermal expansion coefficient between the one main surface 10a of 10 and the main surface 30a of the support substrate 30 can be reduced.
  • distortion occurs on the one main surface 10a of the semiconductor element portion 10.
  • the heat in the [1 100] direction which is the long side direction of the semiconductor element portion 10 is also provided.
  • the difference between the thermal expansion coefficient in the [0001] direction of the support substrate 30 and the thermal expansion coefficient in the [0001] direction, which is the short side direction of the semiconductor element portion 10, and the [11-20] direction of the support substrate 30 By making it smaller than the difference from the coefficient of thermal expansion, the distortion in the long side direction (length direction) is more likely to occur than in the short side direction (width direction) of the semiconductor element portion 10 of the semiconductor element portion 10. It is possible to effectively suppress the occurrence.
  • the presence of the solder layer 23 is configured by having the void portion 60 which is a region where the solder layer 23 for joining the support substrate 30 and the semiconductor element portion 10 does not exist. Due to the gap 60 that is not a region, it is possible to form a region in which the support substrate 30 and the semiconductor element unit 10 are separated from each other in the vicinity of the end of the resonator surface 50 of the semiconductor element unit 10 on the support substrate 30 side. .
  • the semiconductor element portion is not affected by the cleavage of the support substrate 30. 10 can be cleaved. Therefore, even when the (0001) plane parallel to the resonator surface 50 of the support substrate 30 made of 6H—SiC does not have the cleavage property, the flatness of the cleavage surface of the semiconductor element portion 10 can be improved.
  • the support substrate 30 and the solder layer 23 are configured to have conductivity, whereby the support substrate 30 having conductivity is interposed via the solder layer 23 having conductivity. Since the main surface 30a of the semiconductor element 10 and the one main surface 10a of the semiconductor element portion 10 can be joined, the semiconductor element portion 10 and the support substrate 30 can be electrically connected.
  • the semiconductor element portion 10 is configured to be a semiconductor light emitting element portion including the light emitting layer 13, so that the semiconductor element portion 10 is formed on the one main surface 10a and the other main surface 10b. Both are bonded to the support substrate 30 side and the submount 40 side in a state in which distortion is suppressed, so that it is possible to easily suppress the deterioration of the element characteristics of the light emitting element part (semiconductor element part 10). can do.
  • FIGS. 7 to 11 show cross-sectional views in the same direction as FIG. 5
  • FIGS. 13 to 15 show cross-sectional views in the same direction as FIG.
  • a mask 72 is formed on the upper surface of the GaN substrate 71 whose main surface is the (11 20) plane that is off (tilted) by 0.3 ° in the [000-1] direction.
  • the opening 72a having a diameter of about 2 mm is formed so as to have a triangular lattice pattern with a period of about 10 mm.
  • the GaN substrate 71 and the mask 72 constitute a selective growth base 73.
  • the GaN substrate 71 is an example of the “growth substrate” in the present invention.
  • the n-type contact layer is formed on the top surface of the selective growth base 73 while the GaN substrate 71 is maintained at a growth temperature of about 1100 ° C. 1 1 and n-type cladding layer 12 are grown sequentially.
  • the GaN substrate 71 maintained at a growth temperature of about 800 ° C.
  • the light emitting layer 13, the p-type light guide layer 14, and the p-type cap layer 15 are sequentially grown on the upper surface of the n-type cladding layer 12. .
  • a p-type cladding layer 16 having a thickness of about 400 nm is grown on the upper surface of the p-type cap layer 15 while the GaN substrate 71 is maintained at a growth temperature of about 1100 ° C.
  • the p-type contact layer 17 is grown on the upper surface of the p-type cladding layer 16 with the GaN substrate 71 maintained at a growth temperature of about 800 ° C.
  • annealing is performed in an N atmosphere with the GaN substrate 71 held at a temperature of about 900 ° C.
  • the receptor of the p-type nitride semiconductor layer is activated to obtain a predetermined hole concentration.
  • the p-side ohmic electrode 19 and the insulating film 20a having a thickness of about 0.25 111 and having a force of 310 are sequentially formed on the upper surface of the p-type contact layer 17 by using a vacuum deposition method or the like.
  • the p-side ohmic electrode 19 and the insulating film 20a having the shapes shown in FIG. 8 are obtained.
  • the p-side ohmic electrode 19 includes a Pt layer having a thickness of about 5 ⁇ m, a Pd layer having a thickness of about 100 ⁇ m, and an Au layer having a thickness of about 150 nm from the p-type contact layer 17 side. And are stacked.
  • the ridge portion 18 By removing the p-type contact layer 17 and a part of the p-type cladding layer 16, the ridge portion 18 extending in the [1-100] direction is formed.
  • the width of the ridge portion 18 is about 1.5 m, and the height of the ridge portion 18 is about 380 nm.
  • one of the flat portions of the light emitting layer 13, the p-type light guide layer 14, the p-type cap layer 15, and the p-type cladding layer 16 is provided.
  • the light emitting layer 13, the p-type light guide layer 14, the p-type cap layer 15 and the p-type cladding layer 16 are patterned so as to have a width of about 4.5 am.
  • the upper surface of the n-type cladding layer 12 After forming the insulating film 20 made of SiN having a thickness of about 250 nm so as to cover the side surface of the flat portion, the upper surface of the flat portion of the p-type cladding layer 16, the side surface of the ridge portion 18 and the upper surface of the insulating film 20a, Only the insulating films 20 and 20a on the p-side ohmic electrode 19 are removed.
  • the solder layer 23 is patterned on the main surface 30a of the support substrate 30 in advance in a stripe shape extending in the [11-20] direction. Then, a semiconductor pattern is formed on the support substrate 30 such that the striped pattern of the solder layer 23 extending in the [11 20] direction of the support substrate 30 and the ridge portion 18 extending in the [1 100] direction of the semiconductor element portion 10 are orthogonal to each other. The element part 10 is bonded together. As a result, the [0001] direction of the support substrate 30 coincides with the [1-100] direction of the semiconductor element portion 10, and the [11-20] direction of the support substrate 30 substantially matches the [0001] direction of the semiconductor element portion 10.
  • the main surface 10a of the semiconductor element portion 10 is bonded to the main surface 30a of the support substrate 30 via the solder layer 23 so as to coincide with each other. Further, when the semiconductor element portion 10 and the support substrate 30 are joined (fused), as shown in FIG. 13, the joining is performed so that there is a void portion 60 that is a region where the solder layer 23 does not exist. Thereafter, the selective growth base 73 is removed by a dry etching technique, and the entire surface of the n-type contact layer 11 opposite to the support substrate 30 is exposed to obtain a shape as shown in FIG.
  • the support substrate 30 and the semiconductor element portion 10 are formed using the solder layer 23 patterned in a stripe pattern on the support substrate 30 and the ridge portion 18 of the semiconductor element portion 10.
  • Alignment force at the time of bonding S orientation flats are formed on the support substrate 30 and the selective growth base 73, and alignment is performed so that the orientation flats match. You may do it.
  • the (1-100) plane orientation flat is formed on the selective growth base 73
  • the (0001) plane orientation flat is formed on the support substrate 30 (1) of the selective growth base 73 (1).
  • the alignment may be performed so that the (100) plane and the (0001) plane of the support substrate 30 are aligned.
  • the n-side electrode 24 is formed on the back surface of the n-type contact layer 11 by sequentially forming an n-side ohmic electrode, an n-side barrier metal, and an n-side pad electrode from the n-type contact layer 11 side.
  • a scribe groove (not shown) is provided on the surface of the semiconductor element portion 10 perpendicular to the main surface 30a of the support substrate 30, and ultrasonic waves are used. Cleavage is performed on the (1-100) plane of the semiconductor element 10.
  • the cleavage of the semiconductor element portion 10 is performed at the position of the gap portion 60, which is a region where the solder layer 23 does not exist in the vicinity of the end portion on the support substrate 30 side of the region serving as the cleavage plane. It is performed along the cleavage plane of the semiconductor element section 10. Thereafter, only the support substrate 30 is diced with a width (L5) of about 40 m, whereby the element division of the semiconductor element portion 10 is performed.
  • the second embodiment unlike the first embodiment, a GaN-based semiconductor laser device having a structure that does not use a supporting substrate will be described.
  • a case where the present invention is applied to a GaN-based semiconductor laser element which is an example of a semiconductor element will be described.
  • the oscillation wavelength of the GaN-based semiconductor laser device according to the second embodiment is about 410 nm.
  • the GaN semiconductor laser device includes a semiconductor device portion 110 and a submount 140.
  • the submount 140 is an example of the “base” in the present invention.
  • the semiconductor element portion 110 includes an n-type GaN substrate 130 having a thickness of about 100 in and made of n-type GaN doped with Si.
  • the n-type GaN substrate 130 has a main surface 130a having a (11-22) plane. Further, at both end portions of the n-type GaN substrate 130, a step portion 131 is formed which extends in the [1100] direction and has a depth of about 0.5 m and a width of about 20 m.
  • an n-type cladding layer 111 having a thickness of about 400 nm and made of Si-type S-doped n-type AlGaN is formed.
  • An active layer 112 is formed on the surface of the n-type cladding layer 111 on the submount 140 side.
  • This active layer 112 is made of undoped InGaN having a thickness of about 20 nm.
  • the active layer 112 is an example of the “light emitting layer” in the present invention.
  • a p-type cap layer 113 made of p-type AlGaN doped with Mg and having a thickness of about 20 nm is formed.
  • a p-type cladding layer 1 having a convex portion and a flat portion other than the convex portion and made of Mg-doped p-type Al Ga N 1
  • the flat portion of the p-type cladding layer 114 has a thickness of about 10 nm, and the convex portion has a thickness of about 330 nm.
  • the convex portion of the p-type cladding layer 114 has a width of about 1 ⁇ 75 mm, and is about 50 m from the side surface of one step portion 131 of the n-type GaN substrate 130 to the center side (W4 in FIG. 17). ) Formed apart! /
  • a p-type contact layer 115 having a thickness of about 80 nm and made of p-type InGaN doped with Mg is formed on the upper surface of the convex portion of the p-type cladding layer 114. . This p
  • a ridge portion 116 is constituted by the type contact layer 115 and the convex portion of the p-type cladding layer 114.
  • the ridge portion 116 is formed to extend in the [1-100] direction.
  • a P-side ohmic electrode 117 composed of a Pd layer having a thickness of about lOOnm and an Au layer having a thickness of about 150 nm.
  • p-side ohmic electrode 117 On the surface of the region other than the surface on the submount 140 side, a current confinement layer 118 made of a SiO 2 film (insulating film) having a thickness of about 250 nm is formed. Current confinement layer 118 surface
  • a Ti layer having a thickness of about lOOnm from the opposite side of the submount 140 toward the submount 140 so as to contact the surface of the p-type ohmic electrode 117 on the submount 140 side, and about A p-side pad electrode 119 is formed with a Pd layer having a thickness of lOOnm, an Au layer having a thickness of about 3 m, and a force.
  • an n-side electrode 120 constituted by an n-side ohmic electrode, an n-side barrier metal, and an n-side pad electrode 120. Is formed.
  • a resonator surface 110a composed of a (1-100) plane and a (-1100) plane is formed at both ends of the ridge portion 116 extending in the [1100] direction.
  • the semiconductor element portion 110 has a main surface having a (112) plane (the entire surface on the p-type contact layer 115 side of the semiconductor element portion 110) in the in-plane direction of 110b. most size / the [1 100] direction, which is the long side direction, about 5. 59 X 10- -! and having a first thermal expansion coefficient in the vicinity of a short side direction [1 100] direction perpendicular It is configured to have a coefficient of thermal expansion of about 4 X 10— — 1, which is the smallest in the direction.
  • the main surface 110b is an example of the “first surface” in the present invention.
  • the submount 140 is made of single crystal A1N having conductivity and having the (11-20) plane as the main surface 140a.
  • the submount 140 is a rectangular parallelepiped having a thickness of about 300 111, a length of about 1200 ⁇ m, and a width of about 800 ⁇ m.
  • the length direction (long side direction) of the submount 140 is parallel to the [1100] direction, and the width direction (short side direction) is parallel to the [0001] direction.
  • the submount 140 has a thermal expansion coefficient of about 4.2 X 10— — 1 that is the smallest in the [1-100] direction and the largest in the [0001] direction in the in-plane direction of the main surface 140a.
  • SX IO ⁇ K— Has a coefficient of thermal expansion of 1 .
  • the semiconductor element is arranged such that the width direction (short side direction) of the submount 140 and the direction in which the ridge portion 116 of the semiconductor element 110 extends (resonator direction) coincide.
  • 110 main surface 110b on the ridge 116 side through a solder layer 150 made of AuSn or the like And it is joined by the junction down method.
  • the main surface 110b of the semiconductor element unit 110 is placed on the main surface 140a of the submount 140 so that the [1-100] direction of the semiconductor element unit 110 coincides with the [0001] direction of the submount 140. 150 is joined.
  • the main surface 140a is an example of the “second surface” in the present invention
  • the solder layer 150 is an example of the “adhesive layer” in the present invention.
  • the largest in the [1 100] direction is about 5.59 X 10—eK— 1
  • In the in-plane direction of the main surface 140a it has a thermal expansion coefficient of about 4.2 X ICT 6 ! ⁇ 1 that is the smallest in the [1 100] direction, and in the [0001] direction. the largest of about 5.
  • the main surface 110b of the semiconductor element part 110 is distorted due to the difference between the temperature at which the semiconductor element part 110 is bonded to the submount 140 and the temperature at the time of operation of the GaN-based semiconductor laser element. Can be suppressed. As a result, it is possible to suppress degradation of the element characteristics of the GaN-based semiconductor laser device.
  • the n-type cladding layer 111 is laterally grown by forming the step portions 131 extending in the [1 100] direction at both end portions of the n-type GaN substrate 130. Therefore, the n-type cladding layer 111 made of AlGaN is distorted due to the lattice constant of the n-type cladding layer 111 made of AlGaN being smaller than the lattice constant of the n-type GaN substrate 130 made of GaN. It can suppress that it becomes easy to generate
  • the structure of the LED device according to the third embodiment will be described with reference to FIGS.
  • the case where the present invention is applied to an LED element which is an example of a semiconductor element will be described.
  • the peak wavelength of the light emitting diode device according to the third embodiment is about 480 nm.
  • the LED element according to the third embodiment includes a support substrate 200 and an LED element part 210 as shown in FIGS.
  • the support substrate 200 is an example of the “base” of the present invention
  • the LED element unit 210 is an example of the “semiconductor element unit” of the present invention.
  • the support substrate 200 has a thickness of about 300 ⁇ m, and is formed in a square shape having a length of about 400 in on one side when seen in a plan view. Further, the support substrate 200 is made of a composite material of carbon and metal composed of a graphite particle sintered body impregnated with A1. Further, the support substrate 200 has conductivity.
  • the plane perpendicular to the graphite crystal plane is the main surface 200a of the support substrate 200
  • the arrow G direction is perpendicular to the graphite crystal plane
  • the arrow H direction is parallel to the graphite crystal plane. It is processed as follows.
  • the support substrate 200 has a thermal expansion coefficient of about 7 X 10— — 1 which is the largest in the direction perpendicular to the graphite crystal plane (the direction of the arrow G) in the in-plane direction of the main surface 200a, and has a graphite crystal plane.
  • the coefficient of thermal expansion is about 4 X 10— — 1 , which is the smallest in the direction parallel to the arrow (direction of arrow H).
  • MIC30A manufactured by Toyo Tanso Co., Ltd. is used as a composite material of carbon and metal.
  • the main surface 200a is an example of the “second surface” in the present invention.
  • solder layer 220 made of AuSn having a thickness of about 3 ⁇ m is formed. On the upper surface of the solder layer 220, a p-side pad electrode 222 and a p-side ohmic electrode 222 are formed.
  • the solder layer 220 is an example of the “adhesive layer” in the present invention.
  • the LED element unit 210 is made of a nitride-based semiconductor having a wurtzite structure.
  • the LED element section 210 has a main surface 210a having a substantially (1-100) plane which is turned off (tilted) by about 0.3 ° in the [000-1] direction.
  • the LED element section 210 has a thermal expansion coefficient in the vicinity of about 5.59 X 10— — 1, which is the largest in the [11-20] direction in the in-plane direction of the main surface 210a having the (1-100) plane.
  • the smallest in the [0001] direction About 3 ⁇ 17 X 10— — Has a coefficient of thermal expansion close to 1 .
  • the direction perpendicular to the graphite crystal plane of the support substrate 200 coincides with the [11-20] direction of the LED element part 210, and the support substrate 200
  • the main surface 210a of the LED element unit 210 is bonded via the solder layer 220 so that the direction parallel to the graphite crystal plane of the LED (the direction of arrow H) coincides with the [0001] direction of the LED element unit 210.
  • the principal surface 210a is an example of the “first surface” in the present invention.
  • a p-type contact layer 211 made of GaN having a thickness of about lOOnm and doped with Mg is formed! /.
  • Al Ga N having a thickness of about 20 nm and doped with Mg
  • a cap layer 212 is formed. On the upper surface of the cap layer 212, a single quantum well emission having a thickness of about 3 nm and made of Si-doped InGaN
  • Layer 213 is formed. On the upper surface of the single quantum well light emitting layer 213, an n-type contact layer 214 having a thickness of about 3111 and made of GaN doped with Si is formed.
  • an n-side translucent ohmic electrode 223 is formed on the upper surface of the n-type contact layer 214.
  • an n-side pad electrode 224 having a diameter of about 125 111 is formed.
  • a GaN-based semiconductor laser device having a structure that does not use a support substrate, unlike the first embodiment, will be described.
  • a case where the present invention is applied to a GaN-based semiconductor laser element which is an example of a semiconductor element will be described.
  • the oscillation wavelength of the GaN-based semiconductor laser device according to the fourth embodiment is about 410 nm.
  • the GaN-based semiconductor laser device includes a semiconductor device, a sub, and a mount 340, as shown in FIGS.
  • the sub-mount 340 is an example of the “base” in the present invention.
  • the semiconductor element part 310 has a thickness of about 100,1 m and is doped with Si.
  • N-type GaN substrate 330 made of GaN.
  • the n-type GaN substrate 330 has a main surface 330a having a (1-100) plane.
  • the ridge portion 316 is formed to extend in the [0001] direction.
  • a resonator surface 310a composed of a (0001) plane and a (000-1) plane is formed at both ends of the ridge portion 316 extending in the [0001] direction.
  • the length (resonator length) L1 of the semiconductor element part 310 is about 900, and the width W1 is about 200 m.
  • the remaining structure of the semiconductor element portion 310 is the same as that of the second embodiment.
  • the semiconductor element part 310 has an approximately in-plane direction of the main surface 310b having the (1-100) plane, which is the largest in the [1 120] direction, which is the short-side direction. 5. 59 X 1 0——has a thermal expansion coefficient in the vicinity of 1, and the smallest thermal expansion coefficient in the [0001] direction, which is the long side direction. 3.17 X IO ⁇ K—has a thermal expansion coefficient in the vicinity of 1. It is configured.
  • the main surface 310b is the “first surface” of the present invention.
  • the n-side electrode 120 is formed on a portion excluding the length L2 of about 10 inches from the resonator surface 310a on the back surface side of the n-type GaN substrate 330. That is, since the n-type GaN substrate 330 has a rectangular back surface and the n-side electrode 120 is not formed in the vicinity of the resonator surface 310a, the direction of the largest thermal expansion coefficient within the surface of the main surface 310b. The external appearance of the semiconductor element part 310 is formed so that it can be distinguished from the direction with the smallest thermal expansion coefficient. The remaining structure of the semiconductor element portion 310 is the same as that of the second embodiment.
  • the submount 340 is made of a composite material of carbon and metal constituted by a graphite particle sintered body impregnated with A1.
  • the submount 340 is a rectangular parallelepiped having a thickness of about 300 am, a length L4 of about 1200 m, and a width W3 of about 800 m.
  • the long side direction of the submount 340 is parallel to the arrow F direction, and the short side direction is parallel to the arrow E direction.
  • the submount 340 has a thermal expansion coefficient of about 7 X 10— — 1 that is the largest in the direction perpendicular to the graphite crystal plane (the direction of arrow E) in the in-plane direction of the main surface 340a, and The coefficient of thermal expansion is about 4 X 10— ⁇ ⁇ — 1 which is the smallest in the direction parallel to the arrow (direction of arrow F).
  • a solder layer 150 made of AuSn or the like is formed on the main surface 340a of the submount 340! //.
  • the solder layer 150 is formed with a rectangular cutout having a width W4 of about 200 ⁇ m and a length L5 of about 50 m. That is, since the shape of the main surface 340a of the submount 340 is rectangular and the rectangular notch is formed in the solder layer 150, the direction of the largest thermal expansion coefficient in the surface of the main surface 340a, The appearance of the submount 340 is formed so that it can be distinguished from the direction with the smallest coefficient of thermal expansion.
  • the short side direction of the submount 340 and the direction in which the ridge portion 316 of the semiconductor element portion 310 extends match.
  • the main surface 310b on the ridge portion 316 side of the semiconductor element portion 310 is joined via the solder layer 150 by a junction down method.
  • the main surface 310b of the semiconductor element portion 310 passes through the solder layer 150 so that the [0001] direction of the semiconductor element portion 310 coincides with the F direction of the submount 340 on the main surface 340a of the submount 340.
  • the main surface 340a is an example of the “second surface” in the present invention
  • the solder layer 150 is an example of the “adhesive layer” in the present invention.
  • the main surface 310b of the semiconductor element part 310 is connected to the main surface 340a of the submount 340 via the solder layer 150 so that the [0001] direction with the small coefficient coincides with the F direction with the smallest thermal expansion coefficient of the submount 340.
  • the direction in which the main surface 310b of the semiconductor element portion 310 has the smallest thermal expansion coefficient and the submount 3 The direction of the main surface 340a of the 40 main surface 340a having the smallest thermal expansion coefficient can be made to coincide with the main surface 310b of the semiconductor element part 310 and the difference of the thermal expansion coefficient between the main surface 340a of the submount 340. Can do.
  • the difference between the thermal expansion coefficient in the [0001] direction, which is the long side direction of the semiconductor element part 310, and the thermal expansion coefficient in the F direction of the submount 340 is By making it smaller than the difference between the thermal expansion coefficient in the [ ⁇ 1—120] direction, which is the short side direction, and the thermal expansion coefficient in the E direction of the submount 340, the short side direction (width direction) of the semiconductor element 310 Compared with, the force S can be used to effectively control the occurrence of distortion in the long side direction (length direction) where distortion is likely to occur.
  • the present invention is not limited to this and is also applied to other semiconductor elements. Is possible.
  • a nitride-based semiconductor is used as the material of the semiconductor element portion and the LED element portion.
  • the present invention is not limited to this, and the semiconductor element portion
  • a semiconductor having a Kurz structure such as ZnO may be used as the material of the LED element portion.
  • the force showing an example using the (1120) plane or the (1100) plane as the main surface is not limited to this.
  • the HK ⁇ - ⁇ 0) plane may be used, or a plane that is off a few degrees from the ( ⁇ ⁇ ⁇ - ⁇ 0) plane may be used.
  • the force showing an example in which a solder layer made of AuSn or the like is used as the adhesive layer is not limited to this, and a solder layer made of other than AuSn is used as the adhesive layer. It may be used.
  • solder composed of InSn, SnAgCu, SnAgBi, SnAgCuBi, SnAgBiln, SnZn, SnCu, SnBi, SnZnBi, or the like may be used as the adhesive layer. You can also use materials such as conductive paste as the adhesive layer.

Description

明 細 書
半導体素子およびその製造方法
技術分野
[0001] 本発明は、半導体素子およびその製造方法に関し、特に、主面の面内方向におい て異なる熱膨張係数を有する複数の方向を含む半導体素子部を備える半導体素子 およびその製造方法に関する。
背景技術
[0002] 従来、主面の面内方向において異なる熱膨張係数を有する複数の方向を含む Ga N系半導体積層構造 (半導体素子部)を備える半導体発光素子 (半導体素子)が、 特開 2001— 7394号公報に開示されている。
[0003] 特開 2001— 7394号公報に開示された従来の半導体発光素子は、（1— 100)面 を主面とする単結晶基板上に GaN系半導体積層構造を積層することにより、 (1 - 1 00)面を主面とする GaN系半導体積層構造が形成されている。ここで、（0001)面以 外の主面を備えるウルッ鉱構造の GaN系半導体積層構造の熱膨張係数は、主面の 面内方向において異方性を有することが知られている。たとえば、（1 100)面の面 内方向においては、 [0001]方向である c軸方向の熱膨張係数と、 [11 20]方向で ある a軸方向の熱膨張係数とが異なる。また、 GaN系半導体積層構造は、主面の面 内方向において等方的な熱膨張係数を有する基体に接合されている。
[0004] しかしながら、特開 2001— 7394号公報に開示された半導体発光素子では、主面 の面内方向において等方的な熱膨張係数を有する基体に、主面の面内方向におい て異方的な熱膨張係数を有する GaN系半導体積層構造が接合されているので、接 合面の面内の各方向について基体と GaN系半導体積層構造との熱膨張係数の差 を小さくすることが困難になるという不都合がある。したがって、 GaN系半導体積層構 造を基体に接合するときの温度と半導体発光素子の動作時の温度との違いに起因 して、 GaN系半導体積層構造に歪みが発生するので、半導体発光素子の素子特性 が低下するという問題点がある。
発明の開示 [0005] この発明は、上記のような課題を解決するためになされたものであり、この発明の 1 つの目的は、半導体素子部が面内方向において異なる熱膨張係数を有する複数の 方向を含む場合にも、素子特性が低下するのを抑制することが可能な半導体素子お よびその製造方法を提供することである。
[0006] この発明の第 1の局面による半導体素子は、第 1の面を有するとともに、第 1の面の 面内方向において異なる熱膨張係数を有する複数の方向を含む半導体素子部と、 第 2の面を有するとともに、第 2の面の面内方向において異なる熱膨張係数を有する 複数の方向を含み、かつ、半導体素子部の第 1の面が第 2の面と接合された基体と を備え、半導体素子部の第 1の面における熱膨張係数の最も大きい方向が、基体の 第 2の面における熱膨張係数の最も小さい方向よりも最も大きい方向側に近くなるよ うに、基体に対して半導体素子部が接合されている。
[0007] この発明の第 1の局面による半導体素子では、上記のように、第 1の面の面内方向 にお!/、て異なる熱膨張係数を有する複数の方向を含む半導体素子部と、第 2の面の 面内方向において異なる熱膨張係数を有する複数の方向を含む基体とを設け、 つ、半導体素子部の第 1の面における熱膨張係数の最も大きい方向が、基体の第 2 の面における熱膨張係数の最も小さい方向よりも最も大きい方向側に近くなるように 、基体に対して半導体素子部を接合するように構成することによって、半導体素子部 の第 1の面と基体の第 2の面とが接合する面の面内の各方向において熱膨張係数の 違レ、を小さくすることができるので、半導体素子部を基体に接合するときの温度と半 導体素子の動作時の温度との違いに起因して、半導体素子部の第 1の面に歪みが 発生するのを抑制することができる。その結果、半導体素子部が第 1の面の面内方 向において異なる熱膨張係数を有する複数の方向を含む場合にも、半導体素子の 素子特性が低下するのを抑制することができる。
[0008] 上記第 1の局面による半導体素子において、好ましくは、半導体素子部の第 1の面 の面内方向における熱膨張係数の最も大きい方向は、基体の第 2の面の面内方向 における熱膨張係数の最も大きい方向と実質的に一致する。
[0009] 上記第 1の局面による半導体素子において、好ましくは、半導体素子部の第 1の面 の面内方向における最も大きい熱膨張係数および最も小さい熱膨張係数がそれぞ れ α および α であり、基体の第 2の面の面内方向における最も大きい熱膨張係
EL ES
数および最も小さい熱膨張係数がそれぞれ α および《 である場合、基体と半導
SL SS
体素子部との各方向の熱膨張係数の間には、少なくとも α ≥ a > a または α
SL EL SS S
> ≥ また〖ま ≥ > また〖ま > ^ のうちのいずれか一
L ES SS EL SL ES EL SS ES
つの関係が成り立つている。このように構成すれば、半導体素子部の第 1の面と基体 の第 2の面との各方向に対応した熱膨張係数の差をさらに小さくすることができる。
[0010] 上記第 1の局面による半導体素子において、好ましくは、半導体素子部の第 1の面 の面内方向における最も大きい熱膨張係数および最も小さい熱膨張係数がそれぞ れ α および α であり、基体の第 2の面の面内方向における最も大きい熱膨張係
EL ES
数および最も小さい熱膨張係数がそれぞれ α および《 である場合、基体と半導
SL SS
体素子部との各方向の熱膨張係数の間には、 α > a ≥ a > a または α >
SL SS EL ES EL
a ≥ a > a の関係が成り立つている。このように構成しても、半導体素子部の
ES SL SS
第 1の面と基体の第 2の面との各方向に対応した熱膨張係数の差を小さくすることが できる。
[0011] 上記第 1の局面による半導体素子において、好ましくは、半導体素子部の第 1の面 における最も大き!/、熱膨張係数および最も小さレ、熱膨張係数がそれぞれ α および
EL
a であり、基体の第 2の面における最も大きい熱膨張係数および最も小さい熱膨張
ES
係数がそれぞれ α および α である場合、 I α — α | > | α ~ |であ
SL SS SL EL SS ES
れば、長辺の方向の熱膨張係数が α となるように半導体素子部の第 1の面が長方
ES
形状に形成され、 I α — α I く I α — α Iであれば、長辺の方向の熱膨張
SL EL SS ES
係数が α となるように半導体素子部の第 1の面が長方形状に形成されている。この
EL
ように構成すれば、上記の関係式に示すとおり、半導体素子部および基体の各方向 の熱膨張係数の差の大小関係に基づいて、第 1の面の長辺および短辺の方向を基 体側と整合させた長方形状を有する半導体素子部を形成することができるので、半 導体素子部の短辺方向に比べて歪みが発生しやすレ、長辺方向に歪みが発生する のを効果的に抑制することができる。
[0012] 上記第 1の局面による半導体素子において、好ましくは、半導体素子部の第 1の面 の面内方向における熱膨張係数の最も大きい方向と、半導体素子部の第 1の面の面 内方向における熱膨張係数の最も小さい方向とを区別できるように、半導体素子部 の外観が形成されている。
[0013] 上記第 1の局面による半導体素子において、好ましくは、半導体素子部の第 1の面 の形状が、略長方形に形成されている。このように構成すれば、半導体素子部の第 1 の面の面内方向における熱膨張係数の最も大きい方向と、熱膨張係数の最も小さい 方向とを容易に区別することができる。
[0014] 上記第 1の局面による半導体素子において、好ましくは、基体の第 2の面の面内方 向における熱膨張係数の最も大きい方向と、基体の第 2の面の面内方向における熱 膨張係数の最も小さい方向とを区別できるように、半導体素子部の外観が形成され ている。
[0015] 上記第 1の局面による半導体素子において、好ましくは、半導体素子部は、第 1の 面を有するとともに、六方晶構造またはウルッ鉱構造を有する半導体層を含み、第 1 の面は、 Hおよび Kの少なくともいずれか一方が 0ではない整数とした場合に、実質 的に（H K Η— Κ 0)面である。
[0016] 上記第 1の局面による半導体素子において、好ましくは、基体の第 2の面と、半導 体素子部の第 1の面とを接合するための接着層をさらに備える。
[0017] この場合において、好ましくは、基体および接着層は、共に導電性を有する。このよ うに構成すれば、導電性を有する接着層を介して、導電性を有する基体の第 2の面と 半導体素子部の第 1の面とを接合することができるので、半導体素子部と基体とを電 気的に容易に接続することができる。
[0018] 上記接着層を備える構成において、好ましくは、接着層は、半導体素子部の共振 器面から共振器の延びる方向に所定の距離を隔てた領域に設けられている。このよ うに構成すれば、接着層の存在しない領域により、半導体素子部の共振器面の基体 側の端部近傍に、基体と半導体素子部とが離間された領域を形成することができる。 これにより、共振器面の基体側の端部に隣接して接着層および基体が設けられる場 合と異なり、基体側の劈開性の影響を受けることなぐ半導体素子部を劈開すること 力できる。したがって、基体側の壁開面が劈開性を有しない場合にも、半導体素子部 の劈開面の平坦性を向上させることができる。 [0019] 上記第 1の局面による半導体素子において、好ましくは、基体のヤング率は、半導 体素子部のヤング率よりも小さくなるように構成されている。このように構成すれば、 基体のヤング率が、半導体素子部のヤング率よりも小さいために、半導体素子部の 第 1の面に歪みが発生するのをさらに抑制することができる。
[0020] 上記第 1の局面による半導体素子において、好ましくは、半導体素子部は、発光層 を含む半導体発光素子部である。このように構成すれば、半導体素子部は第 1の面 に歪みが発生するのが抑制された状態で基体側と接合されるために、容易に、発光 素子部の素子特性が低下するのを抑制することができる。
[0021] 上記第 1の局面による半導体素子において、好ましくは、基体は、サブマウントであ
[0022] この発明の第 2の局面による半導体素子の製造方法は、第 1の面を有するとともに 、第 1の面の面内方向において異なる熱膨張係数を有する複数の方向を含む半導 体素子部を形成する工程と、第 2の面を有するとともに、第 2の面の面内方向におい て異なる熱膨張係数を有する複数の方向を含む基体の第 2の面に、第 1の面におけ る熱膨張係数の最も大きい方向が第 2の面における熱膨張係数の最も小さい方向よ りも最も大きい方向側に近くなるように、半導体素子部の第 1の面を接合する工程とを 備える。
[0023] この発明の第 2の局面による半導体素子の製造方法では、上記のように、第 2の面 の面内方向において異なる熱膨張係数を有する複数の方向を含む基体に、第 1の 面における熱膨張係数の最も大きい方向が第 2の面における熱膨張係数の最も小さ い方向よりも最も大きい方向側に近くなるように半導体素子部を接合するように構成 することによって、半導体素子部の第 1の面と基体の第 2の面とが接合する面の面内 の各方向において熱膨張係数の違いを小さくすることができるので、半導体素子部 を基体に接合するときの温度と半導体素子の動作時の温度との違いに起因して、半 導体素子部の第 1の面に歪みが発生するのを抑制することができる。その結果、半導 体素子部が第 1の面の面内方向において異なる熱膨張係数を有する複数の方向を 含む場合にも、半導体素子の素子特性が低下するのを抑制することができる。
[0024] 上記第 2の局面による半導体素子の製造方法において、好ましくは、半導体素子 部を形成する工程は、面内方向において異なる熱膨張係数を有する複数の方向を 含む成長用基板の表面上に、第 1の面の面内方向において異なる熱膨張係数を有 する複数の方向を含む半導体素子部を成長する工程を含む。
[0025] 上記第 2の局面による半導体素子の製造方法において、好ましくは、基体の第 2の 面に半導体素子部の第 1の面を接合する工程は、半導体素子部を形成する工程に おいて成長用基板上に形成した半導体素子部側を基体に対向するように接合する 工程を含み、基体の第 2の面に半導体素子部の第 1の面を接合する工程の後に、成 長用基板を除去する工程をさらに備え、基体は、支持基板である。
[0026] 上記第 2の局面による半導体素子の製造方法において、好ましくは、半導体素子 部の第 1の面における最も大きい熱膨張係数および最も小さい熱膨張係数がそれぞ れ α および α であり、前記基体の第 2の面における最も大きい熱膨張係数およ
EL ES
び最も小さい熱膨張係数がそれぞれ α および α である場合、第 1の面を有する
SL SS
半導体素子部を形成する工程は、 I α ~ α
SL— α EL I > I α |であれば、長
SS ES
辺の方向の熱膨張係数が α となるように半導体素子部の第 1の面を長方形状に形
ES
成するとともに、 I α — α I < I a ~ a |であれば、長辺の方向の熱膨張
SL EL SS ES
係数が α となるように半導体素子部の第 1の面を長方形状に形成する工程を含む
EL
。このように構成すれば、上記の関係式に示すとおり、半導体素子部および基体の 各方向の熱膨張係数の差の大小関係に基づいて、第 1の面の長辺および短辺の方 向を基体側と整合させた長方形状を有する半導体素子部を形成することができるの で、半導体素子部の短辺方向に比べて歪みが発生しやす!/、長辺方向に歪みが発 生するのが効果的に抑制された半導体素子を得ることができる。
[0027] 上記第 2の局面による半導体素子の製造方法において、好ましくは、半導体素子 部の第 1の面における最も大きい熱膨張係数および最も小さい熱膨張係数がそれぞ れ α および α であり、基体の第 2の面における最も大きい熱膨張係数および最も
EL ES
小さい熱膨張係数がそれぞれ α および α である場合、基体の第 2の面に半導体
SL SS
素子部の第 1の面を接合する工程は、基体と半導体素子部との各方向の熱膨張係 数の間には、少なくとも α ≥ a > a または α > a ≥ a または a ≥ a
SL EL SS SL ES SS EL SL
> a または a > a ≥ a のうちのいずれか一つの関係が成り立つように基体
ES EL SS ES の第 2の面と半導体素子部の第 1の面との方向を整合させて接合する工程を含む。 このように構成すれば、半導体素子部の第 1の面と基体の第 2の面との各方向に対 応した熱膨張係数の差をさらに小さくすることができる。
図面の簡単な説明
[図 1]本発明の概念を説明するための平面図である。
[図 2]図 1の 1000— 1000線に沿った断面図である。
[図 3]本発明の第 1実施形態による半導体レーザ素子の構造を示した平面図である。
[図 4]図 3の 2000— 2000線に沿った断面図である。
[図 5]図 3の 3000— 3000線に沿った断面図である。
[図 6]図 3に示した一実施形態による半導体レーザ素子の発光層の構造を示した断 面図である。
[図 7]本発明の第 1実施形態による半導体レーザ素子の製造プロセスを説明するた めの断面図である。
[図 8]本発明の第 1実施形態による半導体レーザ素子の製造プロセスを説明するた めの断面図である。
[図 9]本発明の第 1実施形態による半導体レーザ素子の製造プロセスを説明するた めの断面図である。
[図 10]本発明の第 1実施形態による半導体レーザ素子の製造プロセスを説明するた めの断面図である。
[図 11]本発明の第 1実施形態による半導体レーザ素子の製造プロセスを説明するた めの断面図である。
[図 12]本発明の第 1実施形態による半導体レーザ素子の製造プロセスを説明するた めの平面図である。
[図 13]本発明の第 1実施形態による半導体レーザ素子の製造プロセスを説明するた めの断面図である。
[図 14]本発明の第 1実施形態による半導体レーザ素子の製造プロセスを説明するた めの断面図である。
[図 15]本発明の第 1実施形態による半導体レーザ素子の製造プロセスを説明するた めの断面図である。
[図 16]本発明の第 2実施形態による GaN系半導体レーザ素子の構造を示した平面 図である。
[図 17]図 16の 4000— 4000線に沿った断面図である。
[図 18]本発明の第 3実施形態による発光ダイオード素子の構造を示した平面図であ
[図 19]本発明の第 3実施形態による発光ダイオード素子の構造を示した断面図であ
[図 20]本発明の第 4実施形態による GaN系半導体レーザ素子の構造を示した平面 図である。
[図 21]図 20の 5000— 5000泉に沿った断面図である。
発明を実施するための最良の形態
[0029] 図 1および図 2を参照して、本発明の具体的な実施形態を説明する前に本発明の 概念について説明する。
[0030] 本発明の半導体素子は、図 1および図 2に示すように、基体 1と、基体 1に接合され た半導体素子部 2とを備えて!/、る。
[0031] 半導体素子の基体 1は、サブマウントでもよいし、支持基板でもよい。また、基体 1は 、半導体素子部 2と接合される主面 laの面内方向において異なる熱膨張係数を有 する複数の方向を含んでいる。具体的には、たとえば、図 2に示すように、矢印 A方 向に最も大きい熱膨張係数《 を有するとともに、矢印 Β方向に最も小さい熱膨張係
SL
数 α を有する。なお、主面 laは、本発明の「第 2の面」の一例である。
SS
[0032] 面内方向によって異なる熱膨張係数を有する基体 1としては、単結晶の材料では、 立方晶以外の斜方晶、正方晶、六方晶、菱面体、単斜晶および三斜晶の結晶構造 を有する材料を用いることができる。これらの立方晶以外の結晶構造を有する材料で は、結晶の対称性から一般的に熱膨張係数に異方性を有する。このような立方晶以 外の結晶構造を有する材料を、熱膨張係数の異方性が主面 laの面内方向に現れる ように加工する。たとえば、正方晶および六方晶の結晶構造を有する材料では、 c軸 と垂直な面以外の面が主面 laとなるように加工する。 [0033] 単結晶の材料としては、たとえば、六方晶または菱面体構造の α SiCや、ゥルツ 鉱構造の GaNおよび A1Nなどの窒化物系半導体や、ウルッ鉱構造の ZnOおよび Zn Sや、六方晶の ZrBおよび HfBなどを用いること力 Sできる。また、六方晶の単結晶の
2 2
場合には、主面 laが（0001)面以外の（H K Η— K U面、たとえば、 U— 100 }面、 { 11 20}面、 { 11 22}面、または、 { 1— 101 }面となるように形成されている
[0034] また、面内方向によって異なる熱膨張係数を有する基体 1として、単結晶以外の材 料を用いる場合には、熱膨張係数に異方性を有する結晶が配向することによって、 熱膨張係数に異方性を有する材料を用いるようにしてもよい。このような材料としては 、たとえば、 A1N粒子の c軸方向が配向している多結晶の A1N、および、金属を含浸 した黒鉛粒子焼結体力 なる炭素および金属の複合材料などがある。このような材料 では、主面 laの面内に、粒子の配向している方向と、粒子の配向している方向に対 して垂直な方向とが現れるように形成されている。
[0035] また、基体 1の主面 laの外観は、半導体素子部 2が接合される前に、主面 laの面 内方向において熱膨張係数の最も大きい方向と、熱膨張係数の最も小さい方向とを 区別すること力できるように形成されていること力好ましい。たとえば、基体 1の表面に 熱膨張係数の最も大きい方向が認識可能なマークを形成するようにしてもよいし、基 体 1に電極を形成する場合には、電極の形状や配置により、熱膨張係数の最も大き い方向が認識できるようにしてもよい。たとえば、熱膨張係数の最も大きい方向が認 識できるように長辺または短辺の方向を熱膨張係数の最も大きい方向に一致させた 2回の回転対称の長方形状に電極を形成するようにしてもよい。ここで、 2回の回転 対称とは 0度から 360度まで回転させる間に、 2回対称な回転位置があることを意味 し、長方形は、この 2回の回転対称に該当する。この場合、 2回または 1回の回転対 称のように対称性の低い形状であれば、長方形以外の形状でもよい。また、基体 1の 外形を熱膨張係数の最も大きい方向が認識可能なように形成するようにしてもよい。 すなわち、基体 1がサブマウントの場合には、基体 1の主面 laを長辺または短辺の方 向を熱膨張係数の最も大きい方向に一致させた 2回の回転対称の長方形状に形成 するようにしてもよいし、基体 1が支持基板の場合には、支持基板にオリエンテーショ ンフラットを形成するようにしてもよ!/、。
[0036] また、基体 1には、半導体素子部 2が接着層を介して接合されて!/、てもよ!/、し、半導 体素子部 2が直接接合されて!/、てもよ!/、。
[0037] 半導体素子の半導体素子部 2は、基体 1に接合される主面 2aが面内方向において 熱膨張係数に異方性を有する。たとえば、図 2に示すように、矢印 C方向に最も大き い熱膨張係数《 を有するとともに、矢印 D方向に最も小さい熱膨張係数 α を有
EL ES
する。また、半導体素子部 2は、立方晶以外の斜方晶、正方晶、六方晶、菱面体、単 斜晶および三斜晶の結晶構造有する半導体を含む。これらの半導体では、熱膨張 係数の異方性が主面 2aの面内方向に現れるように、主面 2aの面方位が選択されて いる。たとえば、半導体素子部 2が六方晶の半導体からなる場合には、主面 2aが（00 01)面以外の（H K H— K L)面、たとえば、 { 1— 100}面、 { 11— 20}面、 { 11 — 22 }面、または、 { 1— 101 }面となるように形成されている。なお、主面 2aは、本発 明の「第 1の面」の一例である。
[0038] 半導体素子部 2の半導体としては、たとえば、ウルッ鉱構造を有する GaN A1N I nN BNおよび T1N、または、これらの混晶カもなる窒化物系半導体や、 α— SiCや 、ウルッ鉱構造を有する ZnOおよび ZnSなどを用いることができる。たとえば、 GaN InN、および GalnNを用いて、主面 2aが（H K H— K U面となるように形成さ れている場合には、面内で熱膨張係数が最も大きい方向は、 [K — Η Η— Κ 0] 方向となる。また、 GaN InN、および GalnNを用いて、主面 2aが（H K Η— Κ 0)面となるように形成されている場合には、面内で熱膨張係数が最も大きい方向は [Κ — Η Η— Κ 0]方向となり、熱膨張係数が最も小さい方向は、 [0001]方向と なる。
[0039] また、半導体素子部 2の主面 2aの外観は、基体 1に接合される前に、主面 2aの面 内方向において熱膨張係数の最も大きい方向と、熱膨張係数の最も小さい方向とを 区別すること力できるように形成されていること力好ましい。たとえば、半導体素子部 2 の表面に熱膨張係数の最も大きい方向が認識可能なマークを形成するようにしても よいし、半導体素子部 2に電極を形成する場合には、電極の形状や配置により熱膨 張係数の最も大きい方向が認識可能なようにしてもよい。たとえば、長辺または短辺 の方向を熱膨張係数の最も大きい方向に一致させた 2回の回転対称の長方形状に 電極を形成するようにしてもよい。また、半導体素子部 2の外形を熱膨張係数の最も 大きい方向が認識可能なように形成するようにしてもよい。すなわち、半導体素子部 2の主面 2aを長辺または短辺の方向を熱膨張係数の最も大きい方向に一致させた 2 回の回転対称の長方形状に形成するようにしてもよい。また、半導体素子が端面出 射型の半導体レーザ素子の場合には、半導体レーザ素子の導波路の延びる方向に より、熱膨張係数の最も大きい方向を認識可能なようにしてもよい。
[0040] また、半導体素子部 2は、基板を含んで!/、てもよ!/、。 pn接合型の半導体素子では、 半導体素子部 2が p型層と n型層との積層構造を含んでいてもよい。 pn接合型の半 導体発光素子では、半導体素子部 2が p型層と n型層との間に発光層を含んでいて もよく、発光層がアンドープであってもよい。また、発光層は、単層または単一量子井 戸（SQW)構造や、多重量子井戸（MQW)構造であってもよ!/、。
[0041] また、発光層には、歪みが印加されていてもよい。この場合、発光層がウルッ鉱構 造を有するとともに、発光層の主面が（0001)面以外の（H K Η— K U面、た とえば、 { 1— 100}面、 { 11 20}面、 { 11 22}面、または、 { 1— 101 }面となるよう に形成することによって、発光層に発生するピエゾ電場を低減することが可能である 。したがって、発光効率を向上させることが可能である。また、発光層の材料としては GalnNを用いることができる。
[0042] また、 p型層および n型層は、活性層よりバンドギャップの大きいクラッド層などを含 んでいてもよい。半導体レーザ素子の場合には、クラッド層と活性層との間に、クラッ ド層のバンドギャップより小さぐ活性層のバンドギャップより大きいバンドギャップを有 する光ガイド層を形成するようにしてもよい。また、活性層とは反対側のクラッド層上に コンタクト層を形成するようにしてもよい。なお、コンタクト層は、クラッド層よりバンドギ ヤップが小さいことが好ましい。また、クラッド層の材料としては、 GaNおよび AlGaN などを用いることができる。
[0043] ここで、本発明では、半導体素子部 2が基体 1に、半導体素子部 2の主面 2aの最も 大きい熱膨張係数（α )の方向が、基体 1の主面 laの最も小さい熱膨張係数
EL SS
)の方向よりも最も大きい熱膨張係数 )の方向側に近くなるように接合されている 。より好ましくは、図 2に示すように、半導体素子部 2の主面 2aの最も大きい熱膨張係 数（α )の方向（矢印 C方向）が、基体 1の主面 l aの最も大きい熱膨張係数 )
EL SL
の方向（矢印 A方向）と実質的に一致するように半導体素子部 2が基体 1に接合され ている。
[0044] また、本発明では、基体 1と半導体素子部 2との各方向の熱膨張係数の間には、 a
^ a > a ま 7こ (ま α a ^ a ま 7こ (ま a ≤^ a > a ま 7こ (ま α a
SL EL SS SL ES SS EL SL ES EL SS
a のうち少なくともいずれか一つの関係が成り立つていることが好ましぐこの場合、
ES
基体 1と半導体素子部 2との面内（主面 l aおよび主面 2a)の熱膨張係数の差をさらに 小さくすること力 Sできる。ただし、基体 1と半導体素子部 2との各方向の熱膨張係数が 、 α > a ≥ a > a または α > a ≥ a > a の場合にも、本発明の効
SL SS EL ES EL ES SL SS
果を有する。
[0045] また、上記に加えて、半導体素子部 2の主面 2aを長方形状に形成する場合、 | α
S
- a \ > \ a - a |であれば、長辺の方向の熱膨張係数が α となるように
L EL SS ES ES
半導体素子部 2を長方形に形成するか、 I α — α
SL EL I < I a - a
SS ES Iであれば
、長辺の方向の熱膨張係数が α となるように半導体素子部 2を長方形に形成する
EL
ことが好ましい。このように構成することにより、半導体素子部の短辺方向に比べて歪 みが発生しやすい長辺方向に歪みが発生するのを効果的に抑制することができる。
[0046] 以下、上記した本発明の概念を具体化した本発明の実施形態を図面に基づいて 説明する。
[0047] (第 1実施形態）
図 3〜図 6を参照して、第 1実施形態による半導体レーザ素子の構造について説明 する。なお、第 1実施形態では、半導体素子の一例である半導体レーザ素子に本発 明を適用した場合について説明する。また、第 1実施形態による半導体レーザ素子 の発振波長は、約 410nmであり、レーザ光の偏光は、 TMモードである。なお、図 3 〜図 5において、添字 GaNの前に記載されている結晶方位は半導体素子部 10の結 晶方位であり、添字 6H— SiCの前に記載されている結晶方位は支持基板 30の結晶 方位である。また、図 3および図 4においては、半導体素子部 10のオフ角度を省略し た半導体素子部 10の結晶方位を示した。 [0048] 第 1実施形態による半導体レーザ素子は、図 3〜図 5に示すように、半導体素子部 10と、支持基板 30と、放熱部材としてのサブマウント 40とを備えている。なお、支持 基板 30およびサブマウント 40は、本発明の「基体」の一例である。
[0049] ここで、第 1実施形態では、半導体素子部 10は、ウルッ鉱構造を有する窒化物系 半導体からなる。この半導体素子部 10は、図 5に示すように、 [000— 1]方向に約 0. 3° オフ（傾斜）された実質的に（11 20)面を有する一方主面（半導体素子部 10の p型コンタクト層 17側の上表面全体） 10aおよび他方主面（n型コンタクト層 11の裏面 ) 10bを有している。また、半導体素子部 10には、図 3および図 4に示すように、劈開 面からなる一対の共振器面 50が形成されている。この共振器面 50は、（1— 100)面 および（一 1100)面により構成されている。また、レーザ光の出射面側の共振器面 5 0には、反射率約 5%の誘電体多層膜が形成されているとともに、反対側の共振器面 50には、反射率約 95%の誘電体多層膜が形成されている。また、半導体素子部 10 の長さ（共振器長） L1は、約 600 mであり、幅 W1は、約 400 mである。また、半 導体素子部 10は、後述する半田層 23を介して支持基板 30に接合されている。なお 、一方主面 10aおよび他方主面 10bは、本発明の「第 1の面」の一例であり、半田層 2 3は、本発明の「接着層」の一例である。
[0050] また、半導体素子部 10は、図 4および図 5に示すように、約 5 111の厚みを有する G aNからなる n型コンタクト層 11を含んでいる。 n型コンタクト層 11の上面上には、約 40 Onmの厚みを有するとともに、 Siがドープされた Al Ga Nからなる n型クラッド層
0. 07 0. 93
12が形成されている。 n型クラッド層 12の上面上には、半導体素子部 10の幅 W1 (図 5参照）よりも小さ!/、約 4. 5 mの幅を有する発光層 13が形成されて!/、る。
[0051] この発光層 13は、図 6に示すように、 n型クラッド層 12の上面上に、約 5nmの厚み を有するとともに、 Siがドープされた Al Ga Nからなる n型キャリアブロック層 13
0. 16 0. 84
aが形成されている。 n型キャリアブロック層 13aの上面上には、約 lOOnmの厚みを 有する Siがドープされた GaNからなる n型光ガイド層 13bが形成されている。 n型光ガ イド層 13bの上面上には、約 20nmの厚みを有するアンドープの In Ga Nから
0. 02 0. 98 なる 4つの障壁層 13cと、約 3nmの厚みを有するアンドープの In Ga Nからなる
0. 15 0. 85
3つの量子井戸層 13dとが交互に積層された多重量子井戸（MQW)活性層 13eが 形成されている。
[0052] また、発光層 13の上面上には、図 4および図 5に示すように、約 l OOnmの厚みを 有する Mgがドープされた GaNからなる p型光ガイド層 14が形成されている。 p型光ガ イド層 14の上面上には、約 20nmの厚みを有するとともに、 Mgがドープされた A1
0. 16
Ga Nからなる p型キャップ層 15が形成されている。 p型キャップ層 15の上面上に
0. 84
は、凸部および凸部以外の平坦部を有する Mgがドープされた Al Ga Nからな
0. 07 0. 93 る p型クラッド層 16が形成されている。この p型クラッド層 16の凸部の膜厚は、約 400 nmであり、 p型クラッド層 16の凸部以外の平坦部の膜厚は、約 80nmである。また、 p 型クラッド層 16の凸部の上面上には、約 10nmの厚みを有するとともに、 Mgがドープ された In Ga Nからなる p型コンタクト層 17が形成されている。これにより、 p型ク
0. 02 0. 98
ラッド層 16の凸部および p型コンタクト層 17によって、電流通路となるリッジ部 18が形 成されている。このリッジ部 18は、約 1. 5 mの幅を有するとともに、約 380nmの高 さを有する。また、リッジ部 18は、 [1— 100]方向に延びるように形成されている。
[0053] また、 p型コンタクト層 17の上面上には、下層から上層に向かって、約 5nmの厚み を有する Pt層と、約 lOOnmの厚みを有する Pd層と、約 150nmの厚みを有する Au 層とにより構成される p側ォーミック電極 19が形成されている。 n型クラッド層 12およ び p型クラッド層 16の凸部以外の平坦部の上面上と、発光層 13、 p型光ガイド層 14、 p型キャップ層 15、 p型クラッド層 16、 p型コンタクト層 17および p側ォーミック電極 19 の側面上とには、約 250nmの厚みを有する SiNからなる絶縁膜 20が形成されてい る。絶縁膜 20の上面上および p側ォーミック電極 19の上面上には、下層から上層に 向かって、約 lOOnmの厚みを有する Ti層と、約 lOOnmの厚みを有する Pd層と、約 3 mの厚みを有する Au層とにより構成される p側パッド電極 21が形成されている。こ の p側パッド電極 21は、約 125 mの幅 W2 (図 5参照）を有する。また、 p側パッド電 極 21の上面上には、約 lOOnmの厚みを有する SiO力もなる絶縁膜 22が形成され
2
ている。絶縁膜 20の上面上には、 p側パッド電極 21および絶縁膜 22を覆うように Au Snからなる導電性の半田層 23が形成されている。また、絶縁膜 22は、半田層 23と p 側ォーミック電極 19との反応を抑制する機能を有する。
[0054] また、第 1実施形態では、図 4に示すように、半導体素子部 10の共振器面 50の支 持基板 30側の端部近傍には、半田層 23が存在しない領域である空隙部 60が形成 されている。なお、この半田層 23が存在しない領域である空隙部 60は、図 3に示す ように、共振器面 50から内側に約 25 mの間隔 (L2)を隔てた領域まで形成されて いる。また、支持基板 30の側端面は、後述する素子分割時のダイシングにより、共振 器面 50から内側に約 20 mの長さ（L3)分だけずれた位置に形成されて!/、る。
[0055] また、第 1実施形態では、半導体素子部 10は、 GaNの割合が最も大きいことにより 、熱膨張係数力 GaNの熱膨張係数に近くなるように構成されている。このため、 GaN が、 (11 20)面の面内において、 [1 100]方向に最も大きい約 5. 59 X 10— 6K—1 の熱膨張係数を有するとともに、 [0001]方向に最も小さい約 3· W X ICT6!^1の熱 膨張係数を有する。したがって、半導体素子部 10は、実質的に（11 20)面を有す る一方主面 10aおよび他方主面 10bの面内方向において、 [1— 100]方向に最も大 きい約 5. 59 X 10— —1近傍の熱膨張係数を有するとともに、 [0001]方向に最も小 さい約 3. 17 X IO^K—1近傍の熱膨張係数を有するように構成されている。
[0056] また、第 1実施形態では、支持基板 30は、窒素がドープされた n型の 6H SiCから なる。また、支持基板 30は、（1— 100)面を有する主面 30aを有している。また、支持 基板 30は、（1— 100)面を有する主面 30aの面内方向において、 [0001]方向に最 も大きい約 4. 7 X 10— —1の熱膨張係数を有するとともに、 [11— 20]方向に最も小 さい約 4. 3 X 10— —1の熱膨張係数を有する。また、支持基板 30の主面 30aには、 支持基板 30の [0001]方向が半導体素子部 10の [1— 100]方向に一致するととも に、支持基板 30の [11 20]方向が半導体素子部 10の [0001]方向と実質的に一 致するように、半導体素子部 10の一方主面 10aが半田層 23を介して接合されている 。なお、主面 30aは、本発明の「第 2の面」の一例である。
[0057] また、半導体素子部 10の n型コンタクト層 11の裏面側には、図 4および図 5に示す ように、 n型コンタクト層 11側から順番に、 n側ォーミック電極と、 n側バリア金属と、 n 側パッド電極とにより構成される n側電極 24が形成されている。また、 n側電極 24を 構成する n側ォーミック電極は、 A なり、 n側バリア金属は、 Ptまたは Tiなどから なる。また、 n側バリア金属は、 n側ォーミック電極と n側パッド電極との反応を抑制す る機能を有する。 [0058] また、第 1実施形態では、サブマウント 40は、 A1を含浸した黒鉛粒子焼結体により 構成される炭素および金属の複合材料からなる。また、サブマウント 40は、約 300 mの厚み、約 1200 mの長さ L4および約 800 mの幅 W3を有する直方体である。 また、サブマウント 40は、導電性を有するとともに、主面 40aを有する。また、サブマウ ント 40の長さ方向（長辺方向）は、矢印 E方向と平行であり、幅方向（短辺方向）は、 矢印 F方向と平行である。ここで、サブマウント 40は、黒鉛結晶面と垂直な面がサブ マウント 40の主面 40aとなり、矢印 E方向が黒鉛結晶面と垂直方向に、矢印 F方向が 黒鉛結晶面と平行な方向になるように加工されている。したがって、サブマウント 40 は、主面 40aの面内方向において、黒鉛結晶面と垂直な方向（矢印 E方向）に最も大 きい約 7 X 10— —1の熱膨張係数を有するとともに、黒鉛結晶面と平行な方向（矢印 F方向）に最も小さい約 4 X ICT6!^1の熱膨張係数を有する。なお、このサブマウント 40のヤング率は、黒鉛結晶面と垂直な方向力 S6GPaであり、黒鉛結晶面と平行な方 向が 17GPaである。したがって、サブマウント 40のヤング率は、半導体素子部 10の ヤング率よりも小さくなるように構成されている。また、サブマウント 40の主面 40aには 、半導体素子部 10の [1 100]方向が矢印 E方向に一致するとともに、半導体素子 部 10の [0001]方向が矢印 F方向と実質的に一致するように、半導体素子部 10の 他方主面 10bが半田層 70を介して接合されている。なお、炭素および金属の複合材 料として、たとえば、東洋炭素社製の MIC30Aを使用する。また、主面 40aは、本発 明の「第 2の面」の一例であり、半田層 70は、本発明の「接着層」の一例である。
[0059] 第 1実施形態では、上記のように、（11 20)面を有する他方主面 10bの面内方向 において、 [1— 100]方向に最も大きい約 5. 59 X 10— —1近傍の熱膨張係数を有 するとともに、 [0001]方向に最も小さい約 3· W X ICT6!^1近傍の熱膨張係数を有 する半導体素子部 10と、主面 40aの面内方向において、矢印 E方向に最も大きい約 7 X 10— —1の熱膨張係数を有するとともに、矢印 F方向に最も小さい約 4 X 10— 6K —1の熱膨張係数を有するサブマウント 40とを設け、かつ、半導体素子部 10の [1— 1 00]方向が矢印 Ε方向に一致するとともに、半導体素子部 10の [0001]方向が矢印 F方向と実質的に一致するように、半導体素子部 10の他方主面 10bを半田層 70を 介してサブマウント 40の主面 40aに接合するように構成することによって、半導体素 子部 10の他方主面 10bの最も大きい熱膨張係数を有する方向と、サブマウント 40の 主面 40aの最も大きい熱膨張係数を有する方向とを一致させることができるので、半 導体素子部 10の他方主面 10bとサブマウント 40の主面 40aとの熱膨張係数の違い を小さくすること力 Sできる。これにより、半導体素子部 10をサブマウント 40に接合する ときの温度と半導体レーザ素子の動作時の温度との違いに起因して、半導体素子部 10の他方主面 10bに歪みが発生するのを抑制することができる。その結果、半導体 レーザ素子の素子特性が低下するのを抑制することができる。また、第 1実施形態で は、サブマウント 40のヤング率が半導体素子部 10のヤング率よりも小さいことによつ て、半導体素子部 10の他方主面 10bに歪みが発生するのをさらに抑制することがで きる。
[0060] また、第 1実施形態では、（1— 100)面を有する主面 30aの面内方向において、 [0 001]方向に最も大きい約 4. 7 X 10— eK—1の熱膨張係数を有するとともに、 [11 - 2 0]方向に最も小さい約 4. 3 X 10— —1の熱膨張係数を有する支持基板 30と、 (1 1 20)面を有する一方主面 10aの面内方向において、 [1 100]方向に最も大きい 約 5. 59 X 10— —1近傍の熱膨張係数を有するとともに、 [0001]方向に最も小さい 約 3. 17 X 10— —1近傍の熱膨張係数を有する半導体素子部 10とを設け、かつ、 半導体素子部 10の [1— 100]方向が支持基板 30の [0001]方向に一致するととも に、半導体素子部 10の [0001]方向が支持基板 30の [11 20]方向と実質的に一 致するように、半導体素子部 10の一方主面 10aを半田層 23を介して支持基板 30の 主面 30aに接合するように構成することによって、半導体素子部 10の一方主面 10a の最も大きい熱膨張係数を有する方向と、支持基板 30の主面 30aの最も大きい熱膨 張係数を有する方向とを一致させることができるので、半導体素子部 10の一方主面 10aと支持基板 30の主面 30aとの熱膨張係数の違いを小さくすることができる。これ により、半導体素子部 10を支持基板 30に接合するときの温度と半導体レーザ素子 の動作時の温度との違いに起因して、半導体素子部 10の一方主面 10aに歪みが発 生するのを抑制することができる。その結果、半導体レーザ素子の素子特性が低下 するのをより抑制することができる。
[0061] また、第 1実施形態では、半導体素子部 10の長辺方向である [1 100]方向の熱 膨張係数と支持基板 30の [0001]方向の熱膨張係数との差を、半導体素子部 10の 短辺方向である [0001]方向の熱膨張係数と支持基板 30の [11— 20]方向の熱膨 張係数との差よりも小さくすることによって、半導体素子部 10の半導体素子部 10の 短辺方向（幅方向）に比べて歪みが発生しやすい長辺方向（長さ方向）に歪みが発 生するのを効果的に抑制することができる。
[0062] また、第 1実施形態では、支持基板 30と半導体素子部 10とを接合する半田層 23 が存在しない領域である空隙部 60を有するように構成することによって、その半田層 23の存在しない領域である空隙部 60により、半導体素子部 10の共振器面 50の支 持基板 30側の端部近傍に、支持基板 30と半導体素子部 10とが離間された領域を 形成すること力できる。これにより、共振器面 50の支持基板 30側の端部に隣接して 半田層 23および支持基板 30が設けられる場合と異なり、支持基板 30の劈開性の影 響を受けることなく、半導体素子部 10を劈開することができる。したがって、 6H- Si Cからなる支持基板 30の共振器面 50と平行な（0001)面が劈開性を有しない場合 にも、半導体素子部 10の劈開面の平坦性を向上させることができる。
[0063] また、第 1実施形態では、支持基板 30および半田層 23を、導電性を有するように 構成することによって、導電性を有する半田層 23を介して、導電性を有する支持基 板 30の主面 30aと半導体素子部 10の一方主面 10aとを接合することができるので、 半導体素子部 10と支持基板 30とを電気的に接続することができる。
[0064] また、第 1実施形態では、半導体素子部 10を、発光層 13を含む半導体発光素子 部であるように構成することによって、半導体素子部 10は一方主面 10aおよび他方 主面 10bに共に歪みが発生するのが抑制された状態で支持基板 30側およびサブマ ゥント 40側とそれぞれ接合されるために、容易に、発光素子部（半導体素子部 10)の 素子特性が低下するのを抑制することができる。
[0065] 図 3〜図 15を参照して、第 1実施形態による半導体レーザ素子の製造プロセスに ついて説明する。なお、図 7〜図 11には、図 5と同じ方向の断面図が示されており、 図 13〜図 15には、図 4と同じ方向の断面図が示されている。
[0066] まず、図 7に示すように、 [000— 1]方向に 0· 3° オフ（傾斜）された（11 20)面を 主面とする GaN基板 71の上面上に、 SiO膜からなるマスク 72を形成する。このマス ク 72は、通常のリソグラフィ技術を用いて、直径約 2〃 mの開口部 72aを約 10〃 mの 間隔の周期で三角格子状のパターンを有するように形成する。そして、 GaN基板 71 およびマスク 72によって、選択成長下地 73が構成される。なお、 GaN基板 71は、本 発明の「成長用基板」の一例である。
[0067] 次に、有機金属気相エピタキシー（MOCVD)法を用いて、選択成長下地 73の上 面上に、 GaN基板 71を約 1100°Cの成長温度に保持した状態で、 n型コンタクト層 1 1および n型クラッド層 12を順次成長させる。次に、 GaN基板 71を約 800°Cの成長 温度に保持した状態で、 n型クラッド層 12の上面上に、発光層 13、 p型光ガイド層 14 および p型キャップ層 15を順次成長させる。次に、 GaN基板 71を約 1100°Cの成長 温度に保持した状態で、 p型キャップ層 15の上面上に、約 400nmの厚みを有する p 型クラッド層 16を成長させる。そして、 GaN基板 71を約 800°Cの成長温度に保持し た状態で、 p型クラッド層 16の上面上に、 p型コンタクト層 17を成長させる。その後、 G aN基板 71を約 900°Cの温度に保持した状態で、 N雰囲気中においてァニールす
2
ることにより、 p型窒化物半導体層のァクセプタを活性化し、所定の正孔濃度を得る。
[0068] 次に、真空蒸着法などを用いて、 p型コンタクト層 17の上面上に、 p側ォーミック電 極 19および約 0. 25 111の厚みを有する310力もなる絶縁膜 20aを順次形成した後
2
、パターユングすることにより、図 8に示されたような形状の p側ォーミック電極 19およ び絶縁膜 20aが得られる。なお、 p側ォーミック電極 19は、 p型コンタクト層 17側から、 約 5 μ mの厚みを有する Pt層と、約 100 μ mの厚みを有する Pd層と、約 150nmの厚 みを有する Au層とが積層されることにより形成される。
[0069] 次に、図 9に示すように、絶縁膜 20aをマスクとして、 C1系ガスによるドライエツチン
2
グを行うことにより、 p型コンタクト層 17および p型クラッド層 16の一部を除去すること によって、 [1— 100]方向に延びるリッジ部 18を形成する。このリッジ部 18の幅は、約 1. 5 mであり、リッジ部 18の高さは約 380nmである。次に、図 10に示すように、フ オトリソグラフィ技術とドライエッチング技術とを用いて、発光層 13、 p型光ガイド層 14 、 p型キャップ層 15および p型クラッド層 16の平坦部の一部をエッチングすることによ り、発光層 13、 p型光ガイド層 14、 p型キャップ層 15および p型クラッド層 16を約 4. 5 a mの幅を有するようにパターユングする。 [0070] 次に、図 11に示すように、 n型クラッド層 12の上面、発光層 13の側面、 p型光ガイド 層 14の側面、 p型キャップ層 15の側面、 p型クラッド層 16の平坦部の側面、 p型クラッ ド層 16の平坦部の上面、リッジ部 18の側面および絶縁膜 20aの上面を覆うように、約 250nmの厚みを有する SiNからなる絶縁膜 20を形成した後、 p側ォーミック電極 19 上の絶縁膜 20および 20aのみを除去する。そして、 p側ォーミック電極 19および絶縁 膜 20の上面上に、下層から上層に向かって、約 lOOnmの厚みを有する Ti層、約 10 Onmの厚みを有する Pd層および約 3 μ mの厚みを有する Au層からなる ρ側パッド電 極 21を形成する。その後、 ρ側パッド電極 21の上面上に、約 lOOnmの厚みを有する SiOからなる絶縁膜 22を形成する。
2
[0071] ここで、第 1実施形態では、図 12に示すように、支持基板 30の主面 30aに半田層 2 3が予め [11— 20]方向に延びる縞状にパターユングされている。そして、支持基板 30の [11 20]方向に延びる半田層 23の縞状のパターンと、半導体素子部 10の [1 100]方向に延びるリッジ部 18とが直交するように、支持基板 30に半導体素子部 1 0を貼り合わせる。これにより、支持基板 30の [0001]方向が半導体素子部 10の [1 — 100]方向に一致するとともに、支持基板 30の [11— 20]方向が半導体素子部 10 の [0001]方向と実質的に一致するように、半導体素子部 10の一方主面 10aが半田 層 23を介して支持基板 30の主面 30aに接合される。また、半導体素子部 10と支持 基板 30との接合（融着）の際に、図 13に示すように、半田層 23が存在しない領域で ある空隙部 60が存在するように接合されている。その後、選択成長下地 73をドライエ ツチング技術により除去して、 n型コンタクト層 11の支持基板 30と反対側の全面を露 出させることにより、図 14に示すような形状が得られる。
[0072] なお、第 1実施形態では、支持基板 30に縞状にパターユングされた半田層 23と、 半導体素子部 10のリッジ部 18とを用いて、支持基板 30と半導体素子部 10との貼り 合わせの際のァライメントを行うようにした力 S、支持基板 30と選択成長下地 73とにオリ ェンテーシヨンフラットを形成するとともに、そのオリエンテーションフラットが一致する ように貼り合わせの際のァライメントを行うようにしてもよい。具体的には、選択成長下 地 73に（1— 100)面のオリエンテーションフラットを形成するとともに、支持基板 30に (0001)面のオリエンテーションフラットを形成することにより、選択成長下地 73の（1 - 100)面と支持基板 30の（0001)面とがー致するように貼り合わせの際のァライメ ントを行うようにしてもよい。
[0073] その後、 n型コンタクト層 11の裏面に、 n型コンタクト層 11側から n側ォーミック電極 、 n側バリア金属および n側パッド電極を順次形成することにより、 n側電極 24を形成 する。
[0074] そして、図 12および図 15に示すように、支持基板 30の主面 30aに対して垂直とな る半導体素子部 10の面にスクライブ溝（図示せず）を設けて、超音波により半導体素 子部 10の（1— 100)面で劈開を行う。
[0075] ここで、第 1実施形態では、半導体素子部 10の劈開は、劈開面となる領域の支持 基板 30側の端部近傍に半田層 23が存在しない領域である空隙部 60の位置で、半 導体素子部 10の劈開面に沿って行うようにする。その後、支持基板 30のみを、約 40 mの幅（L5)でダイシングすることにより、半導体素子部 10の素子分割を行う。
[0076] その後、サブマウント 40の主面 40aの上面上に、サブマウント 40の長辺方向（矢印 E方向）と半導体素子部 10のリッジ部 18の延びる方向（共振器方向）とが一致するよ うに、半導体素子 10の他方主面 10bを半田層 70を介して接合する。これにより、サ ブマウント 40の主面 40aには、半導体素子部 10の [1 100]方向が矢印 E方向に 一致するとともに、半導体素子部 10の [0001]方向が矢印 F方向と実質的に一致す るように、半導体素子部 10の他方主面 10bが半田層 70を介して接合される。このよう にして、図 3〜図 5に示した第 1実施形態による半導体レーザ素子が形成される。
[0077] (第 2実施形態）
図 16および図 17を参照して、この第 2実施形態では、上記第 1実施形態と異なり、 支持基板を用いない構造の GaN系半導体レーザ素子について説明する。なお、第 2実施形態では、半導体素子の一例である GaN系半導体レーザ素子に本発明を適 用した場合について説明する。また、第 2実施形態による GaN系半導体レーザ素子 の発振波長は、約 410nmである。
[0078] 第 2実施形態による GaN系半導体レーザ素子は、図 16および図 17に示すように、 半導体素子部 110と、サブマウント 140とを備えている。なお、サブマウント 140は、 本発明の「基体」の一例である。 [0079] 半導体素子部 110は、約 100 inの厚みを有するとともに、 Siがドープされた n型 の GaNからなる n型 GaN基板 130を含んでいる。また、 n型 GaN基板 130は、（11— 22)面を有する主面 130aを有している。また、 n型 GaN基板 130の両側端部には、 [ 1 100]方向に延びるとともに、約 0· 5 mの深さおよび約 20 mの幅を有する段 差部 131が形成されている。
[0080] n型 GaN基板 130のサブマウント 140側の表面上には、約 400nmの厚みを有する とともに、 Si力 Sドープされた n型 Al Ga Nからなる n型クラッド層 111が形成され
0. 07 0. 93
ている。 n型クラッド層 111のサブマウント 140側の表面上には、活性層 112が形成さ れている。この活性層 112は、約 20nmの厚みを有するアンドープ In Ga Nか
0. 02 0. 98 らなる 4層の障壁層と、約 3nmの厚みを有するアンドープ In Ga Nからなる 3層
0. 15 0. 85
の井戸層とが交互に積層された MQW構造を有する。なお、活性層 112は、本発明 の「発光層」の一例である。
[0081] 活性層 112のサブマウント 140側の表面上には、約 20nmの厚みを有するとともに 、 Mgがドープされた p型 Al Ga Nからなる p型キャップ層 113が形成されている
0. 16 0. 84
。 p型キャップ層 113のサブマウント 140側の表面上には、凸部および凸部以外の平 坦部を有するとともに、 Mgがドープされた p型 Al Ga Nからなる p型クラッド層 1
0. 07 0. 93
14が形成されている。この p型クラッド層 114の平坦部の厚みは、約 10nmであり、凸 部の厚みは、約 330nmである。また、 p型クラッド層 114の凸部は、約 1 · 75〃mの幅 を有するとともに、 n型 GaN基板 130の一方の段差部 131の側面から中央部側に約 50 m (図 17の W4)隔てて形成されて!/、る。
[0082] p型クラッド層 114の凸部の上面上には、約 80nmの厚みを有するとともに、 Mgがド ープされた p型 In Ga Nからなる p型コンタクト層 1 15が形成されている。この p
0. 02 0. 98
型コンタクト層 115と、 p型クラッド層 114の凸部とによりリッジ部 116が構成されている 。このリッジ部 116は、 [1— 100]方向に延びるように形成されている。
[0083] また、リッジ部 116を構成する p型コンタクト層 115のサブマウント 140側の表面上に は、サブマウント 140と反対側からサブマウント 140側に向かって、約 5nmの厚みを 有する Pt層と、約 lOOnmの厚みを有する Pd層と、約 150nmの厚みを有する Au層と により構成される P側ォーミック電極 117が形成されている。 p側ォーミック電極 117の サブマウント 140側の表面以外の領域の表面上には、約 250nmの厚みを有する Si O膜 (絶縁膜)からなる電流狭窄層 118が形成されている。電流狭窄層 118の表面
2
上の所定領域には、 p型ォーミック電極 117のサブマウント 140側の表面に接触する ように、サブマウント 140と反対側からサブマウント 140に向かって、約 lOOnmの厚み を有する Ti層と、約 lOOnmの厚みを有する Pd層と、約 3 mの厚みを有する Au層と 力、らなる p側パッド電極 119が形成されて!/、る。
[0084] また、 n型 GaN基板 130のサブマウント 140とは反対側の表面上には、 n側ォーミツ ク電極と、 n側バリア金属と、 n側パッド電極とにより構成される n側電極 120が形成さ れている。
[0085] また、半導体素子部 110には、 [1 100]方向に延びるリッジ部 116の両端部に、（ 1— 100)面および（― 1100)面の劈開面からなる共振器面 110aが形成されている
[0086] ここで、第 2実施形態では、半導体素子部 110は、（11 22)面を有する主面（半 導体素子部 110の p型コンタクト層 115側の表面全体） 110bの面内方向において、 長辺方向である [1— 100]方向に最も大き!/、約 5. 59 X 10— —1近傍の熱膨張係 数を有するとともに、短辺方向である [1 100]方向と垂直な方向に最も小さい約 4 X 10— —1近傍の熱膨張係数を有するように構成されている。なお、主面 110bは、 本発明の「第 1の面」の一例である。
[0087] また、第 2実施形態では、サブマウント 140は、導電性を有するとともに、 (11 - 20) 面を主面 140aとする単結晶の A1Nからなる。また、サブマウント 140は、約 300 111 の厚み、約 1200 μ mの長さおよび約 800 μ mの幅を有する直方体である。また、サ ブマウント 140の長さ方向（長辺方向）は、 [1 100]方向と平行であり、幅方向（短 辺方向）は、 [0001]方向と平行である。また、サブマウント 140は、主面 140aの面内 方向において、 [1— 100]方向に最も小さい約 4. 2 X 10— —1の熱膨張係数を有 するとともに、 [0001]方向に最も大きい約 5. S X IO^K—1の熱膨張係数を有する。 また、サブマウント 140の主面 140a上には、サブマウント 140の幅方向（短辺方向）と 半導体素子部 110のリッジ部 116の延びる方向（共振器方向）とが一致するように、 半導体素子 110のリッジ部 116側の主面 110bが AuSnなどからなる半田層 150を介 してジャンクションダウン方式で接合されている。これにより、サブマウント 140の主面 140aには、半導体素子部 110の [1— 100]方向がサブマウント 140の [0001]方向 に一致するように、半導体素子部 110の主面 110bが半田層 150を介して接合され ている。なお、主面 140aは、本発明の「第 2の面」の一例であり、半田層 150は、本 発明の「接着層」の一例である。
[0088] 第 2実施形態では、上記のように、（11 22)面を有する主面 110bの面内方向に おいて、 [1 100]方向に最も大きい約 5. 59 X 10— eK—1近傍の熱膨張係数を有す るとともに、 [1— 100]方向と垂直な方向に最も小さ!/、約 4 X lCT6!^1近傍の熱膨張 係数を有する半導体素子部 110と、（11 20)面を有する主面 140aの面内方向に おいて、 [1 100]方向に最も小さい約 4. 2 X ICT6!^1の熱膨張係数を有するとと もに、 [0001]方向に最も大きい約 5. 3 X 10— —1の熱膨張係数を有するサブマウ ント 140とを設け、かつ、半導体素子部 110の最も熱膨張係数の大きい [1— 100]方 向がサブマウント 140の最も熱膨張係数の大きい [0001]方向と一致するように、半 導体素子部 110の主面 110bを半田層 150を介してサブマウント 140の主面 140aに 接合するように構成することによって、半導体素子部 110の主面 110bの最も大き!/、 熱膨張係数を有する方向と、サブマウント 140の主面 140aの最も大きい熱膨張係数 を有する方向とを一致させることができるので、半導体素子部 110の主面 110bとサ ブマウント 140の主面 140aとの熱膨張係数の違いを小さくすることができる。これに より、半導体素子部 110をサブマウント 140に接合するときの温度と GaN系半導体レ 一ザ素子の動作時の温度との違いに起因して、半導体素子部 110の主面 110bに歪 みが発生するのを抑制することができる。その結果、 GaN系半導体レーザ素子の素 子特性が低下するのを抑制することができる。
[0089] また、第 2実施形態では、 n型 GaN基板 130の両側端部に、 [1 100]方向に延び る段差部 131を形成することによって、 n型クラッド層 111を横方向成長させることが できるので、 AlGaNからなる n型クラッド層 111の格子定数が GaNからなる n型 GaN 基板 130の格子定数に比べて小さいことに起因して、 AlGaNからなる n型クラッド層 111に歪みが生じてクラックが発生しやすくなるのを抑制することができる。
[0090] なお、第 2実施形態のその他の効果は、上記第 1実施形態と同様である。 [0091] (第 3実施形態）
図 18および図 19を参照して、第 3実施形態による LED素子の構造について説明 する。なお、第 3実施形態では、半導体素子の一例である LED素子に本発明を適用 した場合について説明する。また、第 3実施形態による発光ダイオード素子のピーク 波長は、約 480nmである。
[0092] 第 3実施形態による LED素子は、図 18および図 19に示すように、支持基板 200と 、 LED素子部 210とを備えている。なお、支持基板 200は、本発明の「基体」の一例 であり、 LED素子部 210は、本発明の「半導体素子部」の一例である。
[0093] 支持基板 200は、約 300 μ mの厚みを有するとともに、平面的に見て一辺が約 400 inの長さを有する正方形状に形成されている。また、支持基板 200は、 A1を含浸し た黒鉛粒子焼結体により構成される炭素および金属の複合材料からなる。また、支 持基板 200は、導電性を有する。ここで、支持基板 200は、黒鉛結晶面と垂直な面 が支持基板 200の主面 200aとなり、矢印 G方向が黒鉛結晶面と垂直方向に、矢印 H方向が黒鉛結晶面と平行な方向になるように加工されている。したがって、支持基 板 200は、主面 200aの面内方向において、黒鉛結晶面と垂直な方向（矢印 G方向） に最も大きい約 7 X 10— —1の熱膨張係数を有するとともに、黒鉛結晶面と平行な 方向（矢印 H方向）に最も小さい約 4 X 10— —1の熱膨張係数を有する。なお、炭素 および金属の複合材料として、たとえば、東洋炭素社製の MIC30Aを使用する。ま た、主面 200aは、本発明の「第 2の面」の一例である。
[0094] 支持基板 200の主面 200aの上面上には、約 3 μ mの厚みを有する AuSnからなる 導電性の半田層 220が形成されている。半田層 220の上面上には、 p側パッド電極 2 21および p側ォーミック電極 222が形成されている。なお、半田層 220は、本発明の 「接着層」の一例である。
[0095] ここで、第 3実施形態では、 LED素子部 210は、ウルッ鉱構造を有する窒化物系半 導体からなる。この LED素子部 210は、 [000— 1]方向に約 0. 3° オフ（傾斜）され た実質的に（1— 100)面を有する主面 210aを有している。ここで、 LED素子部 210 は、（1— 100)面を有する主面 210aの面内方向において、 [11— 20]方向に最も大 きい約 5. 59 X 10— —1近傍の熱膨張係数を有するとともに、 [0001]方向に最も小 さい約 3· 17 X 10— —1近傍の熱膨張係数を有する。また、支持基板 200の主面 20 Oaには、支持基板 200の黒鉛結晶面と垂直な方向（矢印 G方向）が LED素子部 21 0の [11— 20]方向に一致するとともに、支持基板 200の黒鉛結晶面と平行な方向（ 矢印 H方向）が LED素子部 210の [0001]方向に一致するように、 LED素子部 210 の主面 210aが半田層 220を介して接合されている。なお、主面 210aは、本発明の「 第 1の面」の一例である。
[0096] p側ォーミック電極 222の上面上には、約 lOOnmの厚みを有するとともに、 Mgがド ープされた GaNからなる p型コンタクト層 211が形成されて!/、る。 p型コンタクト層 211 の上面上には、約 20nmの厚みを有するとともに、 Mgがドープされた Al Ga N
0. 05 0. 95 力、らなるキャップ層 212が形成されている。キャップ層 212の上面上には、約 3nmの 厚みを有するとともに、 Siがドープされた In Ga Nからなる単一量子井戸発光
0. 25 0. 75
層 213が形成されている。単一量子井戸発光層 213の上面上には、約 3 111の厚み を有するとともに、 Siがドープされた GaNからなる n型コンタクト層 214が形成されて いる。
[0097] また、 n型コンタクト層 214の上面上には、 n側透光性ォーミック電極 223が形成さ れている。 n側透光性ォーミック電極 223の上面上の所定領域には、約 125 111の 直径を有する n側パッド電極 224が形成されている。
[0098] なお、第 3実施形態の効果は、上記第 1実施形態と同様である。
[0099] (第 4実施形態）
図 20および図 21を参照して、この第 4実施形態では、上記第 1実施形態と異なり、 支持基板を用いない構造の GaN系半導体レーザ素子について説明する。なお、第 4実施形態では、半導体素子の一例である GaN系半導体レーザ素子に本発明を適 用した場合について説明する。また、第 4実施形態による GaN系半導体レーザ素子 の発振波長は、約 410nmである。
[0100] 第 4実施形態による GaN系半導体レーザ素子は、図 20および図 21に示すように、 半導体素子き と、サブ、マウント 340とを備えている。なお、サブ、マウント 340は、 本発明の「基体」の一例である。
[0101] 半導体素子部 310は、約 100 ,1 mの厚みを有するとともに、 Siがドープされた n型 の GaNからなる n型 GaN基板 330を含んでいる。また、 n型 GaN基板 330は、（1— 1 00)面を有する主面 330aを有している。リッジ部 316は、 [0001]方向に延びるよう に形成されている。また、半導体素子部 310には、 [0001]方向に延びるリッジ部 31 6の両端部に、（0001)面および (000— 1)面の劈開面からなる共振器面 310aが形 成されている。半導体素子部 310の長さ（共振器長） L1は、約 900 であり、幅 W 1は、約 200 mである。なお、半導体素子部 310のその他の構造は、上記第 2実施 形態と同様である。
[0102] ここで、第 4実施形態では、半導体素子部 310は、 (1 - 100)面を有する主面 310 bの面内方向において、短辺方向である [ 1 120]方向に最も大きい約 5. 59 X 1 0— —1近傍の熱膨張係数を有するとともに、長辺方向である [0001]方向に最も小 さい約 3. 17 X IO^K—1近傍の熱膨張係数を有するように構成されている。なお、主 面 310bは、本発明の「第 1の面」である。
[0103] また、第 4実施形態では、 n型 GaN基板 330の裏面側の共振器面 310aから約 10 inの長さ L2を除く部分には、 n側電極 120が形成されている。すなわち、 n型 GaN 基板 330の裏面の形状が長方形であることと、共振器面 310a近傍に n側電極 120が 形成されていないことにより、主面 310bの面内で熱膨張係数の最も大きい方向と、 熱膨張係数の最も小さい方向とを区別できるように、半導体素子部 310の外観が形 成されている。なお、半導体素子部 310のその他の構造は、上記第 2実施形態と同 様である。
[0104] また、第 4実施形態では、サブマウント 340は、 A1を含浸した黒鉛粒子焼結体により 構成される炭素および金属の複合材料からなる。また、サブマウント 340は、約 300 a mの厚み、約 1200 mの長さ L4および約 800 mの幅 W3を有する直方体であ る。また、サブマウント 340の長辺方向は、矢印 F方向と平行であり、短辺方向は、矢 印 E方向と平行である。ここで、サブマウント 340は、黒鉛結晶面と垂直な面がサブマ ゥント 340の主面 340aとなり、矢印 E方向が黒鉛結晶面と垂直な方向に加工されて いるとともに、矢印 F方向が黒鉛結晶面と平行な方向に加工されている。したがって、 サブマウント 340は、主面 340aの面内方向において、黒鉛結晶面と垂直な方向（矢 印 E方向）に最も大きい約 7 X 10— —1の熱膨張係数を有するとともに、黒鉛結晶面 と平行な方向（矢印 F方向）に最も小さい約 4 X 10— ^Κ—1の熱膨張係数を有する。
[0105] また、第 4実施形態では、サブマウント 340の主面 340a上には、 AuSnなど力、らな る AuSnなどからなる半田層 150が形成されて!/、る。半田層 150には、約 200 μ mの 幅 W4と、約 50 mの長さ L5を有する長方形の切り欠きが形成されている。すなわち 、サブマウント 340の主面 340aの形状が長方形であることと、半田層 150に長方形 の切り欠きが形成されていることにより、主面 340aの面内で熱膨張係数の最も大きい 方向と、熱膨張係数の最も小さい方向とを区別できるように、サブマウント 340の外観 が形成されている。
[0106] また、第 4実施形態では、サブマウント 340の主面 340a上には、サブマウント 340 の短辺方向と半導体素子部 310のリッジ部 316の延びる方向（共振器方向）とが一 致するように、半導体素子部 310のリッジ部 316側の主面 310bが半田層 150を介し てジャンクションダウン方式で接合されている。これにより、サブマウント 340の主面 3 40aには、半導体素子部 310の [0001]方向がサブマウント 340の F方向に一致する ように、半導体素子部 310の主面 310bが半田層 150を介して接合されている。なお 、主面 340aは、本発明の「第 2の面」の一例であり、半田層 150は、本発明の「接着 層」の一例である。
[0107] 第 4実施形態では、上記のように、（1 100)面を有する主面 310bの面内方向に おいて、 [ 1 120]方向に最も大きい約 5. 59 X 10— 6K—1近傍の熱膨張係数を有 するとともに、 [0001]方向に最も小さい約 3· W X ICT6!^1近傍の熱膨張係数を有 する半導体素子部 310と、 F方向に最も小さい約 4 X ΙΟ^Κ—1の熱膨張係数を有す るとともに、 E方向に最も大きい約 7 X IO^K—1の熱膨張係数を有するサブマウント 3 40とを設け、かつ、半導体素子部 310の最も熱膨張係数の小さい [0001]方向がサ ブマウント 340の最も熱膨張係数の小さい F方向と一致するように、半導体素子部 31 0の主面 310bを半田層 150を介してサブマウント 340の主面 340aに接合するように 構成することによって、半導体素子部 310の主面 310bの最も小さい熱膨張係数を有 する方向と、サブマウント 340の主面 340aの最も小さい熱膨張係数を有する方向と を一致させることができるので、半導体素子部 310の主面 310bとサブマウント 340の 主面 340aとの熱膨張係数の違いを小さくすることができる。 [0108] また、第 4実施形態では、半導体素子部 310の長辺方向である [0001]方向の熱 膨張係数とサブマウント 340の F方向の熱膨張係数との差を、半導体素子部 310の 短辺方向である [― 1— 120]方向の熱膨張係数とサブマウント 340の E方向の熱膨 張係数との差よりも小さくすることによって、半導体素子部 310の短辺方向（幅方向） に比べて歪みが発生しやすい長辺方向（長さ方向）に歪みが発生するのを効果的に 才卬制すること力 Sでさる。
[0109] なお、第 4実施形態のその他の効果は、上記第 1実施形態と同様である。
[0110] なお、今回開示された実施形態は、すべての点で例示であって制限的なものでは ないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特 許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内で のすベての変更が含まれる。
[0111] たとえば、上記第 1〜第 4実施形態では、半導体レーザ素子および発光ダイオード 素子に本発明を適用する例を示したが、本発明はこれに限らず、その他の半導体素 子にも適用可能である。
[0112] また、上記第 1〜第 4実施形態では、半導体素子部および LED素子部の材料とし て窒化物系半導体を用いる例を示したが、本発明はこれに限らず、半導体素子部お よび LED素子部の材料として ZnOなどのゥルツ構造を有する半導体を用いるように してもよい。
[0113] また、上記第 1〜第 4実施形態では、面内方向によって異なる熱膨張係数を有する 材料として SiCや、炭素および金属の複合材料などを用いる例を示したが、本発明 はこれに限らず、斜方晶、正方晶および六方晶などの結晶構造を有することにより、 面内方向によって異なる熱膨張係数を有する材料を用いるようにしてもよい。
[0114] また、上記第 1〜第 4実施形態では、主面として（11 20)面または（1 100)面な どを用いる例を示した力 本発明はこれに限らず、主面として (H K Η— Κ 0) 面を用いてもよいし、（Η Κ Η— Κ 0)面から数度程度オフした面を用いてもよ い。
[0115] また、上記第 1〜第 4実施形態では、接着層として AuSnなどからなる半田層を用い る例を示した力 本発明はこれに限らず、 AuSn以外からなる半田層を接着層として 用いてもよい。たとえば、 InSn、 SnAgCu、 SnAgBi、 SnAgCuBi, SnAgBiln, Sn Zn、 SnCu、 SnBiおよび SnZnBiなどからなる半田を接着層として用いてもよい。ま た、導電性ペーストなどの材料を接着層として用いてもょレ、。

Claims

請求の範囲
[1] 第 1の面を有するとともに、前記第 1の面の面内方向において異なる熱膨張係数を 有する複数の方向を含む半導体素子部と、
第 2の面を有するとともに、前記第 2の面の面内方向において異なる熱膨張係数を 有する複数の方向を含み、かつ、前記半導体素子部の第 1の面が前記第 2の面と接 合された基体とを備え、
前記半導体素子部の第 1の面における熱膨張係数の最も大きい方向が、前記基体 の第 2の面における熱膨張係数の最も小さい方向よりも最も大きい方向側に近くなる ように、前記基体に対して前記半導体素子部が接合されている、半導体素子。
[2] 前記半導体素子部の第 1の面の面内方向における熱膨張係数の最も大きい方向 は、前記基体の第 2の面の面内方向における熱膨張係数の最も大きい方向と実質的 に一致する、請求項 1に記載の半導体素子。
[3] 前記半導体素子部の第 1の面の面内方向における最も大きい熱膨張係数および 最も小さい熱膨張係数がそれぞれ α および α であり、
EL ES
前記基体の第 2の面の面内方向における最も大きい熱膨張係数および最も小さい 熱膨張係数がそれぞれ α および α である場合、
SL SS
前記基体と前記半導体素子部との各方向の熱膨張係数の間には、少なくとも《
SL
^ a ま/こ ίま > a ^ ま/こ i ^ OL ま 7こ i a
EL SS SL ES SS EL SL ES EL SS
a のうちのいずれか一つの関係が成り立つている、請求項 1に記載の半導体素子
ES
[4] 前記半導体素子部の第 1の面の面内方向における最も大きい熱膨張係数および 最も小さい熱膨張係数がそれぞれ α および α であり、
EL ES
前記基体の第 2の面の面内方向における最も大きい熱膨張係数および最も小さい 熱膨張係数がそれぞれ α および α である場合、
SL SS
前記基体と前記半導体素子部との各方向の熱膨張係数の間には、 《 〉《 ≥
SL SS
> または a > ≥ > の関係が成り立つている、請求項 1に記載
EL ES EL ES SL SS
の半導体素子。
[5] 前記半導体素子部の第 1の面における最も大きい熱膨張係数および最も小さい熱 膨張係数がそれぞれ α および α であり、
EL ES
前記基体の第 2の面における最も大きい熱膨張係数および最も小さい熱膨張係数 がそれぞれ α および α である場合、
SL SS
I a - a \ > \ a ~ a |であれば、長辺の方向の熱膨張係数が α とな
SL EL SS ES ES
るように前記半導体素子部の第 1の面が長方形状に形成され、
I a - a \ < \ a ~ a |であれば、長辺の方向の熱膨張係数が α とな
SL EL SS ES EL
るように前記半導体素子部の第 1の面が長方形状に形成されている、請求項 1に記 載の半導体素子。
[6] 前記半導体素子部の第 1の面の面内方向における熱膨張係数の最も大きい方向と 、前記半導体素子部の第 1の面の面内方向における熱膨張係数の最も小さい方向と を区別できるように、前記半導体素子部の外観が形成されている、請求項 1に記載の 半導体素子。
[7] 前記半導体素子部の前記第 1の面の形状が、略長方形に形成されている、請求項
1に記載の半導体素子。
[8] 前記基体の第 2の面の面内方向における熱膨張係数の最も大きい方向と、前記基 体の第 2の面の面内方向における熱膨張係数の最も小さい方向とを区別できるよう に、前記半導体素子部の外観が形成されている、請求項 1に記載の半導体素子。
[9] 前記半導体素子部は、前記第 1の面を有するとともに、六方晶構造またはウルッ鉱 構造を有する半導体層を含み、
前記第 1の面は、 Ηおよび Κの少なくともいずれか一方が 0ではない整数とした場合 に、実質的に（Η Κ Η— Κ 0)面である、請求項 1に記載の半導体素子。
[10] 前記基体の第 2の面と、前記半導体素子部の第 1の面とを接合するための接着層 をさらに備える、請求項 1に記載の半導体素子。
[11] 前記基体および前記接着層は、共に導電性を有する、請求項 10に記載の半導体 素子。
[12] 前記接着層は、前記半導体素子部の共振器面から共振器の延びる方向に所定の 距離を隔てた領域に設けられている、請求項 10に記載の半導体素子。
[13] 前記基体のヤング率は、前記半導体素子部のヤング率よりも小さくなるように構成さ れている、請求項 1に記載の半導体素子。
[14] 前記半導体素子部は、発光層を含む半導体発光素子部である、請求項 1に記載の 半導体素子。
[15] 前記基体は、サブマウントである、請求項 1に記載の半導体素子。
[16] 第 1の面を有するとともに、前記第 1の面の面内方向において異なる熱膨張係数を 有する複数の方向を含む半導体素子部を形成する工程と、
第 2の面を有するとともに、前記第 2の面の面内方向において異なる熱膨張係数を 有する複数の方向を含む基体の前記第 2の面に、前記第 1の面における熱膨張係数 の最も大きい方向が前記第 2の面における熱膨張係数の最も小さい方向よりも最も 大きい方向側に近くなるように、前記半導体素子部の前記第 1の面を接合する工程と を備える、半導体素子の製造方法。
[17] 前記半導体素子部を形成する工程は、面内方向において異なる熱膨張係数を有 する複数の方向を含む成長用基板の表面上に、前記第 1の面の面内方向において 異なる熱膨張係数を有する複数の方向を含む前記半導体素子部を成長する工程を 含む、請求項 16に記載の半導体素子の製造方法。
[18] 前記基体の前記第 2の面に前記半導体素子部の前記第 1の面を接合する工程は、 前記半導体素子部を形成する工程において成長用基板上に形成した前記半導体 素子部側を前記基体に対向するように接合する工程を含み、
前記基体の前記第 2の面に前記半導体素子部の前記第 1の面を接合する工程の 後に、前記成長用基板を除去する工程をさらに備え、
前記基体は、支持基板である、請求項 16に記載の半導体素子の製造方法。
[19] 前記半導体素子部の第 1の面における最も大きい熱膨張係数および最も小さい熱 膨張係数がそれぞれ α および α であり、
EL ES
前記基体の第 2の面における最も大きい熱膨張係数および最も小さい熱膨張係数 がそれぞれ α および α である場合、
SL SS
前記第 1の面を有する前記半導体素子部を形成する工程は、
I a - a \ > \ a ~ a |であれば、長辺の方向の熱膨張係数が α とな
SL EL SS ES ES
るように前記半導体素子部の第 1の面を長方形状に形成するとともに、 I a - a \ < \ a ~ a |であれば、長辺の方向の熱膨張係数が α とな
SL EL SS ES EL
るように前記半導体素子部の第 1の面を長方形状に形成する工程を含む、請求項 1 6に記載の半導体素子の製造方法。
前記半導体素子部の第 1の面における最も大きい熱膨張係数および最も小さい熱 膨張係数がそれぞれ a および a であり、
EL ES
前記基体の第 2の面における最も大きい熱膨張係数および最も小さい熱膨張係数 がそれぞれ a および a である場合、
SL SS
前記基体の第 2の面に前記半導体素子部の第 1の面を接合する工程は、 前記基体と前記半導体素子部との各方向の熱膨張係数の間には、少なくとも a
SL
^ a た ί ^ た ί ^ た ί ^
EL SS SL ES SS EL SL ES EL SS
のうちのいずれか一つの関係が成り立つように前記基体の第 2の面の面内方向
ES
と前記半導体素子部の第 1の面の面内方向とを整合させて接合する工程を含む、請 求項 16に記載の半導体素子の製造方法。
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