KR20150048474A - 기판 분리 방법 및 이를 이용한 반도체 소자 제조 방법 - Google Patents

기판 분리 방법 및 이를 이용한 반도체 소자 제조 방법 Download PDF

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Abstract

기판 분리 방법 및 이를 이용한 반도체 소자 제조 방법이 개시된다. 상기 기판 분리 방법은, 기판 상에 개구부를 포함하는 마스크 패턴을 직접적으로 형성하고, 상기 기판을 부분적으로 제거하여 상기 기판의 상부 영역에 미세 공동을 형성하고, 상기 기판 상에 상기 마스크 패턴을 덮는 에피층을 형성하고, 상기 기판을 상기 에피층으로부터 분리하는 것을 포함한다. 상기 기판 분리 방법에 따르면, 공정 시간이 단축되어 공정 효율이 향상될 수 있다.

Description

기판 분리 방법 및 이를 이용한 반도체 소자 제조 방법{METHOD OF SEPARATING SUBSTRATE AND METHOD OF FABRICATING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 기판 분리 방법 및 이를 이용한 반도체 소자 제조 방법에 관한 것으로, 특히, 효율적으로 기판을 반도체층으로부터 분리하는 방법 및 결함 밀도가 낮은 반도체 소자 제조 방법에 관한 것이다.
발광 다이오드는 전자와 정공의 재결합으로 발생되는 광을 발하는 무기 반도체 소자로서, 최근, 디스플레이, 자동차 램프, 일반 조명 등의 여러 분야에서 사용되고 있다.
상기 발광 다이오드는 전극 형성위치에 따라서 수평형 발광 다이오드와 수직형 발광 다이오드로 분류될 수 있다.
수평형 발광 다이오드는 제조 방법이 비교적 간단하나, 하부 반도체층의 전극을 형성하기 위하여 활성층의 일부를 제거하므로 발광 면적이 감소한다. 또한, 전극들의 수평 배치로 인한 전류쏠림현상이 발생하여 발광 다이오드의 발광 효율이 감소된다. 뿐만 아니라, 수평형 발광 다이오드의 성장기판으로 사파이어 기판이 가장 폭 넓게 사용되는데, 사파이어 기판은 열전도성이 낮아서 발광 다이오드의 열방출이 어렵다. 이에 따라, 발광 다이오드의 접합 온도가 높아지며, 상기 발광 다이오드의 내부 양자 효율이 저하된다.
상기와 같은 수평형 발광 다이오드가 갖는 문제점을 해결하기 위하여, 수직형 발광 다이오드 또는 플립칩형 발광 다이오드가 개발되고 있다.
수직형 발광 다이오드는 전극이 상하 배치되고 사파이어 기판과 같은 성장기판이 분리되므로, 수평형 발광 다이오드가 갖는 문제를 해소할 수 있다. 또한, 플립칩형 발광 다이오드는 금속 범프 등에 의해 전극이 서브마운트에 직접적으로 접촉되므로, 수평형 발광 다이오드에서의 낮은 열방출 효율로 인하여 발생되는 문제점들이 개선될 수 있다.
한편, 수직형 발광 다이오드는 전극이 상하 배치되므로, 제조시 성장 기판을 분리하는 공정이 추가로 요구된다. 또한, 플립칩형 발광 다이오드에 있어서도, 광 효율을 향상시키기 위하여 성장 기판을 분리하는 기술이 적용된다.
일반적으로, 성장 기판 분리를 위하여 주로 레이저 리프트 오프(Laser Lift-off; LLO) 기술이 사용되며, 최근, 화학적 리프트 오프(Chemical Lift-off; CLO) 기술, 응력 리프트 오프(stress Lift-off; SLO) 기술 등이 연구 개발되고 있다. 그러나, 레이저 리프트 오프를 이용하여 성장 기판을 분리할 경우, 강한 에너지의 레이저로 인하여 반도체층에 크랙이 발생할 수 있고, 반도체층과 동종 물질의 성장 기판을 사용할 경우(예컨대, 질화갈륨 반도체층과 질화갈륨 기판)에는, 성장 기판과 반도체층 간의 에너지 밴드갭 차이가 작아 레이저 리프트 오프 방법을 적용하는 것이 어렵다.
한편, 화학적 리프트 오프 또는 응력 리프트 오프를 이용하여 기판을 분리하려면, 기판과 반도체층 사이에 소정의 공간이 존재할 것이 요구된다. 예를 들어, 도 1의 (a) 내지 (d)에 도시된 바와 같이, 기판(110) 상에 희생층(210)을 형성하고, 상기 희생층(210)에 공동(130)을 형성하여 기판(110)과 에피층(140) 사이에 소정의 공간을 마련하고, 상기 공동(130)에 식각 용액을 투입하거나 응력을 가하여 기판(110)을 분리하는 방법이 이용된다. 이때, 공동(130)을 형성하는 것은, 도 1의 (b) 및 (c)에 도시된 바와 같이, 희생층(210) 상에 마스크 패턴(120)을 형성하고, 희생층(210)을 전기화학식각(ECE)하여 미세 공동(131)을 형성하는 방법을 이용한다.
이러한 종래의 기판 분리 방법을 이용하기 위해서는 희생층(210)의 형성이 필수적으로 요구된다. 그런데, MOCVD를 이용하여 희생층(210)을 형성하는 공정은 약 4 내지 5시간 소요되어 그만큼 반도체 소자의 제조 시간이 길어져, 생산성을 떨어뜨린다. 또한, 기판(110) 자체에 존재하는 결함, 예를 들어, 닷(dot) 형태나 스트라이프 형태로 존재하는 결함 응집 영역으로부터 결함이 희생층(210)으로 전파되고, 희생층(210)에 전파된 결함은 에피층(140)으로 전파되면서 반도체 소자의 불량을 야기한다. 따라서, 상기 결함의 전파를 방지하고, 공정 효율을 개선시킬 수 있는 기판 분리 방법 및 반도체 소자 제조 방법이 요구된다.
본 발명이 해결하고자 하는 과제는, 공정 효율이 향상된 기판 분리 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 공정 시간이 단축되어 제조가 용이하고, 결함 밀도가 낮은 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 기판 분리 방법은, 기판 상에 개구부를 포함하는 마스크 패턴을 직접적으로 형성하고; 상기 기판을 부분적으로 제거하여 상기 기판의 상부 영역에 미세 공동을 형성하고; 상기 기판 상에 상기 마스크 패턴을 덮는 에피층을 형성하고; 상기 기판을 상기 에피층으로부터 분리하는 것을 포함한다.
상기 기판은 질화물계 기판을 포함할 수 있다.
상기 미세 공동을 형성하는 것은, 전기화학식각을 이용하여 상기 기판 상부 영역을 부분적으로 제거하는 것을 포함할 수 있다.
상기 기판은 도핑된 기판일 수 있다.
또한, 상기 기판은 제1 도핑 농도로 도핑된 하부층 및 제2 도핑 농도로 도핑된 상부층을 포함할 수 있고, 상기 제2 도핑 농도는 제1 도핑 농도보다 높을 수 있다.
상기 제2 도핑 농도는 5×1018 내지 7×1018 /cm3일 수 있다.
다른 실시예들에서, 상기 기판은 상면에 노출된 결함 응집 영역을 포함할 수 있다.
상기 전기화학식각은 적어도 두 단계의 전압을 인가하여 수행될 수 있고, 1단계 전기화학식각 시 인가되는 전압은 25 내지 35V일 수 있고, 2단계 전기화학식각 시 인가되는 전압은 상기 1단계에서 인가되는 전압 이상의 전압일 수 있다.
상기 에피층을 형성함과 아울러, 상기 미세 공동은 공동으로 형성될 수 있다.
상기 기판 분리 방법은, 상기 기판을 상기 에피층으로부터 분리하기 전에, 상기 마스크 패턴의 적어도 일부를 화학 식각으로 제거하는 것을 더 포함할 수 있다.
상기 기판을 상기 에피층으로부터 분리하는 것은, 상기 기판과 상기 에피층 사이에 응력을 가하는 것을 포함할 수 있다.
다른 실시예들에 있어서, 상기 기판 분리 방법은, 상기 분리된 기판의 상면을 부분적으로 제거하여, 상기 기판의 상면을 평평하게 형성하는 것을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 다른 반도체 소자 제조 방법은, 기판 상에 개구부를 포함하는 마스크 패턴을 직접적으로 형성하고; 상기 기판을 부분적으로 제거하여 상기 기판의 상부 영역에 미세 공동을 형성하고; 상기 기판 상에 상기 마스크 패턴을 덮는 에피층을 형성하고; 상기 기판을 상기 에피층으로부터 분리하는 것을 포함하고, 상기 에피층은 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 위치하는 활성층, 상기 활성층 상에 위치하는 제2 도전형 반도체층을 포함한다.
상기 기판은 질화물계 기판을 포함할 수 있다.
상기 미세 공동을 형성하는 것은, 전기화학식각을 이용하여 상기 기판 상부 영역을 부분적으로 제거하는 것을 포함할 수 있다.
또한, 상기 에피층을 형성함과 아울러, 상기 미세 공동은 공동으로 형성될 수 있다.
상기 반도체 소자 제조 방법은, 상기 기판을 상기 에피층으로부터 분리하기 전에, 상기 에피층 상에 지지 기판을 형성하는 것을 더 포함할 수 있다.
또한, 상기 반도체 소자 제조 방법은, 상기 지지 기판을 형성하기 전에, 상기 에피층 상에 금속층을 형성하는 것을 더 포함할 수 있고, 상기 금속층은 본딩층 및 반사층을 포함할 수 있다.
다른 실시예들에서, 반도체 소자 제조 방법은, 상기 에피층의 상기 기판으로부터 분리된 표면 상에 제1 전극을 형성하는 것을 더 포함할 수 있다.
나아가, 반도체 소자 제조 방법은, 상기 에피층의 상기 기판으로부터 분리된 표면의 거칠기를 증가시키는 것을 더 포함할 수 있다.
상기 기판은 비극성 또는 반극성의 성장면을 가질 수 있다.
본 발명에 따르면, 희생층을 형성하지 않고 기판에 직접 공동을 형성하여 기판과 에피층을 분리한다. 따라서, 기판 분리 공정 시간이 단축될 수 있어서 반도체 소자의 제조 공정 효율이 향상될 수 있다.
또한, 에피층을 기판에 직접적으로 성장시키므로, 에피층에 결함이 전파되어 결함 밀도가 증가하는 것을 방지하여 결정성 및 표면이 우수한 에피층 및 반도체 소자가 제공될 수 있다.
도 1은 종래의 기판 분리 방법을 설명하기 위한 단면도들이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 기판 분리 방법 및 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 9 및 도 10은 본 발명의 또 다른 실시예에 따른 분리된 기판을 재사용하는 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 있는 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2의 (a)를 참조하면, 기판(100)을 준비한다. 기판(100)은 에피층(140)을 성장시킬 수 있는 기판일 수 있으며, 질화갈륨 기판 또는 질화알루미늄 기판과 같은 질화물계 기판을 포함할 수 있다. 또한, 기판(100)은 소정 도핑 농도로 도핑된 기판일 수 있고, 나아가, 상기 도핑은 n-형 도핑일 수 있다. 상기 소정 도핑 농도는 약 1×1018 내지 3×1018 /cm3일 수 있다.
또한, 질화물계 기판(110)은 다양한 성장면을 포함할 수 있고, 특히, 본 실시예에 있어서, 상기 기판(110)은 그 성장면으로서 m면((1-100)), a면((11-20)과 같은 비극성의 성장면 또는 (20-21) 면과 같은 반극성의 성장면을 가질 수 있다. 이에 따라, 기판(110) 상에 성장된 질화물계 반도체는 비극성 또는 반극성의 특성을 가질 수 있어서, 자발분극으로 인한 내부 양자 효율 저하를 최소화할 수 있다.
다만, 기판(100)은 이에 한정되지 않으며, 도 2의 (b) 및 (c)에 도시된 바와 같은 구성을 포함할 수도 있다.
도 2의 (b)를 참조하면, 기판(100a)은 결함 응집 영역(111a)을 포함할 수 있고, 상기 결함 응집 영역(111a)은 기판(100a)의 상면에 노출될 수 있다. 특히, 상기 기판(100a)은 비극성 또는 반극성의 성장면을 갖는 기판일 수 있다. 이러한 비극성 또는 반극성의 성장면을 갖는 기판(110a)은 복수의 시드 기판 상에 HVPE를 이용하여 질화물 단결정을 성장시키고, 상기 질화물 단결정을 슬라이싱하여 제공될 수 있다. 이에 따라, 복수의 시드 기판들 사이의 계면으로부터 발생된 결함 응집 영역(111a)이 형성될 수 있다. 결함 응집 영역(111a)은 질화물계 기판(110a)의 제조 방법에 따라, 스트라이프 패턴 또는 닷(dot) 패턴 등을 갖도록 형성될 수도 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 결함 응집 영역(111a)은 기판(110a)의 상면 표면, 즉, 기판(110a)의 성장면에 노출될 수 있다.
또한, 도 2의 (c)를 참조하면, 기판(110b)은 하부층(111b) 및 상부층(113b)을 포함할 수 있다. 하부층(111b)은 제1 도핑 농도로 도핑될 수 있고, 상부층(113b)은 제2 도핑 농도로 도핑될 수 있으며, 이때 제2 도핑 농도는 제1 도핑 농도보다 높을 수 있다. 예를 들어, 제1 도핑 농도는 약 1×1018 내지 3×1018 /cm3일 수 있고, 제2 도핑 농도는 약 5×1018 내지 7×1018 /cm3일 수 있다. 또한, 하부층(111b)은 상부층(113b)에 비해 상대적으로 매우 큰 두께를 가질 수 있고, 예컨대, 하부층(111b)은 약 330 내지 370㎛의 두께를 가질 수 있고, 상부층(113b)은 약 2 내지 3㎛의 두께를 가질 수 있다. 이와 같이, 기판(110b)의 상부에 고농도 도핑된 상부층(113b)을 포함하는 기판을 이용함으로써, 후술하는 전기화학식각에 의해 형성되는 미세 공동(131)이 더욱 효과적으로 형성될 수 있다. 이러한 기판(110b)의 도핑 농도는 기판(110b)의 제조 시 필요에 따라 조절될 수 있다.
이와 같이, 도 2의 (b) 및 (c)를 이용하여 두 종류의 기판(110b, 110c)을 설명하고 있으나, 본 발명은 이에 한정되지 않고, 상기 구성들이 복합적으로 적용된 기판을 이용할 수도 있다.
이어서, 도 3을 참조하면, 기판(110) 상에 마스크 패턴(120)을 직접적으로 형성한다.
마스크 패턴(120)은 개구부(121)를 포함할 수 있고, 상기 개구부(121)에 의해 기판(110)의 상면이 부분적으로 노출될 수 있다. 마스크 패턴(120)은 개구부(121)를 포함하여, 다양한 형태의 패턴을 가질 수 있다. 예를 들어, 마스크 패턴(120)은 스트라이프 패턴, 아일랜드 패턴, 메쉬 패턴 등으로 다양하게 형성될 수 있다. 마스크 패턴(120)의 패턴 형태에 따라, 후술하는 공정에서 공동(130)이 형성되는 영역이 정의될 수 있으며, 특히 본 실시예에 있어서, 상기 마스크 패턴(120) 스트라이프 패턴일 수 있다.
마스크 패턴(120)은 SiO2를 포함할 수 있으며, 전자선증발(e-beam evaporation) 및 사진 식각 공정을 통해서 일정 형태의 패턴을 갖도록 형성될 수 있다. 다만, 이에 한정되는 것은 아니며, 이 기술 분야의 통상의 지식을 가진 자(이하, "통상의 기술자"라 한다)에게 공지된 증착 기술 및 리프트 오프 기술 등을 이용하여 형성할 수도 있다. 또한, 마스크 패턴(120)은 SiO2외에 SiNx와 같은 다른 절연성 물질을 포함할 수도 있다.
도 4를 참조하면, 기판(110)을 부분적으로 제거하여 기판(110) 내에, 특히, 기판(110) 상부 영역에 미세 공동(131)을 형성한다.
기판(110)을 부분적으로 제거하는 것은, 예를 들어, 전기화학식각(Electro-Chemical Etching; ECE)을 이용하여 기판(110)을 부분적으로 식각하는 것을 포함할 수 있다. 이에 따라, 개구부(121) 아래 영역 및 그 주변 영역의 기판(110)에 미세 공동(131)이 형성될 수 있다.
전기화학식각 공정에 대해 구체적으로 설명하면, 먼저, 기판(110) 상에 식각 전극(미도시)을 형성한다. 예를 들어, 서로 이격된 세 개의 In 전극을 기판(110)에 전기적으로 연결되도록 형성한다. 이어서, 기판(110)과 음극 전극(예를 들어, Pt 전극)을 용액에 담근다. 상기 용액은 전해질 용액일 수 있고, 예를 들어, 옥살산, HF 또는 NaOH를 포함하는 전해질 용액일 수 있다. 그리고 상기 식각 전극과 상기 음극 전극에 일정 전압을 가하면, 기판(110)이 부분적으로 식각되어 도 4에 도시된 바와 같은 미세공동(131)이 형성될 수 있다. 전기화학식각 공정에서 마스크 패턴(120)은 식각 마스크 역할을 할 수 있고, 이에 따라, 미세공동(131)은 개구부(121) 아래 영역 및 그 주변 영역의 기판(110) 내에 주로 형성될 수 있다.
상기 전기화학식각 공정에서 상기 용액의 조성 및 농도, 전압 인가 시간, 인가 전압을 선택적으로 적용하여, 미세 공동(131)의 크기 및 형성 영역을 조절할 수 있다. 예를 들어, 10~60V 범위의 전압을 연속적으로 인가하여 기판(110)을 부분적으로 식각하여 미세 공동(131)을 형성할 수 있고, 또한, 두 단계 이상의 전압을 인가하는 전기화학식각 공정을 이용하여 미세 공동(131)을 형성할 수도 있다.
한편, 종래의 기판 분리 방법은 기판(110) 상에 희생층(210)을 형성하고, 상기 희생층(210)을 전기화학식각하여 미세 공동(131)을 형성하는 방법을 포함한다. 이때, 희생층(210)은 약 6×1018 /cm3의 도핑 농도를 가지므로, 9 내지 20V 정도의 전압을 인가하여 전기화학식각을 수행하였다. 그러나, 본 발명의 기판 분리 방법은, 희생층(210)을 이용하지 않고, 기판(110)에 직접적으로 미세 공동(131)을 형성하므로, 상기 종래의 전기화학식각 인가 전압에 비해 높은 전압을 인가하여 전기화학식각 공정을 수행하는 것이 바람직하다.
예를 들어, 1단계 전기화학식각 공정에서 약 25V 내지 30V의 전압을 90초간 인가하고, 이어서 2단계 전기화학식각 공정에서 상기 1단계 인가 전압 이상의 전압을 약 3분간 인가하는 것으로 전기화학식각 공정을 수행할 수 있다. 이에 따라, 도 2에 도시된 바와 같이, 상대적으로 작은 크기의 미세 공동이 먼저 형성되고, 상대적으로 큰 크기의 미세 공동이 형성될 수 있다.
두 단계로 전기화학식각 수행함으로써, 기판(110) 표면의 양호한 결정성을 유지할 수 있고, 아울러, 기판(110)의 내부에 상대적으로 큰 미세 공동을 형성할 수 있어 후속 공정에 유리하다.
본 발명에 따르면, 별도의 희생층(210)을 형성하지 않고, 기판(110) 자체에 전기화학식각 공정을 수행하여 기판(110)을 부분적으로 제거하여, 기판(110)의 결함이 에피층(140)에 전파되는 것을 방지할 수 있다. 즉, 에피층(140)의 성장에 따라 결함이 점점 증가하면서 전파되는 것이 방지될 수 있고, 따라서 본 발명의 기판 분리 방법 및 반도체 소자 성장 방법에 따른 에피층(140)은 양호한 표면 및 결정성을 가질 수 있다. 뿐만 아니라, 희생층(210)을 형성하는 과정을 생략할 수 있으므로, 공정 시간이 단축될 수 있어 공정 효율이 향상될 수 있다.
본 실시예에서는, 미세 공동(131)을 전기화학식각을 이용하여 형성하는 것으로 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 화학식각(Chemical Etching; EC), 광화학식각(Photo Enhanced Chemical Etching; PCE)을 이용하여 미세 공동(141)을 형성하는 것도 본 발명의 범위에 포함된다.
이어서, 도 5를 참조하면, 기판(110) 상에 마스크 패턴(120)을 덮는 에피층(140)을 형성함과 아울러, 기판(110)에 공동(130)을 형성한다.
에피층(140)은 제1 도전형 반도체층(141), 활성층(143) 및 제2 도전형 반도체층(145)을 포함할 수 있으며, 순차적으로 성장되어 형성될 수 있다.
제1 도전형 반도체층(141)은 MOCVD, MBE, 또는 HVPE 등의 기술을 이용하여 기판(110) 상에 성장될 수 있다. 제1 도전형 반도체층(141)은 개구부(121) 의해 상면이 노출된 기판(100)의 영역을 시드(seed)로 하여 성장될 수 있으며, 성장 중에 수직 방향 성장뿐 아니라, 수평 방향 성장을 동반할 수 있다. 이에 따라, 제1 도전형 반도체층(141)은 마스크 패턴(120)을 덮도록 성장될 수 있다.
또한, 제1 도전형 반도체층(141)이 성장되는 동안, 미세공동(131)이 서로 합쳐지거나 확장하여 공동(130)이 형성될 수 있다. 따라서, 공동(130)은 미세공동(131)이 형성되어있던 영역에서 주로 형성되며, 미세공동(131)이 형성되어 있던 영역보다 더 확장된 영역을 갖도록 형성될 수도 있다. 공동(130)은 개구부(121) 아래 영역의 기판(110) 내에 주로 형성될 수 있고, 나아가, 상기 공동(130)은 마스크 패턴(120)에 덮여진 영역 아래에 부분적으로 확장될 수 있다.
이어서, 제1 도전형 반도체층(141) 상에 활성층(143) 및 제2 도전형 반도체층(145)을 성장시켜, 에피층(140)을 형성한다.
활성층(143) 및 제2 도전형 반도체층(145)은 제1 질화물 반도체층(141)과 유사하게, MOCVD, MBE, 또는 HVPE 등의 기술을 이용하여 성장될 수 있다.
에피층(140)의 각 반도체층들(141, 143, 145)은 (Al, Ga, In)N을 포함할 수 있다. 본 실시예에 있어서, 제1 도전형 반도체층(141)은 n형 반도체층이고, 제2 도전형 반도체층(143)은 p형 반도체층이나, 그 반대일 수도 있다. 활성층(143)은 다중양자우물 구조(MQW)를 포함할 수 있으며, 상기 다중 양자우물구조를 이루는 반도체층들이 원하는 피크 파장의 광을 방출하도록, 상기 반도체층들을 이루는 원소 및 그 조성이 조절될 수 있다.
상기 제1 도전형 반도체층(141)은 언도프트(un-doped)층과 도핑층을 포함할 수 있다. 제1 도전형 반도체층(141) 형성시 언도프트층을 먼저 성장시키고, 이후 도핑층을 형성하여, 제1 도전형 반도체층(141)이 다중층을 포함하도록 할 수 있다. 이와 같이, 제1 도전형 반도체층(141)의 형성시 초기에 언도프트층을 먼저 성장시킴으로써, 제1 도전형 반도체층(141)의 결정 품질을 개선할 수 있다.
본 발명의 에피층(140)은 희생층(210)으로부터 성장되어 형성되지 않고, 기판(110)을 직접 시드로 이용하여 형성된다. 따라서, 상기 에피층(140)은 종래에 비해 낮은 결함 밀도를 가질 수 있다. 또한, 희생층(210)의 형성 과정을 생략할 수 있으므로, 반도체 소자 제조 공정의 공정 효율이 향상될 수 있다.
이하, 질화물 반도체 물질을 포함하는 반도체층들(141, 143, 145)과 관련된 주지 기술내용의 설명은 생략하며, 상기 주지 기술내용 역시 본 발명의 범위 내에 포함될 수 있다.
이어서, 도 6을 참조하면, 에피층(140) 상에 지지 기판(160)을 형성한다. 나아가, 지지 기판(160)을 형성하기 전에, 에피층(140)에 금속층(150)을 더 형성할 수 있다.
금속층(150)은 본딩층(미도시) 및 반사층(미도시)을 포함할 수 있으며, 본딩층은 지지 기판(160)과 에피층(140)을 본딩할 수 있다.
본딩층은 지지 기판(160)을 에피층(140)에 본딩하는 역할을 할 수 있으며, 지지 기판(160)을 에피층(140)에 본딩하는 것은, 공정 본딩(Eutectic bonding)을 이용하는 것을 포함할 수 있다. 예를 들어, 상기 본딩층이 AuSn을 포함할 수 있으며, AuSn 공정 본딩(Eutectic bonding)에 의해 지지 기판(160)이 에피층(140)에 본딩될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 본 발명은 온도 변화를 수반하는 다른 물질을 이용한 본딩 방법을 이용하는 것도 모두 포함한다.
상기 반사층은 반사 금속층과 베리어 금속층을 포함할 수 있고, 베리어 금속층은 반사 금속층을 덮도록 형성될 수 있다. 금속층은 증착 및 리프트 오프 기술 등을 이용하여 형성될 수 있다.
반사 금속층은 광을 반사시키는 역할을 할 수 있고, 또한, 에피층(140)과 전기적으로 연결된 전극 역할을 할 수도 있다. 따라서, 반사 금속층은 높은 반사도를 가지면서 오믹 접촉을 형성할 수 있는 물질을 포함하는 것이 바람직하다. 상기 반사 금속층은, 예를 들어, Ni, Pt, Pd, Rh, W, Ti, Al, Ag 및 Au 중 적어도 하나를 포함하는 금속을 포함할 수 있다. 또한, 상기 베리어 금속층은 반사 금속층과 다른 물질의 상호 확산을 방지한다. 이에 따라, 상기 반사 금속층의 손상에 의한 접촉 저항 증가 및 반사도 감소를 방지할 수 있다. 베리어 금속층은 Ni, Cr, Ti을 포함할 수 있으며, 다중층으로 형성될 수 있다.
지지 기판(160)은 절연성 기판, 도전성 기판, 또는 회로 기판일 수 있다. 예를 들어, 지지 기판(160)은 사파이어 기판, 질화물 기판, 유리 기판, 실리콘 카바이드 기판, 실리콘 기판, 금속 기판, 세라믹 기판 또는 PCB 기판일 수 있으며, 특히, 본 실시예의 지지 기판(160)은 금속을 포함하는 전도성 기판일 수 있다.
이어서, 도 7을 참조하면, 기판(110)을 에피층(140)으로부터 분리한다. 분리 과정에서, 기판(110) 내의 공동(130) 주변의 영역이 분리됨으로써, 기판(110)이 에피층(140)으로부터 분리될 수 있다. 기판(110)이 분리된 후, 제1 도전형 반도체층(141)의 분리된 표면에는 잔류하는 기판의 일부분(110r)이 형성될 수 있으며, 제1 도전형 반도체층(141)의 분리된 표면에 요철 구조가 형성될 수 있다.
기판(110)을 분리하는 것은 화학적 리프트 오프 또는 응력 리프트 오프를 이용하여 분리하는 것을 포함할 수 있다.
화학적 리프트 오프를 이용하여 기판(110)을 분리하는 경우, BOE(Buffered Oxide Etchant)를 이용하여 마스크 패턴(120)을 제거함으로써, 기판(110)과 에피층(140) 사이에 이격 공간을 형성하여 분리할 수 있다. 이때, 공동(130)과 마스크 패턴(120)이 제거된 영역의 이격 공간을 통해, 기판(110)이 에피층(140)으로부터 용이하게 분리될 수 있으며, 마스크 패턴(120) 제거 후, 에피층(140)과 기판(110) 사이에 응력을 가하는 것을 더 수행할 수도 있다.
응력 리프트 오프를 이용하는 경우, 기판(110)과 에피층(140) 사이에 응력을 인가하여, 공동(130) 주변에 응력이 집중되도록 하여 마스크 패턴(120) 또는 기판(110) 상부 영역의 깨짐을 이용하여 기판(110)을 에피층(140)으로부터 분리할 수도 있다.
다만, 본 발명이 이에 한정되는 것은 아니며, 다양한 방법을 이용하여 발광 소자 제조용 템플릿을 분리할 수 있다.
이어서, 도 8을 참조하면, 기판(110)이 분리된 에피층(140), 금속층(150) 및 지지 기판(160)을 소자 단위로 분할하고, 제1 도전형 반도체층(141)의 분리된 표면 상에 제1 전극(180)을 형성함으로써, 반도체 소자가 제공될 수 있다. 나아가, 본 실시예의 반도체 소자 제조 방법은, 제1 도전형 반도체층(141)의 표면의 거칠기를 증가시키는 것을 더 포함할 수 있고, 또한, 에피층(140)의 노출된 면을 보호하는 패시베이션층(170)을 형성하는 것을 더 포함할 수 있다.
도 9 및 도 10은 본 발명의 또 다른 실시예에 따른 분리된 기판을 재사용하는 방법을 설명하기 위한 단면도들이다.
도 9를 참조하면, 에피층(140)으로부터 분리된 기판(110)의 분리면에는 요철 영역(115)이 형성될 수 있다. 상기 요철 영역(115)은 공동(130)의 형성에 의해 발생된 것일 수 있다.
기판(110)을 재사용하기 위해서는 반도체층들이 성장될 수 있도록, 성장면이 평평하게 형성되는 것이 바람직하다. 따라서, 분리된 기판(110)의 요철 영역(115)을 물리적 및/또는 화학적 식각 방법을 이용하여 제거함으로써, 도 10에 도시된 바와 같은 평평한 표면이 제공될 수 있다. 이에 따라, 도 10에 도시된 기판(110')은 반도체 소자 제조용으로 재사용될 수 있다.
기판(110) 전체의 두께에서 요철 영역(115)이 차지하는 두께는 매우 작은 비율이므로, 요철 영역(115)을 제거하더라도, 기판(110')을 재사용할 때 문제가 되지 않는다. 예를 들어, 기판(110)의 전체 두께는 300㎛인 반면, 요철 영역(115)이 차지하는 두께는 수㎛에 불과하다.
따라서, 본 발명의 기판 분리 방법 및 반도체 소자 제조 방법에 따르면, 성장 기판으로 사용된 기판을 다시 재사용할 수 있다. 특히, 질화갈륨 기판과 같은 고가의 기판을 이용하는 경우, 기판을 재사용함으로써 공정 단가를 절감할 수 있다.
본 발명의 기판 분리 방법은 수직형 발광 소자, 플립칩형 발광 소자 등 기판 분리 공정을 적용할 수 있는 다양한 발광 소자의 제조에 적용될 수 있다. 따라서 본 발명이 상술한 실시예들과 같이 수직형 발광 소자의 제조에 제한되는 것은 아니다. 또한, 상기 실시예들은 본 발명의 특허청구범위에 의한 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변형과 변경이 가능하고, 본 발명은 특허청구범위에 의한 기술적 사상을 모두 포함한다.

Claims (21)

  1. 기판 상에 개구부를 포함하는 마스크 패턴을 직접적으로 형성하고;
    상기 기판을 부분적으로 제거하여 상기 기판의 상부 영역에 미세 공동을 형성하고;
    상기 기판 상에 상기 마스크 패턴을 덮는 에피층을 형성하고;
    상기 기판을 상기 에피층으로부터 분리하는 것을 포함하는 기판 분리 방법.
  2. 청구항 1에 있어서,
    상기 기판은 질화물계 기판을 포함하는 기판 분리 방법.
  3. 청구항 2에 있어서,
    상기 미세 공동을 형성하는 것은, 전기화학식각을 이용하여 상기 기판 상부 영역을 부분적으로 제거하는 것을 포함하는 기판 분리 방법.
  4. 청구항 3에 있어서,
    상기 기판은 도핑된 기판인 기판 분리 방법.
  5. 청구항 4에 있어서,
    상기 기판은 제1 도핑 농도로 도핑된 하부층 및 제2 도핑 농도로 도핑된 상부층을 포함하고,
    상기 제2 도핑 농도는 제1 도핑 농도보다 높은 기판 분리 방법.
  6. 청구항 5에 있어서,
    상기 제2 도핑 농도는 5×1018 내지 7×1018 /cm3인 기판 분리 방법.
  7. 청구항 4에 있어서,
    상기 기판은 상면에 노출된 결함 응집 영역을 포함하는 기판 분리 방법.
  8. 청구항 4에 있어서,
    상기 전기화학식각은 적어도 두 단계의 전압을 인가하여 수행되고,
    1단계 전기화학식각 시 인가되는 전압은 25 내지 35V이고,
    2단계 전기화학식각 시 인가되는 전압은 상기 1단계에서 인가되는 전압 이상의 전압인 기판 분리 방법.
  9. 청구항 1에 있어서,
    상기 에피층을 형성함과 아울러, 상기 미세 공동은 공동으로 형성되는 기판 분리 방법.
  10. 청구항 9에 있어서,
    상기 기판을 상기 에피층으로부터 분리하기 전에, 상기 마스크 패턴의 적어도 일부를 화학 식각으로 제거하는 것을 더 포함하는 기판 분리 방법.
  11. 청구항 9에 있어서,
    상기 기판을 상기 에피층으로부터 분리하는 것은, 상기 기판과 상기 에피층 사이에 응력을 가하는 것을 포함하는 기판 분리 방법.
  12. 청구항 1에 있어서,
    상기 분리된 기판의 상면을 부분적으로 제거하여, 상기 기판의 상면을 평평하게 형성하는 것을 더 포함하는 기판 분리 방법.
  13. 기판 상에 개구부를 포함하는 마스크 패턴을 직접적으로 형성하고;
    상기 기판을 부분적으로 제거하여 상기 기판의 상부 영역에 미세 공동을 형성하고;
    상기 기판 상에 상기 마스크 패턴을 덮는 에피층을 형성하고;
    상기 기판을 상기 에피층으로부터 분리하는 것을 포함하고,
    상기 에피층은 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 위치하는 활성층, 상기 활성층 상에 위치하는 제2 도전형 반도체층을 포함하는 반도체 소자 제조 방법.
  14. 청구항 13에 있어서,
    상기 기판은 질화물계 기판을 포함하는 반도체 소자 제조 방법.
  15. 청구항 14에 있어서,
    상기 미세 공동을 형성하는 것은, 전기화학식각을 이용하여 상기 기판 상부 영역을 부분적으로 제거하는 것을 포함하는 반도체 소자 제조 방법.
  16. 청구항 13에 있어서,
    상기 에피층을 형성함과 아울러, 상기 미세 공동은 공동으로 형성되는 반도체 소자 제조 방법.
  17. 청구항 13에 있어서,
    상기 기판을 상기 에피층으로부터 분리하기 전에, 상기 에피층 상에 지지 기판을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  18. 청구항 17에 있어서,
    상기 지지 기판을 형성하기 전에, 상기 에피층 상에 금속층을 형성하는 것을 더 포함하고,
    상기 금속층은 본딩층 및 반사층을 포함하는 반도체 소자 제조 방법.
  19. 청구항 18에 있어서,
    상기 에피층의 상기 기판으로부터 분리된 표면 상에 제1 전극을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  20. 청구항 13에 있어서,
    상기 에피층의 상기 기판으로부터 분리된 표면의 거칠기를 증가시키는 것을 더 포함하는 반도체 소자 제조 방법.
  21. 청구항 14에 있어서,
    상기 기판은 비극성 또는 반극성의 성장면을 갖는 반도체 소자 제조 방법.
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