JP6854516B2 - 化合物半導体基板及びその製造方法 - Google Patents
化合物半導体基板及びその製造方法 Download PDFInfo
- Publication number
- JP6854516B2 JP6854516B2 JP2017140348A JP2017140348A JP6854516B2 JP 6854516 B2 JP6854516 B2 JP 6854516B2 JP 2017140348 A JP2017140348 A JP 2017140348A JP 2017140348 A JP2017140348 A JP 2017140348A JP 6854516 B2 JP6854516 B2 JP 6854516B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- partial
- compound semiconductor
- bonding
- support
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims description 512
- 239000004065 semiconductor Substances 0.000 title claims description 103
- 150000001875 compounds Chemical class 0.000 title claims description 81
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000013078 crystal Substances 0.000 claims description 52
- 239000010409 thin film Substances 0.000 claims description 48
- 238000005304 joining Methods 0.000 claims description 38
- 239000001257 hydrogen Substances 0.000 claims description 25
- 229910052739 hydrogen Inorganic materials 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 25
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 24
- 230000002093 peripheral effect Effects 0.000 claims description 12
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 claims description 10
- 229910001195 gallium oxide Inorganic materials 0.000 claims description 9
- 238000000926 separation method Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 78
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 17
- 229910010271 silicon carbide Inorganic materials 0.000 description 16
- 230000007547 defect Effects 0.000 description 11
- 239000000853 adhesive Substances 0.000 description 8
- 230000001070 adhesive effect Effects 0.000 description 8
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 7
- 238000005520 cutting process Methods 0.000 description 7
- 229910002601 GaN Inorganic materials 0.000 description 6
- 230000002950 deficient Effects 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 239000002699 waste material Substances 0.000 description 4
- 238000010030 laminating Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000003513 alkali Substances 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- -1 hydrogen ions Chemical class 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 238000005092 sublimation method Methods 0.000 description 1
Images
Classifications
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
- C30B33/04—After-treatment of single crystals or homogeneous polycrystalline material with defined structure using electric or magnetic fields or particle radiation
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
- C30B29/10—Inorganic compounds or compositions
- C30B29/16—Oxides
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
- C30B29/10—Inorganic compounds or compositions
- C30B29/36—Carbides
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
- C30B29/10—Inorganic compounds or compositions
- C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
- C30B29/403—AIII-nitrides
- C30B29/406—Gallium nitride
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
- C30B33/06—Joining of crystals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02658—Pretreatments
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
Landscapes
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Organic Chemistry (AREA)
- Crystallography & Structural Chemistry (AREA)
- Materials Engineering (AREA)
- Metallurgy (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Inorganic Chemistry (AREA)
- Recrystallisation Techniques (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Description
本発明は、化合物半導体基板及びその製造方法に関する。詳しくは、化合物半導体基板をより口径の大きい支持基板に貼り合わせて形成される化合物半導体基板及びその製造方法に関する。
高電圧用途の半導体素子の基板として、バンドギャップ幅が大きい炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）などの化合物半導体基板が着目されている。このようなワイドバンドギャップの化合物半導体においては、基板の大口径化と結晶欠陥の低減が大きな課題となっている。小口径の基板においては欠陥密度が低くなりつつあるが、大口径の基板では結晶欠陥の低減が容易ではない。例えばＳｉＣ基板の場合、昇華法により気層成長で２０００℃以上の高温下でＳｉＣ層が形成され、その結晶成長時にＳｉとＣの配列が乱れる可能性が高く、結晶欠陥密度が高くなることが知られている。そのため、ＳｉＣ半導体基板は口径４インチから６インチが一般的である。また、酸化ガリウム半導体基板の場合には、口径４インチ程度が実用上最大のサイズとなっている。
一方、半導体素子の形成に当たっては、ウエーハの口径が大きい方が生産性は高く、半導体基板の大口径化が求められている。また、ワイドバンドギャップ素子用の半導体基板のコスト低減も課題であり、基板接合によりコスト低減を図ることも提案されている（特許文献１を参照。）。例えばＳｉＣからなる半導体素子の基板としては、半導体素子が形成される表層だけが単結晶であればよい。その支持基板は結晶性を問わず、単結晶でも多結晶でも非晶質でもよい。特許文献１には、単結晶ＳｉＣ基板と支持基板である多結晶ＳｉＣ基板とを、基板表面を改質して接合する半導体基板の製造方法が開示されている。
高電圧駆動の化合物半導体素子の用途が拡大するにつれて、それらの素子の低コスト化と、より性能の高い素子の実用化が重要な課題となってきている。しかし、従来、化合物半導体基板の高品質化と大口径化を両立させることは困難であった。
本発明は、上記現状に鑑みてなされたものであり、化合物半導体基板をより口径の大きい支持基板に貼り合わせて形成される、結晶欠陥密度が低く且つ大口径の化合物半導体基板及びその製造方法を提供することを目的とする。
本発明は、上記現状に鑑みてなされたものであり、化合物半導体基板をより口径の大きい支持基板に貼り合わせて形成される、結晶欠陥密度が低く且つ大口径の化合物半導体基板及びその製造方法を提供することを目的とする。
本発明は、以下の通りである。
１．化合物半導体の単結晶からなる第１薄膜層が支持基板上に接合された化合物半導体基板であって、前記第１薄膜層は表面が中心角９０度の扇形である４つの第１部分薄膜層に分割されており、前記支持基板の中心の回りに前記第１部分薄膜層が相互に接するように配列されていることを特徴とする化合物半導体基板。
２．前記化合物半導体はＳｉＣ、酸化ガリウム及びＧａＮのうちの１つである前記１．記載の化合物半導体基板。
３．前記１．記載の化合物半導体基板の製造方法であって、化合物半導体の単結晶からなる円形の第１基板から少なくともその周縁部の一部を除去し、前記第１基板の中心を含む部分を第１部分基板として形成する部分基板形成工程と、前記第１基板よりも直径の大きい第１支持基板上に、２以上の前記第１部分基板を配列して接合した第１接合基板を形成する第１接合工程と、を含み、
前記部分基板形成工程において、前記第１基板を、その中心からの距離が半径以下である基準点において直交し且つ前記基準点を通る直径に対して等角となる２つの直線により切断し、前記中心を含む部分を第１部分基板として形成し、前記第１接合工程において、前記第１支持基板上に、前記第１支持基板の略中心に前記基準点を対応させ且つ前記直線で切断された部分が相互に接するように４つの前記第１部分基板を配列して接合する、化合物半導体基板の製造方法。
４．前記部分基板形成工程において、前記第１部分基板は、更に前記基準点を通る直径上で直交する２つの直線によって切断されて四辺形に形成され、
前記第１接合工程において、前記第１支持基板上に、前記第１支持基板の略中心に前記基準点を対応させて４つの前記第１部分基板を配列して接合する前記３．記載の化合物半導体基板の製造方法。
５．前記第１支持基板上に配列して接合された前記第１部分基板の表面に、第２支持基板を接合する第２接合工程と、前記第１支持基板を除去することにより第２接合基板を形成する第１除去工程と、を含む前記３．又は４．に記載の化合物半導体基板の製造方法。
６．前記第１接合基板又は前記第２接合基板の前記第１部分基板の表面から所定の深さに水素層を形成する水素層形成工程と、前記第１部分基板の前記表面に第３支持基板を接合する第３接合工程と、前記第１部分基板を前記水素層において分離することにより、前記第３支持基板上に前記化合物半導体の単結晶からなる第１薄膜層が形成された第３接合基板を得る分離工程と、を含む前記５．に記載の化合物半導体基板の製造方法。
７．前記化合物半導体はＳｉＣ、酸化ガリウム及びＧａＮのうちの１つである前記３．乃至６．のいずれかに記載の化合物半導体基板の製造方法。
１．化合物半導体の単結晶からなる第１薄膜層が支持基板上に接合された化合物半導体基板であって、前記第１薄膜層は表面が中心角９０度の扇形である４つの第１部分薄膜層に分割されており、前記支持基板の中心の回りに前記第１部分薄膜層が相互に接するように配列されていることを特徴とする化合物半導体基板。
２．前記化合物半導体はＳｉＣ、酸化ガリウム及びＧａＮのうちの１つである前記１．記載の化合物半導体基板。
３．前記１．記載の化合物半導体基板の製造方法であって、化合物半導体の単結晶からなる円形の第１基板から少なくともその周縁部の一部を除去し、前記第１基板の中心を含む部分を第１部分基板として形成する部分基板形成工程と、前記第１基板よりも直径の大きい第１支持基板上に、２以上の前記第１部分基板を配列して接合した第１接合基板を形成する第１接合工程と、を含み、
前記部分基板形成工程において、前記第１基板を、その中心からの距離が半径以下である基準点において直交し且つ前記基準点を通る直径に対して等角となる２つの直線により切断し、前記中心を含む部分を第１部分基板として形成し、前記第１接合工程において、前記第１支持基板上に、前記第１支持基板の略中心に前記基準点を対応させ且つ前記直線で切断された部分が相互に接するように４つの前記第１部分基板を配列して接合する、化合物半導体基板の製造方法。
４．前記部分基板形成工程において、前記第１部分基板は、更に前記基準点を通る直径上で直交する２つの直線によって切断されて四辺形に形成され、
前記第１接合工程において、前記第１支持基板上に、前記第１支持基板の略中心に前記基準点を対応させて４つの前記第１部分基板を配列して接合する前記３．記載の化合物半導体基板の製造方法。
５．前記第１支持基板上に配列して接合された前記第１部分基板の表面に、第２支持基板を接合する第２接合工程と、前記第１支持基板を除去することにより第２接合基板を形成する第１除去工程と、を含む前記３．又は４．に記載の化合物半導体基板の製造方法。
６．前記第１接合基板又は前記第２接合基板の前記第１部分基板の表面から所定の深さに水素層を形成する水素層形成工程と、前記第１部分基板の前記表面に第３支持基板を接合する第３接合工程と、前記第１部分基板を前記水素層において分離することにより、前記第３支持基板上に前記化合物半導体の単結晶からなる第１薄膜層が形成された第３接合基板を得る分離工程と、を含む前記５．に記載の化合物半導体基板の製造方法。
７．前記化合物半導体はＳｉＣ、酸化ガリウム及びＧａＮのうちの１つである前記３．乃至６．のいずれかに記載の化合物半導体基板の製造方法。
本発明の化合物半導体基板の製造方法によれば、化合物半導体の単結晶からなる円形の第１基板から少なくともその周縁部の一部を除去し、前記第１基板の中心を含む部分を第１部分基板として形成する部分基板形成工程と、前記第１基板よりも直径の大きい第１支持基板上に、２以上の前記第１部分基板を配列して接合した第１接合基板を形成する第１接合工程と、を含むため、化合物半導体の単結晶からなる小口径の第１基板を第１支持基板上に組み合わせて、大口径の単結晶基板を形成することができる。第１接合基板は、更に別の支持基板との接合、分離等の工程を経て、最終的には基板の周縁部の形状を整えることによって、円形或いは円盤形の半導体基板を構成することができる。基板を組み合わせるための加工費用により製造コストは高くなるが、製造された第１接合基板をそのまま素子基板として使用するのではなく、更に接合基板を構成するための種基板として使用すれば、多くの枚数の接合基板に充当することができ、大口径の接合基板を安価に実現することが可能になる。また、小口径の単結晶基板の方が結晶欠陥密度は低いため、これを組み合わせた基板の結晶欠陥密度は低くすることができる。
前記部分基板形成工程において、前記第１基板を、その中心からの距離が半径以下である基準点において直交し且つ前記基準点を通る直径に対して等角となる２つの直線により切断し、前記中心を含む部分を第１部分基板として形成し、前記第１接合工程において、前記第１支持基板上に、前記第１支持基板の略中心に前記基準点を対応させ且つ前記直線で切断された部分が相互に接するように４つの前記第１部分基板を配列して接合する場合には、第１基板を少なくとも２辺が直交するように切除して形成した、扇形、四辺形等の任意の形状の第１部分基板を形成することができる。そして、２以上の第１部分基板を第１支持基板の平面上に組み合わせて第１接合基板を形成することができる。また、隣り合う第１部分基板が接する境界線部には結晶の不連続が存在することになるが、これを半導体素子形成時のスクライブラインに当てることにより、損失とはならないようすることができる。
前記部分基板形成工程において、前記第１基板を、その中心からの距離が半径以下である基準点において直交し且つ前記基準点を通る直径に対して等角となる２つの直線により切断し、前記中心を含む部分を第１部分基板として形成し、前記第１接合工程において、前記第１支持基板上に、前記第１支持基板の略中心に前記基準点を対応させ且つ前記直線で切断された部分が相互に接するように４つの前記第１部分基板を配列して接合する場合には、第１基板を少なくとも２辺が直交するように切除して形成した、扇形、四辺形等の任意の形状の第１部分基板を形成することができる。そして、２以上の第１部分基板を第１支持基板の平面上に組み合わせて第１接合基板を形成することができる。また、隣り合う第１部分基板が接する境界線部には結晶の不連続が存在することになるが、これを半導体素子形成時のスクライブラインに当てることにより、損失とはならないようすることができる。
前記部分基板形成工程において、前記第１部分基板は、更に前記基準点を通る直径上で直交する２つの直線によって切断され、四辺形に形成される場合には、第１基板と第１支持基板の大きさに応じて、第１部分基板を正方形等の四辺形に形成することができ、取扱い性をよくすることができる。
前記第１接合工程において、前記第１支持基板上に、ｎ２個（ｎは２以上の自然数）の前記第１部分基板を相互に辺が接するように配列して接合する場合には、第１支持基板の大きさに応じて、４、９、１６個等の第１部分基板を整然と配列することができる。
前記第１接合工程において、前記第１支持基板上に、前記第１支持基板の略中心に前記基準点を対応させて４つの前記第１部分基板を配列して接合する場合には、各第１支持基板の境界線部を半導体素子形成時のスクライブラインとすることができる。
前記第１接合工程において、前記第１支持基板上に、ｎ２個（ｎは２以上の自然数）の前記第１部分基板を相互に辺が接するように配列して接合する場合には、第１支持基板の大きさに応じて、４、９、１６個等の第１部分基板を整然と配列することができる。
前記第１接合工程において、前記第１支持基板上に、前記第１支持基板の略中心に前記基準点を対応させて４つの前記第１部分基板を配列して接合する場合には、各第１支持基板の境界線部を半導体素子形成時のスクライブラインとすることができる。
前記第１支持基板上に配列して接合された前記第１部分基板の表面に、第２支持基板を接合する第２接合工程と、前記第１支持基板を除去することにより第２接合基板を形成する第１除去工程と、を含む場合には、第２支持基板を支持基板とし、その上に第１部分基板が組み合わされた第２接合基板を形成することができる。第２接合工程においては、第１部分基板の表面と第２支持基板とを、強固且つ高温度に耐えられるように接合することができ、種基板として好適である。
前記第１接合基板又は前記第２接合基板の前記第１部分基板の表面から所定の深さに水素層を形成する水素層形成工程と、前記第１部分基板の前記表面に第３支持基板を接合する第３接合工程と、前記第１部分基板を前記水素層において分離することにより、前記第３支持基板上に前記化合物半導体の単結晶からなる第１薄膜層が形成された第３接合基板を得る分離工程と、を含む場合には、第３支持基板を支持基板とし、その上に第１部分基板から分離された化合物半導体の単結晶からなる第１薄膜層が接合された第３接合基板を形成することができる。この第１薄膜層の厚さは薄くてよいため、前記第１接合基板上又は前記第２支持基板上に第１部分基板が組み合わされた第１接合基板又は第２接合基板を種基板として、第３支持基板上に第１薄膜層が接合された第３接合基板を多数製造することができる。第１接合基板又は第２接合基板は、小口径の第１基板と比べて大きな口径の種基板となる。
前記化合物半導体はＳｉＣ、酸化ガリウム及びＧａＮのうちの１つである場合には、前記接合基板上にそれぞれ高品質な半導体素子を形成することが可能になる。
前記第１接合基板又は前記第２接合基板の前記第１部分基板の表面から所定の深さに水素層を形成する水素層形成工程と、前記第１部分基板の前記表面に第３支持基板を接合する第３接合工程と、前記第１部分基板を前記水素層において分離することにより、前記第３支持基板上に前記化合物半導体の単結晶からなる第１薄膜層が形成された第３接合基板を得る分離工程と、を含む場合には、第３支持基板を支持基板とし、その上に第１部分基板から分離された化合物半導体の単結晶からなる第１薄膜層が接合された第３接合基板を形成することができる。この第１薄膜層の厚さは薄くてよいため、前記第１接合基板上又は前記第２支持基板上に第１部分基板が組み合わされた第１接合基板又は第２接合基板を種基板として、第３支持基板上に第１薄膜層が接合された第３接合基板を多数製造することができる。第１接合基板又は第２接合基板は、小口径の第１基板と比べて大きな口径の種基板となる。
前記化合物半導体はＳｉＣ、酸化ガリウム及びＧａＮのうちの１つである場合には、前記接合基板上にそれぞれ高品質な半導体素子を形成することが可能になる。
本発明の化合物半導体基板によれば、化合物半導体の単結晶からなる第１薄膜層が支持基板上に接合された化合物半導体基板であって、前記第１薄膜層は２以上の第１部分薄膜層に分割されており、各前記第１部分薄膜層が相互に接するように配列されているため、小口径の化合物半導体の高品質な単結晶からなる第１薄膜層が支持基板上に組み合わされた、大口径の化合物半導体基板とすることができる。
また、前記第１薄膜層は表面が中心角９０度の扇形である４つの第１部分薄膜層に分割されており、前記支持基板の中心の回りに前記第１部分薄膜層が相互に接するように配列されている場合には、隣り合う第１部分薄膜層が接するため結晶の不連続が存在する境界線部を半導体素子のスクライブラインに当てることにより、損失とはならないように利用することができる。
前記化合物半導体はＳｉＣ、酸化ガリウム及びＧａＮのうちの１つである場合には、前記支持基板上にそれぞれ高品質な半導体素子を形成するために好適な化合物半導体基板となる。
また、前記第１薄膜層は表面が中心角９０度の扇形である４つの第１部分薄膜層に分割されており、前記支持基板の中心の回りに前記第１部分薄膜層が相互に接するように配列されている場合には、隣り合う第１部分薄膜層が接するため結晶の不連続が存在する境界線部を半導体素子のスクライブラインに当てることにより、損失とはならないように利用することができる。
前記化合物半導体はＳｉＣ、酸化ガリウム及びＧａＮのうちの１つである場合には、前記支持基板上にそれぞれ高品質な半導体素子を形成するために好適な化合物半導体基板となる。
本発明について、本発明による典型的な実施形態の非限定的な例を挙げ、言及された複数の図面を参照しつつ以下の詳細な記述にて更に説明するが、同様の参照符号は図面のいくつかの図を通して同様の部品を示す。
第１基板から切り出される第１部分基板を示す平面図
４枚の第１部分基板を組み合わせる例を示す平面図及び断面図
第１基板から切り出される四辺形の第１部分基板を示す平面図
４枚の四辺形の第１部分基板を組み合わせる例を示す平面図及び断面図
９枚の四辺形の第１部分基板を組み合わせる例を示す平面図及び断面図
４枚の第１部分基板を支持基板に接合する例を示す平面図及び断面図
４枚の第１部分基板を別の支持基板に接合する例を示す平面図及び断面図
４枚の四辺形の第１部分基板を支持基板に接合する例を示す平面図及び断面図
４枚の四辺形の第１部分基板を別の支持基板に接合する例を示す平面図及び断面図
第１接合工程、第２接合工程及び第１除去工程の例を示す模式的断面図
第１接合工程、第２接合工程及び第１除去工程の別の例を示す模式的断面図
水素層形成工程及び第３接合工程を示す模式的断面図
化合物半導体基板を示す模式的平面図及び断面図
以下、図を参照しながら、本発明を詳しく説明する。
ここで示される事項は例示的なもの及び本発明の実施形態を例示的に説明するためのものであり、本発明の原理と概念的な特徴とを最も有効に且つ難なく理解できる説明であると思われるものを提供する目的で述べたものである。この点で、本発明の根本的な理解のために必要である程度以上に本発明の構造的な詳細を示すことを意図してはおらず、図面と合わせた説明によって本発明の幾つかの形態が実際にどのように具現化されるかを当業者に明らかにするものである。
ここで示される事項は例示的なもの及び本発明の実施形態を例示的に説明するためのものであり、本発明の原理と概念的な特徴とを最も有効に且つ難なく理解できる説明であると思われるものを提供する目的で述べたものである。この点で、本発明の根本的な理解のために必要である程度以上に本発明の構造的な詳細を示すことを意図してはおらず、図面と合わせた説明によって本発明の幾つかの形態が実際にどのように具現化されるかを当業者に明らかにするものである。
本実施形態に係る化合物半導体基板の製造方法は、化合物半導体の単結晶からなる円形の第１基板（１）から少なくともその周縁部の一部を除去し、第１基板（１）の中心を含む部分を第１部分基板（１１、１２）として形成する部分基板形成工程と、第１基板（１）よりも直径の大きい第１支持基板（２）上に、２以上の第１部分基板（１１、１２）を配列して接合した第１接合基板（７１）を形成する第１接合工程と、を含んでいる。
前記部分基板形成工程において、第１基板（１）を、前記円形の中心（Ｃ１）からの距離が半径以下である基準点（Ｐ１）において直交し且つ基準点（Ｐ１）を通る直径（Ｄ）に対して等角となる２つの直線（１０１、１０２）により切断し、前記円形の中心（Ｃ１）を含む部分を第１部分基板（１１、１２）として形成し、前記第１接合工程において、第１支持基板（２）上に、第１支持基板（２）の略中心（Ｃ２）に前記基準点（Ｐ１）を対応させ且つ前記直線部分（１０１、１０２）が相互に接するように４つの第１部分基板（１１、１２）を配列して接合した第１接合基板（７１）を形成することができる。（図１〜９参照）。
前記部分基板形成工程において、別の第１部分基板（１２）は、更に前記基準点（Ｐ１）を通る直径（Ｄ）上で直交する２つの直線（１０３、１０４）によって切断された四辺形に形成することができる（図３〜５参照）。
また、化合物半導体基板の製造方法は、第１支持基板（２）上に配列して接合された第１部分基板（１１）の表面に、第２支持基板（３）を接合する第２接合工程と、第１支持基板（２）を除去することにより第２接合基板（７２）を形成する第１除去工程と、を含んでもよい（図１０、１１参照）。
更に、化合物半導体基板の製造方法は、第２接合基板（７２）の第１部分基板（１１）の表面から所定の深さに水素層（１５）を形成する水素層形成工程と、第１部分基板（１１）の前記表面に第３支持基板（４）を接合する第３接合工程と、第１部分基板（１１）を水素層（１５）において分離することにより、第３支持基板（４）上に前記化合物半導体の単結晶からなる第１薄膜層（１１０）が形成された第３接合基板（７３）を得る分離工程と、を含んでもよい（図１２参照）。
前記部分基板形成工程において、第１基板（１）を、前記円形の中心（Ｃ１）からの距離が半径以下である基準点（Ｐ１）において直交し且つ基準点（Ｐ１）を通る直径（Ｄ）に対して等角となる２つの直線（１０１、１０２）により切断し、前記円形の中心（Ｃ１）を含む部分を第１部分基板（１１、１２）として形成し、前記第１接合工程において、第１支持基板（２）上に、第１支持基板（２）の略中心（Ｃ２）に前記基準点（Ｐ１）を対応させ且つ前記直線部分（１０１、１０２）が相互に接するように４つの第１部分基板（１１、１２）を配列して接合した第１接合基板（７１）を形成することができる。（図１〜９参照）。
前記部分基板形成工程において、別の第１部分基板（１２）は、更に前記基準点（Ｐ１）を通る直径（Ｄ）上で直交する２つの直線（１０３、１０４）によって切断された四辺形に形成することができる（図３〜５参照）。
また、化合物半導体基板の製造方法は、第１支持基板（２）上に配列して接合された第１部分基板（１１）の表面に、第２支持基板（３）を接合する第２接合工程と、第１支持基板（２）を除去することにより第２接合基板（７２）を形成する第１除去工程と、を含んでもよい（図１０、１１参照）。
更に、化合物半導体基板の製造方法は、第２接合基板（７２）の第１部分基板（１１）の表面から所定の深さに水素層（１５）を形成する水素層形成工程と、第１部分基板（１１）の前記表面に第３支持基板（４）を接合する第３接合工程と、第１部分基板（１１）を水素層（１５）において分離することにより、第３支持基板（４）上に前記化合物半導体の単結晶からなる第１薄膜層（１１０）が形成された第３接合基板（７３）を得る分離工程と、を含んでもよい（図１２参照）。
以下、図面を参照しつつ、本実施形態に係る化合物半導体基板の製造方法について具体的に説明する。
（部分基板形成工程）
前記部分基板形成工程では、化合物半導体の単結晶からなる円形の第１基板１から第１部分基板１１が切り出される。第１部分基板１１の形状やサイズは任意であり、後に接合される支持基板の大きさに応じて、無駄を少なくするように切出せばよい。
図１（ａ）は、化合物半導体の単結晶からなる円形の第１基板１を中心Ｃ１からの距離が半径以下である基準点Ｐ１において直交し、且つ基準点Ｐ１を通る直径Ｄに対して等角となる２つの直線１０１、１０２により切断し、中心Ｃ１を含む部分を第１部分基板１１として形成する例を示している。本例では、同図（ｂ）に示すように、第１部分基板１１は２つの直線部分（以下、「辺」という。）１０１、１０２と弧１１５とによって囲まれた形状となる。単結晶の第１基板１は、一般に周縁部では結晶欠陥が多くなる。このため、後に第１部分基板１１の組み合わせの中心となる基準点Ｐ１は、第１基板の外周よりも内側の位置とすることが好ましい。
（部分基板形成工程）
前記部分基板形成工程では、化合物半導体の単結晶からなる円形の第１基板１から第１部分基板１１が切り出される。第１部分基板１１の形状やサイズは任意であり、後に接合される支持基板の大きさに応じて、無駄を少なくするように切出せばよい。
図１（ａ）は、化合物半導体の単結晶からなる円形の第１基板１を中心Ｃ１からの距離が半径以下である基準点Ｐ１において直交し、且つ基準点Ｐ１を通る直径Ｄに対して等角となる２つの直線１０１、１０２により切断し、中心Ｃ１を含む部分を第１部分基板１１として形成する例を示している。本例では、同図（ｂ）に示すように、第１部分基板１１は２つの直線部分（以下、「辺」という。）１０１、１０２と弧１１５とによって囲まれた形状となる。単結晶の第１基板１は、一般に周縁部では結晶欠陥が多くなる。このため、後に第１部分基板１１の組み合わせの中心となる基準点Ｐ１は、第１基板の外周よりも内側の位置とすることが好ましい。
例えば、第１基板１の直径を６インチとする。図１（ａ）においては、ｘｙ座標の原点（０，０）に第１基板１の中心Ｃ１が位置し、第１基板１の直径は６（単位：インチ、以下同様。）である。基準点Ｐ１の座標は（２，−２）であり、辺１０１は基準点Ｐ１を通りｘ軸に平行、辺１０２は基準点Ｐ１を通りｙ軸に平行としている。同図（ｂ）に示す第１部分基板１１は、第１基板１を辺１０１及び辺１０２にそれぞれ対応する直線で裁断することにより切り出される。
図２は、４つの第１基板１からそれぞれ上記のように切り出した４つの第１部分基板１１ａ〜１１ｄを、各基準点Ｐ１ａ〜Ｐ１ｄを中心に集め、各辺１０１ａ〜１０１ｄ、１０２ａ〜１０２ｄが接するように組み合わせた図である。例えば、第１部分基板１１ａの一方の辺１０１ａは第１部分基板１１ｂの辺１０２ｂと接し、第１部分基板１１ａの他方の辺１０２ａは第１部分基板１１ｄの辺１０１ｄと接するように配置することができる。同図（ｂ）は（ａ）のＡＡ’断面を表している。
第１基板１の直径が６インチである場合、第１部分基板１１の各辺の長さは最大４．２インチである。これは図１に示されたＣ１、Ｍ１、Ｍ２を頂点とする直角３角形において、Ｃ１−Ｍ１間の長さが３インチ、Ｃ１−Ｍ２間の長さが２インチであるから、Ｍ１−Ｍ２間の長さは２．２インチ、第１部分基板１１の各辺（１０１、１０２）の長さは最大４．２インチとなる。基準点Ｐ１は、結晶欠陥が多い第１基板１の周縁部を避けるため、第１基板１の外周よりも内側に位置している。したがって、図２に示すように４つの第１部分基板１１ａ〜１１ｄを配置したとき、単結晶部の寸法（Ｌ１）は最大８．４インチとなる。
以上においては、第１基板１を基準点Ｐ１において直交する２つの直線１０１、１０２により切断することによって第１部分基板１１を形成する例を示したが、第１部分基板の形状はこれに限られない。第１部分基板１２は、更に前記基準点Ｐ１を通る直径Ｄ上で直交する２つの直線によって切断し、四辺形に形成することができる。四辺形の第１部分基板１２とすれば、その取り扱いが容易になる。
図３は、化合物半導体の単結晶からなる円形の第１基板１を中心Ｃ１からの距離が半径以下である基準点Ｐ１において直交し、且つ基準点Ｐ１を通る直径Ｄに対して等角となる２つの直線１０１、１０２により切断し、更に、基準点Ｐ１を通る直径Ｄ上で直交する２つの直線１０３、１０４によって切断することにより、第１部分基板１２を形成する例を示している。本例では、同図（ｂ）に示すように、第１部分基板１２は４つの直線部分（辺）１０１、１０２、１０３、１０４によって囲まれた正方形になる。単結晶の第１基板１は、一般に周縁部では結晶欠陥が多くなるため、後に第１部分基板１２の組み合わせの中心となる基準点Ｐ１は、第１基板の外周よりも内側の位置とすることが好ましい。
図３は、化合物半導体の単結晶からなる円形の第１基板１を中心Ｃ１からの距離が半径以下である基準点Ｐ１において直交し、且つ基準点Ｐ１を通る直径Ｄに対して等角となる２つの直線１０１、１０２により切断し、更に、基準点Ｐ１を通る直径Ｄ上で直交する２つの直線１０３、１０４によって切断することにより、第１部分基板１２を形成する例を示している。本例では、同図（ｂ）に示すように、第１部分基板１２は４つの直線部分（辺）１０１、１０２、１０３、１０４によって囲まれた正方形になる。単結晶の第１基板１は、一般に周縁部では結晶欠陥が多くなるため、後に第１部分基板１２の組み合わせの中心となる基準点Ｐ１は、第１基板の外周よりも内側の位置とすることが好ましい。
例えば、第１基板１の直径を６インチとする。図３（ａ）においては、ｘｙ座標の原点（０，０）に第１基板１の中心Ｃ１が位置し、第１基板１の直径は６である。基準点Ｐ１の座標は（２，−２）であり、辺１０１は基準点Ｐ１を通りｘ軸に平行、辺１０２は基準点Ｐ１を通りｙ軸に平行としている。また、基準点Ｐ１を通る直径Ｄ上で直交する直線１０３はｘ軸に平行、直線１０４はｙ軸に平行である。同図（ｂ）に示す第１部分基板１２は、第１基板１を辺１０１、１０２、１０３及び１０４にそれぞれ対応する直線で裁断することにより切り出される。
図４は、４つの第１基板１からそれぞれ上記のように切り出した４つの第１部分基板１２ａ〜１２ｄを、各基準点Ｐ１ａ〜Ｐ１ｄを中心に集め、それぞれの２辺１０１ａ〜１０１ｄ、１０２ａ〜１０２ｄが接するように組み合わせた図である。例えば、第１部分基板１２ａの一つの辺１０１ａは第１部分基板１２ｂの辺１０２ｂと接し、第１部分基板１２ａの他方の辺１０２ａは第１部分基板１２ｄの辺１０１ｄと接するように配置することができる。同図（ｂ）は（ａ）のＡＡ’断面を表している。
第１基板１の直径が６インチである場合、第１部分基板１２の各辺の長さは最大４．２インチである。これは図３に示されたＣ１、Ｍ１、Ｍ２を頂点とする直角３角形において、Ｃ１−Ｍ１間の長さが３インチ、Ｃ１−Ｍ２間の長さが２インチであるから、Ｍ１−Ｍ２間の長さは２．２インチ、第１部分基板１２の各辺（１０１〜１０４）の長さは最大４．２インチとなる。基準点Ｐ１は、結晶欠陥が多い第１基板１の周縁部を避けるため、第１基板１の外周よりも内側に位置している。したがって、図４に示すように４つの第１部分基板１２ａ〜１２ｄを配置したとき、単結晶部は１辺が最大８．４インチの四辺形になる。
図４では４個の第１部分基板１２を配列する例を示したが、第１部分基板１２の数は特に限定されず、例えばｎ２個（ｎは２以上の自然数）の第１部分基板１２を相互に辺が接するように配列することができる。
図５は、９個の第１部分基板１２（１２ａ〜１２ｉ）を３×３に配列する例を示している。更に、１６個の第１部分基板１２が４×４に配列されてもよい。図５において、９個の第１部分基板１２ａ〜１２ｉは正方形であり、それぞれの四辺を１０１ａ〜ｉ、１０２ａ〜ｉ、１０３ａ〜ｉ、１０４ａ〜ｉ、前記基準点をＰ１ａ〜ｉと表している。これにより１辺が第１部分基板１２の最大３倍の大きさの化合物半導体基板を構成することが可能となる。
図５は、９個の第１部分基板１２（１２ａ〜１２ｉ）を３×３に配列する例を示している。更に、１６個の第１部分基板１２が４×４に配列されてもよい。図５において、９個の第１部分基板１２ａ〜１２ｉは正方形であり、それぞれの四辺を１０１ａ〜ｉ、１０２ａ〜ｉ、１０３ａ〜ｉ、１０４ａ〜ｉ、前記基準点をＰ１ａ〜ｉと表している。これにより１辺が第１部分基板１２の最大３倍の大きさの化合物半導体基板を構成することが可能となる。
（第１接合工程）
前記第１接合工程において、第１基板１よりも直径の大きい第１支持基板２上に、第１支持基板２の略中心に前記基準点Ｐ１を対応させ且つ前記直線部分１０１、１０２が相互に接するように４つの第１部分基板（１１ａ〜１１ｄ、又は１２ａ〜１２ｄ）を配列して接合した第１接合基板７１を形成する。
図６は、４つの直径６インチの第１基板１から切り出された４つの第１部分基板１１ａ〜１１ｄを図２に示したように組み合わせ、直径８インチの第１支持基板２１上に搭載することによって形成された第１接合基板７１を表している。図６（ｂ）はそのＡＡ’断面を表している。前記のとおり、４つの第１部分基板１１ａ〜１１ｄからなる単結晶部の寸法は約８．４インチであるから、直径８インチの第１支持基板２１よりも大きくなる。
このような８インチサイズに対応した第１接合基板７１は、第１支持基板２１上に、接着材を介して第１部分基板１１ａ〜１１ｄを順に貼り合せることによって形成することができる。接着材を用いることにより、第１部分基板を精度よく第１支持基板上に貼り合せることができる。
前記第１接合工程において、第１基板１よりも直径の大きい第１支持基板２上に、第１支持基板２の略中心に前記基準点Ｐ１を対応させ且つ前記直線部分１０１、１０２が相互に接するように４つの第１部分基板（１１ａ〜１１ｄ、又は１２ａ〜１２ｄ）を配列して接合した第１接合基板７１を形成する。
図６は、４つの直径６インチの第１基板１から切り出された４つの第１部分基板１１ａ〜１１ｄを図２に示したように組み合わせ、直径８インチの第１支持基板２１上に搭載することによって形成された第１接合基板７１を表している。図６（ｂ）はそのＡＡ’断面を表している。前記のとおり、４つの第１部分基板１１ａ〜１１ｄからなる単結晶部の寸法は約８．４インチであるから、直径８インチの第１支持基板２１よりも大きくなる。
このような８インチサイズに対応した第１接合基板７１は、第１支持基板２１上に、接着材を介して第１部分基板１１ａ〜１１ｄを順に貼り合せることによって形成することができる。接着材を用いることにより、第１部分基板を精度よく第１支持基板上に貼り合せることができる。
図７は、上記と同様にして、４つの直径６インチの第１基板１から切り出された４つの第１部分基板１１ａ〜１１ｄを、直径１０インチの第１支持基板２２上に搭載することによって形成された第１接合基板７１を表している。４つの第１部分基板１１ａ〜１１ｄからなる単結晶部の寸法は約８．４インチであるから、直径１０インチの第１支持基板２２よりも小さくなる。このため、第１支持基板２２上の周縁部４か所に単結晶部が存在しない欠損部２２１が生じる。しかし、第１支持基板２２全体に対して欠損部２２１の面積は小さいため、半導体素子を形成するための基板として影響はわずかであるといえる。このようにして、１０インチサイズに対応した第１接合基板７１を形成することができる。
図８は、４つの直径６インチの第１基板１から切り出された４つの第１部分基板１２ａ〜１２ｄを図４に示したように組み合わせ、直径８インチの第１支持基板２１上に搭載することによって形成された第１接合基板７１を表している。図８（ｂ）はそのＡＡ’断面を表している。前記のとおり、４つの第１部分基板１２ａ〜１２ｄからなる単結晶部の１辺は約８．４インチであるから、直径８インチの第１支持基板２１よりも大きくなる。
このような８インチサイズに対応した第１接合基板７１は、第１支持基板２１上に、接着材を介して第１部分基板１２ａ〜１２ｄを順に貼り合せることによって形成することができる。接着材を用いることにより、第１部分基板を精度よく第１支持基板上に貼り合せることができる。
このような８インチサイズに対応した第１接合基板７１は、第１支持基板２１上に、接着材を介して第１部分基板１２ａ〜１２ｄを順に貼り合せることによって形成することができる。接着材を用いることにより、第１部分基板を精度よく第１支持基板上に貼り合せることができる。
図９は、上記と同様にして、４つの直径６インチの第１基板１から切り出された４つの第１部分基板１２ａ〜１２ｄを、直径１０インチの第１支持基板２２上に搭載することによって形成された第１接合基板７１を表している。４つの第１部分基板１２ａ〜１２ｄからなる単結晶部の１辺は約８．４インチであるから、直径１０インチの第１支持基板２２上の周縁部４か所に単結晶部が存在しない欠損部２２３が生じる。しかし、第１支持基板２２全体に対して欠損部２２３の面積は小さいため、半導体素子を形成するための基板として影響はわずかであるといえる。このようにして、１０インチサイズに対応した第１接合基板７１を形成することができる。
前記のとおり、第１部分基板１２の数は４個に限らず、９個（図５参照）、１６個等と増すことができる。よって、第１部分基板１２を配列したサイズに応じた直径の第１支持基板２を使用することにより、より大口径の第１接合基板７１を形成することができる。そして、大口径の第１接合基板７１又は第２接合基板７２（後述）を形成することにより、それを種基板として大口径の化合物半導体基板となる第３接合基板７３（後述）を製造することができる。これによって、大口径化が難しいワイドバンドギャップ半導体基板の大口径化が可能になる。また、大口径化を目的とする場合に限らず、小口径の高品質な化合物半導体基板（第１基板１）を組み合わせて品質の良い小口径の化合物半導体基板を得ることも可能である。
（サークルカット）
以上のように形成された第１接合基板７１は、第１支持基板２（２１、２２）の大きさに合わせて切断（サークルカット）することができる。これにより、第１接合基板７１の外周は、第１支持基板２（２１、２２）の大きさに整えられる。サークルカットの位置は、必ずしも第１支持基板２（２１、２２）の大きさに合わせる必要はなく、やや小さめにサークルカットされてもよい。これにより、直径８インチ又は１０インチの第１接合基板７１が形成される。
以上のように形成された第１接合基板７１は、第１支持基板２（２１、２２）の大きさに合わせて切断（サークルカット）することができる。これにより、第１接合基板７１の外周は、第１支持基板２（２１、２２）の大きさに整えられる。サークルカットの位置は、必ずしも第１支持基板２（２１、２２）の大きさに合わせる必要はなく、やや小さめにサークルカットされてもよい。これにより、直径８インチ又は１０インチの第１接合基板７１が形成される。
（第２接合工程、第１除去工程）
図１０は、第１接合基板７１の表面、すなわち第１支持基板２（２１、２２）上に配列して接合された第１部分基板（１１、１２）の表面に、第２支持基板３を接合する第２接合工程と、その後、第１支持基板２を除去することにより第２接合基板７２を形成する第１除去工程を示している。本図では、第１接合基板７１はサークルカットにより外周が整えられたものとして描いているが、外周が整えられていない状態（図６〜９参照）であってもよい。第２接合基板７２は、後に形成される接合基板の種基板とすることができる。第１接合基板７１を形成する際には、接着剤等を用いて第１支持基板２上に第１支持基板２（２１、２２）を精度よく貼り合わせたが、接合基板の種基板とするためには１０００℃近い高温に耐える必要がある。第１接合基板７１の接合部が高温度に耐えられない場合には、第１部分基板（１１、１２）を第２支持基板３に貼り替えることができる。
図１０は、第１接合基板７１の表面、すなわち第１支持基板２（２１、２２）上に配列して接合された第１部分基板（１１、１２）の表面に、第２支持基板３を接合する第２接合工程と、その後、第１支持基板２を除去することにより第２接合基板７２を形成する第１除去工程を示している。本図では、第１接合基板７１はサークルカットにより外周が整えられたものとして描いているが、外周が整えられていない状態（図６〜９参照）であってもよい。第２接合基板７２は、後に形成される接合基板の種基板とすることができる。第１接合基板７１を形成する際には、接着剤等を用いて第１支持基板２上に第１支持基板２（２１、２２）を精度よく貼り合わせたが、接合基板の種基板とするためには１０００℃近い高温に耐える必要がある。第１接合基板７１の接合部が高温度に耐えられない場合には、第１部分基板（１１、１２）を第２支持基板３に貼り替えることができる。
図１０（ａ）は、サークルカットにより、第１支持基板２（２１、２２）上に第１部分基板（１１、１２）が搭載された第１接合基板７１の周縁部が除去されている状態（ＡＡ’断面）を示している。
同図（ｂ）は、第２接合工程により、上記第１接合基板７１の第１部分基板（１１、１２）側の表面に、第２支持基板３が接合された状態を表している。第２支持基板３のサイズは、第１接合基板７１のサイズに応じて、８インチ、１０インチ等とすることができる。また、単結晶からなる第１部分基板（１１、１２）すなわち第１基板１の材料がＳｉＣである場合には、第２支持基板３は線膨張係数が同じ多結晶ＳｉＣ基板とすることが好ましい。接合の方法は特に問わず、例えば、第１部分基板（１１、１２）の表面及び第２支持基板３の表面を平坦化した上で、アルゴンビーム等により両表面を活性化し、常温にて接合することができる。このように接合すれば、高温度に耐えられる接合基板の種基板を得ることができる。
同図（ｃ）は、第１除去工程により、第１支持基板２（２１、２２）を剥離除去して第２接合基板７２を形成した状態を示す。剥離の方法は特に問わず、例えば、第１支持基板２として透明な無アルカリガラス等を使用し、光硬化接着材を用いて第１部分基板（１１、１２）と接合した場合には、高温とすることにより容易に剥離することができる。
図１１（ａ）〜（ｃ）は、第１接合基板７１において単結晶部の欠損部（２２１、２２３等）が存在している場合を示している。この場合にも構造上の問題はなく、前図（ａ）〜（ｃ）と同様にして第２接合基板７２を形成することができる。
以上により、８インチ又は１０インチサイズの第２接合基板７２を得ることができ、この第２接合基板７２は接合基板の種基板として好適である。
同図（ｂ）は、第２接合工程により、上記第１接合基板７１の第１部分基板（１１、１２）側の表面に、第２支持基板３が接合された状態を表している。第２支持基板３のサイズは、第１接合基板７１のサイズに応じて、８インチ、１０インチ等とすることができる。また、単結晶からなる第１部分基板（１１、１２）すなわち第１基板１の材料がＳｉＣである場合には、第２支持基板３は線膨張係数が同じ多結晶ＳｉＣ基板とすることが好ましい。接合の方法は特に問わず、例えば、第１部分基板（１１、１２）の表面及び第２支持基板３の表面を平坦化した上で、アルゴンビーム等により両表面を活性化し、常温にて接合することができる。このように接合すれば、高温度に耐えられる接合基板の種基板を得ることができる。
同図（ｃ）は、第１除去工程により、第１支持基板２（２１、２２）を剥離除去して第２接合基板７２を形成した状態を示す。剥離の方法は特に問わず、例えば、第１支持基板２として透明な無アルカリガラス等を使用し、光硬化接着材を用いて第１部分基板（１１、１２）と接合した場合には、高温とすることにより容易に剥離することができる。
図１１（ａ）〜（ｃ）は、第１接合基板７１において単結晶部の欠損部（２２１、２２３等）が存在している場合を示している。この場合にも構造上の問題はなく、前図（ａ）〜（ｃ）と同様にして第２接合基板７２を形成することができる。
以上により、８インチ又は１０インチサイズの第２接合基板７２を得ることができ、この第２接合基板７２は接合基板の種基板として好適である。
（水素層形成工程、第３接合工程、分離工程）
本実施形態には、前記第１接合基板７１又は前記第２接合基板７２の第１部分基板（１１、１２）の表面から所定の深さに水素層１５を形成する水素層形成工程と、第１部分基板（１１、１２）の前記表面に第３支持基板４を接合する第３接合工程と、第１部分基板（１１、１２）を水素層１５において分離することにより、第３支持基板４上に前記化合物半導体の単結晶からなる第１薄膜層１１０が形成された第３接合基板７３を得る分離工程と、を含むことができる。これにより、第２接合基板７２を種基板として、多数の接合基板（第３接合基板７３）を得ることができる。
図１２は、上記水素層形成工程、第３接合工程及び分離工程を表している。
同図（ａ）に示されるように、第２接合基板７２は、第２支持基板３の全面に第１部分基板（１１、１２）が接合されて構成されている。水素層形成工程においては、その第１部分基板（１１、１２）の表面（図における下面）から一定の深さ（例えば、約０．５μｍの深さ）に水素イオンを注入することにより、水素層１５を形成する。この水素層１５から第１部分基板（１１、１２）の表面までの単結晶表層部を第１薄膜層１１０とする。
同図（ｂ）は、第１部分基板（１１、１２）の上記表面に第３支持基板４を接合した状態を示している。接合方法は特に問わず、例えば、第１部分基板（１１、１２）すなわち第１薄膜層１１０の表面と第３支持基板４の表面を平坦に加工し、両表面をアルゴンビーム等により活性化した状態で常温接合が可能である。
その後、約１０００℃の高温度にすることにより、第１部分基板（１１、１２）は水素層１５において分離される。これによって、同図（ｃ）に示すように、水素層１５において分離された第１薄膜層１１０が、第３支持基板４上に接合された第３接合基板７３を得ることができる。第１部分基板（１１、１２）の厚さ、即ち第１基板１の厚さが１００μｍであったとすると、第１薄膜層１１０が１回分離されることにより厚さが１μｍ程度減少するのみであるから、剥離後に研磨等することにより、１つの第２接合基板７２を種基板として数百回の再利用が可能である。
なお、第２支持基板３上に単結晶層が形成された第２接合基板７２を種基板とすることに限らず、第１支持基板２上に単結晶層が形成された第１接合基板７１を種基板とすることも可能である。この場合には、第１支持基板２と第１部分基板（１１、１２）とを接合する接合層を、耐熱性の高いものとすればよい。
本実施形態には、前記第１接合基板７１又は前記第２接合基板７２の第１部分基板（１１、１２）の表面から所定の深さに水素層１５を形成する水素層形成工程と、第１部分基板（１１、１２）の前記表面に第３支持基板４を接合する第３接合工程と、第１部分基板（１１、１２）を水素層１５において分離することにより、第３支持基板４上に前記化合物半導体の単結晶からなる第１薄膜層１１０が形成された第３接合基板７３を得る分離工程と、を含むことができる。これにより、第２接合基板７２を種基板として、多数の接合基板（第３接合基板７３）を得ることができる。
図１２は、上記水素層形成工程、第３接合工程及び分離工程を表している。
同図（ａ）に示されるように、第２接合基板７２は、第２支持基板３の全面に第１部分基板（１１、１２）が接合されて構成されている。水素層形成工程においては、その第１部分基板（１１、１２）の表面（図における下面）から一定の深さ（例えば、約０．５μｍの深さ）に水素イオンを注入することにより、水素層１５を形成する。この水素層１５から第１部分基板（１１、１２）の表面までの単結晶表層部を第１薄膜層１１０とする。
同図（ｂ）は、第１部分基板（１１、１２）の上記表面に第３支持基板４を接合した状態を示している。接合方法は特に問わず、例えば、第１部分基板（１１、１２）すなわち第１薄膜層１１０の表面と第３支持基板４の表面を平坦に加工し、両表面をアルゴンビーム等により活性化した状態で常温接合が可能である。
その後、約１０００℃の高温度にすることにより、第１部分基板（１１、１２）は水素層１５において分離される。これによって、同図（ｃ）に示すように、水素層１５において分離された第１薄膜層１１０が、第３支持基板４上に接合された第３接合基板７３を得ることができる。第１部分基板（１１、１２）の厚さ、即ち第１基板１の厚さが１００μｍであったとすると、第１薄膜層１１０が１回分離されることにより厚さが１μｍ程度減少するのみであるから、剥離後に研磨等することにより、１つの第２接合基板７２を種基板として数百回の再利用が可能である。
なお、第２支持基板３上に単結晶層が形成された第２接合基板７２を種基板とすることに限らず、第１支持基板２上に単結晶層が形成された第１接合基板７１を種基板とすることも可能である。この場合には、第１支持基板２と第１部分基板（１１、１２）とを接合する接合層を、耐熱性の高いものとすればよい。
（エピタキシャル層形成工程）
更に、図１２（ｄ）に示すように、第３接合基板７３の第１薄膜層１１０表面を研摩等して、その上にエピタキシャル層５を形成した接合基板７４を得ることができる。エピタキシャル層５の厚さは１０μｍ程度とすることができ、このエピタキシャル層５が半導体素子における能動層となる。
エピタキシャル層５は、４つの第１部分基板（１１、１２）から形成された第１薄膜層１１０の上に成膜されるため、エピタキシャル層５においても、各第１部分基板（１１、１２）の境界線部に当たる部分に結晶性が不連続となる接合線部５１が存在することとなる。この接合線部５１は、半導体素子の形成時にスクライブラインに当てることができる。このため、接合線部５１の視認性が不十分であれば、同図（ｄ）に示す段階で、印刷等によりマスクアライメント用のマーキングを施すことができる。
更に、図１２（ｄ）に示すように、第３接合基板７３の第１薄膜層１１０表面を研摩等して、その上にエピタキシャル層５を形成した接合基板７４を得ることができる。エピタキシャル層５の厚さは１０μｍ程度とすることができ、このエピタキシャル層５が半導体素子における能動層となる。
エピタキシャル層５は、４つの第１部分基板（１１、１２）から形成された第１薄膜層１１０の上に成膜されるため、エピタキシャル層５においても、各第１部分基板（１１、１２）の境界線部に当たる部分に結晶性が不連続となる接合線部５１が存在することとなる。この接合線部５１は、半導体素子の形成時にスクライブラインに当てることができる。このため、接合線部５１の視認性が不十分であれば、同図（ｄ）に示す段階で、印刷等によりマスクアライメント用のマーキングを施すことができる。
上記のように接合基板７４を基に形成された接合基板を、最終的な化合物半導体基板７５とすることができる。化合物半導体基板７５は、化合物半導体の単結晶からなる第１薄膜層１１０が支持基板４上に接合された化合物半導体基板であって、第１薄膜層１１０は２以上の第１部分薄膜層に分割されており、各第１部分薄膜層が相互に接するように配列されて構成されている。
図１３は、化合物半導体基板７５の模式的な上面図及び断面図である。本例においては、第１薄膜層１１０は表面が中心角９０度の扇形である４つの第１部分薄膜層１１０ａ〜１１０ｄに分割されており、支持基板４の中心の回りに第１部分薄膜層１１０ａ〜１１０ｄが相互に接するように配列されて構成されている。上記化合物半導体は、ＳｉＣ、酸化ガリウム及びＧａＮのうちから選択可能である。また、化合物半導体基板７５は、第１部分薄膜層１１０ａ〜１１０ｄの表面上にエピタキシャル層５が形成された基板とすることができる。
化合物半導体基板７５のサイズは特に問わないが、例えば、直径１０インチ、１２インチ等とすることができる。
また、化合物半導体基板７５には、第１部分薄膜層１１０ａ〜１１０ｄの境界線部を視認させるためのマーキングを備えることができる。このマーキングにより、第１部分薄膜層１１０ａ〜１１０ｄの境界線部（エピタキシャル層５の接合線部５１）を、半導体素子の形成に際してスクライブラインに当てることができ、無駄のない半導体基板として利用することができる。
図１３は、化合物半導体基板７５の模式的な上面図及び断面図である。本例においては、第１薄膜層１１０は表面が中心角９０度の扇形である４つの第１部分薄膜層１１０ａ〜１１０ｄに分割されており、支持基板４の中心の回りに第１部分薄膜層１１０ａ〜１１０ｄが相互に接するように配列されて構成されている。上記化合物半導体は、ＳｉＣ、酸化ガリウム及びＧａＮのうちから選択可能である。また、化合物半導体基板７５は、第１部分薄膜層１１０ａ〜１１０ｄの表面上にエピタキシャル層５が形成された基板とすることができる。
化合物半導体基板７５のサイズは特に問わないが、例えば、直径１０インチ、１２インチ等とすることができる。
また、化合物半導体基板７５には、第１部分薄膜層１１０ａ〜１１０ｄの境界線部を視認させるためのマーキングを備えることができる。このマーキングにより、第１部分薄膜層１１０ａ〜１１０ｄの境界線部（エピタキシャル層５の接合線部５１）を、半導体素子の形成に際してスクライブラインに当てることができ、無駄のない半導体基板として利用することができる。
本実施形態に係る化合物半導体基板及びその製造方法により、大口径化が難しいワイドバンドギャップ基板の大口径化を可能にすることができる。この化合物半導体基板は、４枚からなる第１部分薄膜層１１０の境界線部５１をスクライブラインとすることにより無駄のないように利用することができる。９個、１６個等の第１部分薄膜層が配列されて第１薄膜層１１０が構成されている場合には、それらの境界線部を任意の素子サイズのスクライブラインに充当することは困難になる。すなわち、１つの境界線部はスクライブラインに当てることができるが、他の境界線部はピッチが合わなくなり、スクライブラインに当てることができない。例えば９個の第１部分薄膜層が組み合わされて（図５参照）第１薄膜層１１０が形成されている場合には、縦１列、横１行だけがスクライブラインと一致しないので無駄はごく一部となる。更に無駄を減らすためには、素子サイズに合わせて第１部分基板１２の大きさを設定するようにすることができる。
以上においては、６インチの化合物半導体基板を用いて、８インチ又は１０インチの種基板を構成する例を示したが、４インチの化合物半導体基板を用いて、６インチの種基板を構成することも、全く同様に可能である。また、化合物半導体基板として、主としてＳｉＣ基板の例を述べたが、ＧａＮ、酸化ガリウムなどのワイドバンドギャップ材料にも同様に適用することができる。
最終的な支持基板（第３支持基板４）は、多結晶ＳｉＣ基板に限らず、水素層での剥離に必要な温度以上の高い耐熱性があればよく、例えば、サファイア基板でも、Ｓｉ基板でもよい。
仮設の支持基板（第１支持基板２）は、無アルカリガラスのみならず透明基板であれば、第１部分基板との接合に光硬化型接着剤を使うことができる。その他、接着剤を使う場合には、材料を問わない。Ｓｉ基板を使い捨ての仮設支持基板として用いることも可能である。
以上においては、６インチの化合物半導体基板を用いて、８インチ又は１０インチの種基板を構成する例を示したが、４インチの化合物半導体基板を用いて、６インチの種基板を構成することも、全く同様に可能である。また、化合物半導体基板として、主としてＳｉＣ基板の例を述べたが、ＧａＮ、酸化ガリウムなどのワイドバンドギャップ材料にも同様に適用することができる。
最終的な支持基板（第３支持基板４）は、多結晶ＳｉＣ基板に限らず、水素層での剥離に必要な温度以上の高い耐熱性があればよく、例えば、サファイア基板でも、Ｓｉ基板でもよい。
仮設の支持基板（第１支持基板２）は、無アルカリガラスのみならず透明基板であれば、第１部分基板との接合に光硬化型接着剤を使うことができる。その他、接着剤を使う場合には、材料を問わない。Ｓｉ基板を使い捨ての仮設支持基板として用いることも可能である。
ＳｉＣ等を用いた高電圧駆動素子は、車においてはハイブリッド車の普及、電気自動車の普及に伴ってますます重要度が増している。家庭においてはスマートグリッドの普及に伴って家電製品の電動化やエネルギー管理のために高電圧素子の役割が重要になってくる。本発明により、大口径且つ高品質の化合物半導体基板が製造可能になり、ワイドバンドギャップ素子の低コスト化に貢献することができる。
１；第１基板、１１、１２；第１部分基板、１１０；第１薄膜層（第１部分薄膜層）、２、２１、２２；第１支持基板、３；第２支持基板、４；支持基板（第３支持基板）、５；エピタキシャル層、７１；第１接合基板、７２；第２接合基板、７３；第３接合基板、７４；接合基板、７５；化合物半導体基板。
Claims (7)
- 化合物半導体の単結晶からなる第１薄膜層が支持基板上に接合された化合物半導体基板であって、
前記第１薄膜層は表面が中心角９０度の扇形である４つの第１部分薄膜層に分割されており、前記支持基板の中心の回りに前記第１部分薄膜層が相互に接するように配列されていることを特徴とする化合物半導体基板。 - 前記化合物半導体はＳｉＣ、酸化ガリウム及びＧａＮのうちの１つである請求項１記載の化合物半導体基板。
- 請求項１記載の化合物半導体基板の製造方法であって、
化合物半導体の単結晶からなる円形の第１基板から少なくともその周縁部の一部を除去し、前記第１基板の中心を含む部分を第１部分基板として形成する部分基板形成工程と、
前記第１基板よりも直径の大きい第１支持基板上に、２以上の前記第１部分基板を配列して接合した第１接合基板を形成する第１接合工程と、
を含み、
前記部分基板形成工程において、前記第１基板を、その中心からの距離が半径以下である基準点において直交し且つ前記基準点を通る直径に対して等角となる２つの直線により切断し、前記中心を含む部分を第１部分基板として形成し、
前記第１接合工程において、前記第１支持基板上に、前記第１支持基板の略中心に前記基準点を対応させ且つ前記直線で切断された部分が相互に接するように４つの前記第１部分基板を配列して接合することを特徴とする化合物半導体基板の製造方法。 - 前記部分基板形成工程において、前記第１部分基板は、更に前記基準点を通る直径上で直交する２つの直線によって切断されて四辺形に形成され、
前記第１接合工程において、前記第１支持基板上に、前記第１支持基板の略中心に前記基準点を対応させて４つの前記第１部分基板を配列して接合する請求項３記載の化合物半導体基板の製造方法。 - 前記第１支持基板上に配列して接合された前記第１部分基板の表面に、第２支持基板を接合する第２接合工程と、
前記第１支持基板を除去することにより第２接合基板を形成する第１除去工程と、
を含む請求項３又は４に記載の化合物半導体基板の製造方法。 - 前記第１接合基板又は前記第２接合基板の前記第１部分基板の表面から所定の深さに水素層を形成する水素層形成工程と、
前記第１部分基板の前記表面に第３支持基板を接合する第３接合工程と、
前記第１部分基板を前記水素層において分離することにより、前記第３支持基板上に前記化合物半導体の単結晶からなる第１薄膜層が形成された第３接合基板を得る分離工程と、
を含む請求項５記載の化合物半導体基板の製造方法。 - 前記化合物半導体はＳｉＣ、酸化ガリウム及びＧａＮのうちの１つである請求項３乃至６のいずれかに記載の化合物半導体基板の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017140348A JP6854516B2 (ja) | 2017-07-19 | 2017-07-19 | 化合物半導体基板及びその製造方法 |
| DE112018003706.1T DE112018003706T5 (de) | 2017-07-19 | 2018-07-18 | Verbundhalbleitersubstrat und Herstellverfahren für dieses |
| PCT/JP2018/026952 WO2019017398A1 (ja) | 2017-07-19 | 2018-07-18 | 化合物半導体基板及びその製造方法 |
| CN201880033331.1A CN110663096B (zh) | 2017-07-19 | 2018-07-18 | 化合物半导体基板和其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017140348A JP6854516B2 (ja) | 2017-07-19 | 2017-07-19 | 化合物半導体基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019021818A JP2019021818A (ja) | 2019-02-07 |
| JP6854516B2 true JP6854516B2 (ja) | 2021-04-07 |
Family
ID=65015788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017140348A Active JP6854516B2 (ja) | 2017-07-19 | 2017-07-19 | 化合物半導体基板及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP6854516B2 (ja) |
| CN (1) | CN110663096B (ja) |
| DE (1) | DE112018003706T5 (ja) |
| WO (1) | WO2019017398A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7276221B2 (ja) * | 2020-03-25 | 2023-05-18 | 信越半導体株式会社 | 接合ウェーハの製造方法及び接合ウェーハ |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2943369B2 (ja) * | 1991-03-22 | 1999-08-30 | 日産自動車株式会社 | 半導体基板の製造方法 |
| JP3635072B2 (ja) * | 2002-04-30 | 2005-03-30 | 信越半導体株式会社 | 結晶欠陥の自動検査装置及び自動検査方法 |
| JP3787547B2 (ja) * | 2002-09-26 | 2006-06-21 | 信越半導体株式会社 | 結晶欠陥の自動検査方法及び自動検査装置 |
| JP5223215B2 (ja) * | 2007-03-22 | 2013-06-26 | 株式会社ザイキューブ | ウェハー構造体及びその製造方法 |
| TW200914653A (en) * | 2007-08-24 | 2009-04-01 | Sumco Corp | Semiconductor wafer and its manufacturing method |
| JP5439141B2 (ja) * | 2009-11-30 | 2014-03-12 | 芝浦メカトロニクス株式会社 | 半導体チップの実装装置及び実装方法 |
| JP2012089639A (ja) * | 2010-10-19 | 2012-05-10 | Sumitomo Electric Ind Ltd | 単結晶炭化珪素基板を有する複合基板 |
| KR20130049484A (ko) * | 2011-11-04 | 2013-05-14 | 삼성코닝정밀소재 주식회사 | 박막 접합 기판 제조방법 |
| JP6061251B2 (ja) * | 2013-07-05 | 2017-01-18 | 株式会社豊田自動織機 | 半導体基板の製造方法 |
| DE102015102735B4 (de) * | 2015-02-25 | 2021-02-11 | Infineon Technologies Ag | Halbleitersubstratanordnungen und ein Verfahren zum Bilden einer Halbleitersubstratanordnung |
-
2017
- 2017-07-19 JP JP2017140348A patent/JP6854516B2/ja active Active
-
2018
- 2018-07-18 DE DE112018003706.1T patent/DE112018003706T5/de active Pending
- 2018-07-18 CN CN201880033331.1A patent/CN110663096B/zh active Active
- 2018-07-18 WO PCT/JP2018/026952 patent/WO2019017398A1/ja active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| CN110663096B (zh) | 2023-06-06 |
| WO2019017398A1 (ja) | 2019-01-24 |
| DE112018003706T5 (de) | 2020-04-09 |
| JP2019021818A (ja) | 2019-02-07 |
| CN110663096A (zh) | 2020-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102109292B1 (ko) | 다결정 ＳｉＣ 기판 및 그 제조방법 | |
| US9293291B2 (en) | Flexible display device manufacturing method and carrier substrate for the method | |
| US9455229B2 (en) | Composite substrate manufacturing method, semiconductor element manufacturing method, composite substrate, and semiconductor element | |
| US20160254464A1 (en) | Motherboard of flexible display panel and method for manufacturing flexible display panel | |
| JP2006282480A (ja) | 薄膜付きガラス基板、その製造方法およびそれを用いた半導体装置 | |
| JP6013859B2 (ja) | ウェーハの加工方法 | |
| JP6854516B2 (ja) | 化合物半導体基板及びその製造方法 | |
| US9589824B2 (en) | Method for manufacturing semiconductor device | |
| JP2016004799A (ja) | 貼り合わせウェーハ形成方法 | |
| TW200524185A (en) | Method for production of semiconductor chip and semiconductor chip | |
| JPWO2020136624A5 (ja) | ||
| WO2019004469A1 (ja) | 半導体素子基板の製造方法 | |
| CN108695341A (zh) | 外延基板及其制造方法 | |
| JP2016134427A (ja) | 半導体ウエハおよびその製造方法 | |
| JP3338360B2 (ja) | 窒化ガリウム系半導体ウエハの製造方法 | |
| JP2017174877A (ja) | 半導体装置及び半導体装置の製造方法 | |
| WO2013011759A1 (ja) | 半導体装置の製造方法 | |
| JP6661191B2 (ja) | 半導体基板の製造方法 | |
| JP2010153488A (ja) | Ｓｏｉウエハの製造方法およびｓｏｉウエハ | |
| TW202008076A (zh) | 框架一體型遮罩的製造方法 | |
| JP5363370B2 (ja) | 高配向ダイヤモンド膜の製造方法 | |
| EP4312253A1 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| JP2015050616A (ja) | 水晶ウェハ | |
| CN115241048B (zh) | 半导体器件的制作方法以及半导体器件 | |
| JP2008262973A (ja) | 半導体ウエハとその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200417 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20201124 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210119 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210209 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210309 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6854516 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |