KR100678407B1 - Ⅲ족 질화물 장치를 제조하는 방법과 이 방법으로 제조된장치 - Google Patents

Ⅲ족 질화물 장치를 제조하는 방법과 이 방법으로 제조된장치 Download PDF

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Abstract

적어도 하나의 반도체 장치를 제조하는 방법은, 리듐 알루미네이트(LiAlO2)의 희생 성장 기판을 제공하는 단계; 희생 성장 기판의 주변에 그룹 III 질소를 포함하는 적어도 하나의 반도체층을 성형하는 단계; 희생 성장 기판의 반대쪽인 적어도 하나의 반도체층 주변에 탑재 기판을 부착하는 단계; 희생 성장 기판을 제거하는 단계를 포함한다. 상기 방법은 탑재 기판의 반대쪽인 적어도 하나의 반도체층의 표면상에 적어도 하나의 접촉을 부가하는 단계와 탑재 기판과 적어도 하나의 반도체층을 복수의 개별 반도체 장치로 분할하는 단계를 더 포함한다. 최종 장치를 만들기 위하여, 상기 방법은 각 개별 반도체 장치의 탑재 기판을 열 싱크에 접합하는 단계를 더 포함한다. 희생 기판을 제거하는 단계는 희생 성장 기판을 습식 에칭하는 단계를 포함한다.
발광, 반도체, 접착, 버퍼, 질화갈륨, 열싱크, 구리, 습식 에칭, 연삭

Description

Ⅲ족 질화물 장치를 제조하는 방법과 이 방법으로 제조된 장치{METHOD FOR MAKING GROUP Ⅲ NITRIDE DEVICES AND DEVICES PRODUCED THERBY}
본 발명은 반도체 분야, 구체적으로는, 발광 다이오드(LED)와 레이저 다이오드등의 초박형 Ⅲ 족 질화물계 반도체 또는 전자 장치들의 제조 뿐만 아니라, 이와 관련된 장치들에 관한 것이다.
Ⅲ-Ⅴ족 질화 화합물 반도체 장치들에는 발광 장치들과 전자 장치들이 있다. 발광 장치들은 호박색으로부터 녹색, 파란색 그리고 마지막으로 자외선 범위의 빛을 연속적으로 발산하도록 막 조성에 의해 맞추어질 수 있다. 다른 색 발광 장치들과의 적합한 결합 또는 이들 장치들로의 인광물질의 첨가에 의해, "백색 광"을 생성하는 것이 또한 가능하다. 그러한 장치의 발산 패턴은 인코히런트(incoherent)할 수 있고, 따라서 "발광 다이오드(LED)"로 지칭되거나 아니면, 그 발산이 코히런트(coherent)할 수 있고, 그 경우에 그 장치는 "레이저 다이오드"(LD)로 지칭된다. 그 전자 장치는 또한 고 전자 이동도 트랜지스터들(HEMT), 헤테로접합 쌍극 트랜지스터들(HBT), 쇼트키(Schottky), p-i-n 과 금속-반도체-금속(MSM) 포토다이오드 등을 포함할 수 있다.
사파이어는 GaN 박막들을 성장시켜서 청색과 녹색 LED들을 제조하는데 사용 된 것들 중의 첫번째 재료이었다. 그것은 종종 아직도 그것의 상대적으로 낮은 비용과 상업적 시장에서의 유용성 때문에 선택되는 물질이다. 사파이어로 만들어진 LED들의 밝기는 사파이어 기판의 투명도가 빛이 너무 많은 장애 없이 효과적으로 발산되도록 하기 때문에 적합하다.
불행히도, 사파이어 위의 GaN 막은 불량한 격자 불일치(＞17%)로 인해서 고 결함 밀도를 갖는다. 불량한 불일치를 위한 시도된 해결책은 GaN의 성장 이전에 AlN의 저온 버퍼층을 성장시키는 것이었다. GaN 층은 고도로 c-축 위에 순응된 AlN의 중심들로 성장된다. GaN 층이 기술적으로 다결정질임에도 불구하고, 그것은 여전히 보통의 LED 장치들을 만드는데 적합하다. 혼란 밀도가 결정 성장과 결정립계의 감소로 인한 GaN의 두꺼운 층의 성장에 의해 감소될 수 있다는 증거가 있음에도 불구하고, 버퍼층과의 사파이어 위의 GaN 막의 전형적인 혼란 밀도는 ㎠ 당 1011 차수 위에 있다. 그 개선은 제한되고, 그것은 더 두꺼운 막들을 성장시키기 위해서는 더 비용이 든다.
고성능 장치들을 만들기 위해서, 예를 들면 GaN, AlN, SiC 그리고 심지어 Si와 비교하여 사파이어는 그러한 좋은 열 전도체가 되지 않도록 된다. 결과적으로, 더 높은 전류 주입과 그러므로 더 많은 열이 생성되는 높은 밝기의 LED들을 생산하는 것은 어렵다. 게다가, 사파이어 위로의 GaN의 결합은 매우 강하고 이동하기 어렵고, 사파이어는 절연체이다. 이들 양쪽은 LED들을 생산하기 위한 구성 단계들을 증가시킨다. 양쪽 전기 리드들은 그 다이오드들의 동일한 면 위에 있기 때문에 그 장치 크기는 더 크고 유닛 영역 당 생산되는 다이오드들의 수는 더 적다.
사파이어 위에 레이저 다이오드들(LD)을 만들기 위해, 전류 밀도와 레이저 의 파워 출력을 제한하는 고 결함 밀도와 부족한 열 전도성의 동일한 문제들을 겪는다. 게다가, GaN 막은 다결정 그레인들로 구성되기 때문에, 공동 공진(空洞共振)들을 위한 매끈한 표면을 생산하는 것은 어렵다. 결과적으로, 레이저의 모드 구조는 열악하다.
상대적으로 큰 GaN 결정 그레인 크기와 낮은 결함 밀도를 가진 작은 영역들을 생성하기 위해 에피택셜 측면 과도성장(ELOG)을 사용하는 다른 방법이 개발되었다. 이들 선택된 낮은 결함 영역들로부터 만들어진 LD들은 진정으로 개선된 성능을 보인다. 불행히도, 전반적인 프로세스는 복잡하고 비싸며, LD 산출량은 매우 낮다.
대체적인 접근은 GaN 박막을 성장시키기 위한 기판으로서 SiC를 사용하는 것이다. GaN으로의 SiC의 격자 매치는 사파이어의 그것과 비교하여 크게 개선된다(＜3.5%). 이론적인 결함 밀도는 또한 ㎠ 당 109의 차수로 크게 감소된다. 아마도 모든 것에서 가장 중요한 것은 낮은 격자 불일치에서, SiC 기판에서 성장된 GaN 막이 사파이어 위의 다결정 막에 비교하여 단결정 막으로 고려될 수 있다는 것이다.
그러나, SiC 웨이퍼 상에서 고품질의 GaN 박막을 성장시키는 것은 많은 문제들이 존재한다. 첫째로, SiC 결정의 성장이 어렵기 때문에 SiC 웨이퍼들은 비싸다. 그것은 특별하게 설계된 증기 밀봉 반응기들을 이용하여 매우 높은 온도(2200℃ 이상)에서 물리적 증기 통과 방법으로 생산된다. 둘째로, 절삭과 광택 프로세싱이 다 이아몬드의 그것에 가까운 SiC의 고강도로 인하여 또한 비싸다. 세째로, GaN (5.6×10-6/℃)에 비해서 작은 SiC의 열 팽창 계수 (4.2×10-6/ ℃)가 성장 이후에 냉각 동안에 GaN 막에 장력을 강요하고 균열을 야기할 수 있기 때문에 또한 문제이다.
특별한 멀티-AlGaN 층 막이 그러한 균열을 감소하기 위해 GaN 막의 마지막 성장 이전에 먼저 SiC 웨이퍼 상에서 성장할 수 있다. 동일한 층들이 또한 SiC와 GaN 사이에서 밴드 갭 오프세트를 최소화하기 위한 목적으로 기여할 수 있다. 그러한 오프세트 최소화로, 종래의 설계로 GaN LED들을 세우기 위해 SiC 기판의 전기 전도성의 유익한 특성을 사용하는 것이 가능하다. 이것은 LED들의 크기를 크게 줄이고, 유닛 영역 당 산출량은 사파이어로부터 만들어진 그것보다 더 높다. 더 높은 산출량은 기판 물질의 고 비용을 보상한다. SiC는 또한 높은 열전도성의 장점을 가지고 있다. 낮은 결함 밀도와 조합된 이것은 SiC 기판을 사용하여 LED들과 LD들이 더 잘 수행하도록 한다.
진정으로, SiC상에서 만들어진 GaN LED들의 고유의 총량 효과는 사파이어상에서 만들어질 때보다 더 좋다. 그러나, 전반적인 SiC 상의 GaN LED들의 외부 밝기는 나쁘다. 이것은 SiC는 GaN의 발산된 빛 만큼 투명하지 않아서 상당한 양의 빛이 차단되기 때문이다. 이것은 UV LED들에서도 부분적으로 사실이다. 다른 한편, 좋은 분열된 표면들이 성취될 수 있기 때문에 SiC 상의 GaN LD들의 성능은 더 좋다. 레이저의 빔 품질은 매우 더 단순한 모드 구조를 가지며 DVD 타입의 적용에 더 적합하다. SiC 기판의 높은 열 전도성은 LD들을 가로질러 더 높은 전류가 인가될 수 있 고, 그러므로 전력 출력이 증가된다는 것을 또한 의미한다.
사파이어와 SiC 위의 GaN 막의 결과는 LED들과 LD들의 성능을 더 개선하기 위해 낮은 결함 밀도 GaN 막들을 성장시킬 수 있는 필요가 존재한다는 공통 결론을 지적한다. 달리 말하면, 그 기판은 GaN의 그것에 가까이 일치된 격자 상수를 가져야 한다는 것이다. 게다가, 기판은 또한 투명하여야 하고, 좋은 전기 및 열 전도성을 가져야 한다. 현 시점에서, 이 모든 요구들을 만족할 수 있는 유일한 기판은 단결정 GaN 기판이다. 불행히도, 그러한 단결정 GaN 기판을 생산하기 위한 기술은 아직 충분하지 않다.
폴랜드의 유니프레스(UNIPRESS) 회사는 박편 형태학에서 센티미터 크기까지의 실제로 단결정 GaN을 생산하기 위한 고압 프로세스를 개발하였으나, 이것은 상업적으로 실행 가능한 대량 생산 프로세스가 아닐 수 있다. 성공적으로 크기에서 작은 센티미터의 두꺼운 미-지지(free standing) GaN 웨이퍼들을 생산해 낸 ATMI, 미국의 링컨 연구소 그리고 한국의 삼성과 같은 다른 연구소들이 있다. 불행히도, 불일치한 열팽창 계수들은 성장 이후에 웨이퍼를 굽히고 깨지게 하는 경향이 있다. 사파이어에서 GaN을 해방하기 위해서, 레이저 절제 기술이 사용되어 왔다. 제거된 GaN 웨이퍼는 아직 유용하게 하기 위해 광택되는 것이 필요하다.
좋은 전위를 가진 다른 물질은 단결정 AlN 기판일 수 있다. 작은 단결정들이 SiC에서와 동일한 고온 조건하에서 물리적 증기 통과 기술에 의해 생산되어 왔다. 성장 프로세스는 아직 개발 단계하에 있고, AlN의 고품질 웨이퍼들은 다가올 수년 동안 이용할 수 없을 것이다. 게다가, AlN은 절연체이다. 그러므로 장치 제조는 사 파이어의 그것에서와 같이 동일한 제약에 직면할 것이다.
다른 대안은 GaN에 좋은 격자 매칭을 가진 대용 기판을 위해 탐색하는 것이다. 이 기판 위의 GaN 막들의 성장 이후에, 대용 기판은 미-지지 단결정 GaN 막을 얻기 위해 제거될 것이다. 만일 GaN 막이 적합한 두께를 갖는다면, 그것은 충분히 강할 것이고, GaN LED들과 LD들을 생산하기 위한 기판 웨이퍼들로서 사용될 수 있다. 예를 들어, 스미토모는 ELOG 기술과 조합하여 대용 기판으로서 GaAs를 사용하고, 2 인치 직경 미-지지 GaN 웨이퍼들을 생산해낼 수 있다. GaAs 기판은 GaN의 박막의 성장 이후에 화학적 에칭에 의해 제거된다. GaN 표면은 성장 이후에 매우 거칠기 때문에, 매끈한 표면을 생산하기 위해 광택이 필요하다. 전반적인 프로세스는 아직 복잡하고 웨이퍼의 비용은 높다. 스미토모의 미-지지 GaN 웨이퍼는 c-면 (0001) 방향이다. GaAs와 GaN 사이의 큰 격자 부적응(＞ 45%) 때문에, 스미토모의 미-지지 GaN 웨이퍼는 다결정이다.
미국 특허 No. 5,625,2002에서, 차이(Chai)는 GaN과 AlN 단결정 막들의 성장을 위한 기판 물질로서 적합한 큰 종류의 화합물들을 발표했다. 리스트된 화합물들 중에서, LiAlO2(LAO)와 LiGaO2(LGO)가 최고의 잠재력을 보였다. 이것은 LAO와 LGO의 커다란 크기의 단결정들이 표준 쵸크랄스키 용용 인상법(standard Czochralski melt pulling technique)에 의해 생산될 수 있기 때문이다. 큰 직경의 고품질 단결정 기판들을 생산하기 위한 기술이 이제 준비되었고, GaN 박막의 성장이 LAO와 LGO 기판들에 주장되어 왔다.
성장 공정 동안, LGO 기판을 가지고 GaN막을 생성하기 위한 화학물질의 호환성은 두 결정이 최고의 격자 매칭 및 거의 동일한 결정 구조를 가진다는 사실에도 불구하고 매우 나쁘다고 알려져 있다. GaN막을 성장시키는 화학물질은 성장 동안 LGO의 표면을 공격할 것이다. 또한 GaN막이 LEO 기판에서 성장할 수 있다고 하더라도 GaN막의 부착이 매우 나빠서 열팽창 계수의 불일치로 인해 성장이후 반드시 이탈하게 될 것이다.
LAO는 GaN(육각형)와는 매우 다른 결정 구조 및 결정 대칭(사각형)을 가진다. 그럼에도 불구하고, LAO의 2차원적(100) 표면은 GaN의 m-면(1010)과 거의 같은 구조 및 격자 차원을 가진다. GaN의 a축방향을 따르는 격자 불일치는 +1.45%이다. GaN의 c축방향을 따르는 격자 불일치는 단지 -0.17%이다. GaN의 성장 화학물질과 LAO의 화학적 호환성은 또한 매우 좋다. 아마도 가장 중요한 것은 LAO 웨이퍼가 간단한 산성 에칭으로 성장이후 쉽게 제거될 수 있다는 것이다. 그러한 특별한 성질을 이용하여 독립 단결정 GaN 웨이퍼는 HVPE(금속 수화물 증기 전환 에피택셜 성장)을 사용하여 150 부터 500 ㎛ 범위의 두께를 가지고 생성될 수 있다. LAO 기판으로부터 생성된 단결정 GaN 웨이퍼는(1010)의 지수와 함께 m면 방향을 가진다. 이것은 시장에서 사용되는 다른 모든 독립 GaN 웨이퍼가 (0001)의 지수와 함께 c면을 가진다는 점에서 매우 다르다. 이러한 웨이퍼는 미국 특허 제 6,648,966호에 공개되어 있으며 미국 출원 제 U.S.2003/0183158호에 공개되어 있으며, 양자는 본 발명의 양수인에게 양도되었으며, 전체 내용이 여기에서 참조로써 공개되어 있다.
간단한 산성 에칭으로 기판을 쉽게 제거할 수 있는 것은 LAO가 사파이어와 SiC와 같은 매우 일반적인 기판과는 비교되는 바람직한 성질이다. 제거할 수 있는 잠재성을 가진 다른 잠재 기판은 GaAs 와 Si를 포함한다. 양자 모두 GaN과 매우 나쁜 격자 매칭을 가진다(>45% 부정합). GaN 박막에 자유로울 수 있는 것이 장치 디자인과 제조에 커다란 유연성을 제공한다.
테라구치(Teraguchi)의 미국 특허 제 5,917,196호는 LiAlO2 기판에서 GaN 기반의 레이저 구조를 성장시키는 방법을 나타낸다. 그들은 10V의 한계 전압을 가지고 430 nm에서 방출하는 자외선 레이저 다이오드를 보고한다. 그러나, 기판 제거를 공개하지 못하여 그들의 최종 장치는 여전히 사파이어 기판을 가지는 것과 같이 상부에 2 개의 접촉을 가질 것이다.
사파이어와 같은 절연 기판을 다룰 때에, LED 또는 다른 장치를 제조하기 위하여 추가 단계와 추가 비용이 요구된다. LED 비용을 감소시키기 위하여, 공정은 장치가 종래의 GaAs LED와 같이 제조될 수 있도록 하기 위해서 절연층을 제거하도록 전개된다. 공정은 단파장 레이저를 가지고 기계적인 분쇄와 연소를 포함한다. 양쪽 경우에, 제거 공정은 매우 느려서 대량 생산에는 적합하지 않다. 또한 기판 제거후의 GaN 표면은 매우 거칠어서 GaN 표면을 부드럽게 하기 위하여 기계적인 폴리싱 또는 반응성 이온 에칭(RIE)을 요구한다. 이러한 추가 노력으로 새로운 장치 구조가 만들어진다. 이러한 접근은 여러 실험실에서 수행되었으며 아래에서 기술된다.
웡(Wong) 등은 웨이퍼 결합과 리프트-오프에 의한 비유사한 기판을 가지고 블루 GaN 박막 구조의 완성을 논의하였다(W. Wong, T. Sands, N. Cheung 등, 화합물 반도체 Vol.5, p. 54, 1999년). 그들은 사파이어 기판에서 질화물 기반의 장치를 발달시키고 상면을 실리콘 웨이퍼에 결합시키기 위한 접착제를 사용한다. 단파장 레이저는 사파이어를 통하여 GaN의 배면으로 집중되고 GaN의 박막이 분해된다. Ga은 액체이고 N는 기체이기 때문에, 사파이어는 멀리 떨어진다. 접착제를 용해시켜서 질화막이 형성된다. 이러한 막은 다른 기판으로 운반된다. 막의 표면이 Pd 및 In로 덮여있다면, 그것은 전복되어 Pd로 코딩된 새로운 기판에 놓인다. 가열로 In을 녹이고 Pd에 용해하여 강하고 영속적인 결합을 형성한다. 청색-발광 GaN LED는 이러한 기술을 사용하여 p면을 가지고 실리콘 기판과 결합된다.
휴렛-팩커드(Hewlett-Packard) 회사는 전도성 호스트 기판으로 다중 양자 질화 LED의 운반을 보고했다(Y.K. Song et al, Appl. Phys. Lett., Vol 74, p, 3720, 1999년). 장치 구조는 표준 사파이어 웨이퍼에서 OMVPE에 의해 성장된다. Ni/Au 접촉은 최상부 p타입 GaN:Mg 층에 축적된다. 그후 구리막이 최상부에 전기화학적으로 성장되고, 샘플은 실리콘과 같은 새로운 호스트로 쌓인 플립-칩이다. 레이저 제거에 의하여 사파이어가 제거된 이후 새로운 표면 접촉이 n타입 층에 생성된다. 장치로부터의 발광은 450 nm에서 피크이다.
루미레드 라이팅(LumiLEd Lighting)사는 고-전력 AlGaIn 플립-칩 LED 설계를 보고했다(J.J.Wierer, et al, Appl. Phys. Lett., Vol 78, p. 3379, 2001년). 그 장치는 종래의 좁은 발광 영역(~0.07 nm2)과 비교하여 넓은 발광 영역(~0.70 nm2)을 가진다. 플립-칩 설계는 넓은 발광 영역을 제공한다. 바람직한 열접촉으로 높은 전류와 낮은 순전압 및 높은 파워 변환 계수가 가능하다. 2002년 6월경에 LumiLED는 단일한 1 mm × 1 mm LED(350 mA에서 259 mW CW와 425 nm, 3.27V 및 22.6% 콘센트 계수, Tj=25℃)를 사용하는 1W 럭스온TM 장치 및 4개의 단일한 1 mm × 1 mm LED(700 mA에서 425 mW CW와 1100 nm, 7V 및 22.4% 콘센트 계수, Tj=25℃)를 사용하는 5W 럭스온TM 장치를 소개하였다. 그들의 설계에서, 사파이어 기판은 여전히 LED의 상부를 덮고 있다. 시트 전류 저항을 감소시키기 위해서, p-연결 접촉은 커다란 빗 형태 패드이고 n-연결은 손가락 형태이다. 리소그래픽 패턴을 가지는 RIE(반응 이온 에칭)가 전기적 연결을 위해 요구된다.
제록스(Xerox)사는 레이저 리프트-오프를 사용하는 구리 기판으로 질화물 레이저의 운반을 보고했다(W.S. Wong et al, Mat. Res. Soc. Sump. Proc V. 639, Page G12.2.1, 2001년). 돌출부 도파관 레이저 구조는 MOCVD에 의해 사파이어 기판에서 성장된다. 건조 에칭된 리지(ridge)상의 2개의 마이크론 띠의 형성에서 금속 접촉은 최상부 p타입 표면에 침전된다. 구조는 전복되어 일시적인 실리콘 웨이퍼에 접착되고 이후 사파이어는 레이저 제거에 의하여 제거된다. HCl에서 새로운 n타입 GaN 표면을 에칭한 이후, 인듐막이 그위에 침전된다. 그후 인듐은 구리 열 싱크에서 LD막을 결합하는데 사용되고 일시적인 실리콘 기판은 제거된다.
남부 캘리포니아 대학은 상온에서 아주 강한 발광 강도를 얻기 위하여 은 도 금 구리 헤더에서 자외선 방출 GaN LED의 플립-칩 결합을 사용하는 것을 보고하였는데(A. Chitnis et al, Mat. Res. Soc. Symp. Proc. Vol. 743, p.L7.7.1, 2003년), 구리가 효과적인 열 싱크를 형성하여서 은은 하방으로 이동하는 빛을 위하여 좋은 반사율을 제공했다.
GaAs 기반의 레이저 구조를 위한 유사한 리프트-오프 기술이 보고되었다. 벨 커뮤니케이션 리서치는 LD구조로부터 GaAs 기판의 습식 에칭 제거를 위하여 중간 AlAs 층을 사용하는 것을 보고하였다(E. Yablonovitch et al, IEEE Phot. Technol. Lett., Vol. 1, p. 41, 1989년). 종래의 LD는 GaAs 기판에 MOCVD에 의하여 최초로 성장되었다. 희석된 플로오로화수소산을 사용하여, AlAs의 용해로 인하여 GaAs 기판이 제거되고 에피택셜 막은 자유롭게 부유할 수 있게 된다. 다수의 LD를 포함하는 막은 지지물로서 왁스에 의해 보유된다. 금속화 뿐만 아니라 에칭에 의해 레이저 바의 정의를 포함하는 모든 공정 단계가 리프트-오프 이전에 수행된다. 구조는 새로운 유리 또는 실리콘 기판에 쌓이고, 왁스는 제거된다.
투명한 기판 레드 AlGaInP LED가 상업적으로 이용될 수 있다. 일반적으로 휴렛-팩커드는 격자 매칭된 GaAs 기판에 LED 기판을 성장시키지만, 블랙 GaAs는 발광된 적색광의 거의 반을 흡수하는 경향이 있다. 따라서, AlGaInP 장치가 완료된 이후 캐리어를 제공하기 위하여 두꺼운 격자 불일치된 GaP층이 최상면에 성장된다. 비록 이러한 상부 캐리어가 구조적인 결함으로 채워져 있더라도 결함은 활성 영역에 어떠한 전파도 하지 않는다. 그후, GaAs 기판은 습식 화학 에칭에 의해 제거된다. 장치의 시트는 계속해서 새로운 투명 양질의 GaP 웨이퍼에 놓이고 규화된다. 그후 각각의 장치는 해체된다. 매우 얇은막은 접촉이 어려우며 높은 퍼짐 저항 문제를 가진다는 것이 발견되었다. 또한, 매우 얇은 LED칩은 도파관 때문에 광 추출과 함께 문제가 되어서 플라스틱 흡수는 접촉과 가장자리에서 문제가 된다. 따라서, 두꺼운 투명 기판의 부착은 매우 이익이 될 수 있다.
상기 배경의 한 측면에서, 본 발명의 목적은 발광 장치와 같은 장치를 만드는 방법을 제공하는 것이며, 그 장치는 비교적 간단하며 얇은 활성 영역 및 그로부터 쉽게 열을 제거할 수 있는 능력과 같은 바람직한 작동 성질을 가지는 장치를 제조한다.
본 발명에 따르는 이러한 목적과 다른 목적, 성질, 및 장점은 리듐 알루미네이트(LiAlO2)를 포함하는 희생 성장 기판을 제공하는 것을 포함하는 적어도 하나의 반도체 장치를 제조하고; 희생 성장 기판에 인접하여 3족 질화물을 포함하는 적어도 하나의 반도체 층을 형성하고; 희생 성장 기판의 반대쪽에 적어도 하나의 반도체 층에 인접한 탑재 기판을 접착하고; 그리고 희생 성장 기판을 제거하는 방법에 의해 제공된다. 상기 방법은 탑재 기판의 반대쪽에 적어도 하나의 반도체 층의 표면에 적어도 하나의 접촉을 부가하고, 그리고 복수의 각각 반도체 층으로 탑재 기판과 적어도 하나의 반도체 층을 나누는 것을 더 포함할 것이다. 최종 장치를 제조하기 위하여, 상기 방법은 각각의 반도체장치의 탑재기판에 인듐(In) 등의 열 싱크를 결합시키는 단계를 더 포함할 수 있다.
더욱 상세하게는, 희생 기판의 제거단계는 희생 성장기판을 기계적으로 연마하고 습식 에칭하는 단계를 포함한다. 따라서, 몇몇 실시예에서, 탑재기판은 습식에칭에 저항하도록 선택될 수 있다. 탑재기판이 습식에칭에 저항하지 않는 다른 실시예에서, 기계적 연마는 기판을 제거하는데 바람직한 수단이 된다. 습식에칭이 요구될 때, 탑재기판의 부분들은 습식에칭으로부터 보호될 수 있다.
희생 성장기판은 단결정 LiAlO2 을 포함하는 것이 바람직하며, 적어도 하나의 반도체층은 적어도 하나의 단결정 갈륨질화물(GaN)층을 포함하는 것이 바람직하다. 이러한 재료들의 조합은 m-평면(1010) 방향을 갖도록 GaN층을 제조하는 것이 바람직하다.
탑재기판의 에칭단계는 적어도 하나의 반도체층위에 접착층을 형성하는 단계; 및 탑재기판에 접착층을 결합하는 단계;를 포함한다. 예를들면, 접착층은 적어도 하나의 니켈(Ni) 및 금(Au)을 포함한다.
탑재기판은 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 크로늄(Cr), 니켈(Ni), 티타늄(Ti), 몰리브데늄(Mo), 텅스텐(W), 지르코늄(Zr), 플래티늄(Pt), 팔라듐(Pd), 및 실리콘(Si) 중에서 적어도 하나를 포함한다. 적어도 하나의 반도체층이 도핑된다. 게다가, 상술한 방법은 희생 성장기판과 적어도 하나의 반도체층 사이에 버퍼층을 형성하는 단계도 포함하며; 여기서, 희생 성장기판을 제거하는 단계는 버퍼층을 제거하는 단계를 더 포함한다.
매우 얇은 활성부가 본 발명에 따라 제조된다. 예를들면, 적어도 하나의 반도체층은 대략 10㎛ 미만의 두께를 가진다. 물론, 그 반도체층(들)은 전기적으로 바이어스된 빛을 방출하도록 선택될 수 있다.
본 발명의 다른 실시예는 상술한 방법에 따라 제조된 반도체장치에 관한 것이다. 특히, 상기 장치는 열싱크, 및 열싱크에 인접한 탑재기판을 포함하며, 탑재기판은 적어도 하나의 금속이나 실리콘을 포함한다. 상기 장치는 또한 열싱크에 대향하여 탑재기판위에 적어도 하나의 p-n접합을 규정하는 다수개의 반도체층을 포함한다. 반도체층은 m-평면(1010) 방향을 갖도록 단결정 Ⅲ족 질화물층을 포함하는 것이 바람직하다. 상기 장치는 또한 탑재기판에 대향하여 반도체층의 최상위층위에 오직 하나의 접착층을 포함한다. 예를들면, Ⅲ족 질화물은 질화갈륨을 포함할 수 있다.
상기 장치는 탑재기판과 반도체층 사이에 접착층을 더 포함할 수 있다. 접착층은 교대로, 니켈(Ni) 및 금(Au)중 적어도 하나를 포함한다. 탑재기판에 결합하는 물질은 인듐(In), 또는 인듐-은 또는 인듐-금과 같은 인듐에 근거한 저융점 합금을 포함한다. 또한, 탑재기판은 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 크로늄(Cr), 니켈(Ni), 티타늄(Ti), 몰리브데늄(Mo), 텅스텐(W), 지르코늄(Zr), 플래티늄(Pt), 팔라듐(Pd), 및 실리콘(Si) 중에서 적어도 하나를 포함한다. 물론, 다수개의 반도체층은 금속기판 및 열싱크에 인가된 전기적 바이어스에 부응하는 빛을 방출할 수 있다.
도 1 내지 7은 본 발명에 따른 장치제조 동안의 개략적인 사시도.
도 8 내지 10은 본 발명에 따른 장치제조 동안의 개략적인 측면도.
도 11 및 12는 본 발명에 따른 장치제조 동안의 개략적인 사시도.
도 13은 웨이퍼 위의 인접한 장치로부터 분리된 이후에 본 발명에 따른 개개 장치의 사시도.
도 14는 지지대에 부착된 도 13에 도시된 장치의 개략적인 측단면도.
도 15는 본 발명의 제 1 실시예에 따른 장치에 대한 반사율측정 데이터 그래프.
도 16은 본 발명의 제 2 실시예에 따른 장치에 대한 반사율측정 데이터 그래프.
도 17은 본 발명의 제 3 실시예에 따른 장치에 대한 반사율측정 데이터 그래프.
도 18은 본 발명의 제 4 실시예에 따른 장치에 대한 반사율측정 데이터 그래프.
이하에서, 본 발명의 바람직한 실시예가 도시되어 있는 첨부된 도면을 참조하여 본 발명을 상세하게 설명한다. 그러나, 본 발명은 다양한 형태로 구체화 될 수 있으며, 예시된 실시예에 한정되는 것은 아니다. 실시예들은 본 발명이 완전하여 기술분야의 당업자에게 본 발명의 범주를 충분히 전달할 수 있도록 제공된다. 명세서를 통틀어, 동일한 부재에는 동일한 도면부호가 사용되며, 별개의 실시예에서의 유사한 부재에는 프라임(') 표기가 사용된다.
본 발명은 Ⅲ족 질화물을 합성한 반도체장치에 관한 것이다. 상기 장치는 발광장치와 전자장치를 포함한다. 발광장치는 황갈색으로부터 연속적으로 녹색, 파란색 및 궁극적으로 자외선까지의 범위의 빛을 방출하도록 막구성에 의해 만들어진다. 다른 컬러 발광장치와의 적절한 조합 또는 이들 장치에 인광물을 첨가함에 의해, 백색광을 발생시키는 것도 가능하다.
상기 장치의 발광패턴은 LEDs에 대한 것과 일치하지 않거나, 또는 그렇지 않으면 LDs에 대해 일치한다. 전자장치는 고전자 이동도 트랜지스터(HEMT), 헤테로접합 쌍극 트랜지스터(HBT), 쇼트키, p-i-n 및 금속-반도체-금속(MSM) 광다이오드 및 본 발명 기술분야의 당업자에게 명백한 다른 것들도 포함한다. 상기 장치들은 초박형이 될 수 있고 원형 기판으로부터 제거될 수 있다. 장치들은 높은 전자전도성 및 열전도성을 가진 금속 또는 반도체 베이스에 결합될 수 있다. 효율적인 열제거는 장치의 성능을 강화시키고 대규모 장치제조를 가능하게 한다.
초박형 GaN LEDs 및 LDs을 대량생산하기 위한 새로운 방법을 설명한다. 이 기술은 막의 구성에 따라 짙은 자외선(UV)으로부터 녹색 그 이상까지 변하는 방출파장을 가진 LEDs 및 LDs를 생산할 수 있다. 상술한 방법은 원형 기판에 부착되지 않고 미-지지되어 있으며, 단순한 GaN 및 AlN 2원구조, AlGaN, InGaN 3원구조 및 심지어 AlInGaN 4원구조에 한정되는 것은 아니지만 이를 포함하는 화학적 조성에 큰 유연성을 가진 초박형 에피텍셜 막 제조를 허용한다. 상술한 방법은 종래의 기술이 생산할 수 없는 대규모 LEDs 제조도 허용한다. 대규모 LEDs는 제조단가를 크게 낮추며 종래의 LEDs보다 발광성이 더 높은 것을 생산할 수 있다.
성장 프로세스는 연마된 (100)방향 LAO 단결정 웨이퍼(30)를 가지고 시작한다(도 1). 웨이퍼(30)의 표면은 충분히 세척된다. 그런 후 LAO 웨이퍼(30)가 MOCVD(금속-유기화학적 기상증착) 반응기(미도시)내에 위치되어 GaN 에피텍셜 막(32)(또는 특별한 Al, In 및 Ga 금속비를 가진 AlGaN, InGaN, 및 AlInGaN 에피텍시얼 막)으로 성장하도록 700℃ 부터 1200℃에 이르는 온도까지 가열된다. 그러나, MOCVD가 GaN 에피텍셜 막을 성장시킬 수 있는 유일한 방법은 아니다. 다른 실행가능한 성장방법은 MBE(분자빔 에피텍시), ALE(원자층 에피텍시), HVPE(수화 기상위상 에피텍시), 등을 포함한다.
에피텍셜 막(32)의 구조와 구성은 만들려고 하는 특별한 장치에 의존한다. 중요한 특성은 (100) LAO 기판(30)위로 성장한 GaN 에피텍셜 막(32)이 사파이어, SiC, GaAs 및 Si를 포함하는 기지 기판의 나머지 전체에 성장한 (0001) GaN 막과 현저하게 다른 (1010) 또는 m-평면 방향내에 있다는 것이다. LAO는 m-평면 에피텍셜 막을 생산하는 것으로 최근에 알려진 유일한 기판이다.
여기서, 우선 통상적인 청색, 녹색 가시 LEDs를 고려하자. AlN, AlGaN 또는 InGaN의 얇은(<50㎚) 온도버퍼층(31)이 에피텍셜 막(32)의 접착을 도울 수 있도록 LAO 웨이퍼(30)위에 가장 먼저 용착된다. 비록 AlN이 사파이어 상의 GaN의 성장을 위해 버퍼층으로서 사용될지라도, AlGaN 또는 InGaN 층이 LAO 기판(30)을 위한 버퍼층으로서 바람직하다. 그 이유는 LED 및 Ld 장치에서 요구되는 전도베이스를 제공할 수 있기 때문이다. 더욱이, AlN은 LAO 기판(30)에 가장 열악한 격자매칭을 가 지나, 버퍼층(31)으로써는 매우 유용하다. Al0.7Ga0.3N은 a-축을 따라 LAO에 정확한 격자매칭을 가지나 순수한 InGaN 기체는 c-축에 양호한 격자매칭을 가진다.
원리적으로, 임의의 AlGaN 조성물은 버퍼층으로서 사용될 수 있다. 격자매칭을 위한 최상의 절충물을 만들기 위해서는, Al0.3Ga0.7N 이 최상의 구성이 될 것이다. 이러한 버퍼층(31)의 용착온도는 500℃부터 1000℃까지 변할 수 있다. 그러나, 에피텍셜 층(32)에 기판(30)의 격자매칭이 매우 양호하므로, 버퍼층(31)의 더 높은 온도(900℃) 융착이 바람직하다. 이것은 통상적으로 저온(550℃)버퍼층을 가지고 시작하는 것을 요하는 종래의 기술과는 현저하게 다르다. 그들은 사파이어, GaAs, Si 및 SiC 기판위의 성장을 포함한다.
버퍼층(31)의 성장 후, 온도는 950℃에서 1150℃까지 상승하고, 이에 따라 Si로 n-도핑 GaN막의 제 1 층(32a)이 성장한다. 두께는 수백 nm에서 수 ㎛까지 변할 수 있다. 종래 기술에서, 기판(30)의 제거는 기계적인 연마 또는 레이저 애블레이션에 의해 파괴적이기 때문에, 남아있는 에피택셜 막(32)이 기판 제거 과정 동안 손상되지 않도록 두꺼운 GaN 막이 요구된다. 본 발명에 따르면, LAO 기판(30)을 제거하는 과정은 자세하게 후술될 바와 같이 에피택셜 막(32)을 손상하지 않는다. 그러므로, 도핑된 또는 도핑되지 않은 GaN의 매우 두꺼운 층을 증착시킬 이유가 없다.
n-도핑 GaN층(32a)의 증착을 완료한 후, 도 2에서 도시된 바와 같은 도핑되지 않은 InGaN 및 GaN의 얇은 층(32b 및 32c)을 대체하여 다중-양자 웰 구조(32b) 의 증착을 시작할 수 있다. 양자 웰 구조의 두께는 1 에서 10 nm까지 InGaN 웰(32b) 및 GaN 장벽(32c) 양자에 대하여 변할 수 있다. 바람직한 두께는 웰에 대하여 약 2 nm이고 장벽에 대하여 약 5 nm이다. 양자 웰의 증착 이후, Mg 도핑 p-형 GaN 층(32d)은 덮개 층으로서 증착된다. p-층(32d)의 두께는 다시 수백 nm에서 수 ㎛까지의 범위 내에 있다. 그리하여 기본 p-n 접합 GaN 다이오드가 만들어진다.
LD를 만들기 위해서는, p-층(32d)의 두께를 증가시킬 수 있다. 이는 자세하게 후술될 바와 같이 통상적인 것과 대조적인 역 메사 구조를 만드는 것이 원해질 수 있기 때문이다.
에피택셜 증착의 완료 이후, GaN 에피택셜 막(32)을 가진 LAO 웨이퍼(30)는 MOCVD 반응기로부터 제거된다(도 2). 이는 p-형 옴 접촉(34)을 만들기 위하여 Ni(약 20 nm) 및 Au(약 150 nm) 박막을 가진 상부 GaN 표면 전체를 코팅하는 금속 증발기에 위치한다(도 3).
그리고 LAO 웨이퍼(30)의 금속 코팅 표면층(34)은 도 4에서 도시되는 바와 같이 LAO 웨이퍼의 통상적인 2 인치 직경 크기 전체를 수용할 수 있는 고광택 평탄 금속 또는 실리콘 웨이퍼 베이스(36)에 묶인다. 이러한 금속 또는 실리콘 베이스(34)는 열 싱크와 동시에 전기 접촉으로서 사용된다. 예를 들면, Cu, Ag, Au, Al, Cr, Ni, Ti, Mo, W, Zr, Pt 및 Pd와 같은 이러한 응용에 적당한 다양한 금속이 있을 수 있다.
Si는 기술적으로 금속으로 인식되지 않을 수도 있지만, 이는 쉽게 입수 가능 하고 저렴하다. 선형 열팽창계수는 GaN(5.6 × 10-6/°K)보다 약간 작고(4.7×10-6/°K) 80-150 W/m°K의 열 전도율 또한 허용 가능하다. 이는 접착 베이스로의 선택 중 하나이다. 모든 이러한 금속은 철저하게 다른 물리적 특성 때문에 다른 기술적 요구를 가진 LED에 베이스(36)로 사용될 수 있다. 메탈 베이스(36)의 선택은 열 및 전기 전도율, 열팽창계수, 산 부식 저항성 및 마지막으로 금속의 연성 및 결합 난이도에 의존한다. 대부분의 금속은 Al(23.5×10-6/°K), Ag(19.1×10-6/°K) 및 Cu(19.1×10-6/°K)와 같은 매우 높은 열팽창계수를 가진다. 다른 금속은 Mo(5.1×10-6/°K), W(4.5×10-6/°K) 및 Zr(5.9×10-6/°K)과 같은 매우 적당한 열팽창계수를 가진다. 나머지는 이 사이이다.
열 팽창에서 큰 불일치는 훌륭한 옴 접촉을 만드는 것과 같은 열처리 중에 GaN 막(32)의 파손을 유발할 수 있다. 또한, 금속 결합 및 에칭 저항 및 다른 금속들 간의 합금의 성질을 고려하는 것이 바람직할 수 있다.
최종적으로, 금속의 연성을 고려하는 것이 바람직할 수 있다. GaN 막(32)과 금속 베이스(36)의 결합을 매우 얇은 다이아몬드 톱을 사용하여 별개의 칩으로 육면체 조각내는 것이 일반적으로 원해지기 때문에, 절삭 금속을 가진 톱날의 부속을 피하는 것이 바람직하다. 이러한 잠재적인 문제를 최소화하기 위하여 행해질 수 있는 특정 단계가 있다. 더하여, 이러한 금속 베이스(36)는 이러한 방법으로 사전-처리되어, 기술 분야의 당업자에게 인식되는 바와 같이 LED 또는 LD를 만드는 과정을 단순화시키기 위하여 특정한 크기의 작은 칩으로 쉽게 분할될 수 있게 된다.
사전-처리된 금속 베이스(36)는 LAO 웨이퍼(30)의 a-축 및 c-축을 따라 배열되어(GaN의 c-축 및 a-축을 따라 번갈아 배열되어) 작은 조각으로 분할될 때 GaN의 분할 면이 금속 베이스의 경계를 따라 배열되게 하는 것이 원해질 수 있다.
금속 베이스(36)의 두께는 50에서 500 ㎛ 두께로 변할 수 있다. 아마도 가장 바람직한 금속 베이스(36) 물질은 높은 열 및 전기 전도성이고, 저렴하며 쉽게 입수 가능하기 때문에 Cu(구리)일 수 있다. 그러나 Cu는 나쁜 산 에칭 저항성의 문제를 가지고, 그러므로 에칭 과정 중에 산과의 접촉으로부터 구리를 봉인하기 위하여 특정한 과정이 요구될 수 있다.
다음 바람직한 선택은 Si(실리콘), Ag(은) 및/또는 Mo(몰리브덴)이 될 수 있다. 이러한 세 물질은 매우 다른 특성을 가지지만, 그들은 산 저항력(내산성)이라는 하나의 공통 특성을 공유한다. 그러므로, 한 금속에 개발된 과정은 다른 것에도 적용될 수 있다. 차이는 물질의 금속 결합 및 연성의 성질이다. 실예로서, 베이스(36)를 위한 금속으로 Ag를 선택한다. 같은 과정이 베이스 금속으로서의 Si 또는 Mo에도 적용될 수 있다.
100 ㎛ 두께의 Ag 금속 시트는 2 인치 직경 원반(36)의 형태로 절단된다. 그리고 금속화된 GaN측(34)을 아래로 한 LAO 웨이퍼(30)는 도 5에서 도시되는 구조를 생성하면서 In(인듐) 합금을 가진 둥근 Ag 금속 디스크(36)에 열적으로 결합된다. Ag는 가장 전기 전도성이 높고(20℃에서 전기 저항은 1.63 μΩcm) 또한 열적으로 전도성이 높은(열 전도성은 429 W/m°K) 금속이다. Ag 금속은 비교적 큰 열팽창계 수(19.1×10-6/°K)를 가지고 있음에도 불구하고, 결합 온도는 문제를 일으키기에는 너무 낮을 수 있다.
Si 및 Mo는 모두 다른 금속보다 크게 작고 GaN과 보다 비교될 수 있는 열 팽창 계수(4.7 및 5.1×10-6/°K)를 가지지만, 열적 결합을 위해서는 더 높은 온도를 요구하여 열 팽창에 의한 전체적인 효과는 Ag 금속과 비교될 수 있다. Ni-Au 코팅 면에 Ag, Si 또는 Mo 금속 베이스의 결합은 후에 분리를 피하기에 매우 좋아야 한다. 금속의 다른 성질 때문에, 다른 결합 물질이 사용된다. Ag 금속 베이스에 대하여는, 바람직한 결합 물질은 Indalloy?(90In 10Ag)이다. Si 베이스에 대하여는, 바람직한 결합 물질은 AuIn(인듐 금)이다. Mo 금속 베이스에 대하여는, 바람직한 결합 물질은 AuGe(게르마늄 금)이다.
Ag 금속 베이스(36)를 LaO 웨이퍼(30)의 GaN측(32) 위에 결합한 후, 전체 조각은 우선 LAO 기판의 대부분을 연마하기 위한 래핑머신에 위치하고 다음으로 남은 LAO 기판(30)을 용해해서 제거하기 위하여 염산(HCl)에 적셔진다. 결합 금속이 부식 산에 의하여 에칭되는 것으로부터 보호하기 위하여, 에폭시가 봉인으로서 웨이퍼(30)의 가장자리 주위에 붙여지는데 사용될 수 있다. 금속 가장자리를 산 부식으로부터 보호하는 것은 어렵지 않지만, GaN 막(32)의 바늘구멍 또는 틈은 에칭 기간 동안 곤란을 유발할 수 있다. 이러한 경우에, LAO 기판을 제거하기 위하여 전적으로 물리적인 연마에 의존할 수 있다. GaN과 LAO 사이의 접착은 상대적으로 약하기 때문에, 기계적인 연마에 의해 LAO 기판의 90% 이상을 효과적으로 제거할 수 있다. Ag 금속은 HCl 에칭에 매우 저항성이 강한 것으로 판명된다. 이는 질산(HNO3)으로 쉽게 제거될 수 있는 표면의 AgCl의 얇은 코팅을 형성한다. 유사한 특성을 가진 더 좋은 산 저항성 금속은 Si 및 Mo이다. HCl 에칭에 저항하는 다른 금속은 W(텅스텐), Au(금) 및 백금(Pt)이다.
LAO 기판(30)을 제거하기 위한 HCl 에칭 이후, GaN 박막(32)만이 Ag 금속 베이스(36)에 결합되어 남는다(도 6). GaN 막(32)의 상면은 n-형이다. 이제부터는 만들어질 최종 장치의 종류에 의존하며, 따라서 후술되는 바와 같이 전체 블록은 다른 방식으로 진행될 수 있다.
(1) 표준 청색 LED
표준 청색 LED를 만들기 위하여는, 도 6에서 도시되는 전체 조각은 세정되고 건조하게 구워진다. 그리고 n-형 옴 접촉 패드는 GaN 표면에 형성된다. 상측만이 발광 가능하기 때문에, 주형된 접촉 패드는 금속 범위를 최소화하고 충분한 발광 영역을 허락하게 만들어진다. 상면은 우선 20 nm Ti으로 다음으로 150 nm Al 금속으로 코팅될 수 있다. 그리고 표면은 포토레지스트로 스핀 코팅된다. 옴 접촉 패드를 위하여 주형이 만들어진다. 접촉 패드 외형은 LED 장치의 크기 및 형태에 따라 단순한 점, 직선 또는 곡선이 될 수 있다. 패드 주형을 남기기 위하여 노출된 금속은 에칭 아웃되고 포토레지스트는 스트라이핑 아웃된다.
물론, 리프트-오프 기술이 포토레지스트(40)를 가진 표면을 우선 코팅하여 사용될 수 있다(도 7). 패드 주형은 포토레지스트(40) 위에 만들어진다(도 8). 그 리고 웨이퍼 상부는 Ti 및 Al 금속 코팅 한정부(42a 및 42b)로 코팅된다(도 9). 포토레지스트(40)를 스트라이핑 아웃하는 것은 접촉 패드(42a)를 생산할 것이다(도 10 및 11).
결과 장치는 뛰어난 열 전도성을 가질 것이고 그리하여 큰 영역 장치가 가능하다(> 1 mm2). LED 칩의 최종 크기 및 형태는 응용에 의존한다. 장치가 열을 적당하게 제거할 수 있는 한, LED 칩은 긴 막대 형태와 같은 어떠한 형태로도 육면체 조각날 수 있다. 작은 칩으로 육면체 절단되기 전에, Ag 금속 뒷면은 유리 판에 접착된다. 육면체 조각 과정은 Ag 금속층을 통과해서 유리 판(45)으로 절단하기에 충분한 웨이퍼 깊이로 절단선(44)을 만드는 것만을 원한다(도 11). 유리 판(45)은 육면체 조각날을 깨끗하게 하고 금속 드레싱 문제를 처리하는데 사용된다.
Si 또는 Mo 금속 베이스(36)에 대하여는, 금속 드레싱 문제가 없다. 그러므로 기술 분야의 당업자에게 인식될 바와 같이 유리 판 대신에 신축성 테이프를 사용하는 것도 가능하다.
절단공정의 종료 후, 절단된 조각(50)을 세척하여 절삭 먼지를 제거하고, 그런 다음, 아세톤으로 용해시켜 유리판으로부터 반도체칩을 배출시킨다(도 13 참조). Si 또는 Mo계 반도체 장치에 있어서는, 테이프를 깔아부착하여 개개의 칩들로 분리시키는 것이 가능하다. 공정완료된 칩들은 그 후로 종래의 적색 LED와 동일한 형태로 최종장치 패키지로 집결되어 장착된다. 그런 후, 초-박형의 청색 LED가 제조된다. 고휘도, 고효율의 열싱크를 달성하는 것은, 도시된 실시예에서와 같이, 금 속부분(44)과 결합된 열싱크(48)에 의해 제공된다(도 14 참조). 또한, 리드선(46)이 상부 접촉부(42a)에 부착된다.
(2) 고휘도 백색 LED
고휘도 백색 LED를 제조하기 위해서는, 청색 LED의 후면에 Ce-YAG 또는 Eu-SrAl2O4 또는 이와 다른 잘 알려진 세라믹 코팅 형광 반사기 중에서 하나를 사용하거나 n-도핑 GaN 상층면상에 n-도핑 ZnSe의 두꺼운 층을 증착한다. 백색광을 생성하기 위한 형광 반사기를 사용함으로써, 어떠한 추가적인 웨이퍼 공정 단계들을 필요로 하지 않게 된다. 다만, 형광물질로서의 ZnSe 코팅층에 있어서는, 추가적인 증착공정이 사용된다.
LAO기판의 제거 후, 웨이퍼는 세척되고 건조되며, 그런 다음 ZnSe 반응기내에 위치되어 n-도핑 GaN의 상층면이 n-도핑 ZnSe층으로 코팅처리된다. ZnSe층은 GaN에 의해 방출되는 청색광을 흡수할 수 있으며, 차례로, 자신 고유의 노란색광을 방출하는데, 그런 후 이 노란색광은 GaN 청색과 혼합되어 백색광으로 나타나게 된다.
ZnSe의 두께는 적당한 흡수성을 가짐으로써 백색을 보정하도록 제어되는 것이 바람직하다. 이 경우, n-측 저항접촉이 ZnSe의 상층에 형성될 수 있다. 나머지 증착공정은 이 전에서 상술했던 바와 매우 비슷하다. 웨이퍼를 절단 처리하고 개별적인 LED들을 제조하는 후속공정들은 상술한 제 (1) 파트와 유사하다.
Ce-도핑 YAG 또는 Eu-도핑 SrAl2O4 세라믹 반사기는 온도에 영향을 받지 않기 때문에, 그 결과 광세기(또는 구동전류)에 대한 백색광의 외관에 있어서 편이현상이 초래되지 않는다. 이와는 달리, ZnSe의 방사는 온도에 매우 민감하다. 따라서 온도가 증가함에 따라 적색편이가 초래된다. 그러므로, 백색광의 총체적인 외관 또한 광세기(또는 온도)가 증가함에 따라 적색편이된다. 본 발명에 따르는 장치는 열을 제거하기 위하여 매우 높은 열전도성 금속 베이스를 구비하고 있기 때문에, 장치에 있어서의 총체적 변이가 훨씬 줄어들게 된다. 이것은, 본 발명의 기술분야에서의 당업자에 의해 잘 인식되는 바와 같이, 색변이 현상을 상당히 감소시킬 수 있게 될 것이다. 게다가, 본 출원인은 본 장치가 첫번째 ZnSe-GaN n-n-p 장치의 조합이라고 생각하고 있다.
(3) LD
LD는 n-형 GaN 베이스와 p-형 GaN 메사를 갖는 종래의 것과 반대의 구성을 갖는다. 이 경우에서, 장치는 p-형 GaN 베이스와 n-형 GaN 메사를 갖는다. 기본적인 제조공정은 실질적으로 상술한 바와 동일하다. 종래의 LD 설계와는 달리, 후막이 필요하지 않게 된다.
빛의 누설을 방지하기 위하여, 종래의 LD 설계는 광구속재으로서 고 AL 내용물을 갖는 두꺼운 AlGaN 클래딩 층을 필요로 한다. MQW(mutiple quantum well)구조의 크랙을 방지하기 위하여, GaN/AlGaN MD-SLS(modulation doped strained layer superlattice) 층들이 MQW 양 측상에서 성장된다. 본 발명에 따르면, n-형 GaN의 상층부 전체는 n-측 저항접촉을 위해 금속화된다.
광구속재로 MD-SLS를 사용하는 것 대신에, 본 발명은 광구속재로서 p-측 및 n-측 양쪽에 금속화-저항접촉막을 사용한다. 저항접촉을 위하여 n-형 GaN의 상층면이 Ti과 Al금속으로 코팅된 후, 상층면은 각각의 레이저 다이오드의 위치를 표시하기 위하여 포토레지스트로 패턴화된다. 저항접촉 패턴은 GaN 막의 분열평면으로 정렬되므로, 그 결과 레이저 응용을 위한 공동 공진을 형성하기 위하여 GaN막을 틈을 갖도록 쪼개는 것이 가능해진다.
RIE(이온 반응 에칭)가 메사 구조를 제조하는데 사용될 수 있다. 에칭은 GaN의 p-층을 통과하여 금속 베이스에 도달한다. 메사 측면은 반사를 저지하기 위하여 SiO2와 같은 흡수부재로 뒤덮혀진다.
그런 다음, REI 공정에 의해 형성된 패턴에 따라, 웨이퍼가 금속 베이스를 거쳐 지지유리판까지 절단된다. 절단먼지를 제거하기 위한 세척공정 후, 유리판은 용매속에 위치되어 에폭시가 용해되고 LD 칩이 배출된다. 이러한 칩들은 세척되고, 건조된 다음, 공동공진을 생성하기 위하여 (0001)평면을 따라 양단부들상에서 쪼개진다.
(사분할파 TiO2/SiO2 멀티층들의 쌍으로 만들어진) 고-반사코팅이 레이저 발광구동전류의 임계값을 감소시키기 위하여 두 개의 분열된 GaN 면을 위하여 필요해진다. 그런 후, 이러한 칩들이 레이저 다이오드를 완성하도록 장착준비된다.
상기에서, 가시광 및 백생광 LED와 가시광 LD를 제조하는 상세공정을 설명하였다. UV LED와 LD를 제조하기 위한 전반적인 공정들은, 베이스 막 구성이 GaN이기 보다는 AlGaN이라는 것을 제외하고는, 가시광 장치를 제조하는 것과 본질적으로 동 일하다. Al 내용물을 증가시킴에 따라 AlGaN 막의 밴드갭이 증가하겠지만, 이와 동시에, 막의 전기저항성 또한 증가할 것이다.
순수 AlN은 절연체이므로, 장치에서 너무 기능성 반발이 초래되기 이전까지 Al 내용물을 최대화하는데에는 한계가 있다. 보통으로, 이러한 한계는 AlGaN 막에서 대략 50 %의 Al 내용물로서 정해진다. LAO의 격자상수가 GaN보다 약간 작기 때문에, 사실상 이것은 AlGaN 조합보다 잘 들어맞는다. UV LED를 제조하기 위하여, 900 ℃에서의 박형 AlGaN 버퍼층의 초기성장 이후, n-도핑 AlGaN이 1000 ℃ 내지 1200 ℃에서 증착된다. 가시광 LED와 비슷하게, 바람직한 n-도핑층 두께 또한 대략 800 ㎚ 내지 1㎛가 된다.
다중-양자 웰 구조는 GaN/AlGaN의 박막층들을 교호시킴으로써 형성된다. 이 양자 웰 구조의 두께는 겨우 몇 ㎚ 밖에 되지 않는다. 자발성 극성화 및 압전 효과에 기인한 큰 규모의 내부 전기장(~ 1 ㎹/㎝)이 c-평면(0001) 막 배열방향을 갖는 사파이어 및 탄화규소(SiC)의 통상적인 성장에서 존재한다는 것이 알려져 있다. 이것은 양자 구속 스타르크 효과(stark effect)에 의해 야기되는 적색편이를 일으킨다. 본 발명에 따른 막은 비-극성 m-평면(1010) 방향을 따라 성장되기 때문에, 높은 여기광 세기 아래에서도 상기의 적색편이는 존재하지 않는다.
양자 웰의 성장 이후에는, 마그네슘 도핑 p-형 AlGaN가 최상층으로서 성장된다. p-층의 바람직한 두께 또한 겨우 수백 ㎚ 밖에 되지 않는다. 그런 다음, 기본적인 p-n 접합 UV AlGaN 다이오드 구조가 형성된다.
p-n 접합 구조의 성장 이후의 나머지 제조공정들은 가시광 LED의 제조공정과 정확하게 동일하다. UV광이 n-도핑 GaN층을 통해서 방출된다. 여기에는 Ti-Al 전기 저항 접촉패드로 인하여 방출광의 차단은 매우 적게된다. UV LD를 제조하기 위한 공정들은, 베이스 막 구성이 GaN으로부터 AlGaN으로 변경되는 것을 제외하고는 동일하다.
사파이어 및 탄화규소상에서 제조되는 현재의 종래 LED와 LD를 비교해보면, 본 발명에 따른 장치의 설계는 아래에서 기술되는 것과 같은 수 많은 특성과 장점들을 나타내 보이고 있다.
(1) LED와 LD의 중요한 특성은 부착되는 원형 기판이 없는 GaN 막의 초-박막 구조에 있다. 장치의 총 두께는 1 ㎛ 이하로 얇아질 수 있다. 오늘날의 어떠한 다른 기술도 이와 같은 박형의 미-지지체 GaN 장치를 제조할 수는 없으리라 사료된다. 초-박막구조는 특히 장치가 높은 열-전도금속 베이스에 연결된 경우에서의 열방사에 도움을 준다.
(2) 광방출의 차단이 없다. 본 발명의 LED와 LD 설계들은 모두 광을 직접 방출하기 위하여 상부에 고투명 n-도핑 GaN을 갖는 플립-칩 설계다. LED의 후면상에 대한 적절한 금속화는 반사도를 더욱 더 증가시킬 것이며, 이에 따라 총 광출력은 증가될 것이다.
(3) LED와 LD는 높은 열-전도금속 베이스의 상부상에 결합된 매우 얇은 GaN 막을 포함하고 있다. 장치의 베이스에서는 뛰어난 열싱크가 이루워지기 때문에, 그 결과 현존하는 사파이어 또는 탄화규소계 LED와 LD보다 높은 전류를 갖고 구동될 수 있게 된다.
(4) LED와 LD는 p-도핑 GaN층과 전기접촉하는 완전 금속 베이스를 사용한다. 이것은 p-도핑층의 낮은 2차원 쉬트전류와 낮은 캐리어농도의 결과를 감소시켜준다.
(5) 사파이어와 탄화규소상의 GaN막과 비교하여, 비교적 낮은 결함밀도를 갖는 양호한 격자정합은 장치가 보다 높은 전류로 구동될 수 있게 하여 보다 높은 밝기를 생성하도록 해준다.
(6) 열싱크가 장치의 베이스 전체에서 이루워지기 때문에, 본 LED의 크기는 현존하는 사파이어와 탄화규소의 것에 비교하여 훨씬 큰 발광면을 가질 수 있다. 전류흐름은 전체 금속 베이스가 전극이기 때문에 문제될 것이 안된다. 장치의 최적 크기는 금속 베이스의 열제거의 한계성에 의해서만 제한된다. 게다가, LED의 모양은 더이상 정사각형 조각형태로 제한되지 않게 된다. 직사각형의 LED가 제조될 수도 있다. 그 길이는 오직 원형 기판 웨이퍼의 직경에 의해서만 제한받게 된다. 이것은 현존하는 LED로 취득할 수 없는 독특한 조명을 선사할 것이다.
(7) 본 장치의 구조는 UV LED와 LD에 잘 조화되는데, 그 이유는, GaN층을 대신하여 AlGaN으로 성장을 시작하는데에 어떠한 어려움이 없어서 장치가 UV광에 대하여 투과성을 갖기 때문이다. 게다가, 본 발명의 막은 비-압전인 m-면 막이기 때문에, 양자 구속 스타르크 현상이 없다. 본 장치의 발광파장은 장치의 전력에 상관없이 일정한 값으로 머무르게 된다.
(8)상기 구조는 자연적으로 절개된 레이저 캐비티용 표면들을 제공한다.
(9) 아무런 ELOG(애피택셜형 측면 과성장;epitaxial lateral over-growth) 혹은 다른 복잡한 리소그래피 혹은 식각 공정은 필요치 않다. 전체 장치의 제조 공정은 더욱 간단하다. LED는 통상의 실장 설계를 가지는 데, 이는 적색 GaAs계 LEDs 및 LDs의 구조와 같으므로 LED 클러스터를 제조하기 위하여 패키지화하기 앞서 칩 레벨 위에 GaAs계 LEDs로 이 장치는 완전히 일체화할 수 있다.
고전자 이동도 트랜지스터(HEMT), 헤테로접합 쌍극 트랜지스터(HBT), 쇼트키, p-i-n 및 금속-반도체-금속(MSM) 포토다이오드 등과 같은 전자장치의 제조를 위한 GaN 혹은 AlGaN과 같은 애피택셜 막을 제조하기 위한 기본적인 공정은 LEDs 및 LDs 용의 유사한 조성의 애피택셜 막을 제조하는 것과 본질적으로 동일하다. 유일한 차이는 적층된 구조의 세부 시퀀스이다. 다이오드들은 단지 광자(photon)의 방출을 제저하기 위하여 양자 웰을 구비하여 p와 n의 두개의 기본적인 층들을 필요로 할 뿐이다. HBT 혹은 BJT(쌍극접합 트랜지스터) 장치에서, n-p-n, p-n-p 혹은 다른 구조들을 가진 세개의 층들만이 필요로 한다. 본 발명에 따른 설계는 여전히 높은 전력 인가를 요구하는 경우들에 대해 필수적인 높은 열 제거를 위한 완전한 금속 베이스를 제공할 수 있다. 또한, MSM 구조의 장치들에 대해, 상기 공정은 가장 간단하고 가장 직접적인 구조를 제공한다.
본 발명의 실시예들은 두개의 세부적인 단계들로 구분될 수 있다. 제1 단계는 MOCVD 공정에 의한 GaN 애피택셜 막의 성장이다. 제2 단계는 이들 애피택셜 막들로부터 GaN LED 및 LD 장치를 제작하는 것이다.
(A) GaN 애피택셜 막의 성장:
GaN LEDs 및 LDs를 제조할 수 있기 위하여, 우선 이 장치를 제조하기 위한 특수한 구조의 중간층들을 가진 고품질의 GaN 애피택셜 막을 가져야 한다. 가장 기본적인 문제는 막이 평탄하고 외양이 거울 형상이고, 균열이 없는 것이 필요하다. 또한, 막은 성장 후 처리를 위하여 벗겨짐이 없이 기판에 부착될 수 있어야 한다. 모든 막들은 액스트론(Aixtron) 200 HT MOCVD 시스템으로 성장된다. 단일의 2인치 직경의 웨이퍼만이 각 성장 공정으로부터 제조된다. 이 반응기의 가스 소스는 질소(N2), 암모니아(NH3), 수소(H2), 실란(SiH4), 트리메틸 갈륨(TMG), 트리메틸 알루미늄(TMA), 트리메틸 인듐(TMIn), 및 Cp2Mg를 포함하였다.
이 기술 분야에서 잘 알려진 바와 같이, 특수한 조성의 막의 성장은 적절한 조성의 증착을 달성하기 위하여 적절한 가스 소스의 흐름이 필요하였다. 예컨대, AlN 층의 성장은 반응을 생성하기 위하여 암모니아와 TMA의 흐름이 필요할 것이다. GaN 층의 성장은 암모니아와 TMG의 흐름을 필요로 할 것이다. InGaN 양자 웰의 성장을 위해서는 암모니아, TMIn 및 TMG의 흐름을 필요로 할 것이다. n-도핑을 달성하기 위해서는 실란의 흐름이 필요할 것이며 p-도핑을 위해서는 Cp2Mg의 흐름이 필요할 것이다. 따라서 본 발명의 실시예들의 이하의 구체적인 예들에서 가스 흐름에 대한 구체적인 설명은 제공되지 않을 것이다.
최적의 막 조성을 제공하기 위한 가스 흐름 속도 및 혼합 비율은 상이한 판매인들에 의해 공급된 반응기들로부터 변한다. 동일한 공급업자에 의해 공급된 반응기들에 대해서도 상이한 유닛들 사이에는 변화들이 존재한다.
예 1:
LAO 웨이퍼가 세척되어 액스트론 200 HT MOCVD 반응기 내에 배치된다. 사파이어 위에서의 표준 GaN 성장 공정에 이어서 성장 공정이 진행된다. 기판은 우선 질소 분위기에서 10분간 1050℃로 예열된다. 온도는 580℃로 저하되고 두께 50 ㎚의 AlN 저온 버퍼층이 LAO 웨이퍼 위에 성장된다. 이후에, 온도가 950℃로 상승되고, 도우핑되지 않은 800 ㎚의 GaN이 AlN 버퍼층 위에 성장된다. 반사계에 의한 결과가 도 15에 도시된다. 막은 외양이 평탄하고 박리가 없다.
그러나, TEM(투과 전자 현미경)에 의하면 아주 상이한 결과를 보여준다. AlN 층은 결정화가 미약하여 그 위의 GaN 막의 성장을 위한 핵을 제공한다. AlN 핵의 바람직한 배향은 c-축[0001] 방향을 따르는 것이므로 그 결과, GaN 막은 c-면(0001)의 막이며 m-면(1010)의 막이 아니다. 그래서 GaN 막과 LAO 기판 사이에는 아무런 애피택셜 관계가 없다. 막은 높은 결함 밀도를 나타내는 데, 이는 저온 AlN 버퍼 때문이다.
예 2:
새로운 LAO 웨이퍼가 세척되고 액스트론 200 HT MOCVD 반응기 내에 배치된다. 우리의 방법에 따라 성장 공정을 변화시킨다. 우선, 기판을 1050℃로 10분간 예열하는 단계를 제거한다. 대신에, 우리는 웨이퍼를 직접 900℃로 가열하고 이어서 이러한 높은 온도에서 AlN 막의 석출을 시작한다. 50 ㎚의 고온 AlN 버퍼층의 성장 후에, 온도를 950℃로 올리고 800㎚의 n-도핑된 GaN:Si층이 AlN 층 위에서 성장한다. 성장 동안의 막의 평활도를 감시하는 반사계의 데이타(도 16)에 의하면 막의 품질의 큰 향상을 보이며 예1과는 명확하게 다르다.
막은 거울 모양이며 상온으로 냉각 후에 박리가 없다. Si 도핑은 막의 품질에 영향을 미치지 않는다. 현미경으로 보면, GaN 막은 아주 균일하고 막에는 아무런 크랙도 발견되지 않는다. GaN이 LAO 보다 작은 열팽창계수를 가지므로 GaN 막은 항상 냉각 동안에 장력을 받는다는 사실과 일치한다.
TEM에 의하면 AlN층은 결정으로 매우 얇다. 우리는 계면에서 이것이 GaN과 합금을 형성할 수 있는지 의심한다. 막은 더욱 균일하고 AlN 버퍼층의 더욱 우수한 결정성에 기인하여 더 적은 결함을 가진다.
예 3:
일단 n-도핑된 GaN:Si 애피택셜막의 기초적인 성장 공정이 형성되면, 완전한 p-n 접합과 양자 웰 구조를 가진 GaN 막의 성장으로 진행한다. 새로운 LAO 웨이퍼가 세척되고 액스트론 200 HT MOCVD 반응기 내에 배치된다. 완전한 구조의 GaN 막의 성장에 대해 예 2에서 형성된 성장 공정을 사용한다. 웨이퍼는 직접 900℃로 가열되며 이어서 50㎚ 두께의 고온 AlN 버퍼층의 석출을 개시한다. AlN 버퍼층의 성장 후에, 온도는 950℃로 증가되어 800㎚ 두께의 n-도핑된 GaN:Si층을 성장시킨다. 이 후에, 두 쌍의 10 ㎚의 비도핑된 GaN 배리어와 5㎚의 InGaN 웰로 이루어진 양자 웰 구조를 성장시킨다. 그 위에는 최종적인 200 ㎚의 p-도핑된 GaN:Mg 캡층을 성장시키기 앞서 10㎚의 AlNGaN 배리어층을 성장시킨다.
반사계 데이터(도 17)는 우수한 성장 상태들을 보여준다. p-n 접합과 복수의 양자 웰 구조의 조합의 성장 종료 후에, 로의 온도는 750℃로 저하되어 40분간 유지되어 p-도핑된 GaN:Mg 층을 열적으로 어닐링하고 활성화시킨다. 어닐링 후에 반 응기는 상온으로 냉각된다. 예 2와 유사하게, LAO 위의 GaN 막은 평활하고 거울같다. 전체 2인치 웨이퍼에 걸쳐 완성된 막에서는 크랙이 발견되지 않는다. 이러한 웨이퍼는 LED 장치를 제조할 준비가 된 것이다.
예 4:
앞의 세 예들은 가시 LED 및LD 장치들에 대한 완전한 구조의 GaN 막들을 성장시키기 위한 공정을 예시한다. 이 예는 UV LED 및LD 장치의 제조 가능성을 보여줄 것이다. 이는 LAO 위에 AlGaN 막들을 성장시키는 것이 필요함을 의미한다. AlN의 단위 셀 격자 크기는 a축이 3.112Å이고, c축이 4.995Å인 GaN 보다 작다. LAO 격자 크기와 비교하여 격자 상수 또한 더욱 작다. a-축을 따른 부정합은 -0.7%이고, c-축을 따른 부정합은 -3.5%이다. 실제로, AlN은 AlN-GaN 고체 용액 조성 범위에서 가장 열등한 격자 정합을 가진다. 약 30%의 Al을 가진 AlGaN은 LAO에 대해 가장 우수한 격자 정합을 가진다.
따라서, LAO 위에 두꺼운 AlN 막을 성장시킬 수 있는 능력을 검증하기 위하여 UV LEDs 및 LDs 용의 AlNGaN 애피택셜 막들을 성장시킬 수 있는 가능성에 대한 필요 정보를 제공할 것이다. 새로운 LAO 웨이퍼가 세척되고 액스트론 200 HT MOCVD 반응기 내에 배치된다. 웨이퍼는 우선 900℃로 직접 가열되고 이어서 이 온도에서 AlN 버퍼층 막의 석출을 개시한다. 50 ㎚의 AlN 버퍼층의 성장 후에 온도를 950℃로 상승시키고 이 온도에서 AlN 막을 계속 성장시킨다. 전체의 완성된 AlN 막은 약 350 ㎚이다.
반사계 데이터가 도 18에 도시되는 데, 데이터는 우수하다. 상온으로 냉각시 킨 후에 AlN 막은 균일하고 거울 같다. 다시, 현미경으로 검사한 경우, 전체 2인치 AlN 막에 걸쳐 가시적인 크랙을 발견할 수 없다. 이제 비도핑된 AlN 막의 성장이 실현되었다. GaN의 경우와 유사하게, LAO 위에 AlGaN 막들을 성장시킬 수 있다.
(B) GaN LED 및 LD 장치들의 제조:
앞 절의 예 3에 예시된 완전한 p-n 접합 및 양자 웰 구조의 애피택셜 막의 성장의 종료 후에, 이어서 GaN 애피택셜 막을 가진 LAO 웨이퍼들은 MOCVD 반응기로부터 제거되며 LED 장치의 제조를 위해 준비된다. 웨이퍼는 금속 증발기 내에 배치되고 GaN 표면의 전체 상부는 우선 대략 20㎚ 두께의 Ni로 코팅되고 이어서 대략 150㎚ 두께의 Au 박막들로 코팅되어 p-GaN 층에 대한 옴(Ohmic) 접촉을 제조한다.
고도로 연마된 평평한 100 ㎚ 두께의 Ag 금속판이 2인치 직경의 둥근 디스크 형상으로 절단된다. 금속화된 GaN 측면을 아래로 하는 LAO 웨이퍼가 이어서 인듐 금속을 가진 둥근 Ag 금속 디스크에 열 접합된다. 전체 조립체는 양호한 물리적 접촉을 경화 후에도 유지할 수 있도록 적절한 무게로 가압된다.
LAO 웨이퍼가 Ag 금속 디스크에 견고하게 접합된 후에 에폭시가 Ag 금속에 접한 LAO 웨이퍼의 에지에 도포된다. 이는 이어지는 산 식각 공정에 대해 금속 디스크의 에지를 밀봉할 것이다. 에폭시가 경화되면, 전체 제품은 이어서 LAO 기판을 용해 제거하기 위하여 고온의 50%로 희석된 염산에 담근다.
HCl 에칭에 의해 LAO 기판이 제거된 후, 웨이퍼는 Ag 금속 표면상의 AgCl을 제거하기 위하여 희석 질산으로 세척된다. 그 다음, GaN 박막만이 남아서 인듐 합금에 의해 Ag 금속 베이스에 접합된다. GaN 막은 지지판에 대하여 튕겨진다. GaN 막의 최상면은 n-형이다.
모든 조각이 산을 제거하기 위해 세척되고, 깨끗해진 다음 건조시킨다. 그 다음, GaN 막의 표면은 n-형으로 도핑된 측면용의 저항 접촉 패드를 만들도록 준비된다. 여기서, 접촉 패드를 만들기 위해 리프트-오프기술을 사용한다. GaN 막의 표면은 포토레지스트로 회전-코팅된다. 패턴은 저장 접촉 패드용으로 만들어진다. 단순화하기 위하여, 우리는 접촉 패드용으로 매우 큰 100 ㎛의 둥근 점을 만들었다. 실제 장비에서는, 전기 접촉 패드의 크기와 형상 모두는 조건을 만족시키도록 조절될 수 있다.
우리의 장비가 훌륭한 열전도성을 가질 것이므로, 대면적 장비들이 가능하다(> 1 mm2). 우리는 접촉 패드의 중심-대-중심의 간격이 1.5 mm가 되도록 패턴을 만든다. 한번 패턴이 UV광에 노출되면, 미노출된 포토레지스트는 패드 영역을 노출시키기 위해 벗겨진다. 20 nm의 Ti로 첫번째 코팅을 하고 150 nm의 Al 금속으로 코팅을 함으로써, n-형 저항 접촉 패드를 만든다. 포토레지스트의 최상부 상에서 금속막을 따라 포토레지스트를 벗겨냄에 따라 n-형 도핑측 전극용으로 GaN 막 상에 남겨진 Ti-Al 금속 접촉 패드를 가질 수 있다.
이제 장비 구조의 제조가 완료된다. 웨이퍼의 뒷면은 스트레치가 가능한 테입으로 붙여지고, 웨이퍼를 최종 칩 크기로 절단하기 위해 절단기 하에 놓여진다. 절단 공정은 GaN 막층과 Ag 금속 베이스 층을 절단하나, 스트레치 가능 테입은 절단하지 않는다. 절단은 Ti-Al 접촉 패드가 칩의 중앙에 위치하도록 한다. 절단된 판들은 절단 파편을 제거하기 위하여 세척되고, 그 다음 아직 테입상에 놓여 있는 개별 칩들을 분리하기 위하여 당겨진다. 마무리된 칩들은 스트레치 가능 테입으로부터 떨어져 나오고, 종래의 적색 LEDs와 같은 방식으로 설치되도록 준비되고, 이로서 초박막 청색 LED가 만들어진다.
칩의 테스트는 12 V 직류 배터리로 이루어진다. 청색광은 배터리가 장비와 전기적으로 연결되었을 때 조사된다. 여기서 도시한 실시예들은 모든 고해상도 및 더 복잡한 장비없이 가장 간단한 LED 설계들중의 하나이다. 본 발명의 많은 수정과 다른 실시예들이 개시된 사항과 관련 실시예들을 읽은 당업자의 심중에 나타날 것이다. 따라서, 본 발명은 개시된 특정 실시예에 국한하지 않는 것으로 이해되어야 할 것이며, 수정들과 다른 실시예들은 첨부된 특허청구범위의 범위내에 포함되는 것을 이해되어야 한다.

Claims (49)

  1. 리듐 알루미네이트(LiAlO2)를 포함하는 희생 성장 기판을 제공하는 단계;
    상기 희생 성장 기판의 주변에 Ⅲ족 질화물을 포함하는 적어도 하나의 반도체층을 성형하는 단계;
    상기 희생 성장 기판의 반대쪽인 상기 적어도 하나의 반도체층 주변에 설치 기판을 부착하는 단계;
    상기 희생 성장 기판을 제거하는 단계;로 구성되는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  2. 제 1 항에 있어서,
    상기 탑재 기판의 반대쪽인 상기 적어도 하나의 반도체층의 표면상에 적어도 하나의 접촉을 부가하는 단계를 더 포함하는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  3. 제 2 항에 있어서,
    상기 탑재 기판과 적어도 하나의 반도체층을 복수의 개별 반도체 장치로 분할하는 단계를 더 포함하는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  4. 제 3 항에 있어서,
    각 개별 반도체 장치의 상기 탑재 기판을 열 싱크에 접합하는 단계를 더 포함하는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  5. 제 4 항에 있어서,
    상기 열 싱크는 구리(Cu) 블럭으로 구성되어 있는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  6. 제 1 항에 있어서,
    상기 제거단계는 상기 희생 성장 기판을 기계적으로 연삭하는 단계와 습식 에칭하는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  7. 제 6 항에 있어서,
    상기 탑재 기판은 상기 습식 에칭에 내성을 갖는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  8. 제 6 항에 있어서,
    습식 에칭 단계중 상기 탑재 기판중 적어도 일부를 보호하는 단계를 더 포함 하는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  9. 제 1 항에 있어서,
    상기 희생 성장 기판은 단결정 LiAlO2로 구성되는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  10. 제 1 항에 있어서,
    상기 적어도 하나의 반도체층은 적어도 하나의 단결정 질화갈륨(GaN)층을 포함하는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  11. 제 1 항에 있어서, 상기 탑재 기판의 부착단계는
    상기 적어도 하나의 반도체층상에 접착층을 성형하는 단계; 및
    상기 접착층을 상기 탑재 기판에 접착하는 단계;로 구성되는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  12. 제 11 항에 있어서,
    상기 접착층은 니켈(Ni)과 금(Au)중 적어도 하나를 포함하는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  13. 제 11 항에 있어서, 상기 탑재 기판은
    구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 지르코늄(Zr), 백금(Pt), 팔라듐(Pd) 및 실리콘(Si)중 적어도 하나를 포함하는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  14. 제 1 항에 있어서,
    상기 적어도 하나의 반도체층 성형단계는 상기 적어도 하나의 반도체층을 도핑하는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  15. 제 1 항에 있어서,
    상기 희생 성장 기판과 상기 적어도 하나의 반도체층 사이에 버퍼층을 성형하는 단계를 더 포함하고; 그리고
    상기 희생 성장 기판의 제거단계는 상기 버퍼층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  16. 제 1 항에 있어서, 상기 적어도 하나의 반도체층은 m-평면(1010) 방향을 갖는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  17. 제 1 항에 있어서, 상기 적어도 하나의 반도체층은 약 10 ㎛ 미만의 두께를 갖는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  18. 제 1 항에 있어서,
    상기 적어도 하나의 반도체층은 전기적으로 바이어스된 상태에서 빛을 조사하는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  19. 리듐 알루미네이트(LiAlO2)를 포함하는 희생 성장 기판을 제공하는 단계;
    상기 희생 성장 기판의 주변에 Ⅲ족 질화물을 포함하는 적어도 하나의 반도체층을 성형하는 단계;
    상기 희생 성장 기판의 반대쪽인 상기 적어도 하나의 반도체층 주변에 탑재 기판을 부착하는 단계이고, 상기 탑재 기판은 금속과 실리콘중 적어도 하나를 포함하고;
    상기 희생 성장 기판을 기계적으로 연삭하는 단계와 습식 화학 에칭하는 단계를 사용하여 제거하는 단계;
    상기 탑재 기판의 반대쪽인 상기 적어도 하나의 반도체층상에 복수의 접촉을 성형하는 단계; 및
    상기 탑재 기판과 적어도 하나의 반도체층을 복수개의 개별 반도체 장치로 분할하는 단계;로 구성되는 것을 특징으로 하는 복수의 반도체 장치 제조방법.
  20. 제 19 항에 있어서, 각 개별 반도체 장치의 상기 탑재 기판을 열 싱크에 접 합하는 단계를 더 포함하는 것을 특징으로 하는 복수의 반도체 장치 제조방법.
  21. 제 19 항에 있어서, 상기 탑재 기판은 습식 에칭에 내성을 갖는 것을 특징으로 하는 복수의 반도체 장치 제조방법.
  22. 제 19 항에 있어서, 습식 에칭중 상기 탑재 기판의 적어도 일부분을 보호하는 단계를 더 포함하는 것을 특징으로 하는 복수의 반도체 장치 제조방법.
  23. 제 19 항에 있어서, 상기 희생 성장 기판은 단결정 LiAlO2를 포함하는 것을 특징으로 하는 복수의 반도체 장치 제조방법.
  24. 제 19 항에 있어서,
    상기 적어도 하나 반도체층은 적어도 하나의 단결정 질화갈륨(GaN)층을 포함하는 것을 특징으로 하는 복수의 반도체 장치 제조방법.
  25. 제 19 항에 있어서, 상기 탑재 기판의 부착단계는
    상기 적어도 하나의 반도체층상에 접착층을 성형하는 단계; 및
    상기 접착층을 상기 탑재 기판에 접착하는 단계;로 구성되는 것을 특징으로 하는 복수의 반도체 장치 제조방법.
  26. 제 19 항에 있어서, 상기 적어도 하나의 반도체층 성형단계는 상기 적어도 하나의 반도체층을 도핑하는 단계를 포함하는 것을 특징으로 하는 복수의 반도체 장치 제조방법.
  27. 제 19 항에 있어서,
    상기 희생 성장 기판과 상기 적어도 하나의 반도체층 사이에 버퍼층을 성형하는 단계를 더 포함하고; 그리고
    상기 희생 성장 기판의 제거단계는 상기 버퍼층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 복수의 반도체 장치 제조방법.
  28. 제 19 항에 있어서, 상기 적어도 하나의 반도체층은 m-평면(1010) 방향을 갖는 것을 특징으로 하는 복수의 반도체 장치 제조방법.
  29. 제 19 항에 있어서,
    상기 적어도 하나의 반도체층은 전기적으로 바이어스된 상태에서 빛을 조사하는 것을 특징으로 하는 복수의 반도체 장치 제조방법.
  30. 단결정 리듐 알루미네이트(LiAlO2)를 포함하는 희생 성장 기판을 제공하는 단계;
    상기 희생 성장 기판의 주변에 m-평면(1010) 방향을 가진 Ⅲ족 질화물을 포함하는 적어도 하나의 반도체층을 성형하는 단계;
    상기 희생 성장 기판의 반대쪽인 상기 적어도 하나의 반도체층 주변에 탑재 기판을 부착하는 단계이고, 상기 탑재 기판은 금속과 실리콘중 적어도 하나를 포함하고; 그리고
    상기 희생 성장 기판을 제거하는 단계;로 구성되는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  31. 제 30 항에 있어서,
    상기 탑재 기판의 반대쪽인 상기 적어도 하나의 반도체층의 표면상에 적어도 하나의 접촉을 부가하는 단계;
    상기 탑재 기판과 적어도 하나의 반도체층을 복수의 개별 반도체 장치로 분할하는 단계; 및
    각 개별 반도체 장치의 상기 탑재 기판을 열 싱크에 접합하는 단계;를 더 포함하는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  32. 제 31 항에 있어서,
    상기 제거단계는 상기 희생 성장 기판을 기계적으로 연삭하는 단계와 습식 에칭단계를 포함하고; 그리고
    상기 탑재 기판은 상기 습칭 에칭에 내성을 갖는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  33. 제 31 항에 있어서,
    상기 제거단계는 상기 희생 성장 기판을 기계적으로 연삭하는 단계와 습식 에칭단계를 포함하고; 그리고 습식 에칭을 하는 동안 상기 탑재 기판의 적어도 일부분을 보호하는 단계를 더 포함하는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  34. 제 31 항에 있어서,
    상기 적어도 하나의 반도체층은 적어도 하나의 단결정 질화갈륨(GaN)층을 포함하는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  35. 제 31 항에 있어서, 상기 탑재 기판의 부착단계는,
    상기 적어도 하나의 반도체층상에 접착층을 성형하는 단계; 및
    상기 접착층을 상기 탑재 기판에 접착하는 단계;로 구성되는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  36. 제 31 항에 있어서,
    상기 희생 성장 기판과 상기 적어도 하나의 반도체층 사이에 버퍼층을 성형 하는 단계를 더 포함하고; 그리고
    상기 희생 성장 기판의 제거단계는 상기 버퍼층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  37. 제 31 항에 있어서,
    상기 적어도 하나의 반도체층은 전기적으로 바이어스된 상태에서 빛을 조사하는 것을 특징으로 하는 적어도 하나의 반도체 장치 제조방법.
  38. 열 싱크;
    상기 열 싱크에 인접하고, 금속과 실리콘중 적어도 하나를 포함하는 탑재 기판;
    상기 열 싱크의 반대쪽인 상기 탑재기판상에 형성되고, 적어도 하나의 p-n 접합을 정의하는 복수의 반도체층이고, 상기 반도체층은 m-평면(1010) 방향을 갖는 단결정 Ⅲ족 질화물층으로 구성되고; 그리고
    상기 탑재 기판의 반대쪽인 상기 반도체층의 최상부상에 형성된 적어도 하나의 접촉;을 포함하는 것을 특징으로 하는 반도체 장치.
  39. 제 38 항에 있어서,
    상기 Ⅲ족 질화물은 질화갈륨을 포함하는 것을 특징으로 하는 반도체 장치.
  40. 제 38 항에 있어서,
    상기 탑재 기판과 상기 반도체층들 사이에 접착층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  41. 제 40 항에 있어서,
    상기 접착층은 니켈(Ni)과 금(Au)중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  42. 제 38 항에 있어서,
    상기 열 싱크는 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 장치.
  43. 제 38 항에 있어서, 상기 탑재 기판은
    구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 지르코늄(Zr), 백금(Pt), 팔라듐(Pd) 및 실리콘(Si)중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  44. 제 38 항에 있어서,
    상기 반도체층은 상기 금속 기판과 상기 열 싱크에 인가되는 전기적 바이어스에 대응하여 빛을 조사하는 것을 특징으로 하는 반도체 장치.
  45. 열 싱크;
    상기 열 싱크에 인접한 금속 기판;
    상기 열 싱크의 반대쪽인 상기 금속 기판상에 형성되고, 적어도 하나의 p-n 접합을 정의하는 복수의 반도체층이고, 상기 반도체층은 m-평면(1010) 방향을 갖는 단결정 질화갈륨층으로 구성되고; 그리고
    상기 금속 기판의 반대쪽인 상기 반도체층의 최상부상에 형성된 적어도 하나의 접촉;을 포함하고,
    상기 반도체층은 상기 기판과 상기 적어도 하나의 접촉에 인가되는 전기적 바이어스에 대응하여 빛을 조사하는 것을 특징으로 하는 발광 반도체 장치.
  46. 제 45 항에 있어서,
    상기 금속 기판과 상기 반도체층들 사이에 접착층을 더 포함하는 것을 특징으로 하는 발광 반도체 장치.
  47. 제 46 항에 있어서,
    상기 접착층은 니켈(Ni)과 금(Au)중 적어도 하나를 포함하는 것을 특징으로 하는 발광 반도체 장치.
  48. 제 45 항에 있어서,
    상기 열 싱크는 구리(Cu)를 포함하는 것을 특징으로 하는 발광 반도체 장치.
  49. 제 45 항에 있어서, 상기 금속 기판은,
    구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 지르코늄(Zr), 백금(Pt), 팔라듐(Pd) 및 실리콘(Si)중 적어도 하나를 포함하는 것을 특징으로 하는 발광 반도체 장치.
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