JP5907730B2 - 低減した格子ひずみを備えた半導体材料、同様に包含する半導体構造体、デバイス、および、加工された基板を製造する方法 - Google Patents

低減した格子ひずみを備えた半導体材料、同様に包含する半導体構造体、デバイス、および、加工された基板を製造する方法 Download PDF

Info

Publication number
JP5907730B2
JP5907730B2 JP2011534591A JP2011534591A JP5907730B2 JP 5907730 B2 JP5907730 B2 JP 5907730B2 JP 2011534591 A JP2011534591 A JP 2011534591A JP 2011534591 A JP2011534591 A JP 2011534591A JP 5907730 B2 JP5907730 B2 JP 5907730B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor material
semiconductor
compliant
gallium nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011534591A
Other languages
English (en)
Other versions
JP2012507864A (ja
Inventor
アレナ，シャンタル
Original Assignee
エス・オー・アイ・テック・シリコン・オン・インシュレーター・テクノロジーズ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エス・オー・アイ・テック・シリコン・オン・インシュレーター・テクノロジーズ filed Critical エス・オー・アイ・テック・シリコン・オン・インシュレーター・テクノロジーズ
Publication of JP2012507864A publication Critical patent/JP2012507864A/ja
Application granted granted Critical
Publication of JP5907730B2 publication Critical patent/JP5907730B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/782—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element
    • H01L21/786—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element the substrate being other than a semiconductor body, e.g. insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Description

本出願は、２００８年１０月３０日に出願された米国特許出願シリアル番号第61/109,784号「METHODS OF FORMING LAYERS OF SEMICONDUCTOR MATERIAL HAVING REDUCED LATTICE STRAIN, SEMICONDUCTOR STRUCTURES, DEVICES AND ENGINEERED SUBSTRATES INCLUDING SAME」の出願日の利益を主張する。
本発明は、一般に半導体構造の製作または、半導体構造または装置製造中に形成される中間構造体にとって、加工された基板を使用している装置に、そして、半導体構造または装置の製作に用いられる加工された基板に関する。
半導体材の一つ以上の層を含む基板は、例えば、集積回路（IC）デバイス（例えば、論理プロセッサおよびメモリ装置）、装置（例えば、発光ダイオード（ＬＥＤ）、共振キャビティ発光ダイオード（RCLEDs）およびレーザー（VCSELs）を発している垂直空腔面）を発している放射線および放射線検出装置（例えば、光学的センサ）を含んでいる多種多様な半導体構造および装置を形成するために用いる。かかる半導体デバイスは、従来は、半導体基板の表面上のおよび／またはのレイヤー-by-レイヤー法（すなわち、リソグラフィー）で形成される。
歴史的に、半導体デバイス製造工業で使われた大多数のかかる半導体基板は、シリコン材の薄いディスクまたは「ウェハ」から成る。シリコン材料のかかるウェハは、一般に大きい円筒状シリコン一つのクリスタル・インゴットを最初に形成することによって作られ、複数のシリコン・ウェハを形成するために垂直にその縦軸にその後一つのクリスタル・インゴットをスライスする。かかるシリコン・ウェハは、約30センチメートル（30cm）以上と同じ大きさの直径を有することができる。シリコン・ウェハが一般に数百ミクロン（例えば、約700ミクロン）以上の厚みを有し、非常に薄い層だけ（例えば、シリコン・ウェハの主要上面上の半導体材の約300ナノメートル（300ｎｍ）未満は、実際に活性化デバイスをシリコン・ウェハの上に形成するために用いる。
半導体デバイスの速度およびパワー効率が、実際に半導体デバイスを基板の残留バルク半導体材料から形成するのに用いられる半導体基板上の半導体材料の一部を電気的に絶縁することにより改善されることができるということが発見された。その結果、いわゆる「加工された基板（engineered substrates）」は、誘電体材料（例えば、二酸化ケイ素（SiO2）、窒化ケイ素、Si3N4）または酸化アルミニウム（Al2O3）の層に配置される半導体材（例えば、約300ナノメートル（300ｎｍ）未満の厚みを有する層）の比較的薄い層を含む。任意に、誘電体材料の層は比較的薄くてもよく（例えば、従来の半導体デバイス製造装置によって、取扱いを可能にするのに薄すぎ）、半導体材料および誘電体材料の層は製造装置によって、全体的に加工された基板の取扱いを容易にするために比較的大きなホストまたはベース基板に配置され得る。その結果、ベース基板は、従来技術において、しばしば「ハンドル」または「取扱い」基板と称される。ベース基板は、また、半導体材から成ることができる。
多種多様な加工された基板は、従来技術において、周知であり、例えばシリコン（Si）、ゲルマニウム（Ge）、III-Vタイプ半導体材料およびII-VIタイプ半導体材料等のような半導体材を含む。例えば、加工された基板には、例えば、酸化アルミニウム（Al2O3）（それは、サファイヤと称してもよい）等、ベース基板の表層の上に形成されるIII-Vタイプ半導体材のエピタキシャル層を含む。かかる加工された基板を使用して、材料の追加的な層は、一つ以上の装置を加工された基板の上に形成するためにIII-Vタイプ半導体材料のエピタキシャル層の上に、形成される、処理される（例えば、パターンニングされる）。
互いに整列配置するように異なる材料層の原子の自然の傾向のために、１つの結晶が他の結晶の上に形成されるとき、半導体材の層が、材料（例えば、誘電体材料の下にある層、または、異なる半導体材料の下にある層）の他の層の上に（例えば、エピタキシャル成長、または、層転送（layer transfer）技術を介して）形成されるとき、結晶は、下にある材料の原子と整列配置するようにストレッチまたは「ひずみ」の傾向がある。これらのひずんだ層は、隣接する材料の間の格子パラメータのミスマッチのために、転位のような欠陥を呈するので、半導体材料のひずんだ層の形成および使用は困難である。構成位相の欠陥および分離が成長し始める前に、その特定の組成に依存して、半導体材の層は、特定の厚み（しばしば「臨界厚み」と称する）に成長できるだけである。材料の臨界厚みは、下にある材料の格子構造に依存し、半導体材の組成および半導体材の層が形成される成長条件に依存する。格子のパラメータミスマッチが、下に横たわる基板材量および半導体材料の層の間に存在するとき、転位は臨界厚みより上に形成される。これらの層をエピタキシャル形成するとき、高いドーピング濃度と増加する材料厚さの双方は、電気抵抗を減らすのに望ましい。しかし、半導体材料の層の厚みおよびドーパントの濃度が増加するにつれて、低い欠陥密度を有する結晶構造を保存することはますますむずかしくなる。
例えば、インジウム窒化ガリウム（InXGa1-XN）デバイスは、加工された基板の上に形成される窒化ガリウムの種子層上のインジウム窒化ガリウム（InXGa1-XN）（それは、「デバイス構造スタック」を一緒に形成する）から各々成っている一つ以上のエピタキシャルデバイス層を成長させることにより加工された基板の上に形成される。インジウム窒化ガリウムの隣接層の結晶格子のいかなるミスマッチも、インジウム窒化ガリウムデバイス層のうちの1つ以上の結晶格子のひずみを誘発でき、インジウム窒化ガリウムデバイス層の厚さ、および／または、インジウム窒化ガリウムデバイス層のインジウムの濃度を効果的に制限できる。格子ひずみは、より高いインジウム含有量および増加した厚みを有するインジウム窒化ガリウムデバイス層において、より問題を含む。半導体材料の層のかかる格子ひずみの存在は、多くの理由により、望ましくない。例えば、半導体材料の層の格子ひずみの存在は、半導体材料の層の表面の望ましくない形態で、半導体材料の層の欠陥（例えば格子の転位）の増加した密度に結果としてなり、半導体材料の層のクラックの形成に結果としてなる。さらに、半導体材料の層の格子ひずみの存在は、半導体材料の層の範囲内で材料フェーズの望ましくない分離のオンセットを容易にする。残念なことに、インジウム窒化ガリウムとマッチした現在利用できる基板材料格子は、高品質材料堆積目的に関して非実用的である。
インジウム窒化ガリウム種子層が、それらの上に形成されたインジウム窒化ガリウムデバイス層にマッチする格子パラメータを有するように、インジウム窒化ガリウム種子層を加工された基板の表面の上に形成することはむずかしい。その結果、インジウム窒化ガリウムの下にある種子層を使用するとき、インジウム窒化ガリウムのデバイス層の上に横たわる結晶格子は、それの形成にひずむ。
2007年9月25日に発行されたレスター等による米国特許第7,273,798号は、窒化ガリウム・デバイス基板、および、元素を変える格子パラメータを包含する窒化ガリウム・デバイス基板を製作する方法を開示する。その中で開示されるように、半導体構造は、基板と、そして、窒化ガリウムの層、および、元素を変える格子パラメータを包含する層を含むことができる。元素を変える格子のパラメータは、アルミニウムまたはインジウムとして開示される。窒化ガリウムの層および元素を変える格子のパラメータを含む層の格子ミスマッチのために、その格子のパラメータが窒化ガリウムの層のそれに従うように、元素を変える格子パラメータを含む層は、ひずみ状態で成長する。
Hobart等による「Compliant Substrates: A Comparative Study of the Relaxation Mechanisms of Strained Films Bonded to High and Low Viscosity Oxides（J. Elect. Materials, Vol. 29, No. 7, (2000)）」は、SiGeアイランドを粘着性ほうりんけい酸ガラス（BPSG）従順（compliant）フィルムへ移すことにより、従順な（compliant）基板を製造する方法を開示する。より具体的には、高い粘性および低い粘性のガラス従順（compliant）層にボンディングされる圧縮ひずみヘテロエピタキシャルSi0.7Ge0.3フィルムは、Si0.7Ge0.3フィルムをほうりんけい酸ガラスでおおわれたシリコン基板に移すことにより形成される。800℃近い温度で、ほうりんけい酸ガラスの上に横たわるSi0.7Ge0.3フィルムにおいて、緩和および座屈が観察された。Si0.7Ge0.3フィルムは、曲がることを除去するために小さい領域にパターンニングされた。
Yin等による「Stain Relaxation of SiGe Islands on Compliant Oxide（J. App. Physics, 91(12): 9716-9722 (2002)）」は、ウェハボンディング技術により、ほうりんけい酸ガラスにエピタキシャルSi0.7Ge0.3フィルムを移すことにより、エピタキシャルSi0.7Ge0.3フィルムを形成する方法を開示する。エピタキシャルSi0.7Ge0.3フィルムを移した後に、Si0.7Ge0.3フィルムは、正方形のアイランドの配列にパターンニングされる。ほうりんけい酸ガラス上のSi0.7Ge0.3アイランドは、アニーリングされ、横方向の膨張および緩和を結果として生じる。ほうりんけい酸ガラスの粘性を変えることは、アイランドの横方向の膨張またはアイランド内での座屈のいずれかに利さなかった。
上記からみて、隣接する層の間の格子パラメータミスマッチを減らし、
例えば、加工された基板、集積回路（IC）デバイス、発光デバイスおよび放射線センサデバイスのようなデバイスおよび半導体構造に格子ひずみを結果として生じさせるのに用いることができる方法の必要がある。
ある実施形態では、本発明は半導体構造または装置を組み立てる方法を含む。該方法は、半導体材料の層を通っておよび従順な材料の層の少なくとも一部を通って延びる複数の開口部を形成するステップと、半導体材料の層の残りの部分を緩和させるために従順な材料の層をリフローさせるステップとを含む。該方法は、半導体材料の層の残りの部分の上に別の半導体材料を成長させるステップと、別の半導体材料に対して選択的に従順な材料の層の一部を除去するステップと、従順な材料の層をリフローさせるステップとを更に有する。例えば、従順な材料の層を同時にリフローさせながら、別の半導体材料が成長されてもよい。
本発明は、半導体構造または装置を組み立てる方法の追加的な実施形態を含む。半導体材料の各々の層および基板の上に横たわっている従順な材料の層の一部は、複数の開口部を形成するために除去されることができる。その後、従順な材料の層は、半導体材料の層の残りの部分を緩和させ、それの粘性を変えるために加熱され得る。他の半導体材料は、半導体材料の層の残りの部分の上に成長され、半導体材料の層の各々の残りの部分の各々の間の従順な材料の層の他の部分は除去される。従順な材料の層の他の部分を除去した後、従順な材料の層は、半導体材料の層の残りの部分を更に緩和させ、別の半導体材料を緩和させるためにリフローされる。緩和した（または部分的に緩和した）半導体材料の連続層が形成されるまで、半導体材料は各々の開口部内で実質的に横方向に成長する。その後、半導体材料の垂直成長が、所望の厚みを成し遂げるために実行され得る。
さらに別の実施形態では、本発明は加工された基板を形成する方法を含む。例えば、インジウム窒化ガリウムのエピタキシャル層は、ガラス材の層を含む基板の上に成長されまたは形成されてよい。インジウム窒化ガリウムの一部の層およびガラス材料の一部の層は、ガラス材料の層の一部を通って延びる複数の開口部を形成するために除去され得る。ガラス材料の層は、それの粘性を減少させるのに十分な温度まで加熱されることができる。
本願明細書において記載されているように、本発明の追加的な実施形態は、半導体構造体またはデバイスを組み立てる方法の間に形成される中間構造体を含む。中間構造体は、III- Vタイプ半導体を通って、ベース基板の上に横たわるガラス材料の層内に部分的に延びる複数の開口部を含む。ガラス材料の層は、それの再分配を提供するのに十分な可変の粘性を呈することができる。中間構造体は、ガラス材料およびIII-Vタイプ半導体の層の間に配置される犠牲材料を更に含むことができる。III-Vタイプ半導体は、平らでもよく、または、犠牲材料の上に形成されてもよい。
本発明の実施形態もまた、加工された基板を含む。加工された基板は、基板の上に横たわっている従順な材料の層に配置された半導体材料の層を含み、半導体材料の層は、緩和した（または部分的に緩和した）格子構造を呈する。加工された基板は、各々の開口部に配置されている犠牲材料を更に含むことができる。
明細書は、本願発明を直接的に特定する特許請求の範囲を結論付けるが、本発明の効果は、添付の図面を参照しながら、本発明の記述からより直ちに確認できる。
半導体材料の層を包含する周知技術の方法により形成された中間構造体の断面図である。 半導体材料の層を包含する周知技術の方法により形成された中間構造体の断面図である。 本発明の方法の実施形態中に形成された中間構造体の簡略化した断面図である。 本発明の方法の実施形態中に形成された中間構造体の簡略化した断面図である。 本発明の方法の実施形態中に形成された中間構造体の簡略化した断面図である。 本発明の方法の実施形態中に形成された中間構造体の簡略化した断面図である。 本発明の方法の実施形態中に形成された中間構造体の簡略化した断面図である。 本発明の方法の実施形態中に形成された中間構造体の簡略化した断面図である。 本発明の方法の実施形態中に形成された中間構造体の簡略化した断面図である。 図２に示した中間構造体の平面図である。 本発明の方法の実施形態中に形成された中間構造体の簡略化した断面図である。 本発明の方法の実施形態中に形成された中間構造体の簡略化した断面図である。 本発明の方法の実施形態中に形成された中間構造体の簡略化した断面図である。 本発明の方法の実施形態中に形成された中間構造体の簡略化した断面図である。 本発明の方法の実施形態中に形成された中間構造体の簡略化した断面図である。 本発明の方法の実施形態中に形成された中間構造体の簡略化した断面図である。 本発明の方法の実施形態中に形成された中間構造体の簡略化した断面図である。 本発明の方法の実施形態中に形成された中間構造体の簡略化した断面図である。 本発明の方法の実施形態中に形成された中間構造体の簡略化した断面図である。 本発明の方法の実施形態中に形成された中間構造体の簡略化した断面図である。
本発明を実行するためのモード
本願明細書において、記載される図は、いかなる特定の材料、装置、システムまたは方法の実際の図であるはずではなく、本発明を記載するために使用される単に理想とされた代表だけである。更に、図の間で共通のエレメントは、同じ参照番号を保持できる。
ここで用いる、用語「III-V族半導体材料」は、周期表のIIIA族（B、Al、Ga、In、および、Tl）から一つ以上の元素、および、周期表のVA族（N、P、As、Sb、および、Bi）から一つ以上の元素からなる支配的な材料を含むことを意味する。
ここで用いる、用語「II-VI族半導体材料」は、周期表のIIB族（Zn、CdおよびHg）から一つ以上の元素、および、周期表のVIＡ族（O、S、Se、TeおよびPo）から一つ以上の元素からなる支配的な材料を含むことを意味する。
ここで用いられる、材料に関して用いられるとき、用語「臨界厚み（critical thickness）」は、材料内の転位のような欠陥の形成が、効果的に有利となる最大の厚みを意味する。
ここで用いられる、用語「加工された基板（engineered substrate）」は、最も広い意味において、材料の２以上の層からなる基板を含むことを意味し、１またはそれ以上の半導体デバイスの製造のための基板として使用することを目的とする。例えば、加工された基板は、半導体−オン−絶縁体（semiconductor-on-insulator）タイプの基板を含む。
ここで用いられる、用語「材料のエピタキシャル層」は、材料の少なくとも実質的に単結晶である材料の層を意味し、単結晶が、周知の結晶学的な方位を呈するように、形成された材料の層を意味する。
ここで用いられる、用語「成長格子パラメータ」は、半導体材料のエピタキシャル層に関して使われるときに、半導体材料の層が温度上昇でエピタキシャル成長するにつれて、半導体材料の層により呈される平均的格子のパラメータを意味する。
ここで用いられる、用語「格子ひずみ」は、材料の層に関して用いられるとき、材料の層の面と少なくとも実質的に平行な方向の結晶格子のひずみを意味し、圧縮ひずみまたは引っ張りひずみのいずれかである。同様に、材料の層に関して使われるときに、用語「平均的格子パラメータ」は、材料の層の平面と少なくとも実質的に平行の寸法の平均的格子パラメータを意味する。
同様に、用語「ひずみ」は、結晶格子が、かかる材料に関する通常の間隔から、変形（例えば、伸張又は圧縮）したことを示すために用いられ、その結果、その格子の間隔が、均一な緩和した結晶のかかる材料に関して通常遭遇するのとは異なる。
ここで用いられる、用語「格子定数」は、表層の平面において測定される単位格子（unit cell）の原子の間の距離を含み、意味する。
本願明細書において使われる各用語「緩和（relax）」または「緩和した（relaxed）」は、精力的に進歩した方法で方位付けされた非対称のユニット（例えば原子または分子）から成るひずんでいない結晶学的な構造を有する半導体材料のる層を含み、意味する。用語「緩和」は、バルク位置に対して材料の層の原子の位置を変化させることを含み、意味し、その結果、材料内の格子ひずみが、少なくとも部分的に解放され、材料がその平衡格子定数に近づきまたは達する。
ここで用いられる用語「リフロー（reflow）」は、加熱を含み、意味し、または、さもなければ、材料を処理することを含み、意味し、その結果、または、自身の重量の動作の下でそれ自体を再配布できるように、それが軟化し、または、減少した粘性を有する。
本発明の実施形態は、格子ひずみの制御され、および／または、選択された度合い、並びに、制御され、および／または、選択された平均格子パラメータを有する半導体材料（例えば、加工された基板上のIII-V族半導体材料のエピタキシャル層）の層の構成を容易にする方法および構造を含む。半導体材料のかかる層を含む半導体構造またはデバイスを製作する方法の例示の実施形態は、図1乃至８に関して後述する。
図２Ａを参照すると、犠牲基板２０２に付着する半導体材料２１０の層を含む第1の中間構造体２００が製造される。犠牲基板２０２は、同種であるか異種の複合材料（例えばサファイヤ）から成ることができる。半導体材料２１０の層には、圧縮および／または引っ張りのひずみのレベルを減少するように要求される層が設けられて、例えば、最終的に作動中の半導体デバイスの製造の一部として、その上にある半導体材料の一つ以上の追加的な層を形成するための種子層として使用するように構成されている。
ある実施形態では、半導体材料２１０の層は、半導体材料の単一のエピタキシャル層または多数のエピタキシャル層から成ることができる。さらに、ある実施形態では、半導体材料２１０の層は、III-Vタイプ半導体材料のエピタキシャル層から成ることができる。限定しない実施形態として、半導体材料２１０の層は、窒化ガリウム（ＧａＮ）のエピタキシャル層、インジウム窒化ガリウム（InxGa1-xN）のエピタキシャル層、および、アルミニウム窒化ガリウム（AlxGa1-xN）のエピタキシャル層のうちの少なくとも1つから成ることができる。
図２Ａに示すように、犠牲基板２０２が、ベース材料２０４を含み、そして、任意に、半導体材料２１０およびベース材料２０４の層の間で、最終的に配置される半導体材料２０６の中間層を含む。犠牲基板２０２のベース材料２０４上に直接半導体材料２１０の層を形成することはむずかしいか不可能なとき、半導体材料２０６の中間層は、半導体材料の単一の層または半導体材料の多数の層を含み、例えば、その上に半導体材料２１０の層を形成するための種子層として使うことができる。図は一定の比率で示されず、実際には、半導体材料２０６の中間層および半導体材料２１０の層は、犠牲基板２０２のベース材料２０４の厚みに関して、比較的薄くてもよい。
例えば、この例に限らないが、中間構造体２００は、犠牲基板２０２のベース材料２０４の上に形成される半導体材料２０６の単一の中間の層から成ることができ、半導体材料２１０の層は半導体材料２０６の中間の層の上に形成されることができる。ある特定の限定しない実施形態として、半導体材料２０６の中間の層は窒化ガリウム（GaN）の単一のエピタキシャル層から成ることができ、半導体材料２１０の層はインジウム窒化ガリウム（InxGa1-xN）のエピタキシャル層から成ることができる。
図２Ａに示される中間構造体２００を形成するために、半導体材料２０６の中間の層はエピタキシャル成長でき、または、さもなければ、ベース材料２０４の主要上面の上に形成され、その後、半導体材料２１０の層は、エピタキシャル成長でき、または、さもなければ、半導体材料２０６の中間の層の上に形成される。追加的な実施形態では、半導体材料２１０の層は、任意に、直接半導体材料２０６の中間の層を含むことのないベース材料２０４の上に形成されることができる。
ある実施形態では、半導体材料２０６の中間の層は、例えばIII-Vタイプ半導体材料のような半導体材料の一つ以上の層を含み、その上に半導体材料の追加的な層のエピタキシャル成長に充分な厚みを有するように形成される。限定しない実施形態として、半導体材料２０６の中間層（例えば、窒化ガリウムの層から成ることができる）が、約0.01μmから約100μmの間の厚みに形成され、不純物をドープされるかまたはドープされない。半導体材料２０６の中間層は、例えば、ハイドライド気相成長法（HVPE）、有機金属化学気相エピタキシャル法（MOVPE）および分子線エピタクシ（MBE）のような公知技術のさまざまな方法を使用して堆積できる。その上、さまざまな方法が、その中の転位の密度を低減させるために半導体材料２０６の中間層を形成する際に使うことができ、例えば、epitaxial lateral over-growth（ELO）、facet-initiated epitaxial lateral over-growth (FIELO)、および、その場（in-situ）マスキングおよびウェハボンディングのような方法である。
追加的な実施形態では、半導体材料２０６の中間層は、例えば、熱ボンディング、熱圧着または熱超音波ボンディングのような集積回路の製作の公知技術を使用して犠牲基板２０２にボンディングまたは取り付けられる。限定しない実施形態として、半導体材料２０６およびベース材料２０４の中間層は、互いに対してそれらに当接して、上がる温度（選択された格子パラメータを半導体材料２１０の層に与えるのに選ばれて）、例えば少なくとも摂氏100度（100℃）を超えるそれらおよび時間の充分な量のための圧力を維持することによって、一緒にボンディングされてもよい。
また図２Ａを参照すると、半導体材料２１０の層は、公知技術のさまざまな方法を使用して半導体材料２０６の中間層の上に形成されることができる。限定しない実施形態として、半導体材料２１０の層は、疑似整合的（pseudomorphically）なひずんだインジウム・ガリウム窒化層であってもよく、例えば、約10ナノメートルないし約1000ナノメートルの間で、それの臨界厚みより少ない厚みが形成されていてもよい。疑似整合的（pseudomorphically）なひずんだインジウム・ガリウム窒化層を形成することにより、欠陥形成おおび相分離を介して更なる緩和が更に抑制される。半導体材料２１０の層の臨界厚みは、例えば、本願明細書において、従来技術において、周知で詳述しない化学組成および成長条件のような変数に基づいて決定されることができる。半導体材料２１０の複数の層は、下に横たわる複数の材料に変換される。例えば、半導体材料２１０の層が半導体材料２０６の中間層の上に形成されるところで、半導体材料２１０の層は、半導体材料２０６の複数の中間層を抑制する。半導体材料２１０の層は、金属有機化学気相成長（ＭＯＣＶＤ）のような在来の方法を使用して半導体材料２０６の中間層の上に形成される。
図2Ｂに示すように、ある実施形態では、中間構造２００は、任意に犠牲基板２０２のベース材料２０４の上に横たわっている誘電体材料２０８の層を含むことができ、半導体材料２１０の層は中間構造２００を形成するために誘電体材料２０８の層の上に形成されることができる。誘電体材料２０８の層は、任意に、ベース材料２０４の主要面の上に形成されることができる。誘電体材料２０８の層は、例えば、シリコンオキシナイトライド（SiON）、窒化ケイ素（Si3N4）または、二酸化ケイ素（SiO2）を含み、例えば、化学蒸気堆積（CVD）、物理的蒸気堆積（PVD）または原子層堆積（ALD）を使用して形成されることができる。半導体材料２１０の層は、例えば、ボンディングプロセスによって移転され、または、さもなければ、誘電体材料２０８の層の上に形成されることができる。材料２１０が極性であるとき、図２Ｂの実施形態は特に適しており、最終的な構造は与えられた最終的な極性を呈しなければならない。
特定の実施形態では、半導体材料２１０の層が、c-平面材料ではなく、ａ-平面材料またはm-平面材料として成長するかまたは形成される。ｍ-平面およびａ-平面 III-窒化物材料は、ガリウムまたは窒素表面のない無極性方位である。
図２Ｃを参照すると、犠牲基板２０２の反対側の側に、半導体材料２１０の層は、中間構造体２３０を形成するためにボンディング基板２１６にボンディングされ、または、取り付けられる。ボンディング基板２１６は、サポート材料２２２、および、サポート材料２２２と半導体材料２１０の層との間で最終的に配置される従順な材料２１８の層から成ることができる。サポート材料２２２は、従順な材料２１８の下に横たわる層に関して機械的サポートを提供する同種の材料または異種の（すなわち、コンポジット）材料から成ることができる。ある実施形態では、サポート材料２２２は、ベース材料２０４と同じか又は実質的に類似した熱特性を有する材料から成ることができる。限定しない実施形態として、サポート材料２２２は、サファイヤ、シリコン、III-砒素、クォーツ（SiO2）、溶融シリカ（SiO2）ガラス、（例えば、それは商標ZERODURRの下、ペンシルバニア州DuryeaのSchott North America, Inc.によって販売されるような）ガラスセラミック複合材料、または（例えばSiO2-TiO2またはCu2-Al2O3-SiO2のような）溶融石英ガラス複合材料から成ることができる。
従順な材料２１８の層は、半導体材料２１０の層に、基板２１６をボンディングすることで接着するのを容易にするために用いることができ、例えば、半導体材料２１０の層の堆積温度より低いか又は等しいガラス転移温度（Tg）を有する材料から成ることができる。限定しない実施形態として、従順な材料２１８の層は、酸化物、ケイ酸塩燐（phosphosilicate）ガラス（PSG）、ホウケイ酸塩（BSG）、ホウ素ケイ酸塩燐（borophosphosilicate）ガラス（BPSG）、ポリイミド、ドーピングされた又はアンドープの準非有機的シロキサンspin-on-glass（SOG）、非有機的なspin-on-glass（すなわちメチル、エチル、フェニルまたはブチル）、および、ドーピングまたはアンドープのケイ酸塩のうちの少なくとも１つから成ることができる。限定しない実施形態として、ボンディング基板２１６および半導体材料２１０の層は、互いに対するそれらに当接して、温度上昇（選択された格子のパラメータを半導体材料２１０の層に与えるのに選ばれて）、例えば少なくとも摂氏100度（100℃）を超えるそれらおよび時間の充分な量のための圧力を維持することによって、一緒にボンディングされてもよい。
半導体材料２１０の層がインジウム窒化ガリウム（InxGa1-xN）のエピタキシャル層からなり、半導体材料２０６の中間層が窒化ガリウム（GaN）から成る実施形態では、ボンディング基板２１６は、例えば、インジウム窒化ガリウムの疑似整合的（pseudomorphically）にひずんだ層が緩和されるために、摂氏約800度（800℃）の温度でインジウム窒化ガリウムの層にボンディングされ、その結果、その平均的格子パラメータは、張りつめていない平均格子パラメータと少なくとも実質的に等しい。
図２Ｄに示すように、半導体材料２１０の層をボンディング基板２１６にボンディングしたあと、ボンディング基板２１６と一緒に半導体材料２１０の層は、犠牲基板２０２から分離される（または、犠牲基板２０２は、半導体材料２１０の層から分離される）。任意に、ボンディング基板２１６および半導体材料２１０の層と共に、半導体材料２０６の中間層は、ベース材料２０４から分離される。半導体材料２０６の中間層の層からの犠牲基板２０２の分離、または半導体材料２１０からの犠牲基板２０２の分離は、例えば、グラインディング・プロセス、エッチング・プロセス、研磨プロセスまたはレーザー・リフトオフ・プロセスのような種々の化学的、熱的、または、機械的プロセスによって実行される。方法は、犠牲基板２０２からの半導体材料２１０の全ての層またはそれの一部だけを取り除くために実行されることができる。図２Ｂの犠牲基板を利用している実施形態では、層２１０は、エッチング・プロセス、グラインディングまたはベース材料２０４を介したレーザー照射プロセスのような、例えば、方法を使用して材料２０４を除去することによって、ベース材料２０４から分離されまたは切り離され、誘電材料２０８のレベルで分離している。
例えば、この例に限らないが、SMART CUT-プロセスの産業において、公知の方法は、ベース材料２０４を分離するために用いてもよくて、任意に、中間の半導体材料２０６の層を半導体材料２１０の層から分離しても良い。例えば、かかる方法は、Bruelの米国特許第RE39,484号、Aspar等の米国特許第6,303,468号、Aspar等の米国特許第6,335,258号、Moriceau等の米国特許第6,756,286号、Aspar等の米国特許第6,809,044号およびAspar等の米国特許第6,946,365号に詳細に記載されている。
図２Ａを再び参照すると、複数のイオン（例えば水素または不活性ガス・イオン）は、中間構造体２００にインプラントされることができる。例えば、イオンは、半導体材料２１０の層に隣接する中間構造体２００の側に配置されるイオンソース（図示せず）から、中間構造体２００にインプラントされることができる。図２Ａに示される方向指示矢印２１４により表されるように、イオンは、半導体材料２１０の層に対して実質的に垂直な方向に沿って、中間構造体２００にインプラントされる。周知のように、イオンが中間構造体２００にインプラントされる深さは、少なくとも部分的にイオンが中間構造体２００にインプラントされるエネルギーの関数である。通常、より少ないエネルギーでインプラントされるイオンは、相対的により浅い深さにインプラントされ、一方、より高いエネルギーによりインプラントされるイオンは、相対的により深い深さにインプラントされる。
限定しない実施形態として、イオンは、中間構造体２００の範囲内で所望の深さDでイオンをインプラントするのに選ばれる予め定められたエネルギーを有する中間構造体２００にインプラントされることができる。公知技術の様に、必然的に少なくともいくつかのイオンは、所望のインプラント深さ以外の深さにインプラントされ、半導体材料２１０の層の露出表面からの中間構造体２００への深さの関数としてのイオンの濃度のグラフは、所望のインプラント深さで最大を有する一般にベル形の（対称又は非対称の）カーブを呈することができる。
中間構造体２００へのインプラントの際に、イオンは、中間構造体２００の範囲内でイオン注入層２１２を定めることができる。イオン注入層２１２は、中間構造体２００を有する最大イオン濃度の面と合わせられる（例えば、中心合わせされる）中間構造体２００の範囲内の領域または層から成ることができる。イオン注入層２１２は、下記に詳述するように、続くプロセスで中間構造体２００が裂かれ、または、破砕するにつれて、中間構造体２００の範囲内の弱いゾーンを画定する。
本発明のある実施形態では、イオン注入層２１２は、半導体材料２１０および中間層の半導体材料２０６の層の一方または両方に配置されてもよい。換言すれば、イオン注入層２１２は、図1に示すように、半導体材料２１０の層の範囲内に完全に配置され、または、半導体材料２１０の層の範囲内で部分的に、および、半導体材料２０６（図示せず）の中間層の範囲内で部分的に配置されてもよい。１つの特定の限定しない実施形態として、ある実施形態では、イオン注入層２１２は、約100ナノメートル乃至約300ナノメートルの間の深さである、半導体材料２１０の層に達することができる。追加的な実施形態では、イオン注入層２１２は、半導体材料２０６の中間層に達することができる。
再び図２Ｄを参照すると、図２Ｃに関して前述したように、中間構造体２３０を形成するためにベース基板２０２の反対側にボンディング基板２１６をそれの側上の半導体材料２１０の層に付着させた後に、中間構造体２３０は、中間構造体２３０をイオン注入層２１２に沿って割れさせるかまたは破砕させるために、熱処理プロセスを受けることができ、それにより、図２Ｄに示される中間構造体２４０を形成する。換言すれば、半導体材料２１０の層、及び、任意に、半導体材料２０６の下にある中間層の部分２０６’は、中間構造体２３０を熱的に処理する際に、下に横たわるベース基板２０４および半導体材料２０６の中間層の残りの部分から離層されることができる。
任意に、ある実施形態では、誘電材料（図示せず）の層は、半導体材料２１０の層を切り離した後に、半導体材料２１０の層、および、任意に、半導体材料２０６の下にある中間層の一部２０６’の上に形成される。図２Ｂに関して先に述べた様に、誘電体材料の層は、例えば、二酸化ケイ素または窒化ケイ素から成ることができ、公知技術の方法により形成されることができる。誘電体材料２０８の層は、本発明の次のプロセス（すなわち、ポストひずみ緩和プロセス）の際に、半導体材料２１０の高品質の平面層を成し遂げるために半導体材料２１０の層の上に形成される。
図２Ｅに示すように、マスク材料２２３は、半導体材料２１０の層の上に、そして、任意に、ある実施形態では、半導体材料２０６または誘電体材料２０８（図２Ｂ）の中間層の層の上に、形成され、処理される（例えば、パターンニングされる）。マスク材料２２３は、半導体材料２１０の層、従順な材料２１８および任意に半導体材料２０６の中間層のような下にある材料に関する、所望のエッチング深さおよび抵抗に基づいて選ばれることができる。限定しない実施形態として、マスク材料２２３は、酸化物材料、窒化物材料または金属材（すなわちクロミウムまたはチタン）のようなフォトレジスト材料またはハードマスク材料から成ることができる。半導体材料２１０の層の表面を各々さらす複数のアパーチャ２２４は、次いで、公知技術の方法を使用してマスク材料２２３をパターンニングすることにより形成される。
図２Ｆに示すように、半導体材料２１０の層および従順な材料２１８’の層の残りの部分の一部は、開口部２２７の間に突き出ている構造体２２６を形成するために、例えば、異方性のリアクティブイオン（すなわち、プラズマ）エッチング・プロセス、誘導結合プラズマ（ICP）エッチング・プロセスのようなエッチング・プロセス、または、ウェットエッチング・プロセスのような等方性エッチングプロセスを使用してマスク材料２２３のアパーチャ２２４を介して除去される。開口部２２７の各々は、従順な材料２１８’の層の残りの部分内に部分的に延びる。限定しない実施形態として、半導体材料２１０の層は、インジウム窒化ガリウムであってもよく、従順な材料２１８’の層の残りの部分は、ほうりんけい酸ガラスであってもよく、マスク材料２２３は、フォトレジストであってもよく、塩素包含プラスマは、開口部２２７を形成するために用いることができる。構造体２２６を通って延び、および、従順な材料２１８’の層の残りの部分内に任意に延びる開口部２２７の形成の後、マスク材料２２３は、半導体構造体２６０から除去される。
各々の構造体２２６は、従順な材料２１８の層の一部および半導体材料２１０の層の一部を含むことができる。構造体２２６の各々は、約5μmないし約1mmの間の側方寸法Ｘ１を有するように形成され、約1μmないし100μmの間で距離d1によって、隣接した構造体２２６から離れて間隔を置かれ得る。
図2Gに示すように、従順な材料（compliant material）218′の残りの部分の粘性は、（図2Fに示される）構造体226の緩和を引き起こすために変えられることができ、緩和した（または部分的に緩和した）構造体228を形成する。限定的でない実施形態では、従順な材料218′の残りの部分は、例えば、オーブン、炉または堆積炉を使用して、リフローが起こり始める粘性を低減するのに十分な温度まで加熱される。適切な温度は、従順な材料218′の部分の構成および粘性の所望の減少に基づいて決定されることができる。いくつかの実施形態では、従順な材料218′の層の粘性が、従順な材料218′の部分がリフローを開始するように減少するポイントで、従順な材料218′の部分は、それのガラス転移温度（Tg）以上の温度にさらされる。限定的でない実施形態では、従順な材料218′の一部はborophosphsilicateガラス（BPSG）から成り、半導体構造体270は、ホウ素および燐のパーセンテージ内容に依存している温度まで加熱される。限定的でない実施形態では、従順な材料218′の一部が、４％（重量パーセント）のホウ素および４%（重量パーセント）の燐からなるborophosphsilicateガラスであり、半導体構造体270は、摂氏約600度（600℃）を超える温度にさらされる。従順な材料218′の一部をリフローさせるのに充分な温度まで半導体構造体270を加熱することにより、低減された格子ひずみを有する緩和した（または部分的に緩和した）構造体228を形成するために（図2Fに示す）半導体材料の上に横たわる構造体226を緩和させ、または部分的に緩和させ、実質的平面層を形成するために少なくとも部分的に従順な材料218′の一部を再分配することができる。
図2Hは、図2Gに示される半導体構造体270の上から見た平面図である。従順な材料218′の部分のリフロー中、緩和プロセスは、周辺領域から構造体の中心の領域まで進み、それは緩和した（または部分的に緩和した）構造体228の展開に結果としてなり得る。従順な材料218′の部分の粘性を変えることは、半導体材料内で原子の再編成に至ることができ、半導体材料（図2F）の構造体226の横方向の寸法X1より大きい横方向の寸法X2を有する複数の緩和した（または部分的に緩和した）構造体228を形成する。緩和した（または部分的に緩和した）構造体228は、緩和（図2F）の前に、構造体226間の距離d1未満でもよい距離d2だけ、互いから分離され得る。緩和した（または部分的に緩和した）構造体228は、半導体材料210（図2A）の層と比較して、実質的に減少または除去された圧縮または引っ張り格子ひずみを呈する。限定的でない実施形態として、各々の緩和した（または部分的に緩和した）構造体228が、約10μmと約1000μmとの間の横方向の寸法（すなわち幅または長さ）X2を有することができ、約0.5μmと約20μmとの間の距離d2によって離間された隣接する緩和した（または部分的に緩和した)構造体228であってよい。緩和した（または部分的に緩和した）構造体228の寸法および間隔は、製造される半導体構造体またはデバイスの所望の寸法と一致するように選ばれることができる。限定的でない実施形態として、発光ダイオードの製作に関して、ダイオード・サイズ（すなわち、ダイサイズ）は、幅約1000μmおよび長さ1000μmであってよい。同様に、構造体の寸法は、レーザーダイオード製造のための所望のキャビティ構造体の幅および長さと一致するように設計され得る。
半導体材料の緩和した（または部分的に緩和した）層を包含する半導体構造体を形成するのに用いられ得る方法の別の実施形態を、図３A乃至３Cを参照して記載する。図3Aを参照すると、半導体構造体300は、図2Gに関してすでに記載したような、従順な材料218′の上に横たわっている半導体材料から成る緩和した（または部分的に緩和した）構造体228の上のマスク材料234および半導体材料232の他の層を形成することによって形成され得る。ある実施形態では、半導体材料232の他の層は、従順な材料218′に対して非効率に堆積されるように選択された材料から形成される。限定的でない実施形態として、緩和した（または部分的に緩和した）アイランド228がインジウム窒化ガリウムIn0.08Ga0.92Nを包含し、材料232の他の層が、インジウム窒化ガリウムIn0.13Ga0.87Nを包含し、例えば金属有機化学気相成長（MOCVD）または金属有機気相エピタクシ（MOVPE）のような成長方法を使用して形成されることができる。例えば、半導体材料232の他の層が、インジウム窒化ガリウムである場合、中である、従順な材料218′上のIII族窒化物材料の無効な核形成は、従順な材料上のインジウム窒化ガリウム材料の成長を予防する。マスク材料234は、半導体材料232の他の層の上に形成され、加工される（例えば、パターン化される）。例えば、半導体材料の層は、従順な材料218′の上に選択的に形成され、フォトレジストは、本願明細書において記載されていない従来のリソグラフィ技術を使用してパターン化され、対応する層218′に影響しない従来の湿式現像液を使用して現像される。限定的でない他の実施形態として、マスク材料324は、金属的材料または窒化ケイ素を含むことができ、半導体材料232の他の層の上に絶縁保護堆積され、従来技術において周知で、本願明細書において詳述しない従来の技術を使用することによりパターン化およびエッチングされる。
図３Ｂに示すように、少なくとも部分的に従順な材料218″の残りの部分に達している開口部236が、マスク材料234、および、任意に、緩和した（または部分的に緩和した）構造体228、そして、半導体材料232の他の層に関して、図3Aに示すように、従順な材料218′の一部を除去することによって形成される。開口部236は、ウェットエッチング・プロセスまたはドライエッチング・プロセスを使用して形成されることができる。例えば、従順な材料218″は、ほうりんけい酸ガラスを含むことができ、プラスマを含むフッ素を、開口部236をその中で形成するために用いることができる。
図３Ｃを参照すると、従順な材料218″の層の粘性が、上に横たわっている緩和した（または部分的に緩和した）構造体228および半導体材料232の他の層を幾分緩和させるように減少してもよい（すなわち、リフローされる）。従順な材料218″の粘性は、従順な材料218の層をリフローさせるために、半導体構造体320を充分な温度にさらすことによって変わり得る。例えば、従順な材料218″は、それのガラス転移温度（Ｔｇ）より上の温度まで加熱することによってリフローされ、緩和した（または部分的に緩和した）構造体228の部分的な緩和まで、この温度に維持され、半導体材料232の他の層が達成する。限定的でない実施形態として、従順な材料218″はほうりんけい酸ガラスを含み、半導体構造体320は、約600℃を超える温度まで加熱され得る。ここで、緩和した（または部分的に緩和した）構造体228が、インジウム窒化ガリウムIn0.08Ga0.92Nを含み、半導体材料232の他の層がインジウム窒化ガリウムIn0.13Ga0.87Nを含み、リフローを引き起こすために従順な材料218″の粘性を変えることにより、格子ひずみを軽減することができる。図３Ａ乃至３Ｃに関して記載されている方法は、所望の組成物を有する半導体材料層を形成するために複数回繰り返されてもよい。従順な材料218″は、繰り返しの間、それの除去を容易にするために所定の厚みを有するように形成され得る。図３Ａ乃至３Ｃに関して記載されている方法を繰り返すことにより、増加したインジウム含有量を有する緩和した（または部分的に緩和した）インジウム窒化ガリウム層が形成され得る。
半導体材料の緩和した（または部分的に緩和した）層を有する半導体構造体を形成するのに用いることができる方法の他の実施形態を、図４Ａ乃至４Ｄを参照して以下に説明する。図４Ａを参照すると、図2Gに関して記載されているような緩和した（または部分的に緩和した）構造体228、サポート基板222、および、従順な材料218′の層を包含する半導体構造体400は提供され得る。限定的でない実施形態として、各々の緩和した（または部分的に緩和した）アイランド228が、インジウム窒化ガリウムIn0.08Ga0.92Nを含み、従順な材料218′の層が、ほうりんけい酸を含み、支持基板222は、サファイヤを含む。
各々の緩和した（または部分的に緩和した）構造体228は、半導体材料を含み、エピタキシャル層成長（epitaxial layer overgrowth：ELO）のような成長方法を使用して半導体材料を成長させることによって、破線に示すように、横方向に拡張され得る。例えば、III族窒化物材料のような半導体材料の横方向の成長を実行する方法は、Nam等による「Lateral Epitaxy of Low Defect Density GaN Layers Via Organometallic Vapor Phase Epitaxy」（Appl. Phys. Lett. Vol. 71, No. 18, Nov. 3, 1997, pp. 2638-2640）およびZhelevaによる「Dislocation Density Reduction Via Lateral Epitaxy in Selectively Grown GaN Structures」（Appl. Phys. Lett., Vol. 71, No. 17, Oct. 27, 1997, pp. 2472-2474）において開示される。緩和した（または部分的に緩和した）構造体228の一般的な横方向の成長を、矢印によって図4Aに表示した。
横方向の成長プロセスは、下に横たわる従順な材料218′の粘性を変えるのに十分な温度で実行され、破線で示される横に成長した半導体材料229と同様に、緩和した（または部分的に緩和した）構造体228の半導体材料の更なる緩和を容易にすることができる。限定的でない実施形態として、緩和した（または部分的に緩和した）構造体228は、インジウム窒化ガリウムを含み、それはインジウム窒化ガリウムの横方向の成長を促進する種子層として作用する。横方向に成長した半導体材料229が形成されるにつれて、それは緩和した（または部分的に緩和した）構造体228の格子の構造体を採用する。
図４Bに示すように、成長条件を変えた後、半導体材料238の連続層が、図4Cに示すように半導体材料242の緩和した（または部分的に緩和した）層を形成するために所望の厚みまで垂直に広げられることができるように、破線に示される半導体材料238の連続層を形成するために、緩和した（または部分的に緩和した）構造体228が合体するまで、横に成長した半導体材料229は発達することができる。ある実施形態では、半導体材料242の緩和した層（または部分的に緩和した）層は、水素化物気相エピタクシ（HVPE）、金属・有機化学気相成長エピタクシ（MOCVD）および分子線エピタクシ（MBE）のような従来の方法を使用して垂直に発達する半導体材料によって形成され、一方、従順な材料218′は、半導体材料242の緩和した（または部分的に緩和した）層を更に緩和させるためにリフローされる。半導体材料242の緩和した（または部分的に緩和した）層は、緩和した（または部分的に緩和した）構造体228（図4A参照）と同じまたは実質的に類似する格子構造体を備えて形成されることができる。
半導体材料の緩和した（または部分的に緩和した）層を包含する半導体構造体を形成するのに用いられる方法の別の実施形態を、図５Ａ乃至５Ｄを参照して説明する。図５Ａを参照すると、図２Ｇに関して以前に記載したようなサポート基板222の上に横たわっている従順な材料218′に配置されている緩和した（または部分的に緩和した）構造体228を含む半導体構造体500を提供するができる。反界面活性剤材244の層が、従順な材料218′およびサポート材料222の上に形成される。限定的でない実施形態として、緩和した（または部分的に緩和した）構造体228が、III-Vタイプ半導体材料を含む窒素を有し、反界面活性剤材244の層は、例えば、二酸化ケイ素物およびシリコン窒化物またはそれらの化合物のようなIII族窒化物プアの核形成の材料を含む。
図５Ｂを参照すると、反界面活性剤材244の一部の層は、反界面活性剤材244の層を介して緩和した（または部分的に緩和した）構造体228の表層246をさらすために、反応イオンエッチング（RIE）プロセスまたは化学的機械的平坦化（CMP）プロセスを使用して除去される。
図5Cに示すように、種材料として破線によって表される、緩和した（または部分的に緩和した）構造体228の表層252を使用しているエピタキシャル側方成長（epitaxial lateral over growth：ELO）のようなプロセスによって、半導体材料248は、半導体構造体520の上に形成される。半導体材料248は、緩和した構造体228の格子の構造体を採用することができ、かくして、半導体材料254の緩和した層を形成するために成長することができる。半導体材料248は、図５Ｄに示したように、所望の厚みを有する連続層を形成するように成長することができる。
例えば、上述の本発明の方法の実施形態を用いて、（例えば、図２Ａに示される中間構造体200のような）加工された基板は、サファイヤ基板の上に横たわっているGa極性窒化ガリウムから成る半導体材料206の露出した種子層を含むように形成され得る。半導体材料206の種子層は、その上にあるGa極性インジウム窒化ガリウムIn0.8Ga0.92N 210のエピタキシャル層を成長させるために用いることができる。Ga極性インジウム窒化ガリウムIn0.8Ga0.92Nのエピタキシャル層は、他のサファイヤ基板の上に横たわっているほうりんけい酸ガラス層に結合されるウェハであってもよい。インジウム窒化ガリウムIn0.8Ga0.92Nの一部のエピタキシャル層は、レーザー・リフト・オフ・プロセスを使用して半導体材料２０６の種子層から分離され、その結果、N極性のインジウム窒化ガリウムIn0.8Ga0.92Nのエピタキシャル層は、別のサファイヤ基板上に残る。マスク材料は、構造体を形成するのを要求されるN極性インジウム窒化ガリウムIn0.8Ga0.92Nのエピタキシャル層の領域の上に横たわるようにに塗布され、パターンニングされる。ドライエッチング・プロセス（すなわち、プラズマエッチング・プロセス）は、マスク材料に対して選択的にN極性インジウム窒化ガリウムIn0.8Ga0.92Nのエピタキシャル層およびほうりんけい酸ガラスの部分を除去するように実行され得る。マスク材料の残りの部分は、インジウム・ゲルマニウム窒化物In0.8Ga0.92N構造体の形成の後、除去される。半導体構造体は、構造体的にN極性インジウム窒化ガリウムIn0.8Ga0.92Nの緩和を引き起こすほうりんけい酸ガラス層をリフローするのに充分な温度で熱処理される。その後、インジウム窒化ガリウムの連続層が、所望の厚みに形成されるまで、エピタキシャル層成長（ELO）プロセスは、横方向にインジウム窒化ガリウムを成長させるために実行される。
別の例として、（例えば、図2Aに示される中間構造体200のような）加工された基板は、サファイヤ基板の上に横たわっているGa極性の窒化ガリウムから成る半導体材料206の露出した種子層を含むように形成される。半導体材料の種子層は、従来のウェハボンディングプロセスを使用して第２のサファイヤ基板に取り付けられ、従来のレーザー・リフト・オフ・プロセスを使用して除去され、その結果、半導体材料206の種子層は、N極性の窒化ガリウムから成る。N極性のインジウム窒化ガリウムIn0.8Ga0.92Nのエピタキシャル層は、半導体材料206の種子層の上に形成され得る。マスク材料は、N極性インジウム窒化ガリウムIn0.8Ga0.92Nのエピタキシャル層の上に形成され、パターンニングされる。ドライエッチング・プロセス（すなわちプラズマエッチング・プロセス）は、マスク材料を介して露出された、Ｎ極性インジウム窒化ガリウムIn0.8Ga0.92Nのエピタキシャル層およびN極性のインジウム窒化ガリウムIn0.8Ga0.92Nから成る構造体126を形成している半導体材料２０６の種子層の一部を除去するために実行され得る。構造体126の形成の後、マスク材料122の残りの部分が除去され、半導体構造体は、構造体的にN極性のインジウム窒化ガリウムIn0.8Ga0.92Nの緩和を引き起こしているほうりんけい酸ガラス層をリフローさせるのに充分な温度で熱処理される。図4Cに関して述べたように、半導体材料の連続層が形成されるまで、エピタキシャル層成長（ELO）プロセスは、N極性のインジウム窒化ガリウムIn0.9Ga0.1Nを横方向に成長させるために実行され得る。イオン注入は、図２Ａについて述べたように、イオン注入層を定めるために所望の深さで実行され得る。インプラントされたN極性のインジウム窒化ガリウムIn0.8Ga0.92Nは、第3のサファイヤ基板に結合され、イオン注入層によって画定される弱いゾーンに沿って、第２のサファイヤ基板から分離したウェハであってもよい。イオン注入プロセスおよび除去プロセスは、所望の数の複合基板のを形成するために繰り返され、N極性のインジウム窒化ガリウムIn0.8Ga0.92Nの所望の厚みを各々有する。
本発明の実施形態として主にインジウム窒化ガリウムから成る半導体材料の層に関して、本願明細書において記載してきたけれども、本発明はそれに限定されず、本発明の実施形態は他のIII族窒化物材料から成る半導体材料、他のIII-Vタイプ半導体材料の層または他の半導体材料（例えばII-VIタイプ半導体材料の層、シリコンの層およびゲルマニウムの層）の層を提供するのに用いることができる。
本発明の特定の好ましい実施形態に関して本願明細書において記載してきたけれども、当業者には、それが限定的でないことは明らかである。むしろ、以下の特許請求の範囲に記載されるように、多くの加算、削除および好ましい実施形態に対する変更態様は本発明の範囲内において可能である。加えて、一実施形態が他の実施形態の特徴と結合される特徴は、本発明の範囲内で含まれると共に、発明者によって企図された発明の範囲内に包含される。

Claims (11)

  1. 半導体構造体またはデバイスを製造する方法であって、
    基板の上に従順な材料の層が上に横たわる半導体材料の層を提供するステップと、
    半導体材料の層を通っておよび従順な材料の層を部分的に通って延びる複数の開口部を形成するステップと、
    前記複数の開口部を形成するステップの後に、半導体材料の層を緩和させるように従順な材料の層の粘性を変化させるステップと、
    前記従順な材料の層の粘性を変化させるステップの後に、半導体材料の層の上に別の半導体材料をエピタキシャル成長させるステップと、
    からなることを特徴とする方法。
  2. 前記半導体材料の層を通っておよび従順な材料の層を部分的に通って延びる複数の開口部を形成するステップが、インジウム窒化ガリウムの層を通っておよびほうりんけい酸ガラスの層を部分的に通って延びる複数の開口部を形成するステップからなることを特徴とする請求項１に記載の方法。
  3. 前記従順な材料の層の粘性を変化させるステップが、そのガラス転位温度以上の温度まで従順な材料の層を加熱するステップを有することを特徴とする請求項１に記載の方法。
  4. 半導体材料の層の堆積温度以下のガラス転位温度を備えるように従順な材料の層を選択するステップを更に有することを特徴とする請求項1に記載の方法。
  5. 前記半導体材料の層がインジウム窒化ガリウムからなるように選択するステップを更に有することを特徴とする請求項1に記載の方法。
  6. 前記別の半導体材料をエピタキシャル成長させるステップが、種材料として半導体材料の層を使用して別の半導体材料を横方向に成長させるステップからなることを特徴とする請求項１に記載の方法。
  7. 前記別の半導体材料を横方向に成長させるステップが、別の半導体材料を成長させるステップからなり、別の半導体材料が半導体材料の層の格子構造を採用することを特徴とする請求項６に記載の方法。
  8. 前記半導体材料の層の上に別の半導体材料を成長させるステップが、半導体材料の連続した層を形成するために別の半導体材料を横方向に堆積させるステップからなることを特徴とする請求項１に記載の方法。
  9. 半導体材料の層および複数の開口部内に露出された従順な材料の層の領域の上に犠牲材料の層を形成するステップと、
    半導体材料の層の表面を露出するために犠牲材料の層の一部を除去するステップと
    を更に有することを特徴とする請求項１に記載の方法。
  10. 前記半導体材料の層および複数の開口部内に露出された従順な材料の層の領域の上に犠牲材料の層を形成するステップが、III族窒化物が核形成をしない材料を包含するアンチサーファクタント材料の層を堆積させるステップからなり、前記アンチサーファクタント材料が、少なくとも二酸化ケイ素，窒化ケイ素、並びに、二酸化ケイ素と窒化ケイ素の化合物からなることを特徴とする請求項９に記載の方法。
  11. 前記半導体材料の表面を露出するために犠牲材料の層の一部を除去するステップが、実質的に平坦な表面を形成するために犠牲材料の層を平坦化するステップからなることを特徴とする請求項９に記載の方法。
JP2011534591A 2008-10-30 2009-10-08 低減した格子ひずみを備えた半導体材料、同様に包含する半導体構造体、デバイス、および、加工された基板を製造する方法 Active JP5907730B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10978408P 2008-10-30 2008-10-30
US61/109,784 2008-10-30
PCT/US2009/059939 WO2010056443A1 (en) 2008-10-30 2009-10-08 Methods of forming layers of semiconductor material having reduced lattice strain, semiconductor structures, devices and engineered substrates including same

Publications (2)

Publication Number Publication Date
JP2012507864A JP2012507864A (ja) 2012-03-29
JP5907730B2 true JP5907730B2 (ja) 2016-04-26

Family

ID=42130372

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011534591A Active JP5907730B2 (ja) 2008-10-30 2009-10-08 低減した格子ひずみを備えた半導体材料、同様に包含する半導体構造体、デバイス、および、加工された基板を製造する方法

Country Status (6)

Country Link
US (3) US8278193B2 (ja)
EP (1) EP2345060B1 (ja)
JP (1) JP5907730B2 (ja)
KR (1) KR101408475B1 (ja)
CN (1) CN102203904B (ja)
WO (1) WO2010056443A1 (ja)

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8871024B2 (en) * 2008-06-05 2014-10-28 Soraa, Inc. High pressure apparatus and method for nitride crystal growth
US8097081B2 (en) 2008-06-05 2012-01-17 Soraa, Inc. High pressure apparatus and method for nitride crystal growth
US20090301388A1 (en) * 2008-06-05 2009-12-10 Soraa Inc. Capsule for high pressure processing and method of use for supercritical fluids
US9157167B1 (en) 2008-06-05 2015-10-13 Soraa, Inc. High pressure apparatus and method for nitride crystal growth
US20090320745A1 (en) * 2008-06-25 2009-12-31 Soraa, Inc. Heater device and method for high pressure processing of crystalline materials
US9404197B2 (en) 2008-07-07 2016-08-02 Soraa, Inc. Large area, low-defect gallium-containing nitride crystals, method of making, and method of use
US8805134B1 (en) 2012-02-17 2014-08-12 Soraa Laser Diode, Inc. Methods and apparatus for photonic integration in non-polar and semi-polar oriented wave-guided optical devices
US10036099B2 (en) 2008-08-07 2018-07-31 Slt Technologies, Inc. Process for large-scale ammonothermal manufacturing of gallium nitride boules
US8979999B2 (en) * 2008-08-07 2015-03-17 Soraa, Inc. Process for large-scale ammonothermal manufacturing of gallium nitride boules
EP2329517A1 (en) * 2008-09-24 2011-06-08 S.O.I.Tec Silicon on Insulator Technologies Methods of forming relaxed layers of semiconductor materials, semiconductor structures, devices and engineered substrates including same
US8637383B2 (en) * 2010-12-23 2014-01-28 Soitec Strain relaxation using metal materials and related structures
JP5907730B2 (ja) 2008-10-30 2016-04-26 エス・オー・アイ・テック・シリコン・オン・インシュレーター・テクノロジーズ 低減した格子ひずみを備えた半導体材料、同様に包含する半導体構造体、デバイス、および、加工された基板を製造する方法
US9543392B1 (en) 2008-12-12 2017-01-10 Soraa, Inc. Transparent group III metal nitride and method of manufacture
US8878230B2 (en) * 2010-03-11 2014-11-04 Soraa, Inc. Semi-insulating group III metal nitride and method of manufacture
USRE47114E1 (en) 2008-12-12 2018-11-06 Slt Technologies, Inc. Polycrystalline group III metal nitride with getter and method of making
US20100147210A1 (en) * 2008-12-12 2010-06-17 Soraa, Inc. high pressure apparatus and method for nitride crystal growth
US9589792B2 (en) 2012-11-26 2017-03-07 Soraa, Inc. High quality group-III metal nitride crystals, methods of making, and methods of use
US8987156B2 (en) 2008-12-12 2015-03-24 Soraa, Inc. Polycrystalline group III metal nitride with getter and method of making
US9800017B1 (en) 2009-05-29 2017-10-24 Soraa Laser Diode, Inc. Laser device and method for a vehicle
US8509275B1 (en) 2009-05-29 2013-08-13 Soraa, Inc. Gallium nitride based laser dazzling device and method
US9250044B1 (en) 2009-05-29 2016-02-02 Soraa Laser Diode, Inc. Gallium and nitrogen containing laser diode dazzling devices and methods of use
US9175418B2 (en) 2009-10-09 2015-11-03 Soraa, Inc. Method for synthesis of high quality large area bulk gallium based crystals
CN102741999B (zh) 2009-11-18 2015-07-15 Soitec公司 使用玻璃键合层制造半导体结构和器件的方法,和用所述方法形成的半导体结构和器件
US8451876B1 (en) 2010-05-17 2013-05-28 Soraa, Inc. Method and system for providing bidirectional light sources with broad spectrum
US9564320B2 (en) 2010-06-18 2017-02-07 Soraa, Inc. Large area nitride crystal and method for making it
US8729559B2 (en) 2010-10-13 2014-05-20 Soraa, Inc. Method of making bulk InGaN substrates and devices thereon
JP2012116741A (ja) * 2010-11-12 2012-06-21 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物複合基板
KR20120052160A (ko) * 2010-11-15 2012-05-23 엔지케이 인슐레이터 엘티디 복합 기판 및 복합 기판의 제조 방법
FR2968678B1 (fr) 2010-12-08 2015-11-20 Soitec Silicon On Insulator Procédés pour former des matériaux a base de nitrure du groupe iii et structures formées par ces procédés
US9023721B2 (en) 2010-11-23 2015-05-05 Soitec Methods of forming bulk III-nitride materials on metal-nitride growth template layers, and structures formed by such methods
FR2968830B1 (fr) 2010-12-08 2014-03-21 Soitec Silicon On Insulator Couches matricielles ameliorees pour le depot heteroepitaxial de materiaux semiconducteurs de nitrure iii en utilisant des procedes hvpe
US8975165B2 (en) 2011-02-17 2015-03-10 Soitec III-V semiconductor structures with diminished pit defects and methods for forming the same
KR20140027917A (ko) * 2011-03-25 2014-03-07 이서영 광도파로 및 그 제조방법
FR2975222A1 (fr) * 2011-05-10 2012-11-16 Soitec Silicon On Insulator Procede de fabrication d'un substrat semiconducteur
JP5730393B2 (ja) * 2011-06-30 2015-06-10 京セラ株式会社 複合基板およびその製造方法
US9694158B2 (en) 2011-10-21 2017-07-04 Ahmad Mohamad Slim Torque for incrementally advancing a catheter during right heart catheterization
US10029955B1 (en) 2011-10-24 2018-07-24 Slt Technologies, Inc. Capsule for high pressure, high temperature processing of materials and methods of use
US8482104B2 (en) * 2012-01-09 2013-07-09 Soraa, Inc. Method for growth of indium-containing nitride films
US8471243B1 (en) 2012-01-31 2013-06-25 Soitec Photoactive devices with improved distribution of charge carriers, and methods of forming same
KR20140119714A (ko) 2012-01-31 2014-10-10 소이텍 향상된 전하 캐리어들의 분포를 갖는 광활성 장치들 및 그 형성 방법들
CN104285001A (zh) * 2012-02-29 2015-01-14 六号元素技术美国公司 金刚石载氮化镓晶片以及制造设备和制造方法
US10145026B2 (en) 2012-06-04 2018-12-04 Slt Technologies, Inc. Process for large-scale ammonothermal manufacturing of semipolar gallium nitride boules
US9275912B1 (en) 2012-08-30 2016-03-01 Soraa, Inc. Method for quantification of extended defects in gallium-containing nitride crystals
US9299555B1 (en) 2012-09-28 2016-03-29 Soraa, Inc. Ultrapure mineralizers and methods for nitride crystal growth
KR101705726B1 (ko) * 2012-12-24 2017-02-13 한국전자통신연구원 반도체 기판의 제조방법
FR3003397B1 (fr) 2013-03-15 2016-07-22 Soitec Silicon On Insulator Structures semi-conductrices dotées de régions actives comprenant de l'INGAN
TWI648872B (zh) 2013-03-15 2019-01-21 法商梭意泰科公司 具有包含ＩｎＧａＮ之作用區域之半導體結構、形成此等半導體結構之方法及由此等半導體結構所形成之發光裝置
JP2016513880A (ja) * 2013-03-15 2016-05-16 ソイテックＳｏｉｔｅｃ ＩｎＧａＮを含んでいる活性領域を有している発光ダイオード半導体構造
TWI593135B (zh) 2013-03-15 2017-07-21 索泰克公司 具有含氮化銦鎵之主動區域之半導體結構，形成此等半導體結構之方法，以及應用此等半導體結構形成之發光元件
US9650723B1 (en) 2013-04-11 2017-05-16 Soraa, Inc. Large area seed crystal for ammonothermal crystal growth and method of making
WO2015198117A1 (en) 2014-06-26 2015-12-30 Soitec Semiconductor structures including bonding layers, multijunction photovoltaic cells and related methods
CN106548972B (zh) 2015-09-18 2019-02-26 胡兵 一种将半导体衬底主体与其上功能层进行分离的方法
FR3056825B1 (fr) * 2016-09-29 2019-04-26 Soitec Structure comprenant des ilots semi-conducteurs monocristallins, procede de fabrication d'une telle structure
CN110447100B (zh) * 2017-03-17 2023-07-18 索泰克公司 用于形成光电器件的生长基板、制造该基板的方法以及该基板特别是在微显示器领域的使用
US10174438B2 (en) 2017-03-30 2019-01-08 Slt Technologies, Inc. Apparatus for high pressure reaction
FR3075833B1 (fr) * 2017-12-22 2022-05-20 Commissariat Energie Atomique Procede permettant d'obtention d'une couche de nitrure
US11421843B2 (en) 2018-12-21 2022-08-23 Kyocera Sld Laser, Inc. Fiber-delivered laser-induced dynamic light system
US11239637B2 (en) 2018-12-21 2022-02-01 Kyocera Sld Laser, Inc. Fiber delivered laser induced white light system
US11466384B2 (en) 2019-01-08 2022-10-11 Slt Technologies, Inc. Method of forming a high quality group-III metal nitride boule or wafer using a patterned substrate
US11414782B2 (en) 2019-01-13 2022-08-16 Bing Hu Method of separating a film from a main body of a crystalline object
US12000552B2 (en) 2019-01-18 2024-06-04 Kyocera Sld Laser, Inc. Laser-based fiber-coupled white light system for a vehicle
US11884202B2 (en) 2019-01-18 2024-01-30 Kyocera Sld Laser, Inc. Laser-based fiber-coupled white light system
FR3097681B1 (fr) * 2019-06-21 2021-06-18 Commissariat Energie Atomique Procédé de réalisation de vignettes de nitrure destinées chacune à former un dispositif électronique ou optoélectronique
CN110600436A (zh) * 2019-09-05 2019-12-20 方天琦 多层复合基板结构及其制备方法
CN115104174A (zh) 2020-02-11 2022-09-23 Slt科技公司 改进的iii族氮化物衬底、制备方法和使用方法
US11721549B2 (en) 2020-02-11 2023-08-08 Slt Technologies, Inc. Large area group III nitride crystals and substrates, methods of making, and methods of use
US12091771B2 (en) 2020-02-11 2024-09-17 Slt Technologies, Inc. Large area group III nitride crystals and substrates, methods of making, and methods of use

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
EP0534354A1 (en) 1991-09-25 1993-03-31 Sumitomo Electric Industries, Limited Surface acoustic wave device and manufacturing method thereof
US5395769A (en) * 1992-06-26 1995-03-07 International Business Machines Corporation Method for controlling silicon etch depth
US5446330A (en) 1993-03-15 1995-08-29 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave device having a lamination structure
US5448126A (en) 1993-10-05 1995-09-05 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave-semiconductor composite device
US5391257A (en) 1993-12-10 1995-02-21 Rockwell International Corporation Method of transferring a thin film to an alternate substrate
US6958093B2 (en) 1994-01-27 2005-10-25 Cree, Inc. Free-standing (Al, Ga, In)N and parting method for forming same
WO1996003776A1 (fr) 1994-07-21 1996-02-08 Matsushita Electric Industrial Co., Ltd. Dispositif a semi-conducteur emettant de la lumiere et procede de production de celui-ci
US5630949A (en) 1995-06-01 1997-05-20 Tfr Technologies, Inc. Method and apparatus for fabricating a piezoelectric resonator to a resonant frequency
FR2738671B1 (fr) 1995-09-13 1997-10-10 Commissariat Energie Atomique Procede de fabrication de films minces a materiau semiconducteur
FR2747506B1 (fr) 1996-04-11 1998-05-15 Commissariat Energie Atomique Procede d'obtention d'un film mince de materiau semiconducteur comprenant notamment des composants electroniques
FR2748851B1 (fr) 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
FR2755537B1 (fr) * 1996-11-05 1999-03-05 Commissariat Energie Atomique Procede de fabrication d'un film mince sur un support et structure ainsi obtenue
SG65697A1 (en) 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
FR2756972B1 (fr) * 1996-12-10 1999-03-05 France Telecom Procede de relaxation de film contraint par fusion de couche interfaciale
US6146979A (en) 1997-05-12 2000-11-14 Silicon Genesis Corporation Pressurized microbubble thin film separation process using a reusable substrate
US5877070A (en) 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
FR2767416B1 (fr) * 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
US5882987A (en) 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
FR2773261B1 (fr) * 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US6054370A (en) 1998-06-30 2000-04-25 Intel Corporation Method of delaminating a pre-fabricated transistor layer from a substrate for placement on another wafer
US6328796B1 (en) 1999-02-01 2001-12-11 The United States Of America As Represented By The Secretary Of The Navy Single-crystal material on non-single-crystalline substrate
US6176925B1 (en) 1999-05-07 2001-01-23 Cbl Technologies, Inc. Detached and inverted epitaxial regrowth & methods
JP3587081B2 (ja) 1999-05-10 2004-11-10 豊田合成株式会社 Ｉｉｉ族窒化物半導体の製造方法及びｉｉｉ族窒化物半導体発光素子
FR2795865B1 (fr) * 1999-06-30 2001-08-17 Commissariat Energie Atomique Procede de realisation d'un film mince utilisant une mise sous pression
GB9916549D0 (en) 1999-07-14 1999-09-15 Arima Optoelectronics Corp Epitaxial growth method of semiconductors on highly lattice mismatched substrates using the buffer layer with solid-liquid phase transition
JP3274674B2 (ja) 2000-05-16 2002-04-15 士郎 酒井 窒化ガリウム系化合物半導体の製造方法
KR100425341B1 (ko) 2000-02-08 2004-03-31 삼성전기주식회사 질화물 반도체 발광 소자
JP2001313259A (ja) * 2000-04-28 2001-11-09 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体基板の製造方法及び半導体素子
ATE528421T1 (de) * 2000-11-30 2011-10-15 Univ North Carolina State Verfahren zur herstellung von gruppe-iii- metallnitrid-materialien
FR2818010B1 (fr) * 2000-12-08 2003-09-05 Commissariat Energie Atomique Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses
DE10106073C2 (de) 2001-02-09 2003-01-30 Infineon Technologies Ag SOI-Bauelement
JP2002261075A (ja) 2001-03-02 2002-09-13 Gakushuin School Corp 窒化ガリウム部材の気相エッチング方法
JP3631724B2 (ja) 2001-03-27 2005-03-23 日本電気株式会社 Ｉｉｉ族窒化物半導体基板およびその製造方法
JP2003017790A (ja) 2001-07-03 2003-01-17 Matsushita Electric Ind Co Ltd 窒化物系半導体素子及び製造方法
US20030102473A1 (en) * 2001-08-15 2003-06-05 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices utilizing the formation of a compliant substrate
US6562127B1 (en) 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
JP4117156B2 (ja) * 2002-07-02 2008-07-16 日本電気株式会社 Ｉｉｉ族窒化物半導体基板の製造方法
KR101030068B1 (ko) 2002-07-08 2011-04-19 니치아 카가쿠 고교 가부시키가이샤 질화물 반도체 소자의 제조방법 및 질화물 반도체 소자
JP2004104056A (ja) 2002-09-09 2004-04-02 Hosiden Corp 窒化ガリウム系半導体発光素子
US7018909B2 (en) * 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
FR2851848B1 (fr) 2003-02-28 2005-07-08 Soitec Silicon On Insulator Relaxation a haute temperature d'une couche mince apres transfert
US20040192067A1 (en) * 2003-02-28 2004-09-30 Bruno Ghyselen Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
KR100678407B1 (ko) 2003-03-18 2007-02-02 크리스탈 포토닉스, 인코포레이티드 Ⅲ족 질화물 장치를 제조하는 방법과 이 방법으로 제조된장치
FR2855650B1 (fr) 2003-05-30 2006-03-03 Soitec Silicon On Insulator Substrats pour systemes contraints et procede de croissance cristalline sur un tel substrat
US7261777B2 (en) * 2003-06-06 2007-08-28 S.O.I.Tec Silicon On Insulator Technologies Method for fabricating an epitaxial substrate
KR100531178B1 (ko) 2003-07-08 2005-11-28 재단법인서울대학교산학협력재단 중간 질화물 반도체 에피층의 금속상 전환을 이용한질화물 반도체 에피층 성장 방법
JP4218597B2 (ja) 2003-08-08 2009-02-04 住友電気工業株式会社 半導体発光素子の製造方法
US20080230802A1 (en) * 2003-12-23 2008-09-25 Erik Petrus Antonius Maria Bakkers Semiconductor Device Comprising a Heterojunction
JP4600641B2 (ja) 2004-01-27 2010-12-15 日立電線株式会社 窒化物半導体自立基板及びそれを用いた窒化物半導体発光素子
WO2005104192A2 (en) 2004-04-21 2005-11-03 California Institute Of Technology A METHOD FOR THE FABRICATION OF GaAs/Si AND RELATED WAFER BONDED VIRTUAL SUBSTRATES
JP4055763B2 (ja) 2004-09-30 2008-03-05 豊田合成株式会社 窒化ガリウム系化合物半導体及び半導体基板
KR100661709B1 (ko) 2004-12-23 2006-12-26 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조방법
EP1681712A1 (en) 2005-01-13 2006-07-19 S.O.I. Tec Silicon on Insulator Technologies S.A. Method of producing substrates for optoelectronic applications
US7273798B2 (en) 2005-08-01 2007-09-25 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Gallium nitride device substrate containing a lattice parameter altering element
US7399686B2 (en) * 2005-09-01 2008-07-15 International Business Machines Corporation Method and apparatus for making coplanar dielectrically-isolated regions of different semiconductor materials on a substrate
US8334155B2 (en) 2005-09-27 2012-12-18 Philips Lumileds Lighting Company Llc Substrate for growing a III-V light emitting device
US8410523B2 (en) 2006-01-11 2013-04-02 Diana L. Huffaker Misfit dislocation forming interfacial self-assembly for growth of highly-mismatched III-SB alloys
JP5095244B2 (ja) 2006-03-20 2012-12-12 株式会社半導体エネルギー研究所 マイクロマシン、およびその作製方法
JP5003033B2 (ja) 2006-06-30 2012-08-15 住友電気工業株式会社 ＧａＮ薄膜貼り合わせ基板およびその製造方法、ならびにＧａＮ系半導体デバイスおよびその製造方法
KR20090096549A (ko) 2007-01-04 2009-09-10 아리조나 보드 오브 리전트스, 아리조나주의 아리조나 주립대 대행법인 질화물 통합 적용을 위한 실리콘 상의 붕화 하프늄 및 지르코늄 합금 템플릿
EP1993128A3 (en) 2007-05-17 2010-03-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
US7879732B2 (en) * 2007-12-18 2011-02-01 Chartered Semiconductor Manufacturing Ltd. Thin film etching method and semiconductor device fabrication using same
EP2329517A1 (en) * 2008-09-24 2011-06-08 S.O.I.Tec Silicon on Insulator Technologies Methods of forming relaxed layers of semiconductor materials, semiconductor structures, devices and engineered substrates including same
FR2936903B1 (fr) * 2008-10-07 2011-01-14 Soitec Silicon On Insulator Relaxation d'une couche de materiau contraint avec application d'un raidisseur
US8637383B2 (en) 2010-12-23 2014-01-28 Soitec Strain relaxation using metal materials and related structures
JP5907730B2 (ja) 2008-10-30 2016-04-26 エス・オー・アイ・テック・シリコン・オン・インシュレーター・テクノロジーズ 低減した格子ひずみを備えた半導体材料、同様に包含する半導体構造体、デバイス、および、加工された基板を製造する方法
JP4638958B1 (ja) 2009-08-20 2011-02-23 株式会社パウデック 半導体素子の製造方法
US20110221039A1 (en) 2010-03-12 2011-09-15 Sinmat, Inc. Defect capping for reduced defect density epitaxial articles
US8395213B2 (en) 2010-08-27 2013-03-12 Acorn Technologies, Inc. Strained semiconductor using elastic edge relaxation of a stressor combined with buried insulating layer

Also Published As

Publication number Publication date
EP2345060A1 (en) 2011-07-20
US20120319128A1 (en) 2012-12-20
KR20110081236A (ko) 2011-07-13
US9368344B2 (en) 2016-06-14
US20140312463A1 (en) 2014-10-23
EP2345060B1 (en) 2013-12-04
CN102203904B (zh) 2013-11-20
CN102203904A (zh) 2011-09-28
KR101408475B1 (ko) 2014-06-19
JP2012507864A (ja) 2012-03-29
WO2010056443A1 (en) 2010-05-20
US8278193B2 (en) 2012-10-02
US8836081B2 (en) 2014-09-16
US20100109126A1 (en) 2010-05-06

Similar Documents

Publication Publication Date Title
JP5907730B2 (ja) 低減した格子ひずみを備えた半導体材料、同様に包含する半導体構造体、デバイス、および、加工された基板を製造する方法
US8486771B2 (en) Methods of forming relaxed layers of semiconductor materials, semiconductor structures, devices and engineered substrates including same
JP4585510B2 (ja) シャロートレンチアイソレーションプロセス
KR101478977B1 (ko) 글라스 접합층을 이용한 반도체 구조들 및 디바이스들의 제조 방법들 및 이와 같은 방법들에 의해 형성되는 반도체 구조들 및 디바이스들
US8679942B2 (en) Strain engineered composite semiconductor substrates and methods of forming same
KR20140125376A (ko) 반도체 장치 및 그 제조 방법
KR101226073B1 (ko) 변형 조절된 복합 반도체 기판들 및 그의 형성 방법
US9312339B2 (en) Strain relaxation using metal materials and related structures
KR100611108B1 (ko) 박막 형성 방법
US8912081B2 (en) Stiffening layers for the relaxation of strained layers
WO2012085219A1 (en) Strain relaxation using metal materials and related structures

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130626

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130717

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20131017

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20131024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140715

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20141015

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20141022

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150115

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150824

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151224

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20160208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160222

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160322

R150 Certificate of patent or registration of utility model

Ref document number: 5907730

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250