JP5095244B2

JP5095244B2 - マイクロマシン、およびその作製方法

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Publication number: JP5095244B2
Application number: JP2007062846A
Authority: JP
Inventors: 真弓山口; 小波泉
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2006-03-20
Filing date: 2007-03-13
Publication date: 2012-12-12
Anticipated expiration: 2027-03-13
Also published as: JP2007283480A

Description

本発明は、構造体、および半導体素子を有する電気回路を同一基板上に有するマイクロマシン、およびその作製方法に関する。

マイクロマシンは、ＭＥＭＳ（ＭｉｃｒｏＥｌｅｃｔｒｏＭｅｃｈａｎｉｃａｌＳｙｓｔｅｍ）、ＭＳＴ（ＭｉｃｒｏＳｙｓｔｅｍＴｅｃｈｎｏｌｏｇｙ）とも呼ばれ、微小な機械的構造体と、電気回路とを融合した総合的なシステムを指す。上記構造体は一般的な半導体素子と異なり、三次元的な立体構造を有し、一部が可動する場合が多い。そして当該構造体は、センサ、アクチュエータ、インダクタまたは可変容量等の受動素子、スイッチ等、様々な機能を有することができる。また、上記電気回路は一般的に半導体素子によって構成され、前記構造体の動作を制御する、または構造体から出力される微小な信号を受信して処理することができる。

さらに、マイクロマシンは作製方法によって分類することができ、シリコン基板の結晶異方性を利用して構造体を作製するバルクマイクロマシンと、様々な基板上に薄膜を積層して立体的な構造体を作製する表面マイクロマシン（特許文献１参照）とがある。とりわけ表面マイクロマシンは、構造体および電気回路を同一基板上に形成することができるため、特に米国において非常に研究が進められている。
特許第３５９０２８３号公報

マイクロマシンを構成する構造体は、基板上に固定された部分、一部が基板に固定されて可動する部分、およびそれらの間に設けられた空間部分を有するような三次元的な立体構造で構成される。構造体が空間部分を有するためには、いったん空間部分の形を作るための層（犠牲層と呼ぶ。）を形成し、最後にその犠牲層を除去する犠牲層エッチングと呼ばれる工程を必要とする。これは、一般的な半導体素子を作製する工程とは異なるため、電気回路を構成する半導体素子と構造体とは、別の基板上に別の工程を経て作製されることが多い。そしてそれらを別々に作製した後に、基板同士を貼り合わせる、或いは、一つのパッケージに入れて接続することによって、一体とし、マイクロマシンを作製することが多い。

しかし、上記のように半導体素子と構造体とを別々に作製する方法では、マイクロマシンの小型化や、製造コストの低減は非常に難しい。現在では、構造体および電気回路を同一基板上に形成し、小型化および低コスト化を図ることが望まれている。そこで本発明では、構造体および電気回路を同一基板上に形成したマイクロマシンを提供することを課題とする。また本発明は、上記マイクロマシンの作製方法を提供することを課題とする。

上記の課題を解決するため、本発明のマイクロマシンは、多結晶シリコンを有する層を用いて構造体を作製することを特徴とする。上記多結晶シリコンは、例えば、熱結晶化、又はレーザ結晶化により形成される。また、多結晶シリコンは金属を用いて熱結晶化又はレーザ結晶化することでも形成が可能である。このような多結晶シリコンは、例えばガラス基板のように絶縁性の表面を有する基板上に形成することができ、薄膜の強度も高いため、構造体として利用することができる。さらに、半導体素子の半導体層に当該多結晶シリコンを用いることで、半導体素子の電気特性を向上させることができる。このように多結晶シリコンを用いて構造体および半導体素子を形成することで、構造体および電気回路を同一の基板上に有するマイクロマシンを作製することができる。

マイクロマシンおよびマイクロマシンを構成する構造体を説明する。本発明のマイクロマシンは、選択的に形成された空間部分を有して三次元的な立体構造を有する構造体と、その構造体を制御するための回路、構造体からの出力を検知するため回路などの電気回路を有する。構造体は、空間部分を挟んで向かい合う二つの電極を有し、そのうち一つは基板に固定されていて可動することのない固定電極（本明細書では第１の導電層とも記す）であり、もう一つは一部が基板に固定されていて可動することのできる可動電極（本明細書では第２の導電層とも記す）である。また、可動する第２の導電層は単層で形成されていることもあるが、第２の導電層の上下に絶縁層や半導体層等を積層することで可動する部分を構成することも可能である。本明細書では、この第２の導電層や絶縁層を単層または積層により形成した可動する層を構造層と記載する。また、上記構造体が有する空間部分は、初めに犠牲層を形成することによって空間の形状を形成し、最後に犠牲層を除去することによって空間部分となる。この犠牲層の除去はエッチングによって行われ、本明細書ではその工程を犠牲層エッチングと記載する。

上記構造体は、構造層が空間部分内を可動することができる場合が多い。ここで構造層の動作は、ある１点または１点以上が基板に接続されて支持された状態で、上下（基板と垂直な方向）、左右（基板と平行な方向）に移動すること、または、ある軸を中心に回転することを含んでいる。

本発明のマイクロマシンは、絶縁性の表面上に設けられた電気回路、および前記電気回路に電気的に接続された構造体を有し、前記構造体は半導体層及び空間部分有し、構造体の空間部分は前記絶縁性の表面および半導体層の間に設けられ、前記構造体の半導体層は、多結晶シリコンを有する層であることを特徴とする。

多結晶シリコンを有する層は、多結晶シリコンと非晶質シリコンとの積層構造を有することができる。また、多結晶シリコンを有する層は、多結晶シリコン、非晶質シリコン、またはシリコンと金属の化合物のいずれか二つ以上の層を積層した積層構造を有することができる。また、多結晶シリコンを有する層は、結晶成長の方向が異なる多結晶シリコンを積層した積層構造を有することができる。また、多結晶シリコンを有する層は、部分的に結晶構造が異なる領域を有することができる。

本発明のマイクロマシンの電気回路は半導体素子を有している。半導体素子は、ゲート電極上に半導体層を有しており、さらに、半導体層の上方に他のゲート電極を有することができる。

本発明のマイクロマシンは、前記絶縁性の表面に対向する対向基板を有するものとすることができる。対向基板は、保護層または導電層が設けられている。また保護層は、前記構造体が設けられていない領域に設けられている。

本発明のマイクロマシンの作製方法の１つは以下を特徴とする。基板上に、第１の導電層、および前記第１の導電層上の第１の犠牲層を形成する。導電性を有する膜を成膜し、所定の形状に加工して、ゲート電極、および前記第１の犠牲層上の第２の犠牲層を形成する。前記ゲート電極上に第１の絶縁層を形成する。シリコンを有する膜を成膜し、所定の形状に加工することで、前記第１の絶縁層を介して前記ゲート電極上に半導体層を、前記第２の犠牲層上に構造層を、それぞれ、形成する。前記第１の犠牲層の一部および前記第２の犠牲層を除去する。

本発明のマイクロマシンの作製方法の１つは以下を特徴とする。基板上に、第１の導電層、および前記第１の導電層上に積層された第１の犠牲層を形成する。導電性を有する膜を成膜し、所定の形状に加工して、ゲート電極、および前記第１の犠牲層上の第２の犠牲層を形成する。前記ゲート電極上に第１の絶縁層を形成する。シリコンを有する膜を成膜し、所定の形状に加工することで、前記第１の絶縁層を介して前記ゲート電極上に半導体層を、前記第２の犠牲層上に構造層を、それぞれ、形成する。前記半導体層および前記構造層上に第２の絶縁層を形成し、前記第２の絶縁層上に第２の導電層を形成する。前記第２の絶縁層の一部を除去して、前記第１の犠牲層および前記第２の犠牲層の一部を露出させ、前記第１の犠牲層の一部および前記第２の犠牲層を除去する。

本発明のマイクロマシンの作製方法の１つは以下を特徴とする。基板上に、第１の導電層、および前記第１の導電層上に積層された第１の犠牲層を形成する。導電性を有する膜を成膜し、所定の形状に加工することで、ゲート電極と、前記第１の犠牲層上に第２の犠牲層とを、それぞれ、形成する。前記ゲート電極上に第１の絶縁層を形成する。シリコンを有する膜を成膜し、所定の形状に加工することで、前記第１の絶縁層を介して前記ゲート電極上に半導体層を、前記第２の犠牲層上に構造層を、それぞれ、形成し、導電性を有する膜を成膜し、所定の形状に加工することで、前記半導体層および前記構造層上に、それぞれ、第２の導電層を形成する。前記第１の犠牲層の一部および前記第２の犠牲層を除去する。また、上記の作製方法において、前記半導体層は、非晶質半導体もしくは微結晶を有する半導体、および、不純物を添加した半導体との積層であることを特徴とする。

本発明のマイクロマシンの作製方法の１つは以下を特徴とする。基板上に、第１の導電層および第１の犠牲層を積層して形成し、導電性を有する膜を成膜し、所定の形状に加工することで、ゲート電極と前記第１の犠牲層上に第２の犠牲層とをそれぞれ形成する。前記ゲート電極上に第１の絶縁層を形成する。シリコンを有する膜を成膜し、所定の形状に加工することで、前記第１の絶縁層を介して前記ゲート電極上に半導体層を、前記第２の犠牲層上に構造層を、それぞれ、形成する。導電性を有する膜を成膜し、所定の形状に加工することで、前記半導体層および前記構造層上に、それぞれ、第２の導電層を形成し、前記第２の導電層上に第２の絶縁層を形成する。前記第２の絶縁層上に第３の導電層を形成し、前記第２の絶縁層の一部を除去して、前記第１の犠牲層および前記第２の犠牲層の一部を露出させ、前記第１の犠牲層の一部および前記第２の犠牲層を除去する。また、前記半導体層は、非晶質半導体もしくは微結晶を有する半導体、および、不純物を添加した半導体との積層としてもよい。

本発明のマイクロマシンの作製方法の１つは以下を特徴とする。基板上に、第１の導電層および第１のゲート電極を形成する。前記第１のゲート電極上に第１の絶縁層を形成し、前記第１の導電層上と、前記第１の絶縁層を介して前記第１のゲート電極上とにそれぞれ半導体層を形成する。前記第１のゲート電極上の半導体層上に第２の絶縁層を形成し、導電性を有する膜を成膜し、所定の形状に加工することで、前記第１の導電層上の半導体層上に第２の導電層を、前記第１のゲート電極上の半導体層上に第２のゲート電極を、それぞれ、形成する。前記第１の導電層の一部、または前記第２の導電層の一部もしくは全部を除去する。

本発明のマイクロマシンの作製方法の１つは以下を特徴とする。基板上に、第１の導電層および第１のゲート電極を形成する。前記第１のゲート電極上に第１の絶縁層を形成し、前記第１の導電層上と、前記第１の絶縁層を介して前記第１のゲート電極上とにそれぞれ半導体層を形成する。前記第１のゲート電極上の半導体層上に第２の絶縁層を形成する。導電性を有する膜を成膜し、所定の形状に加工することで、前記第１の導電層上の半導体層上に第２の導電層を、前記第１のゲート電極上の半導体層上に第２のゲート電極を、それぞれ、形成し、前記第１の導電層の上の半導体層を除去することを特徴とする。

本発明のマイクロマシンの作製方法の１つは以下を特徴とする。基板上に、第１の導電層および第１のゲート電極を形成し、前記第１のゲート電極上に第１の絶縁層を形成する。前記第１の導電層上と、前記第１の絶縁層を介して前記第１のゲート電極上とに、それぞれ、半導体層を形成する。前記第１のゲート電極上の半導体層上に第２の絶縁層を形成する。導電性を有する膜を成膜し、所定の形状に加工することで、前記第１の導電層上の半導体層上に第２の導電層を、前記第１のゲート電極上の半導体層上に第２のゲート電極を、それぞれ、形成する。前記第２の導電層および前記第２のゲート電極上に、第３の絶縁層を形成し、前記第３の絶縁層上に第３の導電層を形成する。前記第３の絶縁層の一部を除去し、前記第１の導電層または前記第２の導電層の一部を露出させ、前記第１の導電層の一部、または前記第２の導電層の一部もしくは全部を除去する。

本発明のマイクロマシンの作製方法の１つは以下を特徴とする。基板上に、第１の導電層および第１のゲート電極を形成し、前記第１のゲート電極上に第１の絶縁層を形成する。前記第１の導電層上と、前記第１の絶縁層を介して前記第１のゲート電極上とに、それぞれ、半導体層を形成する。前記第１のゲート電極上の半導体層上に第２の絶縁層を形成する。導電性を有する膜を成膜し、所定の形状に加工することで、前記第１の導電層上の半導体層上に第２の導電層を、前記第１のゲート電極上の半導体層上に第２のゲート電極を、それぞれ、形成する。前記第２の導電層および前記第２のゲート電極上に、第３の絶縁層を形成し、前記第３の絶縁層上に第３の導電層を形成する。前記第３の絶縁層の一部を除去し、前記第１の導電層の上の半導体層の一部を露出させ、前記第１の導電層の上の半導体層を除去することを特徴とする。

本発明は、構造体と半導体素子を有する電気回路が同一基板上に形成されているため、小型のマイクロマシンを提供することができる。また本発明の作製方法は、構造体および半導体素子を有する電気回路を同一基板上に同時に形成することができるため、全体としてのマイクロマシンを小型化することができる。また、同一基板上に形成することで、組み立てやパッケージが不要となり、製造コストを低減することが可能となる。

本発明は、基板上で結晶化した多結晶シリコンを構造体の構造層、および半導体素子の半導体層に用いることで、強い構造体、および素子特性に優れた半導体素子を同一基板上に形成することができる。ニッケル（Ｎｉ）等の金属元素を用いて、シリコンを結晶化することで、当該多結晶シリコンを、ガラスのような低い融点の基板上に低い温度で形成することが可能である。また、非晶質シリコンや上記多結晶シリコン等、様々な性質を持つシリコンおよびシリコンと金属の化合物を積層させることで、構造層の硬度やバネ定数等を調節し、所望の性質にした構造層を作製することができる。

本発明の実施の形態について、図面を用いて以下に説明する。ただし、本発明は以下の説明に限定されない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。

（実施の形態１）
本実施の形態では、マイクロマシンが有する構造体、および構造体に電気的に接続される電気回路を同一基板上に作製する方法について、図１〜図５を用いて説明する。図面に、上側には上面図を示し、下側には上面図のＯ−Ｐにおける断面図を示す図が含まれている。また、本実施の形態では、電気回路の作製工程は、便宜上、電気回路を構成する半導体素子を作製する工程で代表して示している。この点は他の実施の形態でも同様とする。

＜基板１０１について＞
本発明のマイクロマシンが有する構造体、および半導体素子は、絶縁性を有する基板上に作製することができる。ここで絶縁性を有する基板とは、例えばガラス基板や、石英基板、プラスチック基板等を挙げることができる。さらには、金属等の導電性を有する基板や、シリコン、ゲルマニウム、またはシリコンとゲルマニウムの化合物等の半導体性を有する基板を用いることも可能である。この場合、基板をそのまま用いることも可能であるが、基板表面に絶縁性を有する層を形成してから用いることもできる。

例えば、プラスチックのように薄くて柔らかい基板に構造体および半導体素子を形成することで、柔軟性が高く、薄型なマイクロマシンを作製することができる。またガラス基板を用いて構造体および半導体素子を作製した場合、基板を裏面から研磨して薄くすることによって、薄型なマイクロマシンを形成することも可能である。

＜下地層１０２について＞
本実施の形態では、絶縁性の表面を有する基板１０１上に下地となる層１０２を形成する（図１（Ａ）下図参照）。下地層１０２は酸化シリコン、窒化シリコンまたは酸化窒化シリコン等の絶縁性を有する層を用いて形成することができる。また、下地層１０２は上記に挙げた材料を用いて単層で形成してもよく、複数の材料を積層して形成することも可能である。本実施の形態では下地層１０２を２層に積層する例を示す。

下地層１０２の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ_４、ＮＨ_３、Ｎ_２Ｏ及びＨ_２を反応ガスとして成膜される酸化窒化シリコン層を１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成することができる。本実施の形態では、膜厚５０ｎｍの酸化窒化シリコン層を形成する。次いで下地層１０２の二層目に、プラズマＣＶＤ法を用い、ＳｉＨ_４及びＮ_２Ｏを反応ガスとして成膜される酸化窒化シリコン層を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成することができる。本実施の形態では膜厚１００ｎｍの酸化窒化シリコン層を形成する。

＜第１の導電層１０３について＞
次に、上記下地層１０２の上に、導電層を成膜し、所定の形状に加工し、構造体を駆動させるための第１の導電層１０３を形成する。第１の導電層１０３を構成する導電層は、タンタルや窒化タンタル等、金属やシリコンなどの元素や化合物を、スパッタリング法やＣＶＤ法等を用いて成膜する。そして、フォトリソグラフィ法を用いてレジストマスクを形成し、エッチングを行うことで加工する。ここでエッチングは、加工速度が速く、基板に垂直に層を加工することのできる異方性のドライエッチングで行うことが望ましい。

＜第１の犠牲層１０４について＞
次に、第１の導電層１０３の上に第１の犠牲層１０４を形成する層を成膜し、所定の形状に加工し、第１の犠牲層１０４を形成する。第１の犠牲層１０４となる層は、タングステンや窒化シリコン等、金属やシリコンなどの元素や化合物を、スパッタリング法やＣＶＤ法等を用いて成膜する。そして上記第１の導電層１０３と同様、フォトリソグラフィ法を用いてレジストマスクを形成し、エッチングを行うことで加工する。

ここで、第１の導電層１０３および第１の犠牲層１０４は同時に加工することも可能である。この場合、第１の導電層１０３および第１の犠牲層１０４を形成する層を連続して成膜し、その後、フォトリソグラフィ法を用いてレジストマスクを形成し、エッチングを行いセルフアラインによって同時に加工を行う。このように二つの層を同時に加工することで、使用するレチクル（フォトマスクとも記載する）枚数を削減し、マイクロマシン作製にかかる費用を低減することができる。本実施の形態では、第１の導電層１０３および第１の犠牲層１０４を同時に加工する例を示す（図１（Ａ）参照）。

ここで、第１の犠牲層１０４の膜厚は、第１の犠牲層１０４の材料や、構造体の構造および動作方法、犠牲層エッチングの方法等、様々な要因を考慮して決定される。例えば、第１の犠牲層１０４が薄すぎると、犠牲層エッチング時にエッチング剤が拡散せず、構造層下の犠牲層がエッチングされないという問題を生じる。さらに犠牲層が薄いと、犠牲層をエッチングを行った後に構造層の下面が基板表面にくっつく（座屈、またはスティッキングとも記載する）といった現象が生じる。また、犠牲層が厚すぎると、構造体を静電引力で動作させる場合の駆動電圧が非常に高くなり、場合によっては駆動しないという問題が生じる。

上記のような要因を考慮し、例えば、基板上に形成されている導電層と構造層との間の静電引力によって構造体の駆動を行う場合、第１の犠牲層１０４は０．５μｍ以上４μｍ以下の厚さを有し、１μｍ〜２．５μｍの厚さを有することがより好ましい。

第１の犠牲層１０４を形成するための材料は、第１の犠牲層１０４はエッチングするが、第１の導電層１０３やその他の除去しない層はエッチングしにくい性質を有するエッチング剤が存在するという条件を満たす材料を使用することが望ましい。

＜ゲート電極１０５と第２の犠牲層１０６について＞
次に、下地層１０２の上に半導体素子を構成するゲート電極１０５を形成し、第１の犠牲層１０４上に構造体を形成するための第２の犠牲層１０６を形成する。ゲート電極１０５および第２の犠牲層１０６を構成する材料としては、モリブデンやタングステン等、導電性を有する金属や化合物をスパッタリング法やＣＶＤ法等を用いて成膜する。そして、成膜した導電層を上記第１の犠牲層１０４と同様、フォトリソグラフィ法およびエッチングにより加工する（図１（Ｂ）参照）。

例えば、第１の犠牲層１０４の内部応力が強く、下地層１０２や第１の導電層１０３との接着性が悪い（ピーリングしやすい）場合であっても、犠牲層材料の成膜とエッチングを繰り返す事で犠牲層を厚く形成することができる。本実施の形態では、犠牲層を厚く形成するため、犠牲層を２回に分けて（第１の犠牲層１０４および第２の犠牲層１０６）形成する例を示す。さらに本実施の形態では、第２の犠牲層１０６およびゲート電極１０５を同時に形成する例を示している。

第２の犠牲層１０６およびゲート電極１０５を形成する材料は、第１の犠牲層１０４と同じ材料であるか、または同じ方法でエッチングできる材料であることが望ましい。例えば、第１の犠牲層１０４および第２の犠牲層１０６を同じ材料で形成することで、犠牲層エッチングを一度で行うことができるので、工程を削減することができる。しかしながら、例えば犠牲層の上または下に形成する層との密着性などの条件によっては、異なる材料を用いて犠牲層を形成することも可能である。この場合、構造体を形成するための犠牲層エッチングを２度に分けて行えばよい。本実施の形態では、第１の犠牲層１０４、ならびに第２の犠牲層１０６およびゲート電極１０５を同一の材料で形成する例を示す。

第１の導電層１０３、ならびに第１の犠牲層１０４、ゲート電極１０５および第２の犠牲層１０６の加工はエッチング（特に異方性のドライエッチング）によって行う。異方性のドライエッチングの例としては、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。このとき、エッチング条件（コイル型の電極に印加される電力量、基板１０１側の電極に印加される電力量、基板１０１側の電極温度等）を適宜調節することで、加工性を高めることができる。なお、第１の犠牲層１０４、および第２の犠牲層１０６ならびにゲート電極１０５を加工するエッチング用ガスとしては、Ｃｌ_２、ＢＣｌ_３、ＳｉＣｌ_４もしくはＣＣｌ_４などを代表とする塩素系ガス、ＣＦ_４、ＳＦ_６もしくはＮＦ_３などを代表とするフッ素系ガスまたはＯ_２を適宜用いることができる。

また、上記エッチング条件を調節することで、第１の犠牲層１０４、ゲート電極１０５および第２の犠牲層１０６を、テーパー角を有する台形状等、所定の形状に加工することも可能である（図２（Ａ）参照）。ここでテーパー角とは、基板と層断面との角度が鈍角になる角（図２（Ａ）内ａで表す角）のことであり、テーパー角を有する層の断面は台形状となる。また、このようなエッチングによる加工性を向上させるため、第１の犠牲層１０４を形成する層と、ゲート電極１０５および第２の犠牲層１０６を形成する層を、異なる材料を用いて積層させることもできる。このように、第１の犠牲層１０４、ゲート電極１０５および第２の犠牲層１０６をテーパー角を有する形状に形成することで、段差上に成膜される層を均一に成膜することができる。

図２（Ａ）では、第１の犠牲層１０４、ゲート電極１０５および第２の犠牲層１０６を、テーパー角を有する形状に加工したが、全ての層にテーパー角を形成しなくともよい。例えば、第１の犠牲層１０４のみをテーパー角を有する形状に加工してもよい。あるいは第１の犠牲層１０４にテーパー角を形成せず、ゲート電極１０５および第２の犠牲層１０６にテーパー角を形成することも可能である。

また、図２（Ｂ）に示すように、犠牲層を１層で形成することも可能である。この場合、第１の導電層１０３、および第１の犠牲層１０４と同時にゲート電極１０５を形成することができる。このように犠牲層を１層で形成することで、犠牲層のためのレチクル（フォトマスク）が１層分不要となり、成膜および加工の工程を削減することができる。

＜第１の絶縁層１０７について＞
次に、図１（Ｂ）に示すように、ゲート電極１０５、および第２の犠牲層１０６の上に、第１の絶縁層１０７を形成する。第１の絶縁層１０７は、半導体素子においては、ゲート絶縁層として機能する。第１の絶縁層１０７は、上記説明した下地層１０２と同様、酸化シリコン、窒化シリコン等のシリコンを含む材料を、プラズマＣＶＤ法またはスパッタリング法等を用いて成膜することができる。例えば第１の絶縁層１０７は、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン層（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成することができる。しかしながら、当該第１の絶縁層１０７は酸化窒化シリコン層に限定されるものでなく、他のシリコンを含む絶縁層を単層または積層構造として用いても良い。

また、第１の絶縁層１０７の材料として、高誘電率を有する金属酸化物、例えば、ハフニウム（Ｈｆ）酸化物やチタン（Ｔｉ）酸化物等を用いることもできる。このような高誘電率材料を用いて第１の絶縁層１０７を形成することにより、半導体素子を低い電圧で駆動することができ、低消費電力のマイクロマシンを作製することができる。

また、第１の絶縁層１０７は高密度プラズマ処理によって成膜することができる。高密度プラズマ処理とは、プラズマ密度が１×１０^１１ｃｍ^−３以上、好ましくは１×１０^１１ｃｍ^−３から９×１０^１５ｃｍ^−３以下であり、マイクロ波（例えば周波数２．４５ＧＨｚ）といった高周波を用いたプラズマ処理である。このような条件でプラズマを発生させると、電子温度が低くなり、０．２ｅＶから２ｅＶとなる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、プラズマダメージが少なく、欠陥の少ない層を形成することができる。

このようなプラズマ処理を可能とする成膜室に基板を配置し、プラズマ発生用の電極、所謂アンテナと被形成体との距離を２０ｍｍから８０ｍｍ、好ましくは２０ｍｍから６０ｍｍとして成膜処理を行う。このような高密度プラズマ処理は、低温プロセス（基板温度４００℃以下）の実現が可能となる。そのため、耐熱性の低いガラスやプラスチックを基板１０１として利用することができる。

このような絶縁層の成膜雰囲気は窒素雰囲気、又は酸素雰囲気とすることができる。窒素雰囲気とは、代表的には、窒素と希ガスとの混合雰囲気、又は窒素と水素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。また酸素雰囲気とは、代表的には、酸素と希ガスとの混合雰囲気、酸素と水素と希ガスとの混合雰囲気、又は一酸化二窒素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。

高密度プラズマ処理により形成された絶縁層は、他の被膜に与えるダメージが少なく、緻密なものとなり、形成された絶縁層と接触する界面状態を改善することができる。例えば高密度プラズマ処理を用いて、半導体層を酸化または窒化することにより、第１の絶縁層１０７を形成すると、絶縁層上に形成する半導体層との界面状態を改善することができる。その結果、半導体素子の電気特性を向上させることができる。さらに、このように絶縁層を構造体層上に成膜することによって、構造体を形成する層等に与えるダメージを少なくすることができ、構造層の強度を保つことができる。また、第１の絶縁層１０７のみではなく、下地層１０２や他の絶縁層を成膜する場合にも、高密度プラズマ処理を用いることができる。

＜半導体層１０９、構造層１０８について＞
次に、第１の絶縁層１０７の上に、半導体素子を構成する半導体層１０９、および、構造体を構成する構造層１０８となる半導体を形成し、所定の形状に加工する（図３（Ａ）参照）。半導体層１０９、および構造層１０８は、シリコンを有する材料から形成することができる。シリコンを有する材料には、シリコン、ゲルマニウムを０．０１〜４．５ａｔｏｍｉｃ％程度に有するシリコンゲルマニウム等がある。本発明は、非晶質半導体層を形成し、加熱処理により結晶化された結晶性の半導体層を形成する。加熱処理とは、加熱炉による加熱、レーザ光の照射、もしくはレーザ光の代わりにランプから発する光の照射（ランプアニールとも記載）等があり、それらを組み合わせて用いることもできる。

構造層１０８の材料および膜厚は、第１の犠牲層１０４および第２の犠牲層１０６の厚さ、構造層１０８の材料、構造体の構造、または犠牲層エッチングの方法等、様々な要因を考慮して決定される。例えば、構造層１０８の材料として内部応力の分布差が大きい物質を用いると構造層１０８に反りが生じる。しかしながら、この構造層１０８の反りを利用して構造体を構成することも可能である。本実施の形態では、構造層１０８と半導体層１０９とを同時に形成するため、構造層１０８は結晶性を有する半導体層を用いて形成される。

また、構造層１０８を厚く成膜すると内部応力に分布が生じ、反りや座屈の原因となる。逆に、構造層１０８の厚さが薄いと、犠牲層エッチング時に用いる溶液の表面張力によって構造体が座屈する恐れがある。例えば、本実施形態のように、半導体層を用いて構造層１０８を作製する場合、構造層１０８の膜厚は０．５μｍ以上１０μｍ以下が好ましい。

非晶質半導体層を結晶化して結晶性を有する半導体層を形成するための加熱処理にレーザ照射を用いる場合、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。レーザとしては、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、ＹＡＧレーザ、Ｙ_２Ｏ_３レレーザ、ＹＶＯ_４レーザ、ＹＬＦレーザ、ＹＡｌＯ_３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種のレーザを用いることができる。このようなレーザから射出されるビームの基本波、及び当該基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザビームのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１〜１０ＭＷ／ｃｍ^２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。

なお連続発振型レーザの基本波のレーザビームと連続発振型レーザの高調波のレーザビームとを照射するようにしてもよいし、連続発振型レーザの基本波のレーザビームとパルス発振型レーザの高調波のレーザビームとを照射するようにしてもよい。複数のレーザビームを照射することにより、エネルギーを補うことができる。

またパルス発振型のレーザであって、半導体層がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できるような発振周波数でビームを発振させるレーザを用いることもできる。このような周波数で発振されたレーザビームを照射することで、走査方向に向かって連続的に成長した結晶粒を得ることができる。具体的なレーザビームの発振周波数は１０ＭＨｚ以上であって、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を使用する。

その他の加熱処理として加熱炉を用いる場合には、非晶質半導体層を４００〜５５０℃で２〜２０時間かけて加熱する。このとき、徐々に高温となるように温度を４００〜５５０℃の範囲で多段階に設定するとよい。最初の４００℃程度の低温加熱工程により、非晶質半導体層の水素等が出てくるため、結晶化の際の膜荒れを低減することができる。さらに、シリコンの結晶化を促進させる金属元素、例えばＮｉを非晶質半導体層上に形成すると、加熱温度を低減することができ好ましい。金属元素としては、Ｆｅ、Ｒｕ、Ｒｈ、Ｐｄ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕ等の金属を用いることもできる。さらに加熱処理に加えて、上記のようなレーザを用いて、レーザビームの照射を行って結晶性半導体層を形成してもよい。

また、結晶化を助長させる金属元素はマイクロマシンの汚染源となるため、結晶化した後に除去することも可能である。この場合、加熱処理又はレーザ照射による結晶化の後、半導体層上にゲッタリングシンクとなる層を形成し、加熱することにより、金属元素をゲッタリングシンクへ移動させることができる。ゲッタリングシンクには、多結晶半導体層や不純物が添加された半導体層を用いることができる。例えば、半導体層上にアルゴン等の不活性元素が添加された多結晶半導体層を形成し、これをゲッタリングシンクとして適用することができる。不活性元素を添加することによって、多結晶半導体層にひずみを生じさせることができ、ひずみにより効率的に金属元素を捕獲することができる。またリン等の元素を添加した半導体層を形成することによって、金属元素を捕獲することもできる。ゲッタリングシンクとなる半導体層の材料としてはシリコンを用いることができる。

また、構造層１０８および半導体層１０９は、非晶質シリコンの中に微小な結晶粒を有するシリコン層であっても良い。例えば、ＣＶＤ法を用いてシリコンの成膜条件を適宜選択することにより、数十ｎｍ〜数μｍの半径を有する結晶粒を形成することができる。また、上記第１の絶縁層１０７の成膜に高密度プラズマ処理を用いる方法を説明したが、上記のように結晶化した半導体層に高密度プラズマ処理を施してもよい。高密度プラズマ処理によって、半導体層表面の改質を行うことができる。その結果、界面状態を改善でき、半導体素子の電気特性を向上させることができる。

＜不純物領域の形成について＞
次に、半導体素子を構成する半導体層１０９に不純物元素を添加してＮ型不純物領域１１０、および、Ｐ型不純物領域１１１を形成する。さらに、構造体を構成する構造層１０８は、Ｎ型不純物領域、またはＰ型不純物領域とすることもでき、また不純物元素を添加しないようにすることもできる。ここでは、構造層１０８をＮ型不純物領域とする例を示す。不純物領域は、フォトリソグラフィ法により選択的にレジストマスクを形成し、不純物元素を添加することで形成することができる。

不純物元素を添加する方法は、イオンドープ法またはイオン注入法で行うことができる。Ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用い、Ｐ型を付与する不純物元素としては、ボロン（Ｂ）を用いることができる。Ｎ型不純物領域には１×１０^２０〜１×１０^２１／ｃｍ^３の濃度範囲でＮ型を付与する不純物元素が添加され、Ｐ型不純物領域には１×１０^２０〜１×１０^２１／ｃｍ^３の濃度範囲でＰ型を付与する不純物元素が添加されていることが望ましい。

不純物領域を形成した後、不純物元素を活性化するために加熱処理、赤外線の照射、またはレーザ光の照射を行う。特に、室温〜３００℃の雰囲気中において、表面または裏面からエキシマレーザを用いて不純物元素を活性化させると、効果的な活性化を行うことができる。このような活性化によって、同時に第１の絶縁層１０７へのプラズマダメージや第１の絶縁層１０７と半導体層１０９との界面へのプラズマダメージを回復することも可能である。またＹＡＧレーザの第２高調波を照射して活性化させてもよく、ＹＡＧレーザはメンテナンスが少ないため好ましい活性化手段である。

また、半導体層１０９および構造層１０８を覆うように、酸化窒化シリコン層、酸化シリコン層などの絶縁層からなるパッシベーション層を形成し、水素化を行うことも可能である。水素化とは、不純物元素添加によって生じた半導体層１０９のダングリングボンドを、パッシベーション層に含まれる水素により終端することである。また同時に、上述の不純物領域の活性化処理を行うこともできる。上記水素化は例えば、半導体層１０９および構造層１０８上に、プラズマＣＶＤ法を用いて酸化窒化シリコン層を１００ｎｍの厚さに形成し、その後、クリーンオーブンを用いて、３００〜５５０℃で１〜１２時間加熱し、半導体層１０９の水素化を行うことができる。また、窒素雰囲気中で４１０℃、１時間加熱することも可能である。

上記の工程により、Ｎ型半導体素子１１２と、Ｐ型半導体素子１１３が形成される（図３（Ｂ）参照）。本実施の形態では、Ｎ型半導体素子１１２およびＰ型半導体素子１１３を形成しているが、いずれか一方のみを用いて電気回路を形成することもできる。このようにＮ型半導体素子１１２、またはＰ型半導体素子１１３のいずれか一方のみで電気回路を形成することによって、フォトリソグラフィに使用するレチクル（フォトマスク）の枚数を削減し、作製工程を減らすことができる。ここでは、半導体素子１１２、１１３としてトランジスタを、より具体的には、ボトムゲート型の薄膜トランジスタを形成した。

＜第２の絶縁層１１４について＞
続いて、Ｎ型半導体素子１１２、Ｐ型半導体素子１１３、構造層１０８および犠牲層１０４、１０６上に第２の絶縁層１１４を形成する（図３（Ｂ）下図参照）。第２の絶縁層１１４は、絶縁性を有する無機化合物や、有機化合物等により形成することができる。当該第２の絶縁層１１４は、上記の絶縁性を有する材料を用いて単層で形成してもよく、２層以上に積層させて形成しても良い。この第２の絶縁層１１４は、第１の導電層１０３と上層に形成する配線とを絶縁して寄生容量を低減する機能を有する。また第２の絶縁層１１４は、構造体の一部として利用することも可能である。

第２の絶縁層１１４を形成する無機材料としては、酸化シリコン、窒化シリコンを用いることができる。また、有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサン樹脂とはシリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン樹脂の置換基としては、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）、またはフルオロ基を用いることができる。また、ポリシラザンは、シリコン（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。

＜第１のコンタクトホール１１５について＞
次に、第２の絶縁層１１４をエッチングし、第１のコンタクトホール１１５を形成する（図３（Ｂ）参照）。このときの、エッチング処理は、ドライエッチング処理またはウエットエッチング処理を適用することができる。本実施の形態では、異方性のドライエッチングにより第１のコンタクトホール１１５を形成する例を示す。

＜第２の導電層１１６について＞
次に、第２の絶縁層１１４、および第１のコンタクトホール１１５上に、第２の導電層１１６を形成する。第２の導電層１１６は、導電性を有するアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）等の元素、またはこれらの化合物等でなる層を形成し、この層を、上記した他の層と同様の方法を用いて加工することで、形成することができる。当該第２の導電層１１６は、半導体素子１１２、１１３と接続してソース電極や、ドレイン電極を形成するほか、構造体および半導体素子を電気的に接続する（図３（Ｂ）下図参照。図面を見やすくするため、第２の導電層１１６は断面図のみに記載している。）。

ここで、第２の導電層１１６が折れ曲がって角を有するパターンの場合、当該角部を、丸みを帯びた形状に加工することが好ましい。そうすることによって、層の角部が剥がれ落ちることによって生じるごみの発生を抑えたり、基板上に存在するごみを効率よく洗浄することができる。これは、第１の犠牲層１０４、第２の犠牲層１０６、およびゲート電極等が金属や金属化合物を用いて形成されている場合や、厚さが厚い層を加工する場合に適用することが好ましい。

また、第１のコンタクトホール１１５を形成し、第２の導電層１１６を形成する工程において、同時に、構造体を形成するための何らかの加工を行ってもよい。例えば第１のコンタクトホール１１５形成時に、第１の犠牲層１０４および第２の犠牲層１０６上部にある第２の絶縁層１１４を同時にエッチングで除去し、構造層１０８上部に第２の導電層１１６を形成する、または構造層１０８の一部をエッチングにより薄くする加工や、除去する加工などを行うことができる。

＜開口部１１７について＞
次に、犠牲層エッチングを行うため、第１の犠牲層１０４、第２の犠牲層１０６、および構造層１０８上に存在する第２の絶縁層１１４に開口部１１７を形成する（図４（Ａ）参照）。開口部１１７の形成には、レーザ加工やドライエッチング、ウエットエッチング等を用いることができる。本実施の形態では、第１のコンタクトホール１１５の形成と同様、異方性のドライエッチングを用いて開口部１１７を形成する例を示す。

開口部１１７は、犠牲層を除去して構造体を作製するために形成するものである。したがって、第１の犠牲層１０４および第２の犠牲層１０６のそれぞれの一部が露出するように、第２の絶縁層１１４を除去し、開口部１１７を形成する。このとき、例えば図４（Ａ）、（Ｂ）に示すように、第１の犠牲層１０４端部や、構造層端部と第２の導電層１１６とが第１のコンタクトホール１１５を介して電気的に接続される場合には、当該接続部分およびその周辺を残すように開口部１１７を形成することが望ましい。

＜第３の絶縁層（集積回路の保護）について＞
また、開口部１１７を形成する前に、基板上に作製した半導体素子を保護するため、第２の絶縁層１１４および第２の導電層１１６上に、第３の絶縁層を形成することも可能である。第３の絶縁層は、第２の絶縁層１１４と同様、絶縁性を有する無機化合物や有機化合物（代表的には、感光性ＰＩ（ポリイミド）、アクリルなどの樹脂）等により形成することができる。上記開口部１１７は、第３の絶縁層を成膜した後に形成することができる。本実施の形態では、当該第３の絶縁層を形成しない例を示す。

＜犠牲層エッチングについて＞
次に、開口部１１７を通じて、第１の犠牲層１０４および第２の犠牲層１０６をエッチングにより除去する（図４（Ａ）下図参照）。また、図４（Ａ）の線分ＱＲにおける犠牲層エッチング後の断面を、図４（Ｂ）に示す。このように開口部１１７を通じて第１の犠牲層１０４および第２の犠牲層１０６を除去することで、可動性を有する構造層１０８、および基板と構造層との間に空間部分１１８が形成され、構造体１１９を作製することができる。犠牲層エッチングは、犠牲層および構造層の種類によって適したエッチング剤を用い、ウエットエッチングまたはドライエッチングによって行う。

例えば、第１の犠牲層１０４および第２の犠牲層１０６がタングステン（Ｗ）で形成されている場合、アンモニア過水をエッチング剤に用いたウエットエッチングによって犠牲層エッチングを行うことができる。ここでアンモニア過水とは、２８％のアンモニア溶液と３１％の過酸化水素水を１：２で混合した溶液である。また、第１の犠牲層１０４および第２の犠牲層１０６が二酸化珪素を含む材料で形成されている場合には、フッ酸、またはフッ酸４９％水溶液１に対してフッ化アンモニウムを７の割合で混合したバッファードフッ酸を用いることができる。また本実施の形態では示していないが、第１の犠牲層１０４および第２の犠牲層１０６がシリコンを含む材料で形成されている場合はリン酸、ＫＯＨ、ＮａＯＨ，ＣｓＯＨ，のようなアルカリ金属の水酸化物、ＮＨ_４ＯＨ，ヒドラジン、ＥＰＤ（エチレンジアミン、ピロカテコール、水の混合物）、水酸化テトラメチルアンモニウム（ＴＭＡＨ）溶液、イソプロピルアルコール（ＩＰＡ）溶液などを用いることができる。

マイクロマシンが有する構造体を作製するためには、上記犠牲層エッチングの工程が必要である。したがって、第１の犠牲層１０４、第２の犠牲層１０６、および構造層１０８（さらにはそれらの周囲を構成する様々な層）の材料、ならびに犠牲層を除去するエッチング剤の適当な組み合わせを選択する必要がある。例えば、犠牲層およびエッチング剤を特定の材料に決定した場合、犠牲層に対してエッチングレートの小さい材料を構造層として用いるように設計する。

また、ウエットエッチング後の乾燥に際しては、毛管現象によって構造層１０８の下面と基板表面とが貼り付いてしまう座屈を防ぐため、粘性の低い有機溶媒（例えば、イソプロピルアルコール、シクロヘキサン）を用いてリンスする、或いは、低温低圧の条件で乾燥させることが望ましい。さらに、乾燥時の毛管現象による座屈を防ぐため、構造体表面に撥水性を持たせる表面処理を行うこともできる。

ドライエッチングを適用して、犠牲層エッチングを行う場合は、大気圧など高圧の雰囲気中で、Ｆ_２やＸｅＦ_２等のエッチングガスを用いて行うことができる。また、構造体を駆動させている最中に、構造層下面と基板表面とが貼り付く場合もあり、この現象を防ぐため、犠牲層エッチング後に構造体表面にプラズマ処理を行うこともできる。

本実施の形態では、導電性を有する材料を用いて第１の犠牲層１０４を形成し、第１の導電層１０３および第１の犠牲層１０４をセルフアラインによって加工し、第１の犠牲層１０４を介して第１の導電層１０３と第２の導電層１１６とを電気的に接続する構成を有する構造体１１９を示している（図４（Ｂ）参照）。そのため、図４（Ｂ）に示すように、第１の犠牲層１０４は一部がエッチングされずに残されている。エッチングレートや、開口部１１７の大きさを制御することによって、第１の犠牲層１０４の一部を残すことができる。

＜構造体の他の構成例＞
また、第１の犠牲層１０４および第２の犠牲層１０６上に形成されている第２の絶縁層１１４のみに開口部１１７を設け、構造層１０８上に形成されている第２の絶縁層１１４を除去しない場合には、半導体層によって形成された構造層１０８、および第２の絶縁層１１４を積層した構造層を有する構造体を作製することができる。さらに、上記したように、第１のコンタクトホール１１５を形成する際に構造層１０８上の第２の絶縁層１１４にも第１のコンタクトホール１１５を設け、構造層１０８上に第２の導電層１１６を形成した後、開口部１１７を形成することも可能である。このとき、構造層１０８上に形成されている第２の絶縁層１１４を残して開口部１１７を形成することにより、半導体層によって形成された構造層１０８、第２の導電層１１６および第２の絶縁層１１４が積層された構造層を形成することができる。一方、構造層１０８上に形成された第２の絶縁層１１４を除去するように開口部１１７を形成することによって、半導体層によって形成された構造層１０８および第２の導電層１１６が積層された構造層を形成することも可能である。

＜対向基板について＞
上記のように作製したマイクロマシンを封止するためや、多層に配線を形成するために、対向基板を形成して貼り合わせることも可能である。ここでは、構造体１１９および半導体素子１１２、１１３が形成された基板１０１と向かい合わせに貼り合わせる基板のことを対向基板と記載する。また、対向基板は、基板１０１と同様、ガラス基板や、石英基板、プラスチック基板等の絶縁性を有する基板を用いることができる。

対向基板による封止よって、マイクロマシンを汚染や衝撃から保護することや、マイクロマシンの機能を発揮させるために内部の圧力やガスを一定に保つことができる。さらに、マイクロマシンが複数の電気回路や構造体を有し、第２の導電層１１６のみでは配線を接続しきれない、または多層配線によってマイクロマシンの形状を小型にしたいといった場合には、対向基板に第３の導電層を形成し、基板と貼り合わせることも可能である。

例えば、図５（Ａ）に示すように、対向基板１２０上に第３の導電層１２１を形成する。第３の導電層１２１は、上記第２の導電層１１６等と同様、導電性を有する金属元素やそれらの化合物を成膜し、加工することで形成することができる。また、対向基板１２０上に第３の導電層１２１を形成する場合、基板１２０上には下地層１２２を形成しても良い。この下地層１２２は、基板１０１上に形成した下地層１０２と同様の材料および方法を用いて形成することができる。

そして、構造体および半導体素子を有する基板１０１、および第３の導電層１２１を形成した対向基板１２０と貼り合わせる（図５（Ｂ）参照）。第２の導電層１１６と第３の導電層１２１とを電気的に接続するために、基板１０１および対向基板１２０の貼り合わせは、貼り合わせた方向（基板と垂直な方向）のみに導電性を有する異方性導電材１２３を用いることができる。

異方性導電材１２３として、異方性導電ペースト（ＡＣＰ：ＡｎｉｓｏｔｒｏｐｉｃＣｏｎｄｕｃｔｉｖｅＰａｓｔｅ）を熱硬化させたものや異方性導電膜（ＡＣＦ：ＡｎｉｓｏｔｒｏｐｉｃＣｏｎｄｕｃｔｉｖｅＦｉｌｍ）を熱硬化させたものを用いることができ、特定の方向（ここでは基板と垂直方向）のみに導電性を有する。異方性導電ペーストは、バインダ層と呼ばれ、主成分が接着剤である層中に、導電性の表面を有する粒子（以下、導電性の粒子という）が分散した構造を有している。異方性導電膜は、熱硬化または熱可塑性の樹脂フィルムの中に導電性の表面を有する粒子（以下、導電性の粒子という）が分散した構造を有している。なお、導電性の表面を有する粒子は、球状の樹脂にニッケル（Ｎｉ）や金（Ａｕ）等をメッキしたものを用いる。不要な部位での導電性粒子間の電気的短絡を防ぐために、シリカ等からなる絶縁性の粒子を混入してもよい。また、対向基板に絶縁層のみを形成した場合には、導電性を有さない接着剤を用いて基板と対向基板とを貼り合わせることができる。

また、マイクロマシンが無線通信を行う場合、対向基板１２０を用いてマイクロマシンにアンテナを設けることができる。具体的には、対向基板１２０上に導電層を形成して加工することでアンテナを形成する。このとき、対向基板１２０上には下地層１２２を形成しても良い。そして、上記の第３の導電層１２１を形成した対向基板１２０と同様、第２の導電層１１６およびアンテナが電気的に接続するように基板１０１および対向基板１２０を貼り合わせることによって、マイクロマシンを作製することができる。

上記の工程を経て、構造体および半導体素子を同一基板上に有するマイクロマシンを作製することができる。また、このように作製した構造体は、例えば第１の導電層１０３と構造層１０８との間に電圧を印加することによって、静電引力によって駆動するアクチュエータとして機能させることができる。また、構造層１０８に圧力等の外力が加わり、空間部分１１８の高さが変化することを検出する事によってセンサとして利用することも可能である。

このように本発明のマイクロマシンは、構造体および半導体素子を同一基板上に作製することで、組み立てやパッケージが不要となる。また、同一基板上に構造体および半導体素子を作製し、対向基板を用いて導電層を形成し、接続することで小型なマイクロマシンを作製することができる。

（実施の形態２）
本実施の形態では上記実施の形態とは異なる方法を用いて、構造体および半導体素子を同一基板上に有するマイクロマシンを作製する例を示す。本実施の形態のマイクロマシンおよびその作製方法は、図６乃至９を用いて説明し、当該図面において上側には基板上面図を示し、下側には上面図Ｏ−Ｐにおける断面図を示す。

＜基板２０１、下地層２０２、第１の導電層２０３、犠牲層２０４、２０６：ゲート電極２０５、第１の絶縁層２０７について＞
本実施形態のマイクロマシンは上記実施の形態１と同様、絶縁性を有する基板上に作製することができる。そして基板２０１上に、実施の形態１の下地層１０２、第１の導電層１０３、第１の犠牲層１０４、ゲート電極１０５、第２の絶縁層１１４、および第１の絶縁層１０７と同様に、下地層２０２、第１の導電層２０３、第１の犠牲層２０４、ゲート電極２０５、第２の犠牲層２０６、および第１の絶縁層２０７を形成する。第１の絶縁層２０７は、半導体素子においてゲート絶縁層として機能する（図６（Ａ）参照）。

＜半導体層（半導体層２０９、第１の構造層２０８）について＞
次に、第１の絶縁層２０７の上に半導体層を成膜し、任意の形状に加工することで、構造体を構成する第１の構造層２０８、および半導体素子を構成する半導体層２０９を形成する。当該半導体は、上記実施の形態と同様にシリコンを有する材料から形成することができる。本実施の形態では、上記実施の形態１とは異なり、非晶質半導体、または非晶質半導体中に微小な結晶粒を有する半導体を用いて当該半導体層を形成する例を示す。まず、第１の絶縁層２０７上に非晶質半導体、または非晶質半導体中に微小な結晶粒を有する第１の半導体層２１０を成膜する。これらの半導体はＣＶＤ法を用いて成膜することができ、シリコンの成膜条件を適宜選択することにより、数十ｎｍ〜数μｍの半径を有する結晶粒を形成することができる。

続いて、上記で成膜した半導体上に、Ｎ型を付与する不純物またはＰ型を付与する不純物が添加された非晶質構造を有する第２の半導体層２１１を形成する。Ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用い、Ｐ型を付与する不純物元素としては、ボロン（Ｂ）を用いることができる。当該不純物を有する半導体には、１×１０^２０〜１×１０^２１／ｃｍ^３の濃度範囲で不純物元素が添加されることが望ましい。本実施の形態では、Ｎ型を付与する不純物が添加された非晶質半導体を第２の半導体層２１１として形成する例を示す。

次に、上記で形成した第１の半導体層２１０および第２の半導体層２１１を所定の形状に加工することで、構造体を構成する第１の構造層２０８および半導体素子を構成する半導体層２０９を形成する（図６（Ｂ）参照）。第１の構造層２０８および半導体層２０９の加工は、実施の形態１で示した方法と同様、フォトリソグラフィ法およびエッチングによって行うことができる。

第１の構造層２０８を形成する第１の半導体層２１０および第２の半導体層２１１の膜厚は、実施の形態１に示した場合と同様、様々な要因を考慮して決定される。本実施の形態では、複数の半導体層を積層して形成しているため、それらの機械強度や内部応力等を考慮して膜厚を決定することが望ましい。

次に、Ｎ型を付与する不純物またはＰ型を付与する不純物が添加された非晶質半導体層でなる第２の半導体層２１１（本実施の形態ではＮ型を付与する不純物が添加された非晶質半導体）上に、第２の導電層２１２を形成する。第２の導電層２１２は、実施の形態１で示したものと同様、導電性を有する金属元素または化合物等からなる層を成膜し、加工することで形成することができる。また本実施の形態では、第１の構造層２０８上に形成された第２の導電層２１２が構造層として機能する場合には第２の構造層と記載する。

第２の導電層２１２は、半導体素子のソース電極、ドレイン電極または構造層に接続する導電層であるため、マイクロマシンを構成するための電気的な接続関係を構成するように、第２の導電層２１２を加工することができる。このとき第２の導電層２１２は、半導体素子のチャネル領域となる部分上には形成しない。そして、当該第２の導電層２１２をマスクとして、第２の半導体層２１１、および第１の半導体層２１０の一部をエッチングにより除去することで、半導体素子のチャネル領域２１３を形成する（図７（Ａ）参照）。本実施の形態では上記の工程により、Ｎ型半導体素子２１４が形成される（図７（Ａ）参照）。ここでは、半導体素子２１４として、トランジスタを形成した。トランジスタは、チャネルエッチ構造の逆スタガー型の薄膜トランジスタである。

＜第２の絶縁層２１５について＞
続いて、Ｎ型半導体素子２１４、および構造体となる部分を覆うように、第２の絶縁層２１５を形成する（図７（Ｂ）下図参照）。第２の絶縁層２１５は、上記実施の形態で説明した方法と同様、絶縁性を有する無機化合物や、有機化合物等により形成することができる。

＜第１のコンタクトホール２１６について＞
次に、上記第２の絶縁層２１５をエッチングし、第１のコンタクトホール２１６を形成する（図７（Ｂ）上図参照）。このときのエッチング処理は、ドライエッチング処理またはウエットエッチング処理を適用することができる。本実施の形態では、異方性のドライエッチングにより第１のコンタクトホール２１６を形成する例を示す。

＜第３の導電層２１７（配線）について＞
次に、第２の絶縁層２１５および第１のコンタクトホール２１６上に、第３の導電層２１７を形成する。第３の導電層２１７は、上記第２の導電層２１２や上記実施の形態で示した方法と同様、導電性を有する金属元素やそれらの化合物からなる層を成膜し、所定の形状に加工することで形成することができる。第２の導電層２１２は、半導体素子のソース電極およびドレイン電極との電気的接続は可能であるが、ゲート電極との接続はできないため、当該第３の導電層２１７を用いてソース電極もしくはドレイン電極と、ゲート電極との接続を行うことができる。

また、第１のコンタクトホール２１６を形成し、第３の導電層２１７を形成する工程において、同時に、構造体を形成するための何らかの加工を行ってもよい。例えば第１のコンタクトホール２１６形成時に、第１の犠牲層２０４、第２の犠牲層２０６、第１の構造層２０８および第２の構造層（第２の導電層２１２）の上部にある第２の絶縁層２１５を同時にエッチングで除去しておくことで、その上部にも第３の導電層２１７を形成することができる。また、構造層２０８上部に形成されている第２の導電層２１２を除去するといった加工を行うこともできる。

＜開口部２１８について＞
次に、犠牲層エッチングを行うため、上記実施の形態と同様、第２の絶縁層２１５に開口部２１８を形成する（図８（Ａ）参照）。開口部２１８の形成には、レーザ加工やドライエッチング、ウエットエッチング等を用いることができる。ここで、開口部２１８は犠牲層を除去して構造体を作製するために形成する。したがって、実施の形態１において図４（Ａ）、（Ｂ）を用いて示したように、第１の犠牲層２０４端部や、構造層２０８端部、第２の導電層２１２と第３の導電層２１７とが第１のコンタクトホール２１６を介して電気的に接続される場合には、当該接続部分およびその周辺を残すように開口部２１８を形成することが望ましい。

また上記実施の形態１と同様、開口部２１８を形成する前に、基板上に作製した半導体素子を保護するため、第２の絶縁層２１５および第３の導電層２１７上に、第３の絶縁層を形成することも可能である。

＜犠牲層エッチングについて＞
次に上記実施の形態と同様、開口部２１８を通じて、第１の犠牲層２０４および第２の犠牲層２０６をエッチングにより除去する（図８（Ａ）下図参照）。このように開口部２１８を通じて犠牲層を除去することで、第１の構造層２０８および第２の構造層（第２の導電層２１２）が積層されて、可動性を有する構造層２１９、および基板と構造層との間に空間部分２２０が形成され、構造体２２１を作製することができる。

また、図８（Ｂ）に示すように、第１の犠牲層２０４および第２の犠牲層２０６上に形成された第２の絶縁層２１５上に開口部を設け、犠牲層エッチングを行うことも可能である。このように、第１の構造層２０８および第２の構造層（第２の導電層２１２）上に形成されている第２の絶縁層２１５を残すように開口部２１８を設けた場合、第１の構造層２０８、第２の構造層（第２の導電層２１２）および第２の絶縁層２１５が積層された構造層２１９、当該構造層２１９と基板２０１との間に空間部分２２０を有する構造体２２１を形成することができる（図８（Ｂ）下図参照）。

また、構造体２２１は、最終的な加工、例えば開口部２１８の形成や、その後のエッチング加工等によって様々な形状に加工することができる。例えば、図８（Ａ）に示した例と同様、構造層２１９上に開口部２１８を設けて犠牲層エッチングを行う場合、図９（Ａ）に示すように、開口部２２２を小さくするか、または、図９（Ｂ）に示すように開口部２２２を大きくするかによって、構造体２２１の形状を変えることができる。具体的には、図９（Ａ）に示すように開口部２２２を小さくした場合、梁構造を有する構造体の支柱部分２２３が第２の絶縁層２１５に固定された形状となる。この場合、構造層２１９は第２の絶縁層２１５に固定されることによってバネ定数が高くなり、壊れにくくなるといった特徴を有する。逆に、図９（Ｂ）に示すように開口部２２２を大きくした場合には、構造体の支柱部分２２３が第２の絶縁層２１５とは分離して細くなる。したがって、構造層２１９のバネ定数は上記構造に比較して小さくなり、可動しやすくなるといった特徴を有する。

さらに、図９（Ｃ）に示すように、第２の絶縁層２１５に開口部２１８を設けた後、第１の構造層２０８上の第２の構造層（第２の導電層２１２）をエッチングにより除去することができる。このようにすることで、構造層２１９は第１の構造層２０８のみで形成することができ、シリコン特有のしなやかさを有する構造層２１９を形成することも可能である。

また上記のように半導体のみで構造層２１９を形成する場合、第２の導電層２１２を形成する時に、第１の構造層２０８上には第２の構造層（第２の導電層２１２）を形成しない方法を採用することができる。この場合、第１の半導体層２１０および第２の半導体層２１１を成膜した後に第１の構造層２０８を形成し、第１の構造層２０８上に第２の導電層２１２を形成しない。したがって、半導体素子のチャネル領域形成時には、不純物を添加した第２の半導体層２１１はエッチングによって除去される。したがって、図９（Ｄ）に示す構造体の構造層２１９は、図９（Ｃ）に示す構造層２１９よりも薄くなり、可動性の高い構造体を作製することができる。

また、実施の形態１で説明したように、作製したマイクロマシンを封止したり、多層に配線を形成するために、対向基板を形成して貼り合わせることも可能である。

上記の工程を経て、構造体および半導体素子を同一基板上に有するマイクロマシンを作製することができる。このように本実施形態のマイクロマシンは、構造体および半導体素子を同一基板上に作製することで、組み立てやパッケージが不要となる。さらに同一基板上に構造体および半導体素子を作製し、対向基板を用いて導電層を形成し、接続することで小型なマイクロマシンを作製することができる。

なお、本実施の形態は上記実施の形態１と自由に組み合わせることができる。

（実施の形態３）
本実施の形態では上記実施の形態１、２とは異なる方法を用いて、構造体および半導体素子を有する電気回路を同一基板上に有するマイクロマシンを作製する例を示す。本実施の形態のマイクロマシンおよびその作製方法を、図１０〜図２０に示す断面図を用いて説明する。図面左側（構造体を作製する領域３１２）に構造体を示し、図面右側（半導体素子を作製する領域３１３）に半導体素子を示す。本実施の形態では、半導体素子として、半導体層上下にゲート電極が存在する薄膜トランジスタを作製する。また、本実施の形態では、半導体素子を作製する領域３１３に２つの半導体素子を作製した例を示す。左側の半導体素子はＮチャネル型のトランジスタであり、右側の半導体素子は、Ｐチャネル型のトランジスタである。

本実施の形態では、半導体層上下にゲート電極が存在する半導体素子を作製すると同時に、構造体を作製する例を示す。したがって、本実施の形態におけるマイクロマシンの作製の方法は、図１０に示すように、基板３０１上に下地層３０２、第１の導電層３０３、第１の絶縁層３０４、半導体層３０５、第２の絶縁層３０６、および第２の導電層３０７を形成した後、半導体層に不純物を添加して半導体素子を作製する。そして、第３の絶縁層３１０を形成し、第３の絶縁層に第１のコンタクトホールを設け、第３の導電層３１１を形成する。図１０は、犠牲層エッチングを行う前の、本実施の形態で積層させる各層の基本的な断面図を示す。

その後、第３の絶縁層３１０に開口部を設け、犠牲層エッチングによって犠牲層を除去することにより、構造層および空間部分を有する構造体を作製する。本実施の形態のマイクロマシンの作製方法において、形成する各層は、単層で形成しても積層で形成しても良く、とりわけ、第１の導電層３０３および第２の導電層３０７の積層構造によって、構造層、構造体を形成する導電層、および犠牲層を様々な方法で作り分けることができる。

本実施の形態では、初めに、上記の基本的な構造の作製方法の例を説明した後、積層関係による作り分けについていくつかの例を説明する。

本発明のマイクロマシンは実施の形態１、２と同様、絶縁性を有する基板上に作製することができる。そして基板３０１上に、実施の形態１の下地層１０２と同様、下地層３０２を形成する。

次に、下地層３０２の上に、第１の導電層３０３を形成する。構造体を作製する領域３１２の第１の導電層３０３は、構造体の一部を構成する層や、犠牲層として利用される。他方、半導体素子を作製する領域３１３において、第１の導電層３０３は、第１のゲート電極となる。第１の導電層３０３は、上記実施の形態と同様、導電性を有する材料を成膜し加工することによって形成できる。また第１の導電層３０３は、図に示すようにテーパー角を有するように加工することも可能である。

次に、第１の導電層３０３上に第１の絶縁層３０４を形成する。半導体素子を作製する領域３１３において第１の絶縁層３０４は、ゲート絶縁層となる。当該第１の絶縁層３０４は、上記実施の形態で説明したように、酸化シリコン、窒化シリコン等のシリコンを含む材料を、プラズマＣＶＤ法またはスパッタリング法等を用いて成膜してもよい。さらには、第１の導電層３０３の表面を、プラズマ処理や陽極酸化法等によって酸化または窒化させることによって金属酸化物または金属窒化物を形成することも可能である。金属表面を酸化または窒化させることにより、均一な層を形成することができる。

次に、第１の絶縁層３０４上に半導体層３０５を形成する。半導体層３０５は、上記実施の形態１で示したように、シリコンを有する層を形成した後に熱結晶化させることで形成してもよい。また、上記実施の形態２で説明したように複数の半導体層を積層させて形成することもできる。本実施の形態では、上記実施の形態１と同様に、成膜、結晶化、および不純物添加を行うことによって半導体層３０５を形成する例を示す。図１０には、Ｎ型を付与する不純物を添加した第１の不純物領域３０８、およびＰ型を付与する不純物を添加した第２の不純物領域３０９を形成することで、２種類の半導体素子を作製する例を示す。構造体を作製する領域３１２の半導体層３０５は、構造体の一部を構成する層や、犠牲層として利用される。

次に、第１の絶縁層３０４および半導体層３０５上に、第２の絶縁層３０６を形成する。当該第２の絶縁層３０６は、半導体素子を作製する部分においてはゲート絶縁層となる。そして、上記第１の絶縁層３０４と同様、酸化シリコン、窒化シリコン等のシリコンを含む材料を、プラズマＣＶＤ法またはスパッタリング法等を用いて成膜することができる。

続いて、第２の絶縁層３０６上に第２の導電層３０７を形成する。第２の導電層３０７は、上記第１の導電層３０３と同様に作製することができる。構造体が作製される領域３１２の第２の導電層３０７は、構造体の一部を構成する層や、犠牲層として利用される。他方、半導体素子を作製する領域３１３においては、第２のゲート電極となる。

次に、上記第２の絶縁層３０６および第２の導電層３０７上に第３の絶縁層３１０を形成する。第３の絶縁層３１０は、半導体素子と上層に形成する配線とを絶縁して寄生容量を低減する機能を有し、上記実施の形態で説明した方法と同様、絶縁性を有する無機化合物や、有機化合物等により形成することができる。

次に、上記第３の絶縁層３１０をエッチングし、第１のコンタクトホールを設ける。このときのエッチング処理は、ドライエッチング処理またはウエットエッチング処理を適用することができる。

次に、第３の絶縁層３１０および第１のコンタクトホール上に、導電性を有する金属元素やそれらの化合物を用いて第３の導電層３１１を形成する。半導体素子を作製する部分において、第３の導電層３１１はソース電極、ドレイン電極およびゲート電極を接続する配線となる。また、構造体と半導体素子とを接続するための配線を形成することも可能である。

上記のように形成する各層は、単一の材料を用いて単層で形成しても良く、複数の材料を用いて積層することも可能である。

また、成膜した各層は、層上に感光性のレジストを塗布してフォトリソグラフィ法により任意の形状に加工し、当該レジストをマスクとしてエッチングにより加工することができる。このエッチング工程は、気体のエッチング剤を用いるドライエッチングおよび液体のエッチング剤を用いるウエットエッチングのどちらを適用しても良く、成膜や加工条件によって適宜選択することが望ましい。例えば、導電層やコンタクトホールを形成する場合には、異方性のドライエッチングを適用することによって、層に対して垂直な加工を行うことができる。また、犠牲層エッチングでは、構造層下に存在する犠牲層を除去するために、等方性のウエットエッチングを適用することができる。

また、層を複数の材料を用いて積層構造にする場合、各々の層に対して、成膜、加工を繰り返すことによって層を形成しても良いが、複数の層を連続して成膜した後に、同時にセルフアラインによって加工することも可能である。

次に、上記第１の導電層３０３および第２の導電層３０７を様々に積層させることで、異なる構造を有する構造体を作り分ける方法についていくつかの例を説明する。

＜構造体の構成例１＞
一つめの例を図１１に示す。本例では図１１（Ａ）に示すように、第１の導電層３０３を単層で形成し、第２の導電層３０７を、上層、下層の２層の積層構造で形成する。そして、第１の導電層３０３および第２の導電層３０７の上層を犠牲層とする。そして、構造体を作製する領域３１２上の第３の絶縁層３１０を除去して開口部を設け、犠牲層エッチングを行うことで、図１１（Ｂ）に示すように、半導体層３０５下に空間部分３１４を有する構造体を作製することができる。また、第１の導電層３０３および第２の導電層３０７上であり、半導体層３０５の上ではない部分に開口部を設けることによって、図１１（Ｃ）に示すように、半導体層３０５上下に空間部分３１４を有する構造体を形成することも可能である。

本例では、第１の絶縁層３０４、半導体層３０５、第２の絶縁層３０６、および第２の導電層３０７の下層が積層された構造層を形成することが可能である。このような構造層は、導電性を有する層と絶縁性を有する層とが積層された構造となるので、例えば、熱膨張係数の違いを利用し、導電性を有する層に電流を流すことによってバイメタルのように可動させることが可能である。また、外力を受けて構造層が歪むのを、導電性を有する層の抵抗の変化により検知する構造体として用いることもできる。

＜構造体の構成例２＞
次に、二つめの例を図１２に示す。本例は、図１２（Ａ）に示すように、第１の導電層３０３を単層で形成し、第２の導電層３０７を、単層もしくは積層構造で形成し、半導体層３０５を犠牲層とする。そして、構造体を作製する領域上の第３の絶縁層３１０を除去する様に開口部を設け、犠牲層エッチングを行うことで、図１２（Ｂ）に示すように、第１の導電層３０３と第２の導電層３０７とに挟まれた空間部分３１４を有する構造体を作製することができる。このように作製される構造体は、第１の導電層３０３が固定電極、第２の絶縁層３０６および第２の導電層３０７が構造層となり、第２の導電層３０７が可動電極となる。

図１２（Ａ）、（Ｂ）では、第２の導電層３０７を、上層、下層の２層の積層構造で積層した場合を示している。このように異なる種類の材料を積層することによって、任意の硬さの構造体を形成することが可能である。しかしながら、この例に限定されず、第２の導電層３０７は単一の材料を用いて単層で形成しても良いし、複数の材料を用いて積層させて形成することも可能である。

＜構造体の構成例３＞
三つめの例を図１３に示す。本例は、図１３（Ａ）に示すように、第１の導電層３０３を単層で形成し、第２の導電層３０７を、上層、下層の２層で形成し、第２の導電層３０７の下層を犠牲層とする。そして、構造体を作製する領域以外の第３の絶縁層３１０および第２の導電層３０７を除去して開口部を設け、犠牲層エッチングを行うことで、図１３（Ｂ）に示すように、空間部分３１４を有する構造体を作製することができる。このように作製された構造体は、第１の導電層３０３が固定電極、第２の導電層３０７の上層および第３の絶縁層３１０が構造層となる。

また、図１３（Ａ）、図１３（Ｂ）では、第２の導電層３０７の形成方法を変えることによって、第２の導電層３０７の上層によって構造層が形成される構造体を作製する例を示している。この場合、第２の導電層３０７の上層および下層を別々に成膜および加工を行い、第２の導電層３０７の上層が下層を覆うように形成すればよい。

＜構造体の構成例４＞
四つめの例を図１４に示す。本例は、図１４（Ａ）に示すように、第１の導電層３０３を上層、下層の２層で形成し、第２の導電層３０７を単層で形成し、第１の導電層３０３の上層を犠牲層とする。そして、構造体を作製する領域３１２上の第３の絶縁層３１０を除去して開口部を設け、犠牲層エッチングを行うことで、図１４（Ｂ）に示すように、空間部分３１４を有する構造体を作製することができる。このように作製された構造体は、第１の導電層３０３の下層が固定電極、第１の絶縁層３０４、半導体層３０５、第２の絶縁層３０６および第２の導電層３０７が構造層となる。

＜構造体の構成例５＞
五つめの例を図１５に示す。本例は、図１５（Ａ）に示すように、第１の導電層３０３および第２の導電層３０７を上層、下層の２層で積層し、第１の導電層３０３の上層および第２の導電層３０７の上層を犠牲層とする。そして、構造体を作製する領域上の第３の絶縁層３１０を除去して開口部を設け、犠牲層エッチングを行うことで構造体を作製することができる。このように作製された構造体は、第１の導電層３０３の下層が固定電極、第１の絶縁層３０４、半導体層３０５、第２の絶縁層３０６および第２の導電層３０７の下層が構造層となる。また、構造体を作製する領域以外の第３の絶縁層３１０を除去して開口部を設け、犠牲層エッチングを行うことで、図１５（Ｂ）に示すように、構造層上下に空間部分３１４を有する構造体を作製することも可能である。

＜構造体の構成例６＞
六つめの例を図１６に示す。本例は、図１６（Ａ）に示すように、第１の導電層３０３を上層、下層の２層で積層し、第２の導電層３０７を単層で形成し、第１の導電層３０３の下層および第２の導電層３０７を犠牲層とする。そして、構造体を作製する領域以外の第３の絶縁層３１０を除去して開口部を設け、犠牲層エッチングを行うことで、図１６（Ｂ）に示すように構造層上下に空間部分３１４を有する構造体を作製することができる。このように作製された構造体は、固定電極を有さず、第１の導電層３０３の上層、第１の絶縁層３０４、半導体層３０５、および第２の絶縁層３０６が構造層となる。また、本例においても、構造層上部の第３の絶縁層３１０を除去する様に開口部を設け、犠牲層エッチングを行って構造体を作製しても良い。

＜構造体の構成例７＞
七つめの例を図１７に示す。本例は、構成例６と同様に、図１７（Ａ）に示すように、第１の導電層３０３および第２の導電層３０７を形成し、第１の導電層３０３の下層を犠牲層とする。そして、構造体を作製する領域上の第３の絶縁層３１０を除去して開口部を設け、犠牲層エッチングを行うことで、図１７（Ｂ）に示すように、構造層下に空間部分３１４を有する構造体を作製することができる。

このように作製された構造体は、固定電極を有さず、第１の導電層３０３の上層、第１の絶縁層３０４、半導体層３０５、第２の絶縁層３０６、および第２の導電層３０７が構造層となる。例えば、このように作製された構造体は、第１の導電層３０３の上層および第２の導電層３０７のゲージ率が異なる材料を用いて形成すれば、構造層の動きを上下の導電層間における歪みの差から検出することができる。また、熱膨張係数の異なる材料を用いてバイメタルを形成し、アクチュエータとして利用することも可能である。

＜構造体の構成例８＞
八つめの例を図１８に示す。本例は、図１８（Ａ）に示すように、第１の導電層３０３を、上層、中層、下層の３層で形成し、第２の導電層３０７を単層もしくは積層で形成し、第１の導電層３０３の中層を犠牲層とする。そして、構造体を作製する領域上の第３の絶縁層を除去して開口部を設け、犠牲層エッチングを行うことで、図１８（Ｂ）に示すように、構造層下に空間部分３１４を有する構造体を作製することができる。このように作製された構造体は、第１の導電層３０３の下層が固定電極、第１の導電層３０３の上層、第１の絶縁層３０４、半導体層３０５、第２の絶縁層３０６および第２の導電層３０７が構造層となる。

＜構造体の構成例９＞
九つめの例を図１９に示す。本例は、上記構成例８同様に、図１９（Ａ）に示すように、第１の導電層３０３および第２の導電層３０７を形成し、第１の導電層３０３の中層および第２の導電層３０７を犠牲層とする。そして、構造体を作製する領域外の第３の絶縁層３１０を除去して開口部を設け、犠牲層エッチングを行うことで、図１９（Ｂ）に示すように、構造層上下に空間部分３１４を有する構造体を作製することができる。このように作製された構造体は、第１の導電層３０３の下層が固定電極、第１の導電層３０３の上層、第１の絶縁層３０４、半導体層３０５、および第２の絶縁層３０６が構造層となる。また、本例では、構造体を作製する領域上の第３の絶縁層３１０を除去して開口部を設け、犠牲層エッチングを行うことで、構造層下に空間部分３１４を有する構造体を作製することも可能である。

＜構造体の構成例１０＞
最後に十番目の例を図２０に示す。本例では、図２０（Ａ）に示すように、第１の導電層３０３を、上層、中層、下層の３層で形成し、第２の導電層３０７を上層、下層の２層で形成し、第１の導電層３０３の中層および第２の導電層３０７の上層を犠牲層とする。そして、構造体を作製する領域外の第３の絶縁層３１０を除去して開口部を設け、犠牲層エッチングを行うことで、図２０（Ｂ）に示すように、構造層上下に空間部分３１４を有する構造体を作製することができる。また、構造体を作製する領域上の第３の絶縁層３１０を除去して開口部を設け、犠牲層エッチングを行うことで、図２０（Ｃ）に示すように、構造層下に空間部分３１４を有する構造体を作製することも可能である。このように作製された構造体は、第１の導電層３０３の下層が固定電極、第１の導電層３０３の上層、第１の絶縁層３０４、半導体層３０５、第２の絶縁層３０６、および第２の導電層３０７の下層が構造層となる。

上記の構成例１乃至１０において、犠牲層を厚く形成したい場合には、犠牲層となる層を２回以上に分けて成膜、加工することも可能である。このように、犠牲層が複数回に分けて形成される場合や、複数の層で犠牲層が形成される場合には、各犠牲層が同じ材料であるか、または同じ方法でエッチングできる材料であることが望ましい。複数の犠牲層が同じ材料で作製されることにより、構造体を形成するための犠牲層エッチングを１度に行うことができ、工程を削減し、マイクロマシン作製にかかる費用を削減することができる。なお、上下に形成する層との密着性等の条件により、異なる材料を用いることもできる。この場合、構造体を形成するための犠牲層エッチングを２度に分けて行えばよい。

また、犠牲層の厚さは、犠牲層の材料や、構造体の構造および動作方法、犠牲層エッチングの方法等、様々な要因を考慮して決定される。例えば、犠牲層が薄すぎればエッチング剤が拡散せずにエッチングされないといった問題を生じる。さらに犠牲層が薄い場合には、エッチング後に構造層が座屈するといった現象が生じる。また、構造体を静電引力で動作させる場合、犠牲層が厚すぎると固定電極と可動電極との距離が離れて、構造体を駆動することができなくなる。例えば、構造体を静電引力で駆動する場合、犠牲層は０．５μｍ以上４μｍ以下の厚さを有し、好適には１μｍ〜２．５μｍを有することが好ましい。

また、犠牲層と隣接する層、例えば第１の絶縁層や第２の絶縁層は、犠牲層エッチングを行う際に、犠牲層はエッチングされ、かつ隣接する層がエッチングされにくい条件を有する材料を使用することが望ましい。例えば、犠牲層と半導体層との選択比が取りにくい場合にも、第１の絶縁層および第２の絶縁層で半導体層を保護することにより、犠牲層エッチングを容易に行うことが可能となる。

逆に、構造層を形成する第１の絶縁層や、第２の絶縁層は、不要な場合には除去することもできる。例えば各絶縁層を形成時に、フォトリソグラフィ法およびエッチングによって任意の形状に加工することができる。また、犠牲層エッチング後に、絶縁層を除去することも可能である。

本実施の形態で説明した構造体の構成は一例であり、半導体素子および構造体を同時に作製する方法は、上記例のみに限定されない。例えば、第３の絶縁層および第３の導電層を用いて構造層を作製することも可能である。

なお、本実施の形態は上記実施の形態と自由に組み合わせることができる。

（実施の形態４）
本実施の形態では、上記実施の形態１において図１〜４を用いて説明した構造層１０８や、実施の形態２において図５〜９を用いて説明した構造層２０８のように、半導体層によって構成される構造層の作製方法についての例を示す。

図２１には、半導体層によって構成される構造体を示す。例えば、図２１（Ａ）に示すように、構造体４００が有する構造層は、上記の工程を用いて結晶化させた多結晶シリコンを有する層４０１と、非晶質シリコンを有する層４０２とを積層させて形成することができる。図２１において４１０は絶縁表面を有する基板である。

上記例で示す多結晶シリコンを有する層と非晶質シリコンを有する層のように、結晶状態の異なるシリコン層は、異なった機械的特性を有する。したがって、上記例のように積層させたり、選択的な領域に形成して構造層を形成することで、様々な用途に応じた構造体を作製することができる。

＜複合弾性率およびインデンテーション硬さの測定について＞
結晶状態が異なるシリコン層の機械的特性の違いを調べるため、ＣＶＤ法を用いて成膜した非晶質シリコンを有する層と、多結晶シリコンを有する層の複合弾性率、およびインデンテーション硬さの測定を行った。ここで、多結晶シリコンを有する層は、非晶質シリコンを有する層を金属触媒を用いてレーザ結晶化させたものである。

試料に用いた非晶質シリコンを有する層は、石英基板上に、下地層として厚さ５０ｎｍの窒化シリコン層、および厚さ１００ｎｍの酸化シリコン層をＣＶＤ法により形成し、その下地層上に形成された非晶質シリコン層である。非晶質シリコン層はＣＶＤ法によって成膜した。

また、試料に用いた多結晶シリコンを有する層は、連続発振型のレーザを用いて、上記と同様に形成した非晶質シリコンを有する層を結晶化させて形成した層である。ここで、結晶化に用いたレーザビームはＮｄ：ＹＶＯ_４レーザの第二高調波であり、エネルギー密度は９〜９．５Ｗ／ｃｍ^２、走査速度は３５ｃｍ／ｓｅｃとした。

ここで、試料の非晶質シリコンを有する層は６６ｎｍの厚さで成膜し、レーザ照射によって結晶化した多結晶シリコンを有する層の厚さは約６０ｎｍであった。

測定は、三角錐形の圧子を試料に押し込むナノインデンテーション測定によって行った。測定条件は圧子の単一押し込みであり、使用した圧子はダイヤモンド製のＢｅｒｋｏｖｉｃｈ圧子である。したがって、圧子の弾性率は約１０００ＧＰａ、ポアソン比は約０．１である。

測定した複合弾性率は下記式（１）で表される、試料および圧子の弾性率を複合した弾性率である。式（１）においてＥｒは複合弾性率、Ｅはヤング率、νはポアソン比である。また、式の第１項（ｓａｍｐｌｅで示す項）は試料の弾性率が寄与する項であり、第２項（ｉｎｄｅｎｔｅｒで示す項）は圧子の弾性率が寄与する項である。

式（１）に示されるように、複合弾性率は、試料の弾性率が寄与する第１項と、圧子の弾性率が寄与する第２項との和で求められる。しかしながら、圧子の弾性率は試料に比べて非常に大きいため、第２項は無視することができ、複合弾性率は近似的に試料の弾性率を示す。

また、インデンテーション硬さとは、インデンテーション法によって測定される硬さであり、圧子の最大圧入加重を、最大圧入時の射影面積で割って求められる。ここで、圧入時の射影面積は、圧子の幾何学的な形状と、圧子が試料を押し込んだ時の接触深さによって求められる。
このインデンテーション硬さに７６を乗じることによって、硬さの指標として一般的に使用されているビッカース硬さと等価に扱うことができる。

表１に、多結晶シリコンを有する層と、非晶質シリコンを有する層の複合弾性率およびインデンテーション硬さの測定結果を示す。結果は３回の測定結果の平均値を示している。

表１に示す結果より、多結晶シリコンを有する層は、非晶質シリコンを有する層よりも高い弾性率を有する。
すなわち、構造を曲げるような力が働いた場合に、多結晶シリコンを有する層は非晶質シリコンを有する層よりも、曲げによる破壊に強いということを示している。

さらに、表１に示す結果は、多結晶シリコンを有する層は非晶質シリコンを有する層よりも硬いことを示している。

このように弾性率や硬さの異なる半導体層を積層することで、曲げる力に対して強いしなやかさと、硬さを併せ持つ構造体４００を作製することができる。例えば上記の層を積層させることによって、多結晶シリコンを有する層の結晶欠陥から破壊がおきても、非晶質シリコンを有する層には破壊が伝播しにくいため、そこで破壊を止めることができる。このように、積層させる層の厚さの比率によって、しなやかさと硬さのバランスを決めることができる。

＜構造層の積層例１＞
上記実施の形態１で示したように金属を触媒に用いてシリコンを結晶化する場合、非晶質シリコンを有する層に金属を選択的に添加することができる。例えば、非晶質シリコンを有する層を部分的に結晶化して、多結晶シリコンを有する層を形成した構造層を作製することができる。さらに、レーザを用いてシリコンを結晶化する場合、非晶質シリコンを有する層に選択的にレーザを照射することで、部分的に多結晶シリコンを有する層を形成した構造層を作製することも可能である。

このような方法を適用すれば、図２１（Ｂ）に示すように、構造体４００の空間部分の上にある構造層が部分的に結晶化され、非晶質シリコンを有する層４０４と、多結晶シリコンを有する層４０３とによって形成される構造層を作製することができる。このような構造層は、基板上に犠牲層を形成したのち、非晶質シリコンを有する層４０４を形成する。そして、非晶質シリコンを有する層４０４において下に犠牲層がある部分のみ金属触媒を添加する、またはレーザを照射することで作製することができる。

さらには、添加する金属の濃度や加熱の条件、または照射するレーザの条件等を変化させることにより、図２１（Ｃ）に示すように、梁構造の支柱部分４０６のみを非晶質のシリコンを有する層で形成し、梁部分４０５および構造層が基板と接する部分を結晶化させて多結晶シリコンを有する層で形成された構造層を作製することができる。このように構造層を作製することにより、可動する梁部分４０５の靭性を高め、支柱部分４０６にはしなやかさを与えることができる。

さらに、金属とシリコンとが化合したシリコン合金は一般に強度が高いことが知られている。したがって、多結晶シリコンを有する層の結晶化時に触媒として用いる金属を半導体層中に残しておくこともできる。当該金属は、半導体層全体に添加することも、部分的に添加することもできる。そして、添加された金属は、半導体層中の全体に残しておくこともでき、選択的に除去して選択的に残しておくことも可能である。また、必要であれば適当な熱処理を加えることで、さらに硬く、導電性を有するシリコン合金層を形成することができる。

このようなシリコン合金を有する層、ならびに上記で説明した多結晶シリコンを有する層（ポリシリコン層）、およびアモルファスシリコン層を任意に組み合わせて積層することで、導電性を有し、しなやかさと硬さを持つ構造層を形成することができる。

また、金属触媒を添加してレーザ照射することにより結晶化した多結晶シリコンを有する層は、基板に対して垂直方向に結晶成長した多結晶シリコンを有する。一方、金属を用いず、レーザを照射した場合は、基板に対して平行方向に結晶成長した多結晶シリコンを有する。そして、このように結晶化の方向が異なった多結晶シリコンを有する層は、硬さや弾性率が異なると考えられる。したがって、この両者を積層することで、構造層として優れた半導体層を形成することができる。

例えば、金属を用いて結晶化した多結晶シリコンを有する層と、金属を用いずに結晶化した多結晶シリコンを有する層とを積層することにより、結晶方向が異なる層が積層された構造層を形成することができる。したがって、構造層を形成する、ある１つの層内で微小な亀裂が起きた場合にも、結晶方向の異なる他の層で亀裂が停止し、構造層全体が破壊されることを防ぐことができ、強度の高い構造層を形成することができる。

このような、結晶化の方向が異なる多結晶シリコンを有する層、ならびに上記で説明した非晶質シリコンを有する層、およびシリコン合金を有する層を任意に積層させることによって、図２１（Ｄ）に示すように、複数の層を積層して形成した構造層を有する構造体４００を作製することができる。ここで、図２１（Ｄ）は、上記結晶化の方向が異なる多結晶シリコンを有する層、非晶質シリコンを有する層、およびシリコン合金を有する層から選択された３つの層４０７、４０８、４０９を積層して形成した構造層を有する構造体４００を示している。

このように、様々な性質を有する層を積層して構造層を形成することで、必要な性質（硬さ、しなやかさ、導電性等）を有する構造体４００を作製することができる。

また、構造層を形成する層は、図２１（Ｅ）に示すように、複数の層の成膜と加工とを繰り返して積層させることにより形成することも可能である。例えば、非晶質シリコンを有する層のみを用いて構造層を形成する場合、第１の非晶質シリコンを有する層４１０を成膜して加工し、第２の非晶質シリコンを有する層４１１を同様に成膜して加工することにより構造層を形成することができる。ここで、積層する層の加工は、フォトリソグラフィ法によるレジストマスクの形成、およびエッチングによる加工により行うことができる。

このように成膜と加工を繰り返して構造層を形成する層を積層することにより、層内の内部応力を緩和した構造層を形成することができる。例えば、非晶質シリコンのように内部応力が大きく、厚い膜を一度に形成しにくい層を用いる場合にも、この方法を適用することによって構造層として必要な厚さの層を得ることができる。また、非晶質シリコンを有する層を用いる場合には、成膜と加熱による水素出しを複数回繰り返すことによって構造層を形成することも可能である。

異なる層を積層させて構造層を形成する場合、例えば非晶質シリコンを有する層と多結晶シリコンを有する層とを積層させて構造層を形成する場合にも、各々の層の成膜と加工とを繰り返して構造層を作製することができる。このように、異なる層を積層させて構造層を形成する場合、図２１（Ａ）に示したように、各々の層を連続して成膜したのちに加工を行い、構造層を形成することも可能である。しかしながら、成膜と加工とを繰り返して構造層を形成することで、積層した層の内部応力によって積層した層の界面が剥離することを抑えることができる。このような方法は、内部応力が大きな層を用いて構造層を作製する場合に特に有効である。

また、構造層を形成するために積層する層は、上記した結晶化の方向が異なる多結晶シリコンを有する層、非晶質シリコンを有する層、およびシリコン合金を有する層から自由に選んで組み合わせることができる。これによって、しなやかさ、硬さ、または導電性等、任意の特性を有する構造層を作製することができる。

上記に示した例のように、様々な性質を持つシリコン層、またはシリコン化合物の層を、様々な方法で積層させたり、部分的に形成することによって、所望の性質を有する構造層を有する構造体を作製することが可能である。

＜構造層の積層例２＞
また、構造層の強度を高めるため、図２２に示すように、梁構造の支柱部分を補強する様に構造体を作製することができる。具体的には、図２２（Ａ）に示すように、犠牲層４１２を形成した上に、第１の層４１３として支柱部分を補強する材料を成膜する。その後、異方性ドライエッチングを適用することにより、図２２（Ｂ）に示すように、犠牲層４１２側面にのみ第１の層４１３が残留させることができる。本実施の形態ではこの残留部分を補強部４１４と記載する。

次に、図２２（Ｃ）に示すように、犠牲層４１２および補強部４１４上に構造層４１５を形成する。当該構造層４１５は上記実施の形態１乃至３および本実施の形態で説明したように様々な材料および手法を用いて形成することができる。その後、犠牲層エッチングを行うことで、図２２（Ｄ）に示すように、構造層４１５下に空間部分４１６および補強部４１４を有する構造体を作製することができる。

犠牲層のように膜厚の厚い層の上に構造層を成膜すると、構造層の段差部分、すなわち梁構造の支柱部分の膜厚が薄くなり、構造体の強度が低下してしまう。図２２を用いて説明した例のように構造体に補強部４１４を形成することで、構造層の強度を高めることができる。

なお、本実施の形態は上記実施の形態１乃至３と自由に組み合わせることができる。

（実施の形態５）
本実施の形態では、本発明のマイクロマシンの構成およびその機能についての一例を示す。本発明のマイクロマシンは、三次元的な立体構造を有する構造体、および半導体素子を有して前記構造体を制御する電気回路を有することを特徴とする。

図２３にマイクロマシンの概念図を示す。マイクロマシン５０１は、構造体５０２、および半導体素子によって構成される電気回路５０３を有する。

マイクロマシン５０１を構成する構造体５０２は、基板と構造層との間に形成された犠牲層を除去することによって形成された空間を有し、構造層はその空間の内部を可動することができることが多い。このような構造体５０２は、物理量を検知するセンサや、電気回路５０３からの信号を変位に変換するアクチュエータとして機能することができる。また、図２３に示すように、マイクロマシン５０１は複数の構造体（図中、第１の構造体５０６、および第２の構造体５０７、等）を有することができる。

また、マイクロマシン５０１を構成する電気回路５０３は、外部の制御装置との通信を行うためのインターフェース回路５０４、構造体を制御するための信号を処理する制御回路５０５を有する。これらの他にも、電気回路５０３は構造体からの出力信号を増幅する増幅回路や、アナログからデジタルに変換するＤ／Ａコンバータ、外部の制御装置からの制御信号をデジタルからアナログに変換するＡ／Ｄコンバータ、構造体の制御プログラムを記憶するメモリ、当該メモリを制御するメモリ制御回路等を有することができる。

次に、図２４を用いて、上記の構成を有するマイクロマシンの機能を説明する。例えば、図２４（Ａ）に示すように、本発明のマイクロマシン５０１は構造体５０２および電気回路５０３を有する。そして、マイクロマシン５０１を制御するための外部の制御装置５０８とケーブル５０９（伝送線）で接続されており、外部の制御装置５０８からマイクロマシン５０１に制御信号や駆動電源を供給する構成を有することができる。ここで、制御信号を送受信するための伝送線と、電源を供給する伝送線とは同一であっても別々であっても良い。

例えば、構造体５０２がある物理量や物質の濃度等を検知する機能を有する場合、マイクロマシン５０１は構造体５０２が検知した情報を電気回路５０３で処理し、外部の制御装置５０８に伝達するセンサとして機能することができる。この場合、電気回路５０３は、上記に説明したような制御回路、Ｄ／Ａコンバータ、Ａ／Ｄコンバータ、メモリ、およびメモリ制御回路等を有することができる。

また、図２４（Ｂ）に示すように、本発明のマイクロマシン５０１は、無線で外部の制御装置と通信を行う無線通信回路５１０、ならびにその他の回路から構成される電気回路５０３、および構造体５０２を有することもできる。ここで無線通信回路５１０は、電磁波を送受信するためのアンテナ５１１や、アンテナで受信した電磁波から電気回路５０３および構造体５０２の駆動電力を生成する電源回路、アンテナ５１１が受信した電磁波から信号を復調する復調回路等を有することができる。また、電源として、電磁波から駆動電源を生成する電源回路の他に、電池、または光や熱等によって発電を行う発電回路等を有することも可能である。

このように、マイクロマシンが無線通信回路５１０を有し、電磁波を用いて無線で外部の制御装置５０８と通信を行うことにより、マイクロマシン５０１は伝送ケーブルに制限されることなく、機能が発揮できる範囲の自由度を広くすることができる。また、上記のように無線通信を行うことによって、どこにでも存在できる利用者にとって身近なマイクロマシンを実現することが可能となる。この場合、マイクロマシン５０１を制御する外部の制御装置５０８も、マイクロマシン５０１と通信を行うための無線通信回路やアンテナ５１２等を有することになる。

また図２４（Ｃ）に示すように、マイクロマシン５０１は無線通信を行う半導体装置（例えばＲＦＩＤやＩＣタグ等）を構成することも可能である。すなわち、無線通信回路５１０を構成するコンデンサやインダクタ等の受動素子、スイッチ、または高周波信号を伝達するための導波路等を構造体によって形成した半導体装置（＝マイクロマシン）を作製することができる。この場合、マイクロマシン５０１は無線通信回路５１０、復調回路５１３、信号処理回路５１４等を有し、当該無線通信回路５１０や復調回路５１３等は、構造体によって構成される受動素子やスイッチ等を有する。

構造体を用いて受動素子を形成することで、従来よりも良好な特性を得ることができるため、これらを用いて無線通信回路を構成することで、感度の高い無線通信を行うことができる。さらには、高い周波数帯域や、広い周波数帯域での通信が可能な半導体装置を提供することができる。

また、本発明のマイクロマシンは、記憶素子を構造体で形成したメモリを有することも可能である。さらに本発明のマイクロマシンは、上記の無線通信回路やメモリを有することができる。

次に、本発明のマイクロマシンが有する構造体の一例を図２５に示す。図２５（Ａ）に示すように構造体は、基板上に第１の導電層５２０、構造層５２１を有し、第１の導電層５２０と構造層５２１との間には空間部分５２２が設けられている。この空間部分５２２は、第１の導電層５２０上に犠牲層および構造層５２１を形成し、その後犠牲層のみをエッチングによって除去することで形成される。

さらに、犠牲層は、犠牲層エッチングで除去されることにより、構造層５２１と基板との間に空間部分５２２を形成するという、構造体を形成するにあたって非常に重要な役割を有する層である。しかしながら犠牲層は犠牲層エッチングによって除去されるため、最終製品の形態であるマイクロマシンの構造体は犠牲層を有さないことが多い。また犠牲層は犠牲層エッチングを行うために、第１の導電層５２０や構造層５２１と高い選択比を取ることができ、エッチングによって除去しやすい物質で形成することが望ましい。

犠牲層をエッチングすることによって形成される空間部分５２２は、基板と構造層５２１との間、すなわち犠牲層が存在していた部分に形成される。

そして構造層５２１は、空間部分５２２を挟んで第１の導電層５２０と向かい合う第２の導電層５２３、および絶縁性を有する層５２４による積層構造で形成されることが多い。しかしながら、上記例に限定されず、構造層は導電層または絶縁層の単層で形成することも可能である。

このように形成される構造体は、基板上に形成された第１の導電層５２０、および空間部分５２２を隔てて第１の導電層５２０と向かい合う第２の導電層５２３を有する。これら二つの導電層は、一方が基板に固定されて動かない「固定電極」であり、もう一方が空間内を可動する「可動電極」である。ここで、「固定電極」、「可動電極」とは、その電極が機械的に可動するか、基板等に固定されているかを表現するためであり、その電極に印加される電位が固定である、または可動であるといった意味は含まない。

上記のように形成された構造体は、上記固定電極および可動電極間に電圧を印加し、静電引力によって可動電極を固定電極側へ引きつけることで、可動電極（もしくは構造層）を可動させるアクチュエータとして機能することができる。また、構造層５２１が外力（圧力や加速度）を受けて空間部分５２２内を可動することで二つの電極間の静電容量が変化するため、上記の構造体はその容量変化を検知するセンサとして機能することができる。

また図２５（Ｂ）に示すように、構造体は櫛歯状を有して基板と平行な方向に可動する構造を有することもできる。この場合構造体は、基板に固定された櫛歯状の側面（すなわち基板と垂直な面）に設けられた固定電極５２５（第１の導電層）、および固定電極の櫛歯と空間を挟んで噛み合わさるように形成された構造層５２６を有し、当該構造層は、固定電極と相対する面（すなわちこれも基板と垂直な面）に可動電極５２７（第２の導電層）を有する。

このような構造体は、一部分が基板上に形成された層と繋がることで基板に固定され、他の一部分が所定の方向（例えば櫛歯方向）に動くことができる。例えば図２５（Ｂ）に示される構造体の場合、固定電極５２５と可動電極５２７との間、および、基板と構造層５２６との間に空間を有して基板から切り離されており、さらに、構造層５２６は櫛歯を有さない方向の２点（図中５２８）で基板の一部と固定され、櫛歯方向（図内左右の方向）に可動することができる構成を有する。

上記図２５（Ａ）、（Ｂ）を用いて説明したように、様々な形状の構造体を形成することが可能である。そして、図２５（Ａ）で示した構造体は、基板と平行な面に固定電極（第１の導電層５２０）、および可動電極（第２の導電層５２３）が形成され、それら二つの電極間に挟まれた空間を有する。一方、図２５（Ｂ）に示した構造体は、基板と垂直な方向に固定電極５２５、および可動電極５２７が形成されており、それら二つの電極に挟まれた部分、および基板と構造層との間に挟まれた部分に空間を有する。このように異なる形状の構造体を形成することで、構造層の可動する方向を変えることができ、異なる目的（例えば、異なる方向、異なる物理量のセンサ）に使用することができる。

上記に示した例以外にも、犠牲層を除去することで形成された空間、および構造層を有するが、構造層が可動しない構造体を作製することができる。例えば、一部が基板に支持され、一部が基板から離れたインダクタやコンデンサ等の受動素子、導波路、またはスイッチ等を形成することができる。受動素子や導波路を基板から分離して形成することにより、基板からの影響を低減することができ、これらを用いて高周波用の回路を構成することで、損失が少なく、周波数特性の良い回路を形成することができる。

上記に説明した構造体は一例であり、目的に応じた形状を目的に応じた工程で形成し、様々な駆動方法により所定の機能を備えた構造体を作製することができる。例えば、図２５（Ａ）に示した構造体は、外部からの力を受けて構造層が変位することを検出するセンサとして使用することも可能であり、二つの電極間の静電容量を変化させる可変容量として使用することもできる。このように、同じ構造体が異なる駆動方法によって異なる機能を持つことも可能である。

このように、本発明のマイクロマシンが有する構造体は、センサやアクチュエータのみならず、受動素子や導波路等、電気回路の一部分を構成することも可能である。例えば、高周波領域を使って無線通信を行う場合、受動素子（容量、インダクタ、抵抗等）は重要な構成要素であるが、一般的な半導体素子（ＣＭＯＳ、ＢｉＣＭＯＳ等）を形成する工程では、損失が小さく高速動作する受動素子を形成することが難しかった。しかしながら上記に示した工程を適用し、受動素子を構造体で形成することで、良好な特性を得ることができる。

従来、ミリメートル単位以下といった微小なものを扱う場合、まず微小な対象物の構造を拡大し、人間やコンピュータがその情報を得て情報処理および動作の決定を行い、そして、その動作を縮小して微小な対象物に伝えるというプロセスを必要としていた。これに対して、本実施の形態に示すマイクロマシンは、人間やコンピュータが上位概念的な命令を伝えるだけで、微小なものを扱うことが可能になる。すなわち、人間やコンピュータが目的を決定して命令を伝えると、当該マイクロマシンはセンサ等を用いて対象物の情報を得て情報処理を行い、可動することができるようになる。

なお、本実施の形態は上記実施の形態１乃至４と自由に組み合わせることができる。

本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンの作製方法を説明する図。本発明のマイクロマシンを説明する図。本発明のマイクロマシンを説明する図。本発明のマイクロマシンを構成する構造体を説明する図。

符号の説明

１０１基板
１０２下地層
１０３導電層
１０４犠牲層
１０５ゲート電極
１０６犠牲層
１０７第１の絶縁層
１０８構造層
１０９半導体層
１１０Ｎ型不純物領域
１１１Ｐ型不純物領域
１１２Ｎ型半導体素子
１１３Ｐ型半導体素子
１１４第２の絶縁層
１１５第１のコンタクトホール
１１６導電層
１１７開口部
１１８空間部分
１１９構造体
１２０対向基板

Claims

絶縁性を有する表面上に設けられた電気回路、および前記電気回路に電気的に接続された構造体を有し、
前記電気回路は、ゲート電極と、前記ゲート電極上に第１の半導体層とを有する半導体素子を有し、
前記構造体は、第２の半導体層と、空間部分とを有し、
前記構造体の空間部分は前記表面および前記第２の半導体層の間に設けられ、
前記第２の半導体層は、多結晶シリコンを有する層であり、
前記第１の半導体層と前記第２の半導体層とは同一工程で形成されたものであることを特徴とするマイクロマシン。
絶縁性を有する表面上に設けられた電気回路、および前記電気回路に電気的に接続された構造体を有し、
前記電気回路は、２つのゲート電極と、前記２つのゲート電極に挟まれた第１の半導体層とを有する半導体素子を有し、
前記構造体は、第２の半導体層と、空間部分とを有し、
前記構造体の空間部分は、前記表面および前記第２の半導体層の間に設けられ、
前記第２の半導体層は、多結晶シリコンを有する層であることを特徴とするマイクロマシン。
請求項１または２において、
前記多結晶シリコンを有する層は、多結晶シリコンと非晶質シリコンとの積層構造を有することを特徴とするマイクロマシン。
請求項１または２において、
前記多結晶シリコンを有する層は、多結晶シリコン、非晶質シリコン、またはシリコンと金属との化合物のいずれか二つ以上の層を積層した積層構造を有することを特徴とするマイクロマシン。
請求項１または２において、
前記多結晶シリコンを有する層は、結晶成長の方向が異なる多結晶シリコンを積層した積層構造を有することを特徴とするマイクロマシン。
請求項１または２において、
前記多結晶シリコンを有する層は、部分的に結晶構造が異なる領域を有することを特徴とするマイクロマシン。
請求項１または２において、
前記多結晶シリコンを有する層は、金属を用いて熱結晶化された、または金属を用いてレーザ結晶化された多結晶シリコンを有することを特徴とするマイクロマシン。
請求項１乃至７のいずれか１項において、
前記表面に対向する対向基板を有し、
前記対向基板には、保護層または導電層が設けられていることを特徴とするマイクロマシン。
請求項１乃至７のいずれか１項において、
前記表面に対向する対向基板を有し、
前記対向基板には、前記構造体が設けられていない領域と対向する部分に保護層が設けられていることを特徴とするマイクロマシン。
基板上に、第１の導電層、および前記第１の導電層上の第１の犠牲層を形成し、
導電性を有する膜を成膜し、所定の形状に加工して、ゲート電極、および前記第１の犠牲層上の第２の犠牲層を形成し、
前記ゲート電極上に第１の絶縁層を形成し、
シリコンを有する膜を成膜し、所定の形状に加工して、前記第１の絶縁層を介して前記ゲート電極上に半導体層を、前記第２の犠牲層上に構造層を、それぞれ、形成し、
前記第１の犠牲層の一部および前記第２の犠牲層を除去することを特徴とするマイクロマシンの作製方法。
基板上に、第１の導電層、および前記第１の導電層上の第１の犠牲層を形成し、
導電性を有する膜を成膜し、所定の形状に加工して、ゲート電極、および前記第１の犠牲層上の第２の犠牲層を形成し、
前記ゲート電極上に第１の絶縁層を形成し、
シリコンを有する膜を成膜し、所定の形状に加工して、前記第１の絶縁層を介して前記ゲート電極上に半導体層を、前記第２の犠牲層上に構造層を、それぞれ、形成し、
前記半導体層および前記構造層上に第２の絶縁層を形成し、
前記第２の絶縁層上に第２の導電層を形成し、
前記第２の絶縁層の一部を除去して、前記第１の犠牲層の一部および前記第２の犠牲層の一部を露出させ、
前記第１の犠牲層の一部および前記第２の犠牲層を除去することを特徴とするマイクロマシンの作製方法。
請求項１０または１１において、
前記シリコンを有する膜は、金属を用いて熱結晶化、または金属を用いてレーザ結晶化されたことを特徴とするマイクロマシンの作製方法。
請求項１０乃至１２のいずれか１項において、
前記基板と対向するように、第３の導電層が形成された対向基板を貼り合わせることを特徴とするマイクロマシンの作製方法。
基板上に、第１の導電層、および前記第１の導電層上の第１の犠牲層を形成し、
導電性を有する膜を成膜し、所定の形状に加工して、ゲート電極と、前記第１の犠牲層上に第２の犠牲層とを、それぞれ、形成し、
前記ゲート電極上に第１の絶縁層を形成し、
シリコンを有する膜を成膜し、所定の形状に加工して、前記第１の絶縁層を介して前記ゲート電極上に半導体層を、前記第２の犠牲層上に構造層を、それぞれ、形成し、
導電性を有する膜を成膜し、所定の形状に加工して、前記半導体層および前記構造層上に、それぞれ、第２の導電層を形成し、
前記第１の犠牲層の一部および前記第２の犠牲層を除去することを特徴とするマイクロマシンの作製方法。
基板上に、第１の導電層および第１の犠牲層を積層して形成し、
導電性を有する膜を成膜し、所定の形状に加工して、ゲート電極と、前記第１の犠牲層上に第２の犠牲層とを、それぞれ、形成し、
前記ゲート電極上に第１の絶縁層を形成し、
シリコンを有する膜を成膜し、所定の形状に加工して、前記第１の絶縁層を介して前記ゲート電極上に半導体層を、前記第２の犠牲層上に構造層を、それぞれ、形成し、
導電性を有する膜を成膜し、所定の形状に加工して、前記半導体層および前記構造層上に、それぞれ、第２の導電層を形成し、
前記第２の導電層上に第２の絶縁層を形成し、
前記第２の絶縁層上に第３の導電層を形成し、
前記第２の絶縁層の一部を除去して、前記第１の犠牲層の一部および前記第２の犠牲層の一部を露出させ、
前記第１の犠牲層の一部および前記第２の犠牲層を除去することを特徴とするマイクロマシンの作製方法。
請求項１４または１５において、
前記半導体層は、非晶質半導体もしくは微結晶を有する半導体、および、不純物を添加した半導体との積層であることを特徴とするマイクロマシンの作製方法。
基板上に、第１の導電層および第１のゲート電極を形成し、
前記第１のゲート電極上に第１の絶縁層を形成し、
前記第１の導電層上と、前記第１の絶縁層を介して前記第１のゲート電極上とに、それぞれ、半導体層を形成し、
前記第１のゲート電極上の半導体層上に第２の絶縁層を形成し、
導電性を有する膜を成膜し、所定の形状に加工して、前記第１の導電層上の半導体層上に第２の導電層を、前記第１のゲート電極上の半導体層上に第２のゲート電極を、それぞれ、形成し、
前記第１の導電層の一部、または前記第２の導電層の一部もしくは全部を除去することを特徴とするマイクロマシンの作製方法。
基板上に、第１の導電層および第１のゲート電極を形成し、
前記第１のゲート電極上に第１の絶縁層を形成し、
前記第１の導電層上と、前記第１の絶縁層を介して前記第１のゲート電極上とに、それぞれ、半導体層を形成し、
前記第１のゲート電極上の半導体層上に第２の絶縁層を形成し、
導電性を有する膜を成膜し、所定の形状に加工して、前記第１の導電層上の半導体層上に第２の導電層を、前記第１のゲート電極上の半導体層上に第２のゲート電極を、それぞれ、形成し、
前記第１の導電層上の半導体層を除去することを特徴とするマイクロマシンの作製方法。
基板上に、第１の導電層および第１のゲート電極を形成し、
前記第１のゲート電極上に第１の絶縁層を形成し、
前記第１の導電層上と、前記第１の絶縁層を介して前記第１のゲート電極上とに、それぞれ、半導体層を形成し、
前記第１のゲート電極上の半導体層上に第２の絶縁層を形成し、
導電性を有する膜を成膜し、所定の形状に加工して、前記第１の導電層上の半導体層上に第２の導電層を、前記第１のゲート電極上の半導体層上に第２のゲート電極を、それぞれ、形成し、
前記第２の導電層および前記第２のゲート電極上に、第３の絶縁層を形成し、
前記第３の絶縁層上に第３の導電層を形成し、
前記第３の絶縁層の一部を除去し、前記第１の導電層の一部または前記第２の導電層の一部を露出させ、
前記第１の導電層の一部もしくは全部、または前記第２の導電層の一部もしくは全部を除去することを特徴とするマイクロマシンの作製方法。
基板上に、第１の導電層および第１のゲート電極を形成し、
前記第１のゲート電極上に第１の絶縁層を形成し、
前記第１の導電層上と、前記第１の絶縁層を介して前記第１のゲート電極上とに、それぞれ、半導体層を形成し、
前記第１のゲート電極上の半導体層上に第２の絶縁層を形成し、
導電性を有する膜を成膜し、所定の形状に加工して、前記第１の導電層上の半導体層上に第２の導電層を、前記第１のゲート電極上の半導体層上に第２のゲート電極を、それぞれ、形成し、
前記第２の導電層および前記第２のゲート電極上に、第３の絶縁層を形成し、
前記第３の絶縁層上に第３の導電層を形成し、
前記第３の絶縁層の一部を除去し、前記第１の導電層上の半導体層の一部を露出させ、
前記第１の導電層上の半導体層を除去することを特徴とするマイクロマシンの作製方法。