KR101313123B1

KR101313123B1 - 미소 구조체 및 그 제조방법

Info

Publication number: KR101313123B1
Application number: KR1020060048023A
Authority: KR
Inventors: 마유미 야마구치; 코나미 이즈미
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2005-05-31
Filing date: 2006-05-29
Publication date: 2013-10-14
Also published as: CN1872657B; KR20060124599A; US7683429B2; US20060267153A1; CN1872657A

Abstract

마이크로머신을 형성하는 미소 구조체는 종래에 실리콘 웨이퍼를 사용해서 제작되는 것이 주류이다. 이것을 고려하여, 본 발명은, 절연 기판 상에 미소 구조체가 형성되는 마이크로머신의 제조방법을 제공한다. 본 발명은, 금속 원소를 사용하여 열 결정화 또는 레이저 결정화에 의해 결정화된 다결정 실리콘을 포함하는 층을 구비하고 이 층 위 또는 아래에 공간을 포함하는 마이크로머신을 제공한다. 이러한 다결정 실리콘은 절연 표면 위에 형성될 수 있으며, 높은 강도를 가지므로, 미소 구조체로 사용될 수 있다. 그 결과, 절연 기판 상에 형성된 미소 구조체와 이 미소 구조체를 구비한 마이크로머신이 제공될 수 있다.

미소 구조체, 마이크로머신, 다결정 실리콘, 공간, 절연 표면

Description

미소 구조체 및 그 제조방법{MICROSTRUCTURE AND MANUFACTURING METHOD OF THE SAME}

도1a 내지 도 1c는 본 발명의 미소 구조체의 제작 공정을 설명하는 도면.

도2a 및 도 2b는 본 발명의 미소 구조체의 제작 공정을 설명하는 도면.

도3a 내지 도 3c는 본 발명의 미소 구조체의 제작 공정을 설명하는 도면.

도4a 및 도 4b는 본 발명의 미소 구조체의 제작 공정을 설명하는 도면.

도5는 본 발명의 미소 구조체의 구조를 설명하는 도면.

도6은 본 발명의 미소 구조체를 가지는 반도체장치를 설명하는 도면.

도7a 및 도 7b는 본 발명의 미소 구조체의 제작 공정을 설명하는 도면.

도8은 본 발명의 미소 구조체의 구조를 설명하는 도면.

도9a 및 도 9b는 본 발명의 미소 구조체의 제작 공정을 설명하는 도면.

도10a 및 도 10b는 본 발명의 미소 구조체를 설명하는 도면.

본 발명은, 절연 표면 상에 형성된 미소 구조체 및 그 제조방법에 관한 것이다.

최근, MEMS(Micro Electro Mechanical System)라고 불리는 미소 기계 시스템의 연구가 활발히 진척되고 있다. MEMS은, 미소 전기 기계 시스템의 약칭으로, 간단히 마이크로머신으로 불리는 일도 있다. 마이크로머신이란, 일반적으로는, 반도체 미세가공 기술을 사용해서 "입체 구조를 갖고 가동하는 미소 구조체" 및 "반도체 소자를 가지는 전자회로"를 집적화한 미세 디바이스를 가리킨다. 상기 미소 구조체는 반도체 소자와 달리, 구조가 입체적으로 가동부를 가진다. 그리고, 스위치, 가변 용량, 또는 액추에이터 등의 기능을 가지는 것을 특징으로 한다.

마이크로머신은, 전자회로에 의해 자신의 미소 구조체를 제어할 수 있다. 따라서, 종래의 컴퓨터를 사용한 장치와 같이 중앙처리 제어형이 아니라, 센서에 의해 얻은 정보를 전자회로에 의해 처리해서 액추에이터 등을 거쳐서 행동을 일으킨다고 하는 일련의 동작을 행하는, 자율 분산형의 시스템을 구축할 수 있다고 생각되고 있다.

상기 마이크로머신에 대해서는 수많은 연구가 행해지고 있다(특허문헌1 참조). 특허문헌1에는, 박막형의 결정화 처리된 기계적 장치가 기재되어 있다.

[특허문헌1]

일본국 공개특허공보 특개 2004-1201호 공보

마이크로머신을 구성하는 미소 구조체는, 실리콘 웨이퍼를 사용한 반도체 소자 제작의 프로세스에 의해 제작되고 있다. 특히, 구조체를 제작하는데에 충분한 두께나 강도를 가지는 재료를 얻기 위해서, 실용화되어 있는 마이크로머신은, 실리콘 웨이퍼를 사용해서 제작되는 것이 주류이다. 그러나, 미소 구조체를 제작할 경우에는 희생층 에칭 등, 반도체 소자를 제작하는 경우와는 다른 프로세스를 가진다.

또한, 미소한 구조를 가지는 마이크로머신의 양산성을 감안하여, 제작 비용의 저감이 요망되고 있다.

이를 감안하여, 본 발명은, 실리콘 웨이퍼 위에 형성되는 것이 아닌 미소 구조체, 및 미소 구조체를 가지는 마이크로머신을 제공하는 것을 과제로 한다. 또한 본 발명은, 미소 구조체 및 마이크로머신의 제조방법을 제공하는 것을 과제로 한다.

상기 과제를 해결하기 위해서, 본 발명의 마이크로머신(이하, 반도체장치라고 부른다)을 구성하는 미소 구조체는, 금속 원소을 사용해서 열결정화 또는 레이저 결정화된 다결정 실리콘을 갖는 층을 가지고, 이 층의 아래쪽 또는 위쪽에 공간(중공이라고도 부른다)을 가지는 반도체장치를 특징으로 한다. 이러한 다결정 실리콘은, 유리 기판을 대표로 하는 절연 표면 상에 형성 할 수 있고, 강도도 높기 때문에 미소 구조체로서 이용할 수 있다.

공간은, 단층 구조를 가져도, 적층 구조를 가져도 좋다. 이러한 공간은, 콘택홀을 거쳐서 도입되는 에칭제에 의해, 희생층을 제거함으로써 형성된다. 그 때문에, 반도체장치의 어떤 단면도에서 볼 경우, 적층 구조 내부의 공간은 콘택홀 등에 의해 연결되어 있어도 좋다. 그 결과, 희생층을 제거하는 공정을 적게 할 수 있다.

이러한 공간에 의해, 다결정 실리콘을 갖는 층이 가동하는 반도체장치를 제공할 수 있다. 가동이란, 상하 좌우로 이동하는 것, 또한 어떤 축을 중심으로 회전하는 것을 포함한다. 가동시키기 위해서는, 압력, 정전력, 또는 전자력을 이용할 수 있다.

구체적인 본 발명을 이하에 나타낸다.

본 발명의 일 형태는, 미소 구조체가 절연 표면 상에 설치된 제 1층과, 제 1층 위에 설치된 다결정 실리콘을 가지는 제2층을 갖는다. 다결정 실리콘은, 금속을 사용해서 결정화된 다결정 실리콘이다. 제 1층과, 제2층과의 사이에는 공간을 갖는다.

본 발명의 다른 형태는, 미소 구조체는 절연 표면 상에 설치된 제 1층과, 제 1층 위에 설치된 다결정 실리콘을 가지는 제2층을 갖는다. 다결정 실리콘은, 금속을 사용해서 결정화된 다결정 실리콘이다. 제 1층 위에 설치된 금속, 금속 화합물, 실리콘 산화물 또는 실리콘 질화물을 갖는 층이 에칭법에 의해 제거된다. 제 1층과, 제2층과의 사이에는 공간을 갖는다.

본 발명의 다른 형태는, 미소 구조체가 절연 표면 상에 설치된 제 1층과, 제 1층 위에 설치된 다결정 실리콘을 가지는 제2층을 갖는다. 다결정 실리콘은, 금속 을 사용해서 결정화된 다결정 실리콘이다. 제 1층 위에 설치된 금속, 금속 화합물, 실리콘 산화물 또는 실리콘 질화물을 갖는 층이 에칭법에 의해 제거된다. 제2층은, 절연 표면 또는 제 1층에 접하지 않는 부분을 갖는다.

본 발명의 다른 형태는, 미소 구조체가 절연 표면 상에 설치된 제 1층과, 제 1층 위에 설치된 다결정 실리콘을 가지는 제2층을 갖는다. 다결정 실리콘은, 금속을 사용해서 결정화된 다결정 실리콘이다. 제 1층 위에 설치된 금속, 금속 화합물, 실리콘 산화물 또는 실리콘 질화물을 갖는 층이 에칭법에 의해 제거된다. 제2층은, 절연 표면 또는 제 1층에 접하지 않는 부분을 가지는 대들보 구조를 갖는다.

본 발명에 있어서, 제2층은, 다결정 실리콘과, 비정질 실리콘을 적층한 구조를 가질 수 있다. 또한 본 발명에 있어서, 제2층은, 다결정 실리콘이 적층된 구조를 가지고, 다결정 실리콘의 결정 상태가 달라도 된다.

본 발명의 다른 형태는, 절연 표면 상에, 비정질 실리콘을 갖는 층을 형성하고, 비정질 실리콘을, 금속 원소을 사용해서 결정화해서 다결정 실리콘으로 하고, 다결정 실리콘을 갖는 층의 위쪽 또는 아래쪽에 공간을 형성하는 것을 특징으로 하는 미소 구조체의 제조방법이다.

본 발명의 다른 형태는, 절연 표면 상에 제 1층을 형성하고, 제 1층 위에 제 3층을 형성하고, 제 3 층 위에 비정질 실리콘을 가지는 제2층을 형성하고, 비정질 실리콘을, 금속 원소를 사용해서 결정화해서 다결정 실리콘으로 하고, 제 3 층을 에칭에 의해 제거하는 것을 특징으로 하는 미소 구조체의 제조방법이다.

본 발명의 다른 형태는, 절연 표면 상에, 제 1층을 형성하고, 제 1층 위에, 제 3층을 형성하고, 제 3 층 위에 비정질 실리콘을 가지는 제2층을 형성하고, 비정질 실리콘을, 금속 원소를 사용해서 결정화해서 다결정 실리콘으로 하고, 다결정 실리콘을 덮는 절연층을 형성하고, 절연층에 콘택홀을 형성하고, 콘택홀을 거쳐서 에칭제를 도입해서 제 3 층을 에칭에 의해 제거하는 것을 특징으로 하는 미소 구조체의 제조방법이다.

본 발명의 다른 형태는, 절연 표면 상에, 제 1층을 형성하고, 제 1층 위에, 제 3층을 형성하고, 제 3층 위에 비정질 실리콘을 가지는 제2층을 형성하고, 비정질 실리콘을, 금속 원소를 사용해서 결정화해서 다결정 실리콘으로 하고, 제 3층을 에칭에 의해 제거함으로써, 제2층이 절연 표면 또는 절연 표면 위에 형성된 층과 접하지 않고 있는 부분을 갖는 것을 특징으로 하는 미소 구조체의 제조방법이다.

본 발명의 다른 형태는, 절연 표면 상에, 제 1층을 형성하고, 제 1층 위에, 제 3층을 형성하고, 제 3 층 위에, 비정질 실리콘을 가지는 제2층을 형성하고, 비정질 실리콘을, 금속 원소를 사용해서 결정화해서 다결정 실리콘으로 하고, 제 3 층을 에칭에 의해 제거함으로써, 제2층이 대들보 구조를 갖는 것을 특징으로 하는 미소 구조체의 제조방법이다.

본 발명의 다른 형태는, 절연 표면 상에, 제 1층을 형성하고, 제 1층 위에, 제 3 층을 형성하고, 제 3 층 위에, 비정질 실리콘을 가지는 제2층을 형성하고, 비정질 실리콘을, 금속 원소을 사용해서 결정화해서 다결정 실리콘으로 하고, 제 3 층을 에칭에 의해 제거함으로써, 제2층을 대들보 구조로 하고, 제2층을, 압력, 정전력, 또는 전자력에 의해 가동시키는 것을 특징으로 하는 미소 구조체의 제조방법 이다.

본 발명에 있어서, 결정화에는 열결정화 또는 레이저 결정화를 사용할 수 있다. 또한, 본 발명에 있어서, 금속 원소를 비정질 실리콘의 일부에 도포함으로써, 선택적으로 결정화된 다결정 실리콘을 형성해도 좋다. 또한, 본 발명에 있어서, 레이저를 비정질 실리콘의 일부에 조사함으로써, 선택적으로 결정화된 다결정 실리콘을 형성해도 좋다.

(실시예)

본 발명의 실시형태와 실시예에 대해서, 도면을 사용해서 이하에서 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않는다. 본 발명의 취지 및 그 범위에서 일탈하지 않고 그것의 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해되기 때문이다. 따라서, 본 발명은 이하에 나타내는 실시형태 및 실시예의 기재 내용에만 한정해서 해석되는 것은 아니다. 또한, 도면을 사용해서 본 발명의 구성을 설명함에 있어서, 같은 것을 가리키는 부호는 다른 도면간에서도 공통되어 사용한다.

(실시형태1)

본 실시형태에서는, 본 발명의 미소 구조체를 가지는 반도체장치의 구성예, 및 그 제조방법에 대해서 도면을 사용하여 설명한다.

본 발명의 미소 구조체를 가지는 반도체장치는, 마이크로머신의 분야에 속하 는 것이며, 마이크로미터로부터 밀리미터 단위의 크기를 가진다. 또한 본 발명의 미소 구조체를 가지는 반도체장치는, 어떤 기계장치의 부품으로서 삽입되기 위해서 제작되는 경우에는, 조립시에 취급하기 쉽도록, 미터 단위의 크기를 가질 경우도 있다.

우선 도6에, 본 발명의 미소 구조체를 가지는 반도체장치의 개념도를 나타낸다.

본 발명의 반도체장치(11)는, 반도체 소자를 가지는 전기회로부(12), 및 미소 구조체로 구성되어 있는 구조체부(13)와 조합해서 사용할 수 있다. 전기회로부(12)는, 미소 구조체를 제어하는 제어회로(14)와, 외부의 제어장치(10)와 통신을 행하는 인터페이스(15) 등을 가진다. 또한 구조체부(13)는, 미소 구조체로 각각 이루어진 센서(16), 액추에이터(17), 스위치 등을 가진다. 액추에이터란, 신호(주로 전기신호)를 물리량으로 변환하는 구성요소이다.

또한 전기회로부(12)는, 구조체부(13)가 얻은 정보를 처리하기 위한 중앙연산처리장치 등을 가지는 것도 가능하다.

외부의 제어장치(10)는, 반도체장치(11)를 제어하는 신호를 송신하거나, 반도체장치(11)가 얻은 정보를 수신하거나, 또는 반도체장치(11)에 구동전력을 공급하는 등의 동작을 행한다.

본 발명의 미소 구조체를 가지는 반도체장치는 상기 구성예만 한정될 일은 없다. 즉, 본 발명은 전기회로에 의해 제어되는 미소 구조체를 가지고, 새로운 미 소 구조체를 제공하는 것을 특징으로 한다.

종래, 밀리미터 단위 이하라고 하는 미소한 대상물을 다룰 경우, 미소한 대상물의 구조를 확대하여, 인간이나 컴퓨터가 그 정보를 얻어 정보처리 및 동작의 결정을 행하고, 그리고, 그 동작을 축소해서 미소한 대상물에 전한다고 하는 프로세스를 필요로 하고 있었다.

그러나, 본 발명의 미소 구조체를 가지는 반도체장치는, 인간이나 컴퓨터가 상위 개념적인 명령을 전해주는 것만으로, 미소한 물건을 다루는 것이 가능하게 된다. 즉, 인간이나 컴퓨터가 목적을 결정해서 명령을 전해주면, 미소 구조체를 가지는 반도체장치는 대상물의 정보를 얻어서 정보처리를 행하고, 행동을 취할 수 있다.

상기 예에서는, 대상물이 미소한 것이라고 가정했다. 이것은 예를 들면 대상물 자체는 미터 단위의 크기를 가지지만, 그 대상물로부터 발생하는 미소한 신호(예를 들면 빛이나 압력의 미소한 변화) 등을 포함하는 것으로 하고 있다.

다음에 본 발명의 미소 구조체를 제작하는 방법에 대해서, 도면을 사용하여 설명한다. 도면에 있어서, 상측에는 평면도를 나타내고, 하측에는 평면도 0-P에 있어서의 단면도를 나타낸다.

본 발명의 미소 구조체는, 절연성 표면을 가지는 기판(이하, 절연 기판이라고 한다) 위에 형성하는 것을 특징으로 한다. 절연성 기판이란, 유리 기판, 석영 기판, 플라스틱 기판 등이다. 더욱이, 금속 등의 도전성 기판이나, 실리콘 등의 반도체성 기판 위에 절연성을 갖는 층을 형성한 기판을 사용하는 것도 가능하다. 플 라스틱 기판에 미소 구조체를 형성함으로써, 유연성이 높고, 박형의 반도체장치를 형성할 수 있다. 또한 유리 기판을 연마 등에 의해 얇게 함으로써, 박형의 반도체장치를 형성할 수도 있다.

우선, 절연 표면을 가지는 기판(101) 위에 하지막(102)을 형성한다(도1a 참조). 하지막(102)은 산화 실리콘막, 질화 실리콘 막 또는 산화 질화 실리콘 막 등의 절연층을 단층 또는 적층 구조로 형성할 수 있다. 본 실시형태에서는 하지막(102)으로서 2층 구조를 사용할 경우를 설명하지만, 하지막(102)은 단층 구조 또는 2층 이상의 적층 구조를 사용해도 된다.

하지막(102)의 1층째로서는, 플라즈마 CVD법을 사용하여, SiH₄, NH₃, N₂0 및 H₂을 반응 가스로서 성막되는 산화 질화 실리콘 막을 10∼200nm(바람직하게는 50∼100nm) 형성할 수 있다. 본 실시형태에서는, 막두께 50nm의 산화 질화 실리콘 막을 형성한다. 이어서 하지막(102)의 2층째에, 플라즈마 CVD법을 사용하여, SiH₄ 및 N₂0을 반응 가스로서 성막되는 산화 질화 실리콘 막을 50∼200nm(바람직하게는 100∼150nm)의 두께로 적층형성할 수 있다. 본 실시형태에서는 막두께 100nm의 산화 질화 실리콘 막을 형성한다.

다음에, 미소 구조체를 구성하는 제1 구조층(103)이 되는 비정질 실리콘층 또는 다결정 실리콘 막을 성막하여, 임의의 형상으로 패터닝한다(도1a 참조). 다결정 실리콘 막은, 규소를 가지는 재료로 형성할 수 있다. 규소를 가지는 재료에는, 규소로 이루어지는 재료, 게르마늄을 0.01∼4.5 atomic% 정도로 가지는 실리콘 게 르마늄 재료가 있다. 또한 상기 실리콘 막에는, 결정 상태를 가지는 것, 비정질 상태를 가지는 것을 사용할 수 있지만, 본 실시형태에서는, 비정질 실리콘 막을 형성하고, 금속 원소를 사용한 가열처리에 의해, 결정화된 다결정 실리콘 막을 사용한다. 가열처리에는, 가열로, 레이저 조사, 혹은 레이저광 대신에 램프에서 발생되는 빛의 조사(이하, 램프 어닐로 표기한다), 또는 그것들을 조합해서 사용할 수 있다.

상기한 바와 같은 구조층은, 필요한 두께를 얻기 위해서, 다층 구조로 하는 것도 가능하다. 예를 들면, 비정질 실리콘 막의 성막과, 가열처리에 의한 결정화를 반복함으로써 다결정 실리콘의 적층 구조를 형성할 수 있다. 이 가열처리에 의해, 먼저 형성된 다결정 실리콘 막 내부의 응력을 완화하여, 막 벗겨짐이나 기판의 변형을 막을 수 있다. 또한 한층 더 막내의 응력을 완화하기 위해서, 패터닝도 포함시켜서 반복할 수도 있다.

또한 구조층은, 결정 상태가 다른 막을 적층해서 사용해도 된다. 예를 들면 비정질 실리콘 막과, 다결정 실리콘 막의 적층 구조를 사용할 수 있다.

이와 같이 적층 구조를 사용할 경우, 내부응력이 큰 재료를 구조층으로서 이용할 경우, 한번에 두꺼운 구조층을 성막할 수 없다. 이 경우에는, 성막과 패터닝을 반복하여, 구조층을 형성하는 것도 가능하다.

또한 다결정 실리콘의 제작에 있어서, 레이저 조사를 사용할 경우, 연속발진형의 레이저빔(CW 레이저빔)이나 펄스 발진형의 레이저빔(펄스 레이저 빔)을 사용할 수 있다. 레이저빔으로서는, Ar 레이저, Kr 레이저, 엑시머 레이저, YAG 레이 저, Y₂0₃ 레이저, YVO₄레이저, YLF 레이저, YAlO₃레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저 또는 금 증기 레이저 중 1종 또는 복수종에서 발진되는 레이저빔을 사용할 수 있다. 이러한 레이저빔의 기본파, 및 해당 기본파의 제2고조파 내지 제4고조파의 레이저빔을 조사함으로써 대입경의 결정을 얻을 수 있다. 예를 들면 Nd:YVO₄레이저(기본파 1064nm)의 제2고조파(532nm)나 제3고조파(355nm)을 사용할 수 있다. 이 때 레이저의 에너지 밀도는 0.01∼100MW/cm²정도(바람직하게는 0.1∼10MW/cm²)가 필요하다. 그리고, 레이저를 주사 속도를 10∼2000cm/sec 정도로서 조사한다.

또한 연속발진의 기본파의 레이저빔과 연속발진의 고조파의 레이저빔을 조사하도록 하여도 좋다. 이와 달리, 연속발진의 기본파의 레이저빔과 펄스 발진의 고조파의 레이저빔을 조사하도록 하여도 좋다. 복수의 레이저빔을 조사함에 의해, 에너지를 공급할 수 있다.

또한, 펄스 발진형의 레이저빔으로서, 반도체막이 레이저빛에 의해 용융하고나서 고화할 때까지, 다음의 펄스의 레이저빛을 조사할 수 있도록 하는 발진 주파수로 레이저를 발진시키는 레이저빔을 사용할 수도 있다. 이러한 주파수에서 레이저빔을 발진시킴으로써 주사 방향을 향해서 연속적으로 성장한 결정립을 얻을 수 있다. 구체적인 레이저빔의 발진 주파수는 10MHz 이상이다. 보통 이용되고 있는 몇십 Hz∼몇백 Hz의 주파수대보다도 현저하게 높은 주파수대를 사용한다.

그 이외의 가열처리로서 가열로를 사용할 경우에는, 비정질 반도체막을 400 ∼550℃에서 2∼20시간 걸려 가열한다. 이 때, 서서히 고온이 되도록 온도를 400∼550℃의 범위에서 다단계로 설정하면 좋다. 최초의 400℃ 정도의 저온 가열공정에 의해, 비정질 반도체막의 수소 등이 방출된다. 이에 따라, 결정화시의 막 표면의 거칠음을 저감할 수 있다. 더욱이, 결정화를 촉진시키는 금속 원소, 예를 들면 니켈(Ni)을 비정질 반도체막 위에 형성하면, 가열온도를 저감할 수 있어 바람직하다. 금속 원소로서는, 철(Fe), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu), 금(Au), 코발트(Co) 등의 금속을 사용할 수도 있다.

더욱이 가열로에 덧붙여, 상기와 같은 레이저 조사를 행하여, 다결정 실리콘을 형성해도 좋다.

이와 같이 형성된 다결정 실리콘은, 금속 원소를 사용한 가열처리를 행함으로써 결정 구조가 단결정을 사용했을 경우와 거의 동일하다. 그 결과, 구조층의 재료로서 사용되는 금속 원소를 사용하지 않는 가열처리에 의해 제작되는 다결정 실리콘에 비교해서 인성이 높은 구조층(103)을 얻을 수 있다. 이것은, 금속 원소를 사용한 가열처리에 의해 결정립계가 연속하고 있는 다결정 실리콘을 만들 수 있기 때문이다. 결정립계가 연속하고 있는 다결정 실리콘은, 비정질 실리콘이나, 금속 원소를 사용하지 않는 가열처리에 의해 얻어지는 다결정 실리콘과 다르게, 결정립계에서 공유결합이 도중에 끊어지는 일이 없다. 그 때문에 결정립계가 결함이 되어서 발생하는 응력집중이 발생하지 않고, 결과적으로 금속 원소를 사용하지 않고 형성된 다결정 실리콘에 비교해서 파괴응력이 높아진다. 더욱이, 결정립계가 연속하고 있음으로써 전자의 이동도가 크기 때문에, 구조체를 정전력으로 제어할 경우의 재료로서 적합하다.

더욱이, 제 1 구조층(103)은, 결정화를 조장시키는 금속 원소를 포함하면, 도전성을 가질 수 있어, 구조체를 정전력으로 제어하는 본 발명의 반도체장치에 적합하다.

또한, 금속 원소는 반도체장치의 오염원이 되기 때문에, 결정화한 후에 제거하는 것도 가능하다. 이 경우, 금속 원소를 사용한 가열처리후, 실리콘막 위에 게터링 씽크가 되는 층을 형성하고, 가열함에 의해, 금속 원소를 게터링 싱크로 이동시킬 수 있다. 게터링 씽크에는, 다결정 반도체막이나 불순물이 첨가된 반도체막을 사용할 수 있다. 예를 들면, 반도체막 위에 아르곤 등의 불활성 원소가 첨가된 다결정 반도체막을 형성하고, 이것을 게터링 씽크로서 적용할 수 있다. 불활성 원소를 첨가함으로써, 다결정 반도체막에 왜곡을 생기게 할 수 있고, 왜곡에 의해 효율적으로 금속 원소를 포획할 수 있다. 또한, 인 등의 원소를 첨가한 반도체막를 형성함으로써, 금속 원소를 포획할 수도 있다.

이러한 공정에 의해 제작된 제 1 구조층(103)을 사용할 수 있다. 또한 구조층(103)에 도전성이 필요한 경우에는, 구조층(103)에 인이나 비소, 붕소 등의 불순물 원소를 첨가하는 것도 가능하다. 도전성을 갖게 한 구조체는, 정전력으로 제어하는 본 발명의 반도체장치에 적합하다.

제 1 구조층(103)에 불순물 영역을 형성해서 도전성을 향상시켜도 좋다. 불순물 영역은, 포토리소그래피법에 의해 레지스트 마스크를 형성하고, 불순물 원소를 첨가해서 형성할 수 있다. 불순물 원소를 첨가하는 방법은, 이온 도프법 또는 이온 주입법으로 행할 수 있다. N형을 부여하는 불순물 원소로서, 전형적으로는 인(P) 또는 비소(As)을 사용하고, p 형을 부여하는 불순물 원소로서는, 붕소(B)을 사용한다. N형 불순물 영역, 및 p형 불순물 영역에는, 1×10²⁰∼1×10²¹/cm³의 농도범위로 n형을 부여하는 불순물 원소가 첨가된 불순물 영역을 형성할 수 있다.

불순물 영역을 형성한 후, 불순물 원소를 활성화하기 위해서 가열처리를 행해도 된다. 가열처리는, 전술한 조건으로 행하면 좋다.

다음에, 희생층(104)을 성막하고, 임의의 형상으로 패터닝한다(도1a 참조). 희생층(104)은, 텅스텐 등의 금속이나 실리콘을 가지는 화합물(예를 들면 실리콘 산화물이나 실리콘 질화물), 금속이나 실리콘 등의 원소나 화합물인 금속 화합물을 재료로 해서 스퍼터링법이나 CVD법 등을 사용해서 성막할 수 있다. 패터닝에는, 포토리소그래피법을 사용해서 레지스트 마스크를 형성하고, 이방성의 드라이에칭을 행한다. 희생층이란, 나중의 공정에서 제거되는 층을 가리킨다. 희생층을 제거함으로써 공간이 설치되게 된다. 이러한 희생층은, 금속, 금속 화합물, 실리콘, 실리콘 산화물, 또는 실리콘 질화물을 가지는 재료로 형성할 수 있다. 또한 희생층은 도전층이여도, 절연층이어도 된다.

희생층(104)의 막두께는, 희생층(104)의 재료나, 구조체의 구조 및 동작 방법, 희생층을 제거하기 위한 에칭 방법 등, 여러가지 요인을 고려해서 결정된다. 예를 들면 희생층(104)이 지나치게 얇으면 에칭제가 확산하지 않아 에칭되지 않는다. 또한 에칭후에, 희생층(103) 상에 형성되는 구조층의 스틱킹(점착으로도 부른 다)도 생긴다. 더욱이, 구조체를 정전력으로 동작시킬 경우, 희생층이 지나치게 두꺼우면 구동할 수 없게 될 우려가 있다. 그 때문에, 정전력에 의한 구동을 행할 경우, 희생층(104)은 예를 들면 0.5㎛ 이상 3㎛ 이하의 두께를 가지고, 1㎛∼2.5㎛을 가지면 바람직하다.

또한 내부응력이 큰 재료를 희생층으로서 이용할 경우, 한번에 두꺼운 희생층을 성막하는 것이 어렵다. 이 경우에는, 성막이나 패터닝을 반복하여, 희생층을 두껍게 형성하는 것도 가능하다. 즉 희생층은, 단층 구조이어도, 적층 구조이어도 된다.

다음에, 미소 구조체의 상부를 구성하는 제2 구조층(105)을 형성한다. 제2 구조층(105)은, 비정질 실리콘 막 또는 다결정 실리콘 막을 형성하고, 임의의 형상으로 패터닝한다 (도1b 참조). 이 때, 희생층(104)의 일부가 노출하도록 한다(도1b 평면도 참조). 제2 구조층(105)은, 제1구조층(103)과 같은 재료, 같은 결정구조를 갖는 것을 사용할 수 있다. 그리고, 제1구조층(103)과 마찬가지로, 금속 원소를 사용한 가열처리에 의해 다결정 실리콘층을 제작할 수 있다.

이러한 공정에 의해 제작된 다결정 실리콘은, 제2 구조층(105)에 사용할 수 있다. 가열처리에 사용된 금속 원소를 그대로 갖는 것에 의해, 다결정 실리콘은 도전성을 가질 수 있다. 또한 제2 구조층(105)에 도전성이 필요한 경우에는, 제1 구조층(103)와 마찬가지로 불순물 원소를 첨가하는 것도 가능하다.

불순물 영역을 형성한 후, 불순물 원소의 활성화를 행해도 된다. 활성화 수단은, 제1구조층(103)의 경우와 같다.

상기 제2 구조층(105)의 성막은, 필요한 두께를 얻기 위해서, 제1구조층(103)과 마찬가지로 다층 구조로 하는 것도 가능하다.

제2 구조층(105)의 재료 및 막두께는, 제1 구조층(103)과의 밀착성, 희생층(104)의 두께, 제2 구조층(105)의 재료, 구조체의 구조, 또는 희생층 에칭의 방법 등 여러가지 요인을 고려해서 결정할 수 있다. 예를 들면, 본 실시형태의 실리콘 막을 사용해서 구조층(105)을 제작할 경우, 막두께는 1㎛ 이상 10㎛ 이하를 가지는 것이 바람직하다.

이러한 제2 구조층(105)의 재료로서 내부응력의 분포 차이가 큰 재료를 사용하면 제2 구조층(105)에 휘어짐이 생길 우려가 있다. 그렇지만, 제2 구조층(105)의 휘어짐을 이용해서 구조체를 구성하는 것도 가능하다.

또한 제2 구조층(105)을 두껍게 성막하면 내부응력에 분포가 생겨, 휘어짐이나 스틱킹(또한 점착으로로 부른다)의 원인이 된다. 반대로, 제2 구조층(105)의 두께가 얇으면, 희생층 에칭시에 사용하는 용액의 표면장력에 의해 구조체가 들러붙을 우려가 있다. 이것들을 고려하여, 제2 구조층(105)의 막두께를 결정할 수 있다.

다음에, 희생층(104)을 에칭에 의해 제거한다(도1c 참조). 에칭은, 희생층(104)의 재료에 의해 적합한 에칭제 및 에칭 방법에 의해 행할 수 있다. 에칭 방법에는, 웨트에칭법, 또는 드라이에칭법이 있다.

예를 들면 희생층이 텅스텐(W)인 경우, 28%의 암모니아와 31%의 과산화 수소 수를 1:2로 혼합한 용액에 20분 정도 담그는 것으로 행한다. 희생층이 이산화규소인 경우에는, 불산49% 수용액 1에 대하여 불화 암모늄을 7의 비율로 혼합한 버퍼 드 불산을 사용한다.

웨트에칭후의 건조에 있어서는, 모세관현상에 의한 구조체의 스틱킹을 막기 위해서, 점성이 낮은 유기용매(예를 들면 시클로헥산)을 사용해서 린스를 행하거나, 혹은 저온저압의 조건에서 건조시킨다. 이와 달리, 이들 양자의 조합에 의해 행할 수 있다.

또한 희생층은, 대기압 등 고압의 조건에 있어서, F₂나 XeF₂을 사용해서 드라이에칭을 행할 수 있다. 모세관현상에 의한 구조체의 스틱킹을 막기 위해서, 구조체 표면에 발수성을 갖게 하는 플라즈마처리를 행할 수도 있다.

본 실시형태에 있어서, 희생층(104)의 일부는 노출하고 있기 때문에, 콘택홀을 형성하지 않고, 희생층(104)을 제거할 수 있다.

또한 제2 구조층(105)이나 희생층(104)을 덮도록 절연층 등을 형성할 경우, 해당 절연층에 콘택홀을 형성하고, 콘택홀을 거쳐서 에칭제를 도입함으로써, 희생층(104)을 제거할 수 있다.

이러한 공정을 사용해서 희생층(104)을 에칭 제거함으로써, 구조체(106)을 제작할 수 있다.

구조체(106)는, 희생층(104)을 에칭 제거함으로써, 기판 또는 기판에 접합한 제1 구조층(103)에 대하여, 제2 구조층(105)이 고정되지 않고 있거나, 또는 접하지 않고 있는 부분을 가지는 구조가 된다. 이러한 구조로는, 예를 들면, 도1c에 나타나 있는 바와 같은 대들보 구조가 있다. 대들보 구조는 기둥 부분과 대들보 부분을 갖는다.

또한 구조체(106)을 정전력으로 가동시킬 경우, 하지막(102) 밑에 공통 전극이나 제어 전극 등으로서 사용할 수 있는 도전층(107)을 형성해도 좋다(도2a 참조). 또한 하지막(102)을 적층 구조로 하고 있을 경우, 하지막(102)의 사이에 도전층(107)을 형성하는 것도 가능하다(도2b 참조). 도전층(107)은, 텅스텐 등의 금속이나 도전성을 가지는 물질을 재료로서, CVD법 등에 의해 성막할 수 있다. 또한 필요에 따라 임의의 형상으로 패터닝해도 좋다.

구조체(106)을 구성하는 층이, 상면에서 보아서 모서리를 가지는 패턴인 경우, 모서리의 부분이 원형의 모서리를 갖는 형상으로 패터닝하는 것이 바람직하다. 이것은, 나중에 제거되는 희생층(104)에 관해서도 같다. 도7a에는, 도전층(107) 및 희생층(104)을 형성해서 패터닝된 평면도, 및 도7b에는 그것의 단면도를 나타낸다. 이렇게 모서리를 취해 원형의 모서리를 갖는 상태로 패터닝함으로써, 먼지의 발생을 억제하여 수율을 향상시킬 수 있다.

이와 같이 구조체(106)을 구성하는 층은, 가능한 한 매끄러운 형상으로 하는 것이 바람직하다. 이렇게 날카로움이 없는 형상으로 하는 것에 의해, 먼지의 발생을 억제하고, 파괴의 원인이 되는 균열이 들어가기 어려워진다.

또한 상기의 공정에서는 희생층(104) 위에 제2 구조층(105)을 성막하고 있지만, 희생층(104) 위에 절연층을 성막하고, 그 후 제2 구조층(105)을 성막하는 것도 가능하다. 즉 본 발명은, 구조층에 금속 원소를 사용해서 형성된 다결정 실리콘을 사용하는 것을 특징으로 한다. 본 발명은 다른 구성을 가질 수 있으며 한정되지 않 는다.

이와 같이, 희생층(104)과, 제2 구조층(105)과의 사이에 절연층을 형성함으로써 희생층(104)을 제거할 때에, 절연층에 의해 제2 구조층(105)을 보호하여, 제2 구조층(105)의 대미지를 저감할 수 있다.

이상에서 설명한 구조체(106)을 제작하는 방법에 있어서는, 제1 구조층(103), 제2 구조층(105)의 재료, 희생층(104)의 재료, 및 희생층을 제거하는 에칭제의 적당한 조합을 결정한다. 예를 들면 에칭제를 결정한 경우, 제1 구조층(103), 제2 구조층(105)의 재료에 비해, 에칭 레이트가 큰 재료를 사용해서 희생층(104)을 구성하면 좋다.

또한 제1 구조층(103), 제2 구조층(105)을 구성하는 다결정 실리콘층은, 상기의 공정을 사용해서 결정화시킨 다결정 실리콘을 갖는 층과, 비정질 실리콘을 갖는 층을 적층할 수 있다는 전술한 바와 같다. 이렇게 적층 구조를 가지는 구조층을 사용함으로써, 유연함과 경도를 아울러 가지는 구조층을 얻을 수 있다. 또한 적층시키는 층의 두께의 비율에 의해, 유연함과 단단함의 밸런스를 결정할 수 있다.

또한 니켈 실리사이드와 같은 규소 합금은 일반적으로 강도가 높은 것이 알려져 있다. 반도체막의 가열처리시에 사용하는 금속을 반도체막 중의 전체 또는 선택적으로 남겨 두고, 적당한 열처리를 가함으로써, 한층 더 단단하고, 도전성이 높은 구조체를 제작할 수 있다.

또한 상기와 같은 결정화에 사용한 금속을 남긴 층과, 다결정 실리콘을 갖는 층을 적층시킴으로써, 도전성이 우수하고, 유연한 재료를 얻을 수 있다. 또한 비정 질 실리콘과 실리사이드를 갖는 층을 적층함으로써, 도전성이 우수하고, 단단한 재료로 할 수 있다.

또한 금속을 전체면에 첨가해 레이저 조사나 가열처리를 행했을 경우, 실리콘의 결정 성장 방향이 기판에 대하여 수직방향으로 진행한다. 한편, 금속을 선택적으로 첨가해 레이저 조사나 가열처리를 행하거나, 또는 금속 원소를 사용하지 않고 결정화했을 경우, 결정 성장 방향이 기판에 대하여 평행 방향으로 진행된다. 이 결정 방향이 다른 층을 2층 이상 적층함으로써, 한층 더 인성이 우수한 재료를 얻을 수 있다. 결정 방향이 다른 막이 적층하고 있기 때문에, 한 개의 층에서 균열이 일어나도, 결정 방향이 다른 층에는 균열이 전파하기 어렵다. 그 결과로서 파괴가 발생하기 어려워, 강도가 높은 제 2 구조층(105)을 제작할 수 있다.

그리고 비정질 실리콘을 갖는 층, 다결정 실리콘을 갖는 층, 또는 니켈 실리사이드를 갖는 층은, 필요한 두께를 얻기 위해서, 성막을 반복해서 적층시키는 것도 가능하다.

도10a에 나타나 있는 바와 같이 여러가지 성질을 가지는 실리콘 및 실리콘의 화합물을 적층시킬 수 있다. 도10a에는, 기판(101) 위에, 비정질 실리콘을 갖는 층(150), 다결정 실리콘을 갖는 층(151), 및 니켈 실리사이드를 갖는 층(152)을 적층시킨 경우를 나타낸다. 본 발명은, 구조체를 구성하는 층을 임의로 선택하여, 적층 시킬 수 있다. 또한 상기 공정의 적층은, 용이하게 행하는 것이 가능하다. 따라서, 원하는 성질을 가지는 제 2 구조층(105)을 용이하게 제작하는 것이 가능하다.

더욱이, 상기 공정과 같이 금속을 사용한 결정화는, 선택적으로 금속을 도포함으로써 부분적으로 결정화를 행할 수도 있다. 예를 들면, 상기 제2 구조층(105)의 아래에 희생층(104)이 있는 부분만 금속을 도포하여, 결정화할 수 있다.

상기한 바와 같은 결정화는, 선택적으로 레이저를 조사함으로써 부분적으로 결정화할 수도 있다. 예를 들면, 상기 제2 구조층(105)의 아래에 희생층(104)이 있는 부분(154)만 결정화 할 수 있다. 더구나, 레이저 조건을 변화시킴으로써 도10b에 나타낸 대들보 구조의 기둥 부분(155)에만 비정질 실리콘을 남기고, 대들보 부분을 결정화시키는 것도 가능하다. 이렇게, 결정 상태가 다른 실리콘을 사용하여, 미소 구조체를 형성할 수 있다.

상기 공정과 같이, 금속 원소를 사용해서 가열처리를 행할 경우, 금속 원소를 사용하지 않고 행하는 가열처리와 비교해서 결정화할 수 있으므로, 구조체를 형성하는 기판에 사용할 수 있는 재료의 폭이 넓어진다. 예를 들면, 반도체막을 가열만으로 결정화시킬 경우, 1000℃ 정도의 온도에서 1시간 정도의 가열을 행할 필요가 있다. 따라서, 열에 약한 유리 기판이나, 융점이 1000℃ 이하인 금속을 사용할 수 없다. 그렇지만, 상기 공정을 사용함으로써, 왜곡점이 593℃인 유리 기판 등을 사용하는 것이 가능하게 된다.

이와 같이 본 발명은, 절연 표면 상에 미소 구조체를 제작할 수 있다. 그리고, 해당 반도체 소자에 의해 전기회로를 형성할 수 있어, 미소 구조체의 제어를 행할 수 있다. 이러한 미소 구조체를 가지는 반도체장치는, 제작 비용을 삭감할 수 있다. 또한 종래와 같이 전기회로를 별도 형성하고, 미소 구조체와 전기적으로 접속하는 구성에 비해, 본 발명의 반도체장치의 제조방법에 의해 양산성을 향상시킬 수 있다.

(실시형태2)

본 실시형태에서는, 상기 실시형태와는 다르게, 다결정 실리콘을 절연층으로 끼운 구조체에 대해서, 도3a 내지 도 3c를 사용하여 설명한다. 도면에 있어서, 상측에는 평면도를 나타내고, 하측에는 평면도 0-P에 있어서의 단면도를 나타낸다.

도3a에 나타낸 것과 같이, 절연 기판(201) 위에 하지막(202), 희생층(203)을 형성한다. 이것들의 제조방법은, 실시형태1을 참조할 수 있다. 그리고 구조체를 구성하는 제1 절연층(204)을 형성한다. 제1 절연층에는, 무기 재료 또는 유기 재료를 사용할 수 있다. 무기 재료는, 산화 규소, 질화 규소를 사용할 수 있다. 유기 재료는 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 벤조시클로부텐, 실록산, 폴리실라잔을 사용할 수 있다. 실록산은, 실리콘(Si)과 산소(0)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 방향족 탄화수소) 또는 플루오로기를 사용해도 된다. 또는 치환기로서, 적어도 수소를 포함하는 유기기와, 플루오로기를 사용해도 된다. 폴리실라잔은, 규소(Si)과 질소(N)의 결합을 가지는 폴리머 재료를 출발 원료로서 형성된다.

특히, 제1 절연층(204)에 무기재료를 사용할 경우, 피형성면의 표면을 산화, 또는 질화함으로써 제 1 절연층(204)을 제작할 수 있다. 이러한 산화, 또는 질화하는 수단으로서, 고밀도 플라즈마 처리가 있다. 고밀도 플라즈마 처리란, 플라즈마 밀도가 1×10¹¹cm^-3이상, 바람직하게는 1×10¹¹cm^-3 내지 9×10¹⁵cm^-3이하이며, 마이크로파(예를 들면 주파수 2.45GHz)라고 하는 고주파를 사용한 플라즈마 처리이다. 이러한 조건에서 플라즈마를 발생시키면, 저전자 온도가 0.2eV 내지 2eV가 된다. 이렇게 저전자 온도가 특징인 고밀도 플라즈마는, 활성종의 운동 에너지가 낮다, 따라서, 플라즈마 대미지가 적어, 결함이 적은 막을 형성할 수 있다.

이러한 플라즈마 처리를 가능하게 하는 성막실에, 제1 희생층(203)까지 형성된 기판을 배치하고, 플라즈마 발생용의 전극, 소위 안테나와 피형성체의 거리를 20mm 내지 80mm, 바람직하게는 20mm 내지 60mm로 하여 성막 처리를 행한다. 이러한 고밀도 플라즈마 처리는, 저온 프로세스(기판 온도 400℃ 이하)의 실현이 가능해 진다. 그 때문에, 내열성이 낮은 유리나 플라스틱을 절연 기판(201)으로서 이용할 수 있다.

이러한 절연층의 성막 분위기는 질소 분위기, 또는 산소 분위기로 할 수 있다. 질소 분위기란, 대표적으로는, 질소와 희가스의 혼합 분위기, 또는 질소와 수소와 희가스의 혼합 분위기이다. 희가스는, 헬륨, 네온, 아르곤, 크립톤, 크세논 중 적어도 1개를 사용할 수 있다. 또한 산소 분위기란, 대표적으로는, 산소와 희가스의 혼합 분위기, 산소와 수소와 희가스의 혼합 분위기, 또는 일산화이질소와 희가스의 혼합 분위기이다. 희가스는, 헬륨, 네온, 아르곤, 크립톤, 크세논의 적어도 1개를 사용할 수 있다.

이와 같이 형성된 절연층은, 다른 피막에 미치는 대미지가 적어, 고밀도를 갖는다. 고밀도 플라즈마 처리에 의해 형성된 절연층은, 해당 절연층과 접촉하는 계면 상태를 개선할 수 있다. 예를 들면 고밀도 플라즈마 처리를 사용해서 제1 절연층(204)을 형성하면, 피형성면과의 계면상태를 개선할 수 있다. 이러한 절연층을 구조체층 위에 성막함으로써, 구조체에 미치는 대미지를 적게 할 수 있다.

여기에서는, 게이트 절연층의 성막에 고밀도 플라즈마 처리를 사용할 경우를 설명했지만, 반도체막에 고밀도 플라즈마 처리를 시행해도 좋다. 고밀도 플라즈마 처리에 의해, 반도체막 표면의 개질을 행할 수 있다. 그 결과, 계면 상태를 개선할 수 있어, 반도체 소자의 전기 특성을 향상시킬 수 있다.

더욱이, 제1 절연층(204)의 성막 뿐만 아니라, 하지막(202)을 성막할 경우에도, 고밀도 플라즈마 처리를 사용해서 제작할 수 있다.

다음에 도3b에 나타낸 것과 같이, 제1 절연층(204) 위에, 다결정 실리콘을 갖는 층(205)을 형성하고, 이 층(205)을 덮도록 제2 절연층(206)을 형성한다. 다결정 실리콘을 갖는 층(205)은, 상기 실시형태를 참조할 수 있다. 또한, 제2 절연층(206)은, 제1 절연층(204)을 참조할 수 있다.

그 후에 희생층(203)이 노출하도록, 제1 절연층(204) 및 제2 절연층(206)을 임의인 형상으로 패터닝을 행한다(도3b 평면도 참조).

다음에, 희생층(203)을 에칭에 의해 제거한다(도3c 참조). 희생층(203)의 에칭은, 상기 실시형태를 참조할 수 있다.

또한 구조체(106)을 정전력으로 가동시킬 경우, 하지막(202) 밑에 공통 전극이나 제어 전극 등으로서 사용할 수 있는 도전층(207)을 형성해도 좋다(도4a 참조 ). 또한 하지막(202)을 적층 구조로 하고 있을 경우, 하지막(202)의 사이에 도전층(207)을 형성하는 것도 가능하다(도4b 참조). 도전층(207)은, 텅스텐 등의 금속이나 도전성을 가지는 물질을 재료로서, CVD법 등에 의해 성막할 수 있다. 또한 도전층(208)은 필요에 따라 임의의 형상으로 패터닝해도 좋다.

구조체(106)을 구성하는 층이, 상면에서 보아서 모서리를 가지는 패턴인 경우, 모서리의 부분이 원형의 모서리를 갖는 형상으로 패터닝하는 것이 바람직하다. 이것은, 나중에 제거되는 희생층(104)에 관해서도 같다. 도9a에는, 도전층(107) 및 희생층(104)을 형성해서 패터닝된 평면도, 및 도9b에는 그 단면도를 나타낸다. 이렇게 원형의 모서리를 갖는 상태로 층을 패터닝함으로써, 먼지의 발생을 억제하여 수율을 향상시킬 수 있다.

또한, 본 실시형태는 상기 실시형태와 자유롭게 조합해서 행할 수 있다.

(실시형태3)

본 실시형태에서는, 전술한 실시형태에서 형성된 미소 구조체를 도면을 참조하여 설명한다.

도 5는 상기한 실시형태에서 설명한 미소 구조체의 제조방법을 적용하여 형성된 미소 구조체(301)의 단면도이다. 미소 구조체(301)는 하지층(305), 제 1 도전층(303) 및 제 1 절연층(306)이 기판(300) 위에 형성된 구조층이다. 반도체층(302) 및 제 2 절연층(307)을 적층하여 형성된 구조층이 제 1 절연층 위에 형성된다. 제 3 절연층(309)은 일부가 구조층 위에 형성된다. 제 2 도전층(304)은 제 3 절연층 내부에 설치된 콘택홀을 통해 제 1 도전층과 반도체층에 전기 접속된다.

이때, 불순물 원소 또는 금속 원소들이 구조층을 구성하는 반도체층(302)에 추가되면, 반도체층(302)이 도전성을 가질 수 있다. 따라서, 구조층 및 제 1 도전층에 의해 용량소자(콘덴서)가 형성될 수 있다. 이와 같은 방법으로 형성된 구조층은 정전력, 압력 및 가속도 등의 외력을 받아 움직일 수 있는데, 이것은 전술한 용량소자가 가변 용량(가변 콘덴서)인 것을 의미한다. 그 결과, 미소 구조체(301)는 외력이 가해질 때 용량이 변하는 센서로서의 역할을 수행할 수 있다.

도 5에 도시된 미소 구조체는 도 6에 도시된 반도체장치(11) 내부의 외력을 검출하는 센서(16)의 기능을 가질 수 있다.

더구나, 도 5에 도시된 미소 구조체(301)에서는 구조층이 서로 다른 열팽창 계수를 갖는 2가지 종류의 재료가 적층된 바이메탈 구조를 갖도록 형성될 수 있다. 이와 같은 경우에, 구조층은 온도 변화에 의해 가동되므로, 미소 구조체(301)가 온도 검출소자로서도 사용될 수 있다.

도 8은 상기한 실시형태에서 설명한 미소 구조체의 제조방법을 적용하여 형성된 미소 구조체의 사시도이다. 미소 구조체(310)는 기판(316) 위에 하지층(317), 희생층(314) 및 반도체층으로 형성된 구조층(315)을 갖는다. 미소 구조체(310)에서는, 희생층(315)이 이동가능한 돌출 대들보(overhang beam)(313), 이 돌출 대들보(313)의 양측에 설치된 제 1 전극(311) 및 제 2 전극(312)을 형성한다. 적어도 이동가능한 돌출 대들보(313) 아래에 형성된 희생층(314)이 에칭에 의해 제거된다.

이와 같은 방법으로 형성된 미소 구조체(310)는, 이동가능한 돌출 대들 보(313)가 이동하여 제 1 전극(311) 또는 제 2 전극(312)과 접촉하는 스위치로의 역할을 행할 수 있다. 더구나, 미소 구조체(310)는, 이동가능한 돌출 대들보(313)에 특정한 진동이 가해지는 동안 미소 구조체(310)에서 발생되는 코리올리 힘(Coriolis force)을 검출하는 각운동량 센서로서 사용될 수 있다.

이와 같은 미소 구조체를 사용하는 스위치를 형성하는 경우에는, 스위치가 오프될 때 스위치를 통한 신호 전달 경로가 완전히 차단되는 한편, 스위치가 오프로 전환될 때 저저항을 갖는 신호 전달 경로가 형성될 수 있다. 신호 전달경로와 스위치의 온/오프를 제어하는 제어 시스템이 차단될 수 있으므로, 더 적은 삽입 손실을 갖는 스위치를 형성할 수 있다.

제어방법을 변경함으로써, 상기와 같이 형성된 미소 구조체가 형상을 변경시키지 않고도 소자 또는 센서로 사용될 수 있다. 또한, 전술한 것과 같이 형성된 미소 구조체는 제어방법을 변화시킴으로써 액추에이터로 기능시킬 수 있다. 전술한 미소 구조체를 사용함으로써, 도 6에 도시된 반도체장치(11)의 구조체부(13)를 형성할 수 있다.

[실시예1]

본 실시예에서는, 실시형태 1에서 도 1 내지 도 2b를 참조하여 설명한 제 2 구조층(105)과 실시형태 2에서 도 3a 내지 도 4b를 참조하여 설명한 구조층(205)과 같이 반도체층으로 형성된 구조체층의 제조방법의 일 실시예를 기술하였다.

예를 들어, 도 10a에 도시된 것과 같이, 이 구조체의 구조층의 구조층은 전 술한 단계들에 의해 결정화된 다결정 실리콘을 포함하는 층과 비정질 실리콘을 포함하는 층을 적층하여 형성할 수 있다.

다결정 실리콘을 포함하는 층과 비정질 실리콘을 포함하는 층과 같이 다양한 결정 상태를 갖는 실리콘 층들을 서로 다른 기계적 특성을 갖는다. 따라서, 선택된 영역들에 층들을 적층하거나 층들을 형성하여 구조층을 형성함으로써, 다양한 응용분야에 적합한 구조층을 형성할 수 있다.

<복합 탄성과 함입 경도의 측정>

다른 결정 상태의 실리콘 층의 기계적 특성 간의 차이를 측정하기 위해, CVD로 형성된 다결정 실리콘을 포함하는 층과 비정질 실리콘을 포함하는 층의 복합 탄성 및 함입 경도를 측정하였다. 여기서, 다결정 실리콘을 포함하는 층은 금속 촉매를 사용하여 레이저 조사에 의해 비정질 실리콘을 포함하는 층을 결정화함으로써 형성하였다.

샘플로 사용된 비정질 실리콘을 포함하는 층은 CVD에 의해 석영 기판 상에 하지막으로서 50nm 두께의 실리콘 질화물층과 100nm 두께의 실리콘 산화물층을 형성하고, CVD에 의해 하지막 상에 비정질 실리콘을 포함하는 층을 형성하는 것에 의해 형성된다. 샘플로 사용된 다결정 실리콘을 포함하는 층은 연속파 레이저를 이용하는 것에 의해 전술한 방식과 유사하게 형성된 비정질 실리콘을 포함하는 층을 결정화하는 것으로 형성하였다. 여기서, 결정화에 사용된 레이저 빔의 에너지 밀도는 9 내지 9.5W/cm²이였고, 주사 속도는 35cm/sec였다. 샘플로 사용된 비정질 실리콘을 포함하는 층은 66nm의 두께로 형성하는 한편, 레이저 조사로 결정화된 다결정 실리콘을 포함하는 층은 약 60nm 두께였다.

측정은 삼각 피라미드형의 인덴터(indenter)로 샘플을 누르는 나노 함입 측정으로 수행되었다. 측정은 다이아몬드재의 Berkovich 인덴터인 단일 인덴터를 누르는 조건하에서 수행되었다. 그러므로, 인덴터의 탄성은 약 1000GPa이고 푸아송비(Poisson's ratio)는 약 0.1이다.

측정된 복합 탄성은 다음 수학식 1로 표현되는 샘플과 인덴터의 탄성을 조합하는 것으로 얻어진 탄성이다. 수학식 1에서, Er은 복합 탄성을, E는 영률(Young's modulus)을, ν는 푸아송비를 나타낸다. 수학식 1의 제1 괄호(샘플로 표현됨)는 샘플의 탄성이 기여하는 괄호이고, 제2 괄호(인덴터로 표현됨)는 인덴터의 탄성에 기여하는 괄호이다.

수학식 1에 보여지는 바와 같이, 복합 탄성은 샘플의 탄성이 기여하는 제1 괄호와 인덴터의 탄성이 기여하는 제2 괄호의 합에 의해 얻어진다. 그러나, 인덴터의 탄성은 샘플의 탄성 보다 훨씬 높으므로, 제2 괄호는 무시할 수 있다. 결국, 복합 탄성은 대략 샘플의 탄성과 같다.

함입 경도는 최대 압력 인가시 투사 면적으로 인덴터의 최대 누름 하중을 나누는 것에 의해 얻어지는, 함입법으로 측정된 경도이다. 여기서, 누름시의 투사 면적은 인덴터의 기하학적 형태와 샘플 내로 인덴터를 누를 때의 접촉 깊이에 의해 얻어진다. 함입 경도의 76배는 경도 지수로서 통상 사용되는 비커스 경도로 상응하게 취급될 수 있다.

표 1은 다결정 실리콘을 포함하는 층과 비정질 실리콘을 포함하는 층의 복합 탄성 및 함입 경도의 측정 결과를 나타낸다. 결과는 3번의 측정 회수의 평균값을 나타낸다.

표 1에 보여지는 바와 같이, 다결정 실리콘을 포함하는 층은 비정질 실리콘을 포함하는 층에 비해 탄성이 높다. 따라서, 구조에 대한 절곡력이 가해지면, 다결정 실리콘을 포함하는 층이 비정질 실리콘을 포함하는 층에 비해 절곡에 의해 야기되는 피괴에 대한 저항성이 좋다.

또한, 표 1의 결과에 보여지는 바와 같이, 다결정 실리콘을 포함하는 층은 비정질 실리콘을 포함하는 층에 비해 경도가 크다.

샘플	복합 탄성(GPa)	함입 경도(GPa)
다결정 실리콘 함유층	141	15.5
비정실 질리콘 함유층	153	20.3

이와 같이, 다른 탄성과 경도의 반도체층을 적층하는 것에 의해, 절곡력에 저항성이 있는 유연성 및 경도를 갖는 미소 구조체를 형성할 수 있다. 예를 들면, 전술한 층을 적층하는 것에 의해, 다결정 실리콘을 포함하는 층에 있는 결정 결함에 기인하여 파괴가 발생하는 경우에도, 피괴가 비정질 실리콘을 포함하는 층으로 쉽게 전파되지 않는다. 그러므로, 파괴가 다결정 실리콘을 포함하는 층과 비정질 실리콘을 포함하는 층 사이에서 정지된다. 이와 같이, 적층 두께비에 따라 유연성과 경도의 균형이 결정될 수 있다.

전술한 것과 같이, 다른 특징을 갖는 실리콘 또는 실리콘 화합물의 층을 적층하거나 부분적으로 형성함으로써, 유연성, 경도 또는 도전성과 같은 소망의 특성을 갖는 구조층을 포함하는 구조체를 제작할 수 있다. 이와 같은 구조체를 사용함으로써, 원하는 특성을 갖는 제품을 제조할 수 있다. 예를 들어, 구조체를 센서로서 사용하는 경우에는, 원하는 영역 내에서 검출하는 센서가 제조될 수 있다. 더욱이, 넓은 영역을 검출할 수 잇는 센서도 제조될 수 있다. 유연한 구조층을 갖는 구조는 절곡에 의해 발생된 파괴에 내성을 가지므로, 장수명을 갖는 구조와 제품이 마찬가지로 제조될 수 있다.

본 출원은 명세서에 그 내용이 참조로 포함되는, 2005년 5월 31자 일본 특허청에 출원된 일본 특허 출원 제2005-160608에 기초한 출원이다.

본 발명은, 금속 원소를 사용해서 결정화한 다결정 실리콘을, 미소 구조체의 구조층에 사용함으로써, 외력이나 응력을 견딜 수 있으며, 도전성을 제어할 수 있는 미소 구조체를 제공할 수 있다.

Claims

절연 표면 위에 설치된 제 1 층과,

상기 제 1 층 위에 설치된 제 2 층과,

상기 제 1 층과 상기 제 2 층 사이의 공간을 구비하고,

상기 제 2 층은, 다결정 실리콘을 포함하는 층과 비정질 실리콘을 포함하는 층이 적층된 구조를 갖고,

상기 다결정 실리콘은, Ni, Fe, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군으로부터 선택된 금속 원소를 포함하고,

상기 다결정 실리콘을 포함하는 층은, 상기 비정질 실리콘을 포함하는 층보다 높은 탄성을 갖고,

상기 제 2 층은, 기둥 부분과 대들보(beam) 부분을 갖는 대들보 구조를 갖고,

상기 제 2 층과 상기 공간은 상기 제 1 층 위에 적층되는 것을 특징으로 하는 미소 구조체.
제 1항에 있어서,

상기 제 1 층 위에 설치된 금속, 금속 화합물, 실리콘, 실리콘 산화물 또는 실리콘 질화물을 포함하는 층이 에칭법에 의해 제거되어 상기 공간을 형성하는 것을 특징으로 하는 미소 구조체.
제 1항에 있어서,

상기 제 2 층은, 상기 절연 표면 또는 상기 제 1 층에 접하지 않는 부분을 가지는 것을 특징으로 하는 미소 구조체.
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절연 표면 위에 설치된 제 1 층과,

상기 제 1 층 위에 설치된 제 2 층과,

상기 제 1 층과 상기 제 2 층 사이의 공간과,

상기 공간과 상기 제 2 층 사이에 형성된 절연막을 구비하고,

상기 제 2 층은, 비정질 실리콘, 제 1 다결정 실리콘 및 제 2 다결정 실리콘이 적층된 구조를 갖고,

상기 제 2 다결정 실리콘은, 상기 제 1 다결정 실리콘 위에 설치되고,

상기 제 2 다결정 실리콘은 금속 원소를 포함하고,

상기 제 2 층은 압력, 정전력 또는 전자력에 의해 가동되고,

상기 제 1 층은 상기 절연 표면에 고정된 것을 특징으로 하는 미소 구조체.
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절연 표면 위의 제 1 층과,

상기 제 1 층 위의 다결정 실리콘을 포함하는 제2층과,

상기 제 2 층 위에 형성된 절연막을 구비하고,

상기 제 1 층과 상기 제 2 층 중에서 적어도 한 개의 층은 금속 원소를 갖는 다결정 실리콘을 포함하고,

상기 제 2 층은 대들보 부분과 기둥 부분을 갖고,

상기 제 2 층의 상기 대들보 부분은, 상기 절연 표면 또는 상기 제 1 층의 어느 한쪽에 접촉하지 않고, 상기 절연 표면 또는 상기 제 1 층의 어느 한쪽으로부터 0.5미크론 내지 3미크론의 거리에 있고,

상기 제 2 층의 상기 기둥 부분은, 상기 제 1 층과 접하고,

상기 제 2 층의 상기 기둥 부분은, 비정질 실리콘이고,

상기 제 2 층의 상기 대들보 부분은, 다결정 실리콘인 것을 특징으로 하는 미소 구조체.
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제 1 항에 있어서,

상기 제 2 층의 상기 대들보 부분은, 상기 절연 표면 또는 상기 제 1 층의 어느 한쪽에 접촉하지 않고, 상기 제 2 층의 상기 대들보 부분은 상기 제 2 층의 상기 대들보 부분과 중첩된 상기 제 1 층의 부분으로부터 0.5미크론 내지 3미크론의 거리로 떨어지게 설치된 것을 특징으로 하는 미소 구조체.
제 16 항에 있어서,

상기 제 1 층과 상기 제 2 층에 의해 용량소자가 형성된 것을 특징으로 하는 미소 구조체.
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제 1 항에 있어서,

상기 제 1 층의 아래 쪽에 공통전극이 설치되고, 상기 제1층과 상기 공통전극 사이에 절연막이 설치되는 것을 특징으로 하는 미소 구조체.
제 1 항에 있어서,

상기 제 1 층은, 상기 금속 원소를 포함하는 다결정 실리콘을 포함하는 것을 특징으로 하는 미소 구조체.
제 1 항에 있어서,

상기 제 2 층의 상기 대들보 부분은, 다결정 실리콘을 포함하는 층과 비정실 실리콘을 포함하는 층이 적층된 구조를 갖는 것을 특징으로 하는 미소 구조체.
제 16 항에 있어서,

상기 제 1 다결정 실리콘은, 상기 비정질 실리콘 위에 설치되는 것을 특징으로 하는 미소 구조체.
제 16 항에 있어서,

상기 제 2 다결정 실리콘은, 상기 비정질 실리콘보다 높은 탄성을 갖는 것을 특징으로 하는 미소 구조체.
제 16 항에 있어서,

상기 제 1 층은, 상기 금속 원소를 포함하는 다결정 실리콘을 포함하는 것을 특징으로 하는 미소 구조체.
제 16 항에 있어서,

상기 제 2 층의 상기 비정질 실리콘은, 상기 제 1 층과 접하는 것을 특징으로 하는 미소 구조체.
제 16 항에 있어서,

상기 제 2 층은, 대들보 부분과 기둥 부분을 갖고,

상기 대들보 부분은, 상기 비정질 실리콘, 상기 제 1 다결정 실리콘 및 상기 제 2 다결정 실리콘이 적층된 구조를 갖는 것을 특징으로 하는 미소 구조체.
제 47 항에 있어서,

상기 제 2 층의 상기 기둥 부분은, 상기 제 2 층의 상기 대들보 부분과 접하는 것을 특징으로 하는 미소 구조체.