JP2007283480A5 - - Google Patents
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- 絶縁性を有する表面上に設けられた電気回路、および前記電気回路に電気的に接続された構造体を有し、
前記電気回路は、ゲート電極と、前記ゲート電極上に第1の半導体層を有する半導体素子を有し、
前記構造体は、第2の半導体層と、空間部分とを有し、前記構造体の空間部分は前記表面および前記第2の半導体層の間に設けられ、
前記第2の半導体層は、多結晶シリコンを有する層であることを特徴とするマイクロマシン。 - 絶縁性を有する表面上に設けられた電気回路、および前記電気回路に電気的に接続された構造体を有し、
前記電気回路は、2つのゲート電極と、前記2つのゲート電極に挟まれた第1の半導体層を有する半導体素子を有し、
前記構造体は、第2の半導体層と、空間部分とを有し、前記構造体の空間部分は、前記表面および前記第2の半導体層の間に設けられ、
前記第2の半導体層は、多結晶シリコンを有する層であることを特徴とするマイクロマシン。 - 請求項1または2において、
前記多結晶シリコンを有する層は、多結晶シリコンと非晶質シリコンとの積層構造を有することを特徴とするマイクロマシン。 - 請求項1または2において、
前記多結晶シリコンを有する層は、多結晶シリコン、非晶質シリコン、またはシリコンと金属の化合物のいずれか二つ以上の層を積層した積層構造を有することを特徴とするマイクロマシン。 - 請求項1または2において、
前記多結晶シリコンを有する層は、結晶成長の方向が異なる多結晶シリコンを積層した積層構造を有することを特徴とするマイクロマシン。 - 請求項1または2において、
前記多結晶シリコンを有する層は、部分的に結晶構造が異なる領域を有することを特徴とするマイクロマシン。 - 請求項1または2において、
前記多結晶シリコンを有する層は、金属を用いて熱結晶化された、または金属を用いてレーザ結晶化された多結晶シリコンを有することを特徴とするマイクロマシン。 - 請求項1乃至7のいずれか1項において、
前記表面に対向する対向基板を有し、
前記対向基板には、保護層または導電層が設けられていることを特徴とするマイクロマシン。 - 請求項1乃至7のいずれか1項において、
前記表面に対向する対向基板を有し、
前記対向基板には、前記構造体が設けられていない領域と対向する部分に保護層が設けられていることを特徴とするマイクロマシン。 - 基板上に、第1の導電層、および前記第1の導電層上の第1の犠牲層を形成し、
導電性を有する膜を成膜し、所定の形状に加工して、ゲート電極、および前記第1の犠牲層上の第2の犠牲層を形成し、
前記ゲート電極上に第1の絶縁層を形成し、
シリコンを有する膜を成膜し、所定の形状に加工することで、前記第1の絶縁層を介して前記ゲート電極上に半導体層を、前記第2の犠牲層上に構造層を、それぞれ、形成し、
前記第1の犠牲層の一部および前記第2の犠牲層を除去することを特徴とするマイクロマシンの作製方法。 - 基板上に、第1の導電層、および前記第1の導電層上に積層された第1の犠牲層を形成し、
導電性を有する膜を成膜し、所定の形状に加工して、ゲート電極、および前記第1の犠牲層上の第2の犠牲層を形成し、
前記ゲート電極上に第1の絶縁層を形成し、
シリコンを有する膜を成膜し、所定の形状に加工することで、前記第1の絶縁層を介して前記ゲート電極上に半導体層を、前記第2の犠牲層上に構造層を、それぞれ、形成し、
前記半導体層および前記構造層上に第2の絶縁層を形成し、
前記第2の絶縁層上に第2の導電層を形成し、前記第2の絶縁層の一部を除去して、前記第1の犠牲層および前記第2の犠牲層の一部を露出させ、
前記第1の犠牲層の一部および前記第2の犠牲層を除去することを特徴とするマイクロマシンの作製方法。 - 請求項10または11において、
前記シリコンを有する膜は、金属を用いて熱結晶化、または金属を用いてレーザ結晶化されたことを特徴とするマイクロマシンの作製方法。 - 請求項10乃至12のいずれか1項において、
前記基板と対向するように、第3の導電層が形成された対向基板を貼り合わせることを特徴とするマイクロマシンの作製方法。 - 基板上に、第1の導電層、および前記第1の導電層上の第1の犠牲層を形成し、
導電性を有する膜を成膜し、所定の形状に加工することで、ゲート電極と、前記第1の犠牲層上に第2の犠牲層とを、それぞれ、形成し、
前記ゲート電極上に第1の絶縁層を形成し、
シリコンを有する膜を成膜し、所定の形状に加工することで、前記第1の絶縁層を介して前記ゲート電極上に半導体層を、前記第2の犠牲層上に構造層を、それぞれ、形成し、
導電性を有する膜を成膜し、所定の形状に加工することで、前記半導体層および前記構造層上に、それぞれ、第2の導電層を形成し、
前記第1の犠牲層の一部および前記第2の犠牲層を除去することを特徴とするマイクロマシンの作製方法。 - 基板上に、第1の導電層および第1の犠牲層を積層して形成し、
導電性を有する膜を成膜し、所定の形状に加工することで、ゲート電極と、前記第1の犠牲層上に第2の犠牲層とを、それぞれ、形成し、
前記ゲート電極上に第1の絶縁層を形成し、
シリコンを有する膜を成膜し、所定の形状に加工することで、前記第1の絶縁層を介して前記ゲート電極上に半導体層を、前記第2の犠牲層上に構造層を、それぞれ、形成し、
導電性を有する膜を成膜し、所定の形状に加工することで、前記半導体層および前記構造層上に、それぞれ、第2の導電層を形成し、
前記第2の導電層上に第2の絶縁層を形成し、
前記第2の絶縁層上に第3の導電層を形成し、
前記第2の絶縁層の一部を除去して、前記第1の犠牲層および前記第2の犠牲層の一部を露出させ、
前記第1の犠牲層の一部および前記第2の犠牲層を除去することを特徴とするマイクロマシンの作製方法。 - 請求項14または15において、
前記半導体層は、非晶質半導体もしくは微結晶を有する半導体、および、不純物を添加した半導体との積層であることを特徴とするマイクロマシンの作製方法。 - 基板上に、第1の導電層および第1のゲート電極を形成し、
前記第1のゲート電極上に第1の絶縁層を形成し、
前記第1の導電層上と、前記第1の絶縁層を介して前記第1のゲート電極上とに、それぞれ、半導体層を形成し、
前記第1のゲート電極上の半導体層上に第2の絶縁層を形成し、
導電性を有する膜を成膜し、所定の形状に加工することで、前記第1の導電層上の半導体層上に第2の導電層を、前記第1のゲート電極上の半導体層上に第2のゲート電極を、それぞれ、形成し、
前記第1の導電層の一部、または前記第2の導電層の一部もしくは全部を除去することを特徴とするマイクロマシンの作製方法。 - 基板上に、第1の導電層および第1のゲート電極を形成し、
前記第1のゲート電極上に第1の絶縁層を形成し、
前記第1の導電層上と、前記第1の絶縁層を介して前記第1のゲート電極上とに、それぞれ、半導体層を形成し、
前記第1のゲート電極上の半導体層上に第2の絶縁層を形成し、
導電性を有する膜を成膜し、所定の形状に加工することで、前記第1の導電層上の半導体層上に第2の導電層を、前記第1のゲート電極上の半導体層上に第2のゲート電極を、それぞれ、形成し、
前記第1の導電層上の半導体層を除去することを特徴とするマイクロマシンの作製方法。 - 基板上に、第1の導電層および第1のゲート電極を形成し、
前記第1のゲート電極上に第1の絶縁層を形成し、
前記第1の導電層上と、前記第1の絶縁層を介して前記第1のゲート電極上とに、それぞれ、半導体層を形成し、
前記第1のゲート電極上の半導体層上に第2の絶縁層を形成し、
導電性を有する膜を成膜し、所定の形状に加工することで、前記第1の導電層上の半導体層上に第2の導電層を、前記第1のゲート電極上の半導体層上に第2のゲート電極を、それぞれ、形成し、
前記第2の導電層および前記第2のゲート電極上に、第3の絶縁層を形成し、
前記第3の絶縁層上に第3の導電層を形成し、
前記第3の絶縁層の一部を除去し、前記第1の導電層または前記第2の導電層の一部を露出させ、
前記第1の導電層または前記第2の導電層の一部もしくは全部を除去することを特徴とするマイクロマシンの作製方法。 - 基板上に、第1の導電層および第1のゲート電極を形成し、
前記第1のゲート電極上に第1の絶縁層を形成し、
前記第1の導電層上と、前記第1の絶縁層を介して前記第1のゲート電極上とに、それぞれ、半導体層を形成し、
前記第1のゲート電極上の半導体層上に第2の絶縁層を形成し、
導電性を有する膜を成膜し、所定の形状に加工することで、前記第1の導電層上の半導体層上に第2の導電層を、前記第1のゲート電極上の半導体層上に第2のゲート電極を、それぞれ、形成し、
前記第2の導電層および前記第2のゲート電極上に、第3の絶縁層を形成し、
前記第3の絶縁層上に第3の導電層を形成し、
前記第3の絶縁層の一部を除去し、前記第1の導電層上の半導体層の一部を露出させ、
前記第1の導電層上の半導体層を除去することを特徴とするマイクロマシンの作製方法。
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