JP2009124121A5 - - Google Patents

Claims (12)

1. 基板上に半導体素子を備えた半導体装置を作製する方法であって、
   基板上に第１の導電層を形成し、
   前記第１の導電層上に第１の絶縁層を形成し、
   前記第１の絶縁層上に第１の半導体層を形成し、
   前記第１の半導体層上に一導電型の不純物元素を含有する第２の半導体層を形成し、
   一導電型の不純物元素を含有する前記第２の半導体層上に第１のレジストパターンを形成し、
   前記第１のレジストパターンをマスクとして、前記第１の導電層、前記第１の絶縁層、前記第１の半導体層、及び一導電型の不純物元素を含有する前記第２の半導体層を加工し、前記第１の導電層、前記第１の絶縁層、前記第１の半導体層、及び一導電型の不純物元素を含有する前記第２の半導体層を有する島状の積層を形成し、
   前記基板及び前記島状の積層上に第２の絶縁層を形成し、
   前記第２の絶縁層を加工し、前記島状の積層の側面に接するサイドウォールを形成することを特徴とする半導体装置の作製方法。
2. 基板上に薄膜トランジスタ及び容量素子を有する画素を備えた半導体装置を作製する方法であって、
   基板上に第１の導電層を形成し、
   前記第１の導電層上に第１の絶縁層を形成し、
   前記第１の絶縁層上に第１の半導体層を形成し、
   前記第１の半導体層上に一導電型の不純物元素を含有する第２の半導体層を形成し、
   一導電型の不純物元素を含有する前記第２の半導体層上に、第１のレジストパターンを形成し、
   前記第１のレジストパターンをマスクとして、前記第１の導電層、前記第１の絶縁層、前記第１の半導体層、及び一導電型の不純物元素を含有する前記第２の半導体層を加工し、前記第１の導電層、前記第１の絶縁層、前記第１の半導体層、及び一導電型の不純物元素を含有する前記第２の半導体層を有する島状の積層を形成し、
   前記基板及び前記島状の積層上に、第２の絶縁層を形成し、
   前記第２の絶縁層を加工し、前記島状の積層の側面に接するサイドウォールを形成し、
   前記基板、前記島状の積層、及び前記サイドウォール上に、第２の導電層となる透明導電層及び金属層の積層を形成し、
   前記第２の導電層上に、第１の膜厚及び第２の膜厚を有する第２のレジストパターンを形成し、
   前記第２のレジストパターンをマスクとして、一導電型の不純物元素を含有する前記第２の半導体層及び前記金属層を加工し、薄膜トランジスタのソース領域及びドレイン領域、並びに前記透明導電層からなる画素電極を形成し、
   前記金属層、前記透明導電層、及び前記第１の半導体層上に、第３の絶縁層を形成し、
   前記第３の絶縁層上に、第３のレジストパターンを形成し、
   前記第３のレジストパターンをマスクとして、前記第３の絶縁層を加工し、前記透明導電層の一部を露出させることを特徴とする半導体装置の作製方法。
3. 請求項２において、
   前記第２のレジストパターンは、多階調フォトマスクを用いて形成されることを特徴とする半導体装置の作製方法。
4. 基板上に薄膜トランジスタ及び容量素子を有する画素、並びに接続端子を備えた半導体装置を作製する方法であって、
   基板上に第１の導電層を形成し、
   前記第１の導電層上に第１の絶縁層を形成し、
   前記第１の絶縁層上に第１の半導体層を形成し、
   前記第１の半導体層上に一導電型の不純物元素を含有する第２の半導体層を形成し、
   一導電型の不純物元素を含有する前記第２の半導体層上に、第１の膜厚及び第２の膜厚を有する第１のレジストパターンを形成し、
   前記第１のレジストパターンをマスクとして、前記第１の導電層、前記第１の絶縁層、前記第１の半導体層、及び一導電型の不純物元素を含有する前記第２の半導体層を加工し、前記第１の導電層を有する島状の単層、並びに前記第１の導電層、前記第１の絶縁層、前記第１の半導体層、及び一導電型の不純物元素を含有する前記第２の半導体層を有する島状の積層を形成し、
   前記基板、前記島状の単層、及び前記島状の積層上に、第２の絶縁層を形成し、
   前記第２の絶縁層を加工し、前記島状の単層、及び前記島状の積層の側面に接するサイドウォールを形成し、
   前記基板、前記島状の単層、前記島状の積層、及び前記サイドウォール上に、第２の導電層となる透明導電層及び金属層の積層を形成し、
   前記第２の導電層上に、第１の膜厚及び第２の膜厚を有する第２のレジストパターンを形成し、
   前記第２のレジストパターンをマスクとして、一導電型の不純物元素を含有する前記第２の半導体層及び前記金属層を加工し、薄膜トランジスタのソース領域及びドレイン領域、前記透明導電層からなる画素電極、並びに前記接続端子を形成し、
   前記金属層、前記透明導電層、前記第１の半導体層、及び前記第１の導電層上に、第３の絶縁層を形成し、
   前記第３の絶縁層上に、第３のレジストパターンを形成し、
   前記第３のレジストパターンをマスクとして、前記第３の絶縁層を加工し、前記透明導電層の一部を露出させることを特徴とする半導体装置の作製方法。
5. 請求項４において、
   前記第１のレジストパターン及び前記第２のレジストパターンは、多階調フォトマスクを用いて形成されることを特徴とする半導体装置の作製方法。
6. 請求項２乃至５のいずれか一において、
   前記第３のレジストパターンは、前記第１の導電層及び前記金属層をマスクとした裏面露光を用いて形成されることを特徴とする半導体装置の作製方法。
7. 基板上に半導体素子を備えた半導体装置であって、
   前記半導体素子は、
   前記基板上の第１の導電層、前記第１の導電層上の第１の絶縁層、前記第１の絶縁層上の第１の半導体層、及び前記第１の半導体層上の一導電型の不純物元素を含有する第２の半導体層を含む島状の積層と、
   前記島状の積層の側面に接するサイドウォールと、を有することを特徴とする半導体装置。
8. 基板上に薄膜トランジスタ及び容量素子を有する画素を備えた半導体装置であって、
   前記容量素子は、
   前記基板上の第１の導電層、前記第１の導電層上の第１の絶縁層、前記第１の絶縁層上の第１の半導体層、及び前記第１の半導体層上の一導電型の不純物元素を含有する第２の半導体層を含む島状の積層と、
   前記島状の積層の側面に接するサイドウォールと、
   前記島状の積層及び前記サイドウォール上の第２の導電層と、を有することを特徴とする半導体装置。
9. 基板上に薄膜トランジスタ及び容量素子を有する画素を備えた半導体装置であって、
   前記薄膜トランジスタは、
   前記基板上の第１の導電層、前記第１の導電層上の第１の絶縁層、前記第１の絶縁層上の第１の半導体層、及び前記第１の半導体層上の一導電型の不純物元素を含有する第２の半導体層を含む島状の積層と、
   前記島状の積層の側面に接するサイドウォールと、
   前記島状の積層及び前記サイドウォール上の第２の導電層と、を有し、
   前記第２の導電層は、少なくとも透明導電層を含む積層構造であり、
   前記透明導電層の一部は、画素電極であり、
   前記画素電極は、前記基板に接していることを特徴とする半導体装置。
10. 請求項７乃至９のいずれか一において、
    前記第１の半導体層及び前記第２の半導体層は、非晶質半導体層であることを特徴とする半導体装置。
11. 請求項７乃至９のいずれか一において
    前記第１の半導体層又は前記第２の半導体層は、少なくとも微結晶半導体層を有することを特徴とする半導体装置。
12. 基板上に薄膜トランジスタ及び容量素子を有する画素、並びに接続端子を備えた半導体装置であって、
    前記接続端子は、
    前記基板上の第１の導電層を有する島状の単層と、
    前記島状の単層の側面に接するサイドウォールと、
    前記島状の単層及び前記サイドウォール上の第２の導電層と、を有し、
    前記第２の導電層は、少なくとも透明導電層を含む積層構造であることを特徴とする半導体装置。