JP2010028103A5 - 薄膜トランジスタの作製方法及び表示装置の作製方法 - Google Patents

Claims (14)

1. 第１の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
   前記第２の導電膜上に第１の領域、該第１の領域より厚い第２の領域、及び該第２の領域より厚い第３の領域を有する第１のレジストマスクを形成し、
   前記第１のレジストマスクを用いて、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
   前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
   前記第１のレジストマスクを後退させ、前記第１のレジストマスクの前記第１の領域を除去し、第４の領域と、該第４の領域より厚い第５の領域を有する第２のレジストマスクを形成し、
   前記第２のレジストマスクを用いて、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第３のエッチングを行い、
   前記第２のレジストマスクを後退させ、前記第２のレジストマスクの前記第４の領域を除去して第３のレジストマスクを形成し、
   前記第３のレジストマスクを用いて、前記半導体膜の一部、前記不純物半導体膜及び前記第２の導電膜に第４のエッチングを行い、ソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法。
2. 第１の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
   前記第２の導電膜上に第１の領域、該第１の領域より厚い第２の領域、及び該第２の領域より厚い第３の領域を有する第１のレジストマスクを形成し、
   前記第１のレジストマスクを用いて、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
   前記第１のレジストマスクを後退させ、前記第１のレジストマスクの前記第１の領域を除去し、第４の領域と、該第４の領域より厚い第５の領域を有する第２のレジストマスクを形成し、
   前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
   前記第２のレジストマスクを用いて、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第３のエッチングを行い、
   前記第２のレジストマスクを後退させ、前記第２のレジストマスクの前記第４の領域を除去して第３のレジストマスクを形成し、
   前記第３のレジストマスクを用いて、前記半導体膜の一部、前記不純物半導体膜及び前記第２の導電膜に第４のエッチングを行い、ソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法。
3. 請求項１又は請求項２において、
   前記第１のレジストマスクは、４階調のフォトマスクを用いて形成されることを特徴とする薄膜トランジスタの作製方法。
4. 請求項１又は請求項２において、
   前記第１のレジストマスクは、３階調のフォトマスクとレーザを用いて形成されることを特徴とする薄膜トランジスタの作製方法。
5. 請求項１乃至請求項４のいずれか一において、
   前記第１のエッチング、前記第３のエッチング及び前記第４のエッチングにはドライエッチングを用いて、前記第２のエッチングにはウエットエッチングを用いることを特徴とする薄膜トランジスタの作製方法。
6. 請求項１乃至請求項５のいずれか一において、
   前記第１のエッチングによって素子領域を形成し、
   前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側に前記ゲート電極層の側面を形成することを特徴とする薄膜トランジスタの作製方法。
7. 第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
   前記第２の導電膜上に第１の領域、該第１の領域より厚い第２の領域、及び該第２の領域より厚い第３の領域を有する第１のレジストマスクを形成し、
   前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
   前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
   前記第１のレジストマスクを後退させ、前記第１のレジストマスクの前記第１の領域を除去し、第４の領域と、該第４の領域より厚い第５の領域を有する第２のレジストマスクを形成し、
   前記第２のレジストマスクを用いて、前記第１の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第３のエッチングを行い、
   前記第２のレジストマスクを後退させ、前記第２のレジストマスクの前記第４の領域を除去して第３のレジストマスクを形成し、
   前記第３のレジストマスクを用いて、前記半導体膜の一部、前記不純物半導体膜及び前記第２の導電膜に第４のエッチングを行い、ソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することで薄膜トランジスタを形成し、
   前記第３のレジストマスクを除去し、
   前記薄膜トランジスタを覆って第２の絶縁膜を形成し、
   前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
   前記開口部及び前記第２の絶縁膜上に画素電極を形成することを特徴とする表示装置の作製方法。
8. 第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
   前記第２の導電膜上に第１の領域、該第１の領域より厚い第２の領域、及び該第２の領域より厚い第３の領域を有する第１のレジストマスクを形成し、
   前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
   前記第１のレジストマスクを後退させ、前記第１のレジストマスクの前記第１の領域を除去し、第４の領域と、該第４の領域より厚い第５の領域を有する第２のレジストマスクを形成し、
   前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
   前記第２のレジストマスクを用いて、前記第１の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第３のエッチングを行い、
   前記第２のレジストマスクを後退させ、前記第２のレジストマスクの前記第４の領域を除去して第３のレジストマスクを形成し、
   前記第３のレジストマスクを用いて、前記半導体膜の一部、前記不純物半導体膜及び前記第２の導電膜に第４のエッチングを行い、ソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することで薄膜トランジスタを形成し、
   前記第３のレジストマスクを除去し、
   前記薄膜トランジスタを覆って第２の絶縁膜を形成し、
   前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
   前記開口部及び前記第２の絶縁膜上に画素電極を形成することを特徴とする表示装置の作製方法。
9. 請求項７又は請求項８において、
   前記第１のレジストマスクは、４階調のフォトマスクを用いて形成されることを特徴とする表示装置の作製方法。
10. 請求項７又は請求項８において、
    前記第１のレジストマスクは、３階調のフォトマスクとレーザを用いて形成されることを特徴とする表示装置の作製方法。
11. 請求項７乃至請求項１０のいずれか一において、
    前記第１のエッチング、前記第３のエッチング及び前記第４のエッチングにはドライエッチングを用いて、前記第２のエッチングにはウエットエッチングを用いることを特徴とする表示装置の作製方法。
12. 請求項７乃至請求項１１のいずれか一において、
    前記第１のエッチングによって素子領域を形成し、
    前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側に前記ゲート電極層の側面を形成することを特徴とする表示装置の作製方法。
13. 請求項７乃至請求項１２のいずれか一において、
    前記第２の絶縁膜は、ＣＶＤ法又はスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することを特徴とする表示装置の作製方法。
14. 請求項７乃至請求項１３のいずれか一において、
    前記画素電極は、フォトリソグラフィ法により形成することを特徴とする表示装置の作製方法。