JP2011091279A5 - - Google Patents

Description

上記目的を達成する為に、本発明者らは、マスク枚数を減らすために製造プロセスの検討を精力的に進めた。その結果、基板上でゲート電極をパターニングした後、第一の絶縁層、酸化物半導体層、電極層を順次積層し、ハーフトーン露光技術を用いたフォトレジストのパターニング工程の後、二段階のエッチング工程により、酸化物半導体層、ソース電極、ドレイン電極、透明画素電極とする領域を所望の形状にパターニングし、電極層の上に第二の絶縁層を堆積した後これを所望の形状にパターニングし、非被覆領域の酸化物半導体層を低抵抗化処理し、透明画素電極にする本発明の完成に至った。

以下、本発明について具体的に説明する。
本発明は、薄膜トランジスタの形成方法であって、第１から第６の工程からなる。第１の工程では、基板の上にゲート電極を形成する。第２の工程では、前記ゲート電極の上に第一の絶縁層を形成し、前記第一の絶縁層の上に酸化物半導体からなる酸化物半導体層を形成し、前記酸化物半導体層の上に電極層を形成する。第３の工程では、前記電極層の上にフォトレジストを形成し、ハーフトーンマスクを用いて前記フォトレジストを露光し、現像して、厚みが厚い第一の領域と厚みが薄い第二の領域を有するレジストパターンを形成し、前記レジストパターンをマスクとして前記電極層と前記酸化物半導体層をエッチングする。第４の工程では、前記第二の領域のレジストパターンを除去して非被覆領域とした後、残存する前記第一の領域のレジストパターンをマスクとして前記電極層をエッチングする。第５の工程では、前記電極層の上に第二の絶縁層を形成した後に、前記第二の絶縁層をパターニングする。第６の工程では、前記非被覆領域の前記酸化物半導体層を低抵抗化する。

Claims (5)

1. 基板の上にゲート電極を形成する第１の工程と、
   前記ゲート電極の上に第一の絶縁層を形成し、前記第一の絶縁層の上に酸化物半導体からなる酸化物半導体層を形成し、前記酸化物半導体層の上に電極層を形成する第２の工程と、
   前記電極層の上にフォトレジストを形成し、ハーフトーンマスクを用いて前記フォトレジストを露光し、現像して、厚みが厚い第一の領域と厚みが薄い第二の領域を有するレジストパターンを形成し、前記レジストパターンをマスクとして前記電極層と前記酸化物半導体層をエッチングする第３の工程と、
   前記第二の領域のレジストパターンを除去して非被覆領域とした後、残存する前記第一の領域のレジストパターンをマスクとして前記電極層をエッチングする第４の工程と、
   前記電極層の上に第二の絶縁層を形成した後に、前記第二の絶縁層をパターニングする第５の工程と、
   前記非被覆領域の前記酸化物半導体層を低抵抗化する第６の工程と、を含むことを特徴とする薄膜トランジスタの製造方法。
2. 前記酸化物半導体は、Ｉｎ、Ｚｎ及びＳｎからなる群から選ばれる少なくとも１種類の元素を含む酸化物半導体、あるいはＩｎ、Ｚｎ及びＧａを含む酸化物半導体であることを特徴とする請求項１記載の薄膜トランジスタの製造方法。
3. 前記酸化物半導体は、アモルファスであることを特徴とする請求項１又は２記載の薄膜トランジスタの製造方法。
4. 前記第４の工程において、前記第二の領域のレジストパターンをアッシング処理で除去した後、ドライエッチングすることを特徴とする請求項１乃至３のいずれか一項に記載の薄膜トランジスタの製造方法。
5. 前記第３の工程のエッチングが、ウェットエッチングであることを特徴とする請求項１乃至４のいずれか一項に記載の薄膜トランジスタの製造方法。