JP2009124123A5 - - Google Patents

Claims (8)

1. 基板上に第一の金属膜を形成し、
   第一のフォトレジストを用いて前記金属膜をエッチングしゲート電極を形成し、
   前記ゲート電極上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上にＩ型半導体層を形成し、
   前記Ｉ型半導体層上に一導電性を付与する不純物元素を含む半導体層を形成し、
   裏面露光を行って第二のフォトレジストを形成し、
   前記第二のフォトレジストを用いて、前記Ｉ型半導体層および前記一導電性を付与する不純物元素を含む半導体層をエッチングして島状に形成し、
   前記基板上に第二の金属膜を形成し、
   多階調マスクを用いて第三のフォトレジストを形成し、
   前記第三のフォトレジストを用いて前記第二の金属膜、前記一導電性を付与する不純物元素を含む半導体層および前記Ｉ型半導体層をエッチングして配線を形成し、
   前記第三のフォトレジストをアッシングし、
   アッシングされた前記第三のフォトレジストを用いて前記第二の金属膜をエッチングして、ソース電極およびドレイン電極を形成し、
   アッシングされた前記第三のフォトレジストを用いて前記一導電性を付与する不純物元素を含む半導体層および前記Ｉ型半導体層をエッチングし、チャネル領域、ソース領域およびドレイン領域を形成し、
   前記基板上に保護膜を形成し、
   第四のフォトレジストを用いて前記保護膜にコンタクトホールを形成し、
   前記保護膜上に導電膜を形成し、
   第五のフォトレジストを用いて前記導電膜をエッチングし画素電極を形成する半導体装置の作製方法。
2. 基板上に第一の金属膜を形成し、
   第一のフォトレジストを用いて前記金属膜をエッチングしゲート電極を形成し、
   前記ゲート電極上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上にＩ型半導体層を形成し、
   前記Ｉ型半導体層上に一導電性を付与する不純物元素を含む半導体層を形成し、
   第一の裏面露光を行って第二のフォトレジストを形成し、
   前記第二のフォトレジストを用いて前記Ｉ型半導体層および前記一導電性を付与する不純物元素を含む半導体層をエッチングして島状に形成し、
   前記基板上に第二の金属膜を形成し、
   第一の多階調マスクを用いて第三のフォトレジストを形成し、
   前記第三のフォトレジストを用いて前記第二の金属膜、前記一導電性を付与する不純物元素を含む半導体層および前記Ｉ型半導体層をエッチングし、
   前記第三のフォトレジストをアッシングし、
   アッシングされた前記第三のフォトレジストを用いて前記第二の金属膜をエッチングし、ソース電極およびドレイン電極を形成し、
   アッシングされた前記第三のフォトレジストを用いて前記一導電性を付与する不純物元素を含む半導体層および前記Ｉ型半導体層をエッチングし、チャネル領域、ソース領域およびドレイン領域を形成し、
   第二の多階調マスクを用いて第四のフォトレジストを形成し、
   前記第四のフォトレジストを用いて前記第四のフォトレジストで覆われていない前記ゲート絶縁膜をエッチングしてコンタクトホールを形成し、
   前記第四のフォトレジストをアッシングし、
   前記基板上に導電膜を形成し、
   前記第四のフォトレジストを除去することにより画素電極を形成し、
   前記基板上に保護膜を形成し、
   第二の裏面露光を行い前記保護膜上に第五のフォトレジストを形成し、
   前記第五のフォトレジストをリフロー処理し、
   リフロー処理された前記第五のフォトレジストを用いて前記保護膜をエッチングする半導体装置の作製方法。
3. 請求項１又は請求項２において、前記多階調マスクはハーフトーンマスク又はグレイトーンマスクであることを特徴とする半導体装置の作製方法。
4. 請求項２において、前記第一、第二の多階調マスクはハーフトーンマスク又はグレイトーンマスクであることを特徴とする半導体装置の作製方法。
5. 請求項１において、前記裏面露光は光が前記Ｉ型半導体層と前記一導電性を付与する不純物元素を含む半導体層を通過して行われることを特徴とする半導体装置の作製方法。
6. 請求項２において、前記第一の裏面露光は光が前記Ｉ型半導体層と前記一導電性を付与する不純物元素を含む半導体層を通過して行われることを特徴とする半導体装置の作製方法。
7. 請求項１乃至請求項６のいずれか一において、前記Ｉ型半導体層はＩ型アモルファスシリコン層であることを特徴とする半導体装置の作製方法。
8. 請求項１乃至請求項７のいずれか一において、前記画素電極は透明導電膜であることを特徴とする半導体装置の作製方法。