JP2015025955A5 - - Google Patents

Description

本発明に係る薄膜トランジスタアレイ基板は、薄膜トランジスタを有する薄膜トランジスタアレイ基板であって、基板上に形成された、前記薄膜トランジスタのゲート電極および前記ゲート電極に接続するゲート配線と、前記ゲート電極および前記ゲート配線を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体膜と、前記ゲート電極の上方において、前記半導体膜上に形成された前記薄膜トランジスタのソース電極およびドレイン電極と、前記ゲート絶縁膜上に形成され、前記ソース電極に接続するソース配線と、前記ドレイン電極上に一部が直接重ねて形成された画素電極と、前記ソース電極、前記ドレイン電極、前記ソース配線および前記画素電極を覆う層間絶縁膜と、前記層間絶縁膜を介して前記画素電極に対向配置された対向電極とを備え、前記半導体膜は、前記ドレイン電極、前記ソース電極および前記ソース配線それぞれの下、並びに、前記ソース電極とドレイン電極との間の領域に配設されており、前記ソース配線の下の前記半導体膜は、前記ソース配線の両側に１μｍ以上張り出しているものである。

図示は省略するが、額縁領域４２には、ゲート配線４３を走査信号駆動回路４５に接続させるための端子（ゲート端子）と、ソース配線４４を表示信号駆動回路４６に接続させるための端子（ソース端子）とが、ゲート配線４３と同層の配線層（第１の金属膜）またはソース配線４４と同層の配線層（第２の金属膜）を用いて形成されている。第４のフォトリソグラフィ工程および第４のエッチング工程では、それらの端子に達するコンタクトホールも形成される。

Claims (3)

1. 薄膜トランジスタを有する薄膜トランジスタアレイ基板であって、
   基板上に形成された、前記薄膜トランジスタのゲート電極および前記ゲート電極に接続するゲート配線と、
   前記ゲート電極および前記ゲート配線を覆うゲート絶縁膜と、
   前記ゲート絶縁膜上に形成された半導体膜と、
   前記ゲート電極の上方において、前記半導体膜上に形成された前記薄膜トランジスタのソース電極およびドレイン電極と、
   前記ゲート絶縁膜上に形成され、前記ソース電極に接続するソース配線と、
   前記ドレイン電極上に一部が直接重ねて形成された画素電極と、
   前記ソース電極、前記ドレイン電極、前記ソース配線および前記画素電極を覆う層間絶縁膜と、
   前記層間絶縁膜を介して前記画素電極に対向配置された対向電極とを備え、
   前記半導体膜は、前記ドレイン電極、前記ソース電極および前記ソース配線それぞれの下、並びに、前記ソース電極とドレイン電極との間の領域に配設されており、
   前記ソース配線の下の前記半導体膜は、前記ソース配線の両側に１μｍ以上張り出している
   ことを特徴とする薄膜トランジスタアレイ基板。
2. 薄膜トランジスタを有する薄膜トランジスタアレイ基板の製造方法であって、
   （ａ）基板上に第１の金属膜を成膜してパターニングすることで、前記薄膜トランジスタのゲート電極および前記ゲート電極に接続するゲート配線を形成する工程と、
   （ｂ）前記ゲート電極および前記ゲート配線を覆うゲート絶縁膜を形成する工程と、
   （ｃ）前記ゲート絶縁膜上に、半導体膜、オーミックコンタクト膜および第２の金属膜をこの順に成膜する工程と、
   （ｄ）前記半導体膜、前記オーミックコンタクト膜および前記第２の金属膜をパターニングして、前記薄膜トランジスタのチャネル領域となる領域上で互いに接続した状態のソース電極およびドレイン電極と、前記ソース電極に接続するソース配線とを形成する工程と、
   （ｅ）前記互いに接続した状態の前記ソース電極および前記ドレイン電極並びに前記ソース配線の上に、第１の透明導電膜を成膜する工程と、
   （ｆ）少なくとも前記チャネル領域となる領域上および前記ソース配線のエッジ部を含む領域上が開口されたレジストパターンを用いるエッチングにより、前記第１の透明導電膜をパターニングして画素電極を形成すると共に、前記ソース配線のエッジ部上の前記第１の透明導電膜を除去する工程と、
   （ｇ）前記工程（ｆ）と同じレジストパターン、または前記工程（ｆ）でパターニングされた前記第１の透明導電膜をマスクにして、前記第１の透明導電膜をパターニングしたことで露出した前記第２の金属膜をエッチングすることで、前記ソース電極および前記ドレイン電極とを分離すると共に、前記ソース配線のエッジ部を除去する工程と、
   （ｈ）前記工程（ｆ）と同じレジストパターン、または前記工程（ｆ）でパターニングされた前記第１の透明導電膜をマスクにして、前記オーミックコンタクト膜を除去することで、前記チャネル領域となる領域および前記ソース配線のエッジ部の下に位置していた前記半導体膜を露出させる工程と、
   （ｉ）前記画素電極、前記ソース配線および前記薄膜トランジスタを覆う層間絶縁膜を形成する工程と、
   （ｊ）前記層間絶縁膜上に、第２の透明導電膜を成膜してパターニングすることで、前記画素電極と対向する位置に対向電極を形成する工程と、
   を備える
   ることを特徴とする薄膜トランジスタアレイ基板の製造方法。
3. 前記工程（ｄ）で形成される前記ソース電極の幅と、前記工程（ｆ）で形成される画素電極間の距離はほぼ同じである
   請求項８記載の薄膜トランジスタアレイ基板の製造方法。