CN114023700B - 一种tft基板的制作方法及tft基板 - Google Patents

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Abstract

本申请实施例公开了一种TFT基板的制作方法及TFT基板，在半成品基板上形成第一蚀刻阻挡层和第二蚀刻阻挡层，第一蚀刻阻挡层的厚度小于第二蚀刻阻挡层的厚度，半成品基板具有第一区域、第二区域以及第三区域，第一蚀刻阻挡层对应第一区域设置，第二蚀刻阻挡层对应第二区域设置；在第一蚀刻阻挡层和第二蚀刻阻挡层的遮挡下，对半成品基板的半导体层和绝缘层进行图案化处理，仅保留第二区域的半导体层，并使得第一区域的绝缘层的厚度大于第三区域的绝缘层的厚度，可以解决TFT基板的不同层的走线容易发生短路或者串扰问题。

Description

一种TFT基板的制作方法及TFT基板
技术领域
本申请涉及显示领域，具体涉及一种TFT基板的制作方法及TFT基板。
背景技术
随着显示面板技术不断提升，产品由4K转向8K，显示面板上走线数量大大增加，走线通常设于TFT(Thin Film Transistor，薄膜晶体管)基板，走线数量增加，为了保证开口率，不同层的走线容易发生短路或者串扰问题。
如图1所示，为第一种TFT基板的结构示意图，TFT基板包括第一金属层100’、设于第一金属层100’上的绝缘层200’、设于绝缘层200’上的半导体层300’以及设于绝缘层200’和半导体层300’上的第二金属层400’，其中，第一金属层100’包括第一走线110’，第二金属层400’包括第二走线410’，第一走线110’和第二走线410’均对应跨线区域设置，第一走线110’和第二走线410’在跨线区域的绝缘层200’的厚度较薄，第一走线110’和第二走线410’容易短路。
如图2所示，为第二种TFT基板的结构示意图，其与图1所示的TFT基板的结构的区别在于，第一走线110’和第二走线410’之间在跨线区域设有绝缘层200’和半导体层300’，通过增加第一走线110’和第二走线410’在跨线区域的间距来提高第一走线110’和第二走线410’的绝缘能力，但这种结构容易导致串扰问题。具体而言，电容的计算公式为：
Figure BDA0003329718710000011
如图3所示，在负半周讯号时，电场方向为由第一走线110’朝第二走线410’，此时半导体层300’中的电子朝第一走线110’聚集，此时半导体层300’导电，第一走线110’和第二走线410’的实际间距d为d2，第一走线110’和第二走线410’之间的电容C偏大；如图4所示，在正半周讯号时，电场方向为由第二走线410’朝第一走线110’，此时半导体层300’中的电子朝第二走线410’聚集，此时半导体层300’绝缘，第一走线110’和第二走线410’的实际间距d为(d1+d2)，第一走线110’和第二走线410’之间的电容C偏小。由此可见，这种结构的TFT基板，在正、负半周讯号下第一走线110’和第二走线410’之间的电容有差异，导致显示画面串扰问题。
发明内容
本申请实施例提供一种TFT基板的制作方法及TFT基板，可以解决TFT基板的不同层的走线容易发生短路或者串扰问题。
本申请实施例提供一种TFT基板的制作方法，包括：
步骤B1、在半成品基板上形成光阻层，所述半成品基板包括第一金属层、设于所述第一金属层上的绝缘层以及设于所述绝缘层上的半导体层，所述光阻层设于所述半导体层上，所述半成品基板具有第一区域、第二区域以及第三区域；
步骤B2、对所述光阻层进行图案化处理，以露出所述第三区域的所述半导体层，形成对应所述第一区域设置的第一蚀刻阻挡层以及对应所述第二区域设置的第二蚀刻阻挡层，所述第一蚀刻阻挡层的厚度小于所述第二蚀刻阻挡层的厚度；
步骤B3、在所述第一蚀刻阻挡层和所述第二蚀刻阻挡层的遮挡下，对所述第三区域的所述半导体层进行蚀刻处理；
步骤B4、剥离所述第一蚀刻阻挡层，露出所述第一区域的所述半导体层；
步骤B5、在所述第二蚀刻阻挡层的遮挡下，对所述半导体层和所述绝缘层进行蚀刻处理，以去除对应所述第一区域设置的所述半导体层，使得所述第三区域的所述绝缘层的厚度小于所述第一区域的所述绝缘层的厚度。
可选的，在本申请的一些实施例中，在所述步骤B2中，所述对所述光阻层进行图案化处理的步骤包括：在光罩的遮挡下，对所述光阻层进行曝光显影处理。
可选的，在本申请的一些实施例中，所述光阻层的材料为正性光阻，所述光罩包括对应所述第一区域设置的第一图案区域、对应所述第二区域设置的第二图案区域以及对应所述第三区域设置的第三图案区域，所述第一图案区域的透光率大于所述第二图案区域的透光率，所述第一图案区域的透光率小于所述第三图案区域的透光率。
可选的，在本申请的一些实施例中，所述光阻层的材料为负性光阻，所述光罩包括对应所述第一区域设置的第一图案区域、对应所述第二区域设置的第二图案区域以及对应所述第三区域设置的第三图案区域，所述第一图案区域的透光率小于所述第二图案区域的透光率，所述第一图案区域的透光率大于所述第三图案区域的透光率。
可选的，在本申请的一些实施例中，在所述步骤B2中，所述第一蚀刻阻挡层的厚度为所述第二蚀刻阻挡层的厚度的20％～35％。
可选的，在本申请的一些实施例中，在所述步骤B4中，所述剥离所述第一蚀刻阻挡层，露出所述第一区域的所述半导体层的步骤包括：对所述第一蚀刻阻挡层和所述第二蚀刻阻挡层进行灰化处理，从而去除所述第一蚀刻阻挡层，减小所述第二蚀刻阻挡层的厚度。
可选的，在本申请的一些实施例中，所述第一金属层包括第一信号线和栅极，所述第一信号线对应所述第一区域设置，所述栅极对应所述第二区域设置。
可选的，在本申请的一些实施例中，所述TFT基板的制作方法还包括：
步骤B6、剥离所述第二蚀刻阻挡层，露出所述第二区域的所述半导体层；
步骤B7、在所述绝缘层和所述半导体层上形成第二金属层。
可选的，在本申请的一些实施例中，在所述步骤B7中，所述第二金属层包括第二信号线、源极和漏极，所述第二信号线对应所述第一区域设置，所述源极和所述漏极对应所述第二区域设置。
本申请实施例还提供一种TFT基板，所述TFT基板具有第一区域、第二区域以及第三区域，所述TFT基板包括：
衬底；
第一信号线，设于所述衬底上且对应所述第一区域设置；
栅极，设于所述衬底上且对应所述第二区域设置；
绝缘层，设于所述衬底、所述栅极和所述第一信号线上，所述绝缘层对应所述第一区域、所述第二区域和所述第三区域设置；
半导体层，设于所述绝缘层上且对应所述第二区域设置；
源极和漏极，设于所述半导体层上且对应所述第二区域设置；以及
第二信号线，设于所述绝缘层上且对应所述第一区域设置；
其中，所述第一区域的所述绝缘层的厚度大于所述第三区域的所述绝缘层的厚度。
本申请实施例提供一种TFT基板的制作方法及TFT基板，在半成品基板上形成第一蚀刻阻挡层和第二蚀刻阻挡层，第一蚀刻阻挡层的厚度小于第二蚀刻阻挡层的厚度，半成品基板具有第一区域、第二区域以及第三区域，第一蚀刻阻挡层对应第一区域设置，第二蚀刻阻挡层对应第二区域设置；在第一蚀刻阻挡层和第二蚀刻阻挡层的遮挡下，对半成品基板的半导体层和绝缘层进行图案化处理，仅保留第二区域的半导体层，并使得第一区域的绝缘层的厚度大于第三区域的绝缘层的厚度，在此实施例中，第一区域可以对应TFT基板的跨线区域，第二区域可以对应TFT基板的TFT区域，采用本实施例的技术方案，既可以避免采用半导体层增加跨线区域的绝缘层的厚度而导致发生串扰问题，又可以增加跨线区域的绝缘层的厚度以防止跨线区域的短路问题。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术的第一种TFT基板的跨线区域的剖视结构示意图；
图2是现有技术的第二种TFT基板的跨线区域的剖视结构示意图；
图3是现有技术的第二种TFT基板在负半周讯号时第一走线和第二走线的电容的机理模型图；
图4是现有技术的第二种TFT基板在正半周讯号时第一走线和第二走线的电容的机理模型图；
图5是本申请实施例提供的一种TFT基板的制作方法的流程示意图；
图6是本申请实施例提供的在半成品基板上形成光阻层的结构示意图；
图7是本申请实施例提供的采用光罩对光阻层进行图案化处理的结构示意图；
图8是本申请实施例提供的以第一蚀刻阻挡层和第二蚀刻阻挡层为遮挡对半导体层进行蚀刻处理的结构示意图；
图9是本申请实施例提供的剥离第一蚀刻阻挡层的结构示意图；
图10是本申请实施例提供的以第二蚀刻阻挡层为遮挡对半导体层和绝缘层进行蚀刻处理的结构示意图；
图11是本申请实施例提供的剥离第二蚀刻阻挡层并形成第二金属层的结构示意图；
图12是本申请实施例提供的TFT基板的俯视结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。在本申请中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。
本申请实施例提供一种TFT基板的制作方法及TFT基板。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
请参阅图5，本申请实施例提供一种TFT基板的制作方法，包括以下步骤：
步骤B1、如图6所示，在半成品基板100上形成光阻层200，半成品基板100包括第一金属层140、设于第一金属层140上的绝缘层150以及设于绝缘层150上的半导体层160，光阻层200设于半导体层160上，半成品基板100具有第一区域110、第二区域120以及第三区域130。
步骤B2、如图6和图7所示，对光阻层200进行图案化处理，以露出第三区域130的半导体层160，形成对应第一区域110设置的第一蚀刻阻挡层210以及对应第二区域120设置的第二蚀刻阻挡层220。在步骤B2中，所制得的第一蚀刻阻挡层210的厚度小于所制得的第二蚀刻阻挡层220的厚度。
步骤B3、如图8所示，在第一蚀刻阻挡层210和第二蚀刻阻挡层220的遮挡下，对第三区域130的半导体层160进行蚀刻处理。
步骤B4、如图8和图9所示，剥离第一蚀刻阻挡层210，露出第一区域110的半导体层160。
步骤B5、如图10所示，在第二蚀刻阻挡层220的遮挡下，对半导体层160和绝缘层150进行蚀刻处理，以去除对应第一区域110设置的半导体层160，使得第三区域130的绝缘层150的厚度小于第一区域110的绝缘层150的厚度。
本申请实施例是通过在半成品基板100上形成厚度较薄的第一蚀刻阻挡层210和厚度较厚的第二蚀刻阻挡层220，借由第一蚀刻阻挡层210和第二蚀刻阻挡层220的遮挡，对半成品基板100的半导体层160和绝缘层150进行图案化处理，可以仅保留第二区域120的半导体层160，并使得第一区域110的绝缘层150的厚度大于第三区域130的绝缘层150的厚度。
在此实施例中，第一区域110可以对应TFT基板的跨线区域。第二区域120可以对应TFT基板的TFT区域。由此可见，采用本申请实施例的TFT基板的制作方法，可以在第三区域130制作常规厚度的绝缘层150的同时，还能在跨线区域制作高厚度的绝缘层150，既可以避免采用半导体层160增加跨线区域的绝缘层150的厚度而导致发生串扰问题，又可以增加跨线区域的绝缘层150的厚度以防止跨线区域的短路问题。
具体的，在上述步骤B1中，所提供的半成品基板100还可以包括其他层结构；例如，半成品基板100还可以包括衬底，衬底可以但不限于为玻璃或者聚酰亚胺薄膜。在此实施例中，第一金属层140设于衬底上，绝缘层150设于第一金属层140和衬底上，半导体层160设于绝缘层150的远离第一金属层140和衬底的一侧。可以理解的是，根据实际情况的选择和具体需求，半成品基板100的具体结构可以做适当修改，在此不做唯一限定。
具体的，在上述步骤B2中，对光阻层200进行图案化处理的步骤包括：在光罩400的遮挡下，对光阻层200进行曝光显影处理。在此实施例中，可以通过一道光罩400制程直接得到厚度不同的第一蚀刻阻挡层210和第二蚀刻阻挡层220，可以节省光罩400成本，提高生产效率。
具体的，在上述步骤B2中，采用紫外光对光阻层200进行曝光显影处理。在此实施例中，光阻层200受到的曝光量为35毫焦～45毫焦。光罩400包括对应第一区域110设置的第一图案区域410、对应第二区域120设置的第二图案区域420以及对应第三区域130设置的第三图案区域430。通过使第一图案区域410、第二图案区域420和第三图案区域430的透光率不同，使得第一区域110、第二区域120和第三区域130的曝光量不同，可以去除第三区域130的光阻层200，并使得第一区域110和第二区域120的光阻层200在曝光显影后的厚度不同。
可选的，光阻层200的材料为正性光阻，第一图案区域410的透光率大于第二图案区域420的透光率，第一图案区域410的透光率小于第三图案区域430的透光率，如此设置，在曝光显影后，可以去除第三区域130的光阻层200，并使得第一蚀刻阻挡层210(第一区域110的光阻层200)的厚度小于和第二蚀刻阻挡层220(第二区域120的光阻层200)的厚度。
具体的，当光阻层200的材料为正性光阻时，第一图案区域410的透光率可以为40％～50％，第二图案区域420的透光率可以为0％～10％，第三图案区域430的透光率可以为90％～100％。例如，第一图案区域410的透光率可以为40％、41％、42％、43％、44％、45％、46％、47％、48％、49％或50％，第二图案区域420的透光率可以为0％、1％、2％、3％、4％、5％、6％、7％、8％、9％或10％，第三图案区域430的透光率可以为90％、91％、92％、93％、94％、95％、96％、97％、98％、99％或100％。可以理解的是，根据实际情况的选择和具体需求，第一图案区域410、第二图案区域420和第三图案区域430的透光率可以做适当调整，在此不做唯一限定。
可选的，光阻层200的材料为负性光阻，第一图案区域410的透光率小于第二图案区域420的透光率，第一图案区域410的透光率大于第三图案区域430的透光率，如此设置，在曝光显影后，可以去除第三区域130的光阻层200，并使得第一蚀刻阻挡层210(第一区域110的光阻层200)的厚度小于和第二蚀刻阻挡层220(第二区域120的光阻层200)的厚度。
具体的，当光阻层200的材料为负性光阻时，第一图案区域410的透光率可以为50％～60％，第二图案区域420的透光率可以为90％～100％，第三图案区域430的透光率可以为0％～10％。例如，第一图案区域410的透光率可以为50％、51％、52％、53％、54％、55％、56％、57％、58％、59％或60％，第二图案区域420的透光率可以为90％、91％、92％、93％、94％、95％、96％、97％、98％、99％或100％，第三图案区域430的透光率可以为0％、1％、2％、3％、4％、5％、6％、7％、8％、9％或10％。可以理解的是，根据实际情况的选择和具体需求，第一图案区域410、第二图案区域420和第三图案区域430的透光率可以做适当调整，在此不做唯一限定。
具体的，在上述步骤B3中，如图8所示，第三区域130的半导体层160可以被部分蚀刻去除，即在步骤B3后，第一区域110的半导体层160的厚度大于第三区域130的半导体层160的厚度。当然，根据实际情况的选择和具体需求，第三区域130的半导体层160可以被完全蚀刻去除，在此不做唯一限定。
具体的，在上述步骤B3中，如图8所示，在第一蚀刻阻挡层210和第二蚀刻阻挡层220的遮挡下，采用干法蚀刻的方式对第三区域130的半导体层160进行蚀刻处理，干法蚀刻的方式可以为等离子轰击，朝反应腔体内通入反应气体，反应腔体内设有电极对，向电极对施加电压产生电场，利用电场电离反应气体产生等离子体，等离子体在电场的作用下对第三区域130的半导体层160进行轰击处理。
可选的，在上述步骤B3中，采用等离子轰击的方式对第三区域130的半导体层160进行蚀刻处理，朝反应腔体内通入的反应气体可以为氟化氮和氦气，氦气的流量大于氟化氮的流量。其中，氟化氮的流量为1500标准毫升/分钟～2000标准毫升/分钟，氦气的流量为1700标准毫升/分钟～2300标准毫升/分钟；例如，氟化氮的流量可以为1500标准毫升/分钟、1600标准毫升/分钟、1700标准毫升/分钟、1800标准毫升/分钟、1900标准毫升/分钟或2000标准毫升/分钟，氦气的流量可以为1700标准毫升/分钟、1800标准毫升/分钟、1900标准毫升/分钟、2000标准毫升/分钟、2100标准毫升/分钟、2200标准毫升/分钟或2300标准毫升/分钟，通过电场电离氟化氮和氦气并产生等离子体，可以对第三区域130的半导体层160进行蚀刻处理。
可选的，在上述步骤B3中，向电极对施加的电压为3千伏～13千伏，使得电极对产生电场以电离反应气体和进行等离子轰击处理，进行等离子轰击处理时的温度为40摄氏度～60摄氏度，进行等离子体轰击处理的时间为15秒～20秒。例如，向电极对施加的电压为3千伏、4千伏、6千伏、8千伏、10千伏、12千伏或13千伏，进行等离子轰击处理时的温度为40摄氏度、45摄氏度、50摄氏度、55摄氏度或60摄氏度，进行等离子体轰击处理的时间为15秒、16秒、17秒、18秒、19秒或20秒。
具体的，在上述步骤B4中，如图8和图9所示，剥离第一蚀刻阻挡层210，露出第一区域110的半导体层160的步骤包括：对第一蚀刻阻挡层210和第二蚀刻阻挡层220进行灰化处理，从而去除第一蚀刻阻挡层210，减小第二蚀刻阻挡层220的厚度。在此实施例中，由于第二蚀刻阻挡层220的厚度大于第一蚀刻阻挡层210的厚度，在灰化处理的过程中，当第一蚀刻阻挡层210被完全去除时，第二区域120还残留有第二蚀刻阻挡层220；在后续步骤B5中，以残留的第二蚀刻阻挡层220为遮挡，对半导体层160和绝缘层150进行蚀刻处理，以去除对应第一区域110设置的半导体层160，使得第三区域130的绝缘层150的厚度小于第一区域110的绝缘层150的厚度。
具体的，在上述步骤B4中，如图8和图9所示，采用等离子体轰击的方式对第一蚀刻阻挡层210和第二蚀刻阻挡层220进行灰化处理，朝反应腔体内通入反应气体，反应腔体内设有电极对，向电极对施加电压产生电场，利用电场电离反应气体产生等离子体，等离子体在电场的作用下对第一蚀刻阻挡层210和第二蚀刻阻挡层220进行轰击处理。
可选的，在上述步骤B4中，采用等离子轰击的方式对第一蚀刻阻挡层210和第二蚀刻阻挡层220进行灰化处理，朝反应腔体内通入的反应气体可以为氟化氮和氧气，氧气的流量大于氟化氮的流量；其中，氟化氮的流量为700标准毫升/分钟～1000标准毫升/分钟，氧气的流量为12000标准毫升/分钟～16000标准毫升/分钟；例如，氟化氮的流量可以为700标准毫升/分钟、800标准毫升/分钟、900标准毫升/分钟或1000标准毫升/分钟，氧气的流量可以为12000标准毫升/分钟、13000标准毫升/分钟、14000标准毫升/分钟、15000标准毫升/分钟或16000标准毫升/分钟，通过电场电离氟化氮和氧气并产生等离子体，可以对第一蚀刻阻挡层210和第二蚀刻阻挡层220进行轰击处理。
可选的，在上述步骤B4中，向电极对施加的电压为4千伏～24千伏，使得电极对产生电场以电离反应气体和进行等离子轰击处理，进行等离子轰击处理时的温度为40摄氏度～60摄氏度，进行等离子体轰击处理的时间为60秒～100秒。例如，向电极对施加的电压为4千伏、6千伏、8千伏、10千伏、12千伏、13千伏或14千伏，进行等离子轰击处理时的温度为40摄氏度、45摄氏度、50摄氏度、55摄氏度或60摄氏度，进行等离子体轰击处理的时间为60秒、65秒、70秒、75秒、80秒、85秒、90秒、95秒或100秒。
具体的，在上述步骤B2中，第一蚀刻阻挡层210的厚度小于第二蚀刻阻挡层220的厚度，以便于后续在步骤B4中进行灰化处理剥离第一蚀刻阻挡层210后，第二区域120还残留有第二蚀刻阻挡层220。为了保证第一蚀刻阻挡层210的蚀刻阻挡性能以及便于剥离第一蚀刻阻挡层210，宜将第一蚀刻阻挡层210的厚度设置为第二蚀刻阻挡层220的厚度的20％～35％。
具体的，在上述步骤B2中，所制得的第一蚀刻阻挡层210的厚度为4000埃～6000埃，所制得的第二蚀刻阻挡层220的厚度为15000埃～20000埃；例如，第一蚀刻阻挡层210的厚度为4000埃、4200埃、4400埃、4600埃、4800埃、5000埃、5200埃、5400埃、5600埃、5800埃或6000埃，第二蚀刻阻挡层220的厚度为15000埃、15500埃、16000埃、16500埃、17000埃、17500埃、18000埃、18500埃、19000埃、19500埃或20000埃。可以理解的是，根据实际情况的选择和具体需求，第一蚀刻阻挡层210的厚度和第二蚀刻阻挡层220的厚度可以做适当调整，在此不做唯一限定。
具体的，在上述步骤B5中，如图10所示，在第二蚀刻阻挡层220的遮挡下，采用干法蚀刻的方式对半导体层160和绝缘层150进行蚀刻处理，干法蚀刻的方式可以为等离子轰击，朝反应腔体内通入反应气体，反应腔体内设有电极对，向电极对施加电压产生电场，利用电场电离反应气体产生等离子体，等离子体在电场的作用下对半导体层160和绝缘层150进行轰击处理。
可选的，在上述步骤B5中，采用等离子轰击的方式对半导体层160和绝缘层150进行蚀刻处理，朝反应腔体内通入的反应气体可以为氟化氮和氦气，氦气的流量大于氟化氮的流量；其中，氟化氮的流量为1500标准毫升/分钟～2000标准毫升/分钟，氦气的流量为1700标准毫升/分钟～2300标准毫升/分钟；例如，氟化氮的流量可以为1500标准毫升/分钟、1600标准毫升/分钟、1700标准毫升/分钟、1800标准毫升/分钟、1900标准毫升/分钟或2000标准毫升/分钟，氦气的流量可以为1700标准毫升/分钟、1800标准毫升/分钟、1900标准毫升/分钟、2000标准毫升/分钟、2100标准毫升/分钟、2200标准毫升/分钟或2300标准毫升/分钟，通过电场电离氟化氮和氦气并产生等离子体，可以对半导体层160和绝缘层150进行蚀刻处理。
可选的，在上述步骤B5中，向电极对施加的电压为3千伏～13千伏，使得电极对产生电场以电离反应气体和进行等离子轰击处理，进行等离子轰击处理时的温度为40摄氏度～60摄氏度，进行等离子体轰击处理的时间为50秒～60秒。例如，向电极对施加的电压为3千伏、4千伏、6千伏、8千伏、10千伏、12千伏或13千伏，进行等离子轰击处理时的温度为40摄氏度、45摄氏度、50摄氏度、55摄氏度或60摄氏度，进行等离子体轰击处理的时间为50秒、51秒、52秒、53秒、54秒、55秒、56秒、57秒、58秒、59秒或60秒。
具体的，如图5、图10、图11和图12所示，TFT基板的制作方法还包括：
步骤B6、剥离第二蚀刻阻挡层220，露出第二区域120的半导体层160；
步骤B7、在绝缘层150和半导体层160上形成第二金属层300。在此实施例中，可以通过灰化处理的方式剥离第二蚀刻阻挡层220。
具体的，如图11和图12所示，第一金属层140包括第一信号线141和栅极142，第一信号线141对应第一区域110设置，栅极142对应第二区域120设置，第二金属层300包括第二信号线310、源极320和漏极330，第二信号线310对应第一区域110设置，源极320和漏极330对应第二区域120设置。在此实施例中，第一信号线141和第二信号线310平行设置，当然，根据实际情况的选择和具体需求，第一信号线141也可以与第二信号线310相交设置。
具体的，如图12所示，第一信号线141包括沿第一方向延伸的扫描线1411以及沿第二方向延伸的存储电容线1412，第二信号线310包括沿第二方向延伸的数据线311，第一方向和第二方向呈预设夹角设置，预设夹角具体可以但不限于为90度，只要保证第一方向和第二方向相交即可。在此实施例中，扫描线1411与对应的栅极142连接，数据线311与对应的源极320连接，存储电容线1412和数据线311平行，存储电容线1412和数据线311之间形成存储电容。
如图11和图12所示，本申请实施例还提供一种TFT基板，采用上述TFT基板的制作方法制得，TFT基板具有第一区域110、第二区域120以及第三区域130，TFT基板包括衬底、第一信号线141、栅极142、绝缘层150、半导体层160、源极320、漏极330以及第二信号线310；其中，第一信号线141设于衬底上且对应第一区域110设置；栅极142设于衬底上且对应第二区域120设置；绝缘层150设于衬底、栅极142和第一信号线141上，绝缘层150对应第一区域110、第二区域120和第三区域130设置；半导体层160设于绝缘层150上且对应第二区域120设置；源极320和漏极330设于半导体层160上且对应第二区域120设置；第二信号线310设于绝缘层150上且对应第一区域110设置；第一区域110的绝缘层150的厚度大于第三区域130的绝缘层150的厚度。由于本实施例提供的TFT基板采用上述所有实施例的全部技术方案，因此同样具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
以上对本申请实施例所提供的一种TFT基板的制作方法及TFT基板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种TFT基板的制作方法，其特征在于，包括：
步骤B1、在半成品基板上形成光阻层，所述半成品基板包括第一金属层、设于所述第一金属层上的绝缘层以及设于所述绝缘层上的半导体层，所述光阻层设于所述半导体层上，所述半成品基板具有第一区域、第二区域以及第三区域；
步骤B2、对所述光阻层进行图案化处理，以露出所述第三区域的所述半导体层，形成对应所述第一区域设置的第一蚀刻阻挡层以及对应所述第二区域设置的第二蚀刻阻挡层，所述第一蚀刻阻挡层的厚度小于所述第二蚀刻阻挡层的厚度；
步骤B3、在所述第一蚀刻阻挡层和所述第二蚀刻阻挡层的遮挡下，对所述第三区域的所述半导体层进行蚀刻处理；
步骤B4、剥离所述第一蚀刻阻挡层，露出所述第一区域的所述半导体层；
步骤B5、在所述第二蚀刻阻挡层的遮挡下，对所述半导体层和所述绝缘层进行蚀刻处理，以去除对应所述第一区域设置的所述半导体层，使得所述第三区域的所述绝缘层的厚度小于所述第一区域的所述绝缘层的厚度。
2.根据权利要求1所述的TFT基板的制作方法，其特征在于，在所述步骤B2中，所述对所述光阻层进行图案化处理的步骤包括：在光罩的遮挡下，对所述光阻层进行曝光显影处理。
3.根据权利要求2所述的TFT基板的制作方法，其特征在于，所述光阻层的材料为正性光阻，所述光罩包括对应所述第一区域设置的第一图案区域、对应所述第二区域设置的第二图案区域以及对应所述第三区域设置的第三图案区域，所述第一图案区域的透光率大于所述第二图案区域的透光率，所述第一图案区域的透光率小于所述第三图案区域的透光率。
4.根据权利要求2所述的TFT基板的制作方法，其特征在于，所述光阻层的材料为负性光阻，所述光罩包括对应所述第一区域设置的第一图案区域、对应所述第二区域设置的第二图案区域以及对应所述第三区域设置的第三图案区域，所述第一图案区域的透光率小于所述第二图案区域的透光率，所述第一图案区域的透光率大于所述第三图案区域的透光率。
5.根据权利要求1所述的TFT基板的制作方法，其特征在于，在所述步骤B2中，所述第一蚀刻阻挡层的厚度为所述第二蚀刻阻挡层的厚度的20％～35％。
6.根据权利要求1所述的TFT基板的制作方法，其特征在于，在所述步骤B4中，所述剥离所述第一蚀刻阻挡层，露出所述第一区域的所述半导体层的步骤包括：对所述第一蚀刻阻挡层和所述第二蚀刻阻挡层进行灰化处理，从而去除所述第一蚀刻阻挡层，减小所述第二蚀刻阻挡层的厚度。
7.根据权利要求1～6任一项所述的TFT基板的制作方法，其特征在于，所述第一金属层包括第一信号线和栅极，所述第一信号线对应所述第一区域设置，所述栅极对应所述第二区域设置。
8.根据权利要求1～6任一项所述的TFT基板的制作方法，其特征在于，所述TFT基板的制作方法还包括：
步骤B6、剥离所述第二蚀刻阻挡层，露出所述第二区域的所述半导体层；
步骤B7、在所述绝缘层和所述半导体层上形成第二金属层。
9.根据权利要求8所述的TFT基板的制作方法，其特征在于，在所述步骤B7中，所述第二金属层包括第二信号线、源极和漏极，所述第二信号线对应所述第一区域设置，所述源极和所述漏极对应所述第二区域设置。
10.一种TFT基板，其特征在于，采用如权利要求1-9任一项所述的TFT基板的制作方法制得，所述TFT基板具有第一区域、第二区域以及第三区域，所述TFT基板包括：
衬底；
第一信号线，设于所述衬底上且对应所述第一区域设置；
栅极，设于所述衬底上且对应所述第二区域设置；
绝缘层，设于所述衬底、所述栅极和所述第一信号线上，所述绝缘层对应所述第一区域、所述第二区域和所述第三区域设置；
半导体层，设于所述绝缘层上且对应所述第二区域设置；
源极和漏极，设于所述半导体层上且对应所述第二区域设置；以及
第二信号线，设于所述绝缘层上且对应所述第一区域设置；
其中，所述第一区域的所述绝缘层的厚度大于所述第三区域的所述绝缘层的厚度。
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CN101807583B (zh) * 2009-02-18 2011-07-27 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
KR101022652B1 (ko) * 2009-04-02 2011-03-22 삼성모바일디스플레이주식회사 박막 트랜지스터 기판 제조방법 및 유기 발광 디스플레이 장치 제조방법
JP6278633B2 (ja) * 2013-07-26 2018-02-14 三菱電機株式会社 薄膜トランジスタアレイ基板およびその製造方法、並びに、液晶表示装置およびその製造方法
CN104576651A (zh) * 2013-10-16 2015-04-29 昆山国显光电有限公司 一种阵列基板及其制备方法
CN105932030B (zh) * 2016-06-08 2019-07-26 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN107980174A (zh) * 2016-11-23 2018-05-01 深圳市柔宇科技有限公司 Tft阵列基板制作方法及tft阵列基板
CN111180470B (zh) * 2020-02-24 2023-06-02 合肥鑫晟光电科技有限公司 显示基板及其制作方法、和显示装置
CN111244115B (zh) * 2020-03-09 2022-12-02 合肥鑫晟光电科技有限公司 一种显示用基板及其制备方法、显示装置

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