WO2014127587A1 - 阵列基板及其制造方法、显示装置 - Google Patents

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WO2014127587A1
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吴松
包杰琼
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京东方科技集团股份有限公司
合肥鑫晟光电科技有限公司
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    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Definitions

  • Embodiments of the present invention relate to an array substrate, a method of manufacturing the same, and a display device. Background technique
  • ADS forms a multi-dimensional electric field by a parallel electric field generated by a pixel electrode or a common electrode edge in the same plane and a longitudinal electric field generated between the pixel electrode and the common electrode, so that the pixel electrode or the common electrode, the pixel electrode or the common electrode in the liquid crystal cell are positive
  • All of the above aligned liquid crystal molecules are capable of rotating conversion, thereby improving the planar orientation liquid crystal working efficiency and increasing the light transmission efficiency.
  • Advanced super-dimensional field switching technology improves TFT-LCD picture quality with high transmittance, wide viewing angle, high aperture ratio, low chromatic aberration, low response time, and no push mura ripple.
  • the ADS display is formed by a pair of ADS array substrates and a color filter substrate, and a liquid crystal is dripped between the ADS array substrate and the color filter substrate.
  • the ADS array substrate includes: a substrate 1 , a common electrode layer 8 sequentially disposed on the substrate 1 , a gate metal layer 10 , a gate insulating layer 12 , an active layer 9 , and a source drain metal a layer 11, an insulating protective layer 7 and a pixel electrode layer 2, wherein the gate metal layer includes a gate and a gate line (not shown) of the TFT, and the active layer 9 includes the semiconductor layer 3 and the doped semiconductor layer 4, the source The drain metal layer 11 includes a source 5, a drain 6 and a data line of the TFT, the pixel electrode layer 2 includes a pixel electrode, the common electrode layer 8 includes a common electrode, and the drain 6 of the source/drain metal layer 11 passes through The hole is connected to the pixel electrode layer 2.
  • the manufacturing method of the ADS array substrate is generally five or even six patterning processes.
  • the implementation process generally includes: forming a common electrode layer 8 by the first patterning process; forming a second patterning process The gate metal layer 10; the third patterning process forms the active layer 9 (the semiconductor layer 3 and the doped semiconductor layer 4), the source/drain metal layer 11; the fourth patterning process forms the insulating protective layer 7, and is in the insulating protective layer 7 forming a via connecting the drain 6 of the source/drain metal layer and the pixel electrode layer 2; the fifth patterning process forms the pixel electrode layer 2, thus completing the fabrication of the array substrate.
  • Embodiments of the present invention provide an array substrate, a manufacturing method thereof, and a display device, which can reduce the number of patterning processes used in the preparation process of the array substrate, thereby effectively reducing the manufacturing cost and improving the yield.
  • an embodiment of the present invention provides an array substrate including a substrate, a gate, a gate insulating layer, an active layer, a source electrode, a drain electrode, and an insulating protective layer disposed on the substrate in sequence, on the substrate. Also provided are a pixel electrode and a common electrode, and a first lead hole connecting the pixel electrode and the drain electrode, and a second lead hole connecting the common electrode and the common electrode line, the pixel electrode being disposed on the substrate
  • the gate is directly disposed on the transparent conductive layer disposed in the same layer as the pixel electrode; the pixel electrode is connected to the drain electrode through a first metal connection layer disposed in the first line hole, The first metal connection layer is disposed in the same layer as the gate.
  • the common electrode line is disposed in the same layer as the gate.
  • the common electrode and the common electrode line are connected by a second metal connection layer disposed in the second lead hole, and the second metal connection layer is disposed in the same layer as the source electrode and the drain electrode.
  • the array substrate further includes: a source drain lead terminal and a gate lead terminal disposed at an edge of the array substrate;
  • the source-drain lead terminal is connected to the data line through a second metal connection layer disposed in the source-drain lead hole, and the data line is disposed in the same layer as the source electrode and the drain electrode;
  • the gate lead terminal is connected to the gate line through a second metal connection layer disposed in the gate lead hole, and the gate line is disposed in the same layer as the gate.
  • An embodiment of the present invention further provides another array substrate, including a substrate, a gate, a gate insulating layer, an active layer, a source electrode, a drain electrode, and an insulating protective layer disposed on the substrate in sequence, and the substrate is further disposed on the substrate a pixel electrode and a common electrode, the common electrode is disposed on the substrate, and the gate is directly disposed on a transparent conductive layer disposed in the same layer as the common electrode;
  • the pixel electrode is disposed on the insulating protective layer, and the insulating protective layer is provided with an insulating protective layer via, and the pixel electrode is connected to the drain electrode through the insulating protective layer via.
  • the common electrode line is disposed in the same layer as the gate.
  • the common electrode line is directly connected to the common electrode located below the common electrode line.
  • Embodiments of the present invention also provide a display device including the above array substrate.
  • an embodiment of the present invention further provides a method for fabricating an array substrate, including: forming a pixel electrode, a gate, a first metal connection layer, a common electrode line, a gate insulating layer, and an active by a first patterning process Layer, first lead hole;
  • a common electrode is formed by a third patterning process, and the common electrode is connected to the common electrode line through a second metal connection layer disposed in the second lead hole.
  • the first patterning process includes a multi-tone mask process and a ground stripping technique.
  • the first patterning process further forms a second lead hole, specifically comprising the steps of: forming a first transparent conductive film and a gate metal film;
  • the photoresist remaining over the third thickness corresponding region and the gate insulating layer and the semiconductor layer located thereon are removed by a ground lift-off process to form an active layer, a first lead via, and a second lead via.
  • the second patterning process specifically includes the following steps:
  • the substrate is subjected to ashing treatment to remove the photoresist of the fourth thickness, and the exposed portion is etched to form a TFT channel region;
  • the grounding stripping process is used to remove the remaining photoresist and the insulating protective layer located thereon to form a second lead hole.
  • the third patterning process specifically includes the following steps:
  • the substrate is exposed, developed, and etched to form a common electrode.
  • an embodiment of the present invention further provides a method for fabricating another array substrate, including: forming a common electrode, a gate electrode, a common electrode line, a gate insulating layer, and an active layer by a first patterning process;
  • a pixel electrode is formed by a third patterning process, and the pixel electrode is connected to the drain electrode through the insulating protective layer via.
  • the first patterning process specifically includes the following steps:
  • a gate insulating layer and a semiconductor layer are deposited.
  • the second patterning process specifically includes the following steps:
  • a photoresist having a tenth thickness at a predetermined position where the TFT channel is subsequently formed forming an eleventh thickness lithography at a predetermined position where the source and drain electrodes are subsequently formed.
  • a photoresist wherein a photoresist having a twelfth thickness is formed at a predetermined position of the via hole forming the insulating protective layer, wherein the twelfth thickness is greater than the eleventh thickness, and the eleventh thickness is greater than the tenth thickness; Etching, removing the exposed source and drain metal layers and the semiconductor layer;
  • the substrate is subjected to ashing treatment to remove the photoresist of the tenth thickness, and the exposed portion is etched to form a TFT channel region;
  • the substrate is subjected to ashing treatment to remove the remaining photoresist in the corresponding region of the eleventh thickness to form a source/drain electrode;
  • grounding stripping process is used to remove the remaining photoresist and the insulating protective layer located above it to form an insulating protective via.
  • FIG. 1 is a schematic structural view of a conventional ADS array substrate
  • 2(a) and 2(b) are respectively a schematic diagram showing a planar structure of an array substrate and a cross-sectional structure along line A-A according to a first embodiment of the present invention
  • FIG. 3 is a cross-sectional structural view of another array substrate according to Embodiment 1 of the present invention
  • 4 is a cross-sectional structural view of still another array substrate according to Embodiment 1 of the present invention
  • FIG. 5 is a cross-sectional structural view of another array substrate according to Embodiment 1 of the present invention
  • FIG. 6(a) and (b) are respectively
  • FIG. 2 is a schematic plan view showing the planar structure of the substrate after exposure and etching in the first patterning process in the first embodiment of the present invention; and a schematic cross-sectional structure along the line A-A;
  • FIG. 8 is a cross-sectional view of the substrate along the line A-A after the gate insulating film and the semiconductor film are sequentially formed in the first patterning process according to the second embodiment of the present invention
  • FIG. 9 is a cross-sectional view of the substrate along the A-A line after the photoresist stripping in the first patterning process according to the second embodiment of the present invention.
  • FIGS. 10(a) and (b) are schematic cross-sectional views of the substrate along the A-A line after the second patterning process in the second embodiment of the present invention.
  • 11(a)-(f) are schematic diagrams showing the steps of the second patterning process in the second embodiment of the present invention, 1021 ⁇ 1027, along the line A-A;
  • FIG. 13(a) to (c) are schematic cross-sectional views of the substrate along the A-A line during the third patterning process in the second embodiment of the present invention.
  • FIG. 14(a) is a photoresist pattern of a first patterning process in the method of fabricating the array substrate shown in FIG. 5 according to the first embodiment of the present invention
  • FIG. 14(b) is a first patterning process after etching the substrate along the AA
  • FIG. 14(c) is a cross-sectional view of the substrate taken along line A-A after the first patterning process is completed in the method of fabricating the array substrate shown in FIG. 5 according to the first embodiment of the present invention
  • FIG. 15(a) is a photoresist pattern in a second patterning process in the method of fabricating the array substrate shown in FIG. 5 according to the first embodiment of the present invention
  • FIG. 15(b) is a cross-sectional view of the substrate along the AA line after etching.
  • Figure 16 is a cross-sectional view of the substrate taken along the line A-A after the second patterning process in the method of fabricating the array substrate shown in Figure 5 according to the first embodiment of the present invention. detailed description
  • the embodiment of the invention provides an array substrate, a manufacturing method thereof and a display device, which can reduce the number of patterning processes used in the preparation process of the array substrate, thereby effectively reducing the manufacturing cost and improving the yield.
  • the array substrate includes a substrate 10 , a gate electrode 121 sequentially disposed on the substrate 10 , a gate insulating layer 13 , and an active layer 14 .
  • the substrate 10 is further provided with a pixel electrode 111 and a common electrode 171, and a first lead hole 20 connecting the pixel electrode 111 and the drain electrode 152, and a connection common electrode 171 and a common a second lead hole 21 of the electrode line 122, wherein the pixel electrode 111 is disposed on the substrate 10, the gate electrode 121 is directly disposed on the transparent conductive layer disposed in the same layer as the pixel electrode 111; and the pixel electrode 111 is disposed in the first lead hole
  • the first metal connection layer 123 in 20 is connected to the drain electrode 152, and the first metal connection layer 123 is disposed in the same layer as the gate electrode 121.
  • the common electrode line 122 in this embodiment is disposed in the same layer as the gate electrode 121, and the common electrode 171 and the common electrode line 122 are connected by a second metal connection layer 153 disposed in the second lead hole 21,
  • the second metal connection layer 153 is disposed in the same layer as the source electrode 151 and the drain electrode 152.
  • the substrate 10 of the present embodiment is provided with a pixel electrode layer 11 (a layer in which the pixel electrode 111 and the transparent conductive layer 110 is located) and a gate metal layer 12 (a gate electrode 121, a gate line, and a first metal connection layer) in this order from bottom to top. 123 and the layer of the common electrode line 122), the gate insulating layer 13, the active layer 14, the source/drain metal layer 15 (the layer where the source electrode 151, the drain electrode 152 and the second metal connection layer 153 are located), the insulating protective layer 16 and The common electrode layer 17 (the layer where the common electrode 171 is located).
  • a pixel electrode layer 11 a layer in which the pixel electrode 111 and the transparent conductive layer 110 is located
  • a gate metal layer 12 a gate electrode 121, a gate line, and a first metal connection layer
  • the pixel electrode layer 11 is formed of a transparent conductive film, the pattern of the pixel electrode layer 11 includes the pixel electrode 111, and further includes a transparent conductive layer 110 having the same pattern as the gate metal layer 12 remaining under the gate metal layer 12;
  • the electrode metal layer 12 is directly disposed on the pixel electrode layer 11, and the pattern thereof includes a gate electrode 121, a gate line (not shown), and a common electrode line 122, and further includes a first I line disposed The first metal connection layer 123 in the hole 20.
  • a transparent conductive film is first deposited (to form the pixel electrode layer 11), and then the gate metal thin is deposited directly on the transparent conductive film, and then through a multi-step masking process, the patterning process can be performed once (array substrate)
  • the first patterning process in the preparation forms the pixel electrode 111, the gate metal layer 121, the gate line, and the common electrode line 122.
  • the pixel electrode 111 is a single-layer film structure formed by a transparent conductive film, and the gate electrode 121, the gate line and the common electrode line 122 are substantially a metal film (corresponding to the gate metal layer 12) and the transparent conductive layer 110 (corresponding to the pixel electrode) Layer 11) consists of a two-layer film structure. Further, when the gate electrode 121 and the gate line are formed, the first metal connection layer 123 is formed in the first lead hole 20 in synchronization.
  • the gate insulating layer 13 of the present embodiment is provided with via holes in corresponding regions of the first lead hole 20 and the second lead hole 21, and may be implemented in the first patterning process in the first lead hole 20 and the second in the first patterning process.
  • the photoresist hole is retained in the corresponding region of the lead hole 21, the gate insulating layer is deposited, and then the first lead hole 20 and the second lead hole 21 are formed on the gate insulating layer 13 by a photoresist stripping process (ie, a ground stripping process).
  • the area forms a via.
  • the subsequently formed drain electrode 152 is directly in contact with the first metal connection layer 123, thereby achieving electrical connection of the drain electrode 152 of the TFT and the pixel electrode 111.
  • the active layer 14 of this embodiment includes a semiconductor layer and a doped semiconductor layer, the pattern of the active layer 14 includes an active layer of the TFT (the channel of the TFT); and the source and drain metal layer 15 is composed of the source and drain metal film. Formed, the pattern includes a source 151 of the TFT, a drain 152, and a data line (not shown in FIG. 1), and further includes a second metal connection layer 153 disposed in the second lead hole 21.
  • the preparation by first preparing a semiconductor film (including a semiconductor film and a doped semiconductor film) and a source-drain metal film, and similarly using a multi-step mask process, one pass of the patterning process (the second in the array substrate preparation)
  • the sub-patterning process which is referred to as a second patterning process, forms the active layer 14 and the source electrode 151, the drain electrode 152, and the data line.
  • the insulating protective layer 16 (ie, the passivation layer) described in this embodiment covers the substrate provided with the pixel electrode layer 11, the gate metal layer 12, the gate insulating layer 13, the active layer 14, and the source/drain metal layer 15.
  • the second lead hole 21 penetrating the insulating protective layer 16 and the gate insulating layer 13 is further formed on the substrate.
  • the photoresist may be left in the corresponding region of the second lead hole 21 in the second patterning process.
  • An insulating protective film is deposited again, and then a second lead via is formed by a photoresist stripping process.
  • the common electrode layer 17 described in this embodiment includes the common electrode 171, and the common electrode 171 is a slit-shaped electrode. Further, the common electrode 171 is also connected to the common electrode line 122 through the second lead hole 21.
  • the common electrode 171 is formed by one patterning process (the third patterning process in the array substrate preparation, the tube is referred to as the third patterning process).
  • the gate insulating layer 13 is provided with a via hole, so that the second metal connection layer 153 is in direct contact with the common electrode line 122, and in addition, the insulating protective layer 16 (ie, the passivation layer) is in the second
  • the corresponding area of the lead hole 21 is also provided with a via hole, so that the common electrode 171 disposed over the insulating protective layer 16 is in direct contact with the second metal connection layer 153, thereby achieving electrical connection of the common electrode 171 and the common electrode line 122.
  • the array substrate provided in this embodiment includes, in order from bottom to top, a pixel electrode layer 11, a gate metal layer 12, a gate insulating layer 13, an active layer 14, and a source/drain metal layer 15 insulating protective layer 16.
  • a portion of the transparent conductive pixel electrode 111, the first metal connection layer 123 and the drain electrode 152 are left in the first lead hole 20 from bottom to top; the second lead hole 21 remains from the bottom to the top.
  • the pixel electrode is provided in the same layer as the transparent conductive layer 110, the common electrode line 122 and the second metal connection layer 153, and a part of the common electrode 171.
  • the array substrate by improving the structural design of the array substrate, a multi-tone mask (MTM) preparation and a lift off (Lift Off) technique are employed, and the array substrate can be manufactured using only three masks.
  • MTM multi-tone mask
  • Lift Off lift off
  • the common electrode line 122 in this embodiment may also be located in the source/drain metal layer 15, that is, the common electrode line 122 may also be disposed in the same layer as the source electrode 151 and the drain electrode 152.
  • the common electrode 171 and the common electrode line 122 are connected by a second metal connection layer provided in the second lead hole 21.
  • the array substrate provided by the embodiment of the present invention further includes: a source-drain lead terminal 18 and a gate lead terminal 19 disposed at an edge of the array substrate, and the source-drain lead terminal 18 is used for the data line.
  • the connection to an external signal input device (not shown) provides an electrical signal to the data line
  • the gate lead terminal 19 is used to connect the gate line to an external signal input device (not shown) to provide an electrical signal to the gate line.
  • the source-drain lead terminal 18 is connected to the data line through a metal connection layer disposed in the source-drain lead hole, the data line being disposed in the same layer as the source electrode 151 and the drain electrode 152; the gate lead terminal 19, Connecting to the gate line through a second metal connection layer 153 disposed in the gate lead hole,
  • the gate lines are disposed in the same layer as the gate electrodes 121.
  • the metal connection layer disposed in the source drain lead hole 22 may be a part of the corresponding data line instead of the separately formed metal connection layer, and the second metal connection layer 153 and the corresponding gate line are disposed in the gate lead hole 23 A part of the source drain drain hole and the gate lead hole are prepared in a substantially similar manner to the second lead hole 21.
  • the preparation is the same as that of the second lead hole 21, and the photoresist is left at the position of the gate lead terminal 19 by the first and second patterning processes, respectively, and then in the gate insulating layer 13 by the photoresist stripping process.
  • the formed gate lead terminal 19 is located above the gate line (consisting of the transparent conductive layer of the pixel electrode layer 11 and the metal film layer of the gate metal layer 12), and the corresponding positions of the gate lead terminals sequentially retain the active drain
  • the metal layer 15 and the common electrode layer 17 lead the gate lines out to be connected to an external signal input device.
  • the formed source drain lead terminal 18 is located above the data line (located on the source/drain metal layer 15) to connect the data line to an external signal input device.
  • Another embodiment of the present invention provides another array substrate. As shown in FIG. 5, the difference from the array substrate shown in FIG. 2 to FIG. 4 is that the positions of the common electrode 171 and the pixel electrode 111 are interchanged, that is, the common electrode 171 is disposed.
  • the gate electrode 121 and the common electrode line are directly disposed on the common electrode layer 17;
  • the pixel electrode 111 is disposed on the insulating protective layer 16,
  • the insulating protective layer 16 is provided with an insulating protective layer via hole 24, and the pixel electrode 111 is insulated
  • the protective layer via 24 is connected to the drain electrode 152.
  • the pattern of the gate metal layer 12 includes a gate electrode 121, a gate line (not shown), and a common electrode line 122.
  • the common electrode line 122 is directly connected to the common electrode 171, and no additional via hole is required.
  • the pixel electrode layer 11 includes a pixel electrode 111, the pixel electrode 111 is a slit-shaped electrode, and the common electrode 171 is a plate-shaped electrode.
  • the array substrate provided by the embodiment of the present invention further includes: a source-drain lead terminal 18 and a gate lead terminal 19 disposed at an edge of the array substrate, and the setting position and the preparation method are the same as those shown in FIG. Detailed description will not be repeated here.
  • the common electrode layer 17 is disposed on the substrate 10, and the pixel electrode layer 11 is disposed on the insulating protective layer 16, and the multi-tone mask (MTM) and the photoresist are also used.
  • MTM multi-tone mask
  • an array substrate can be fabricated using only three masks (Mask).
  • the number of patterning processes used in the preparation process is reduced, thereby effectively reducing the manufacturing cost and improving the yield.
  • the embodiment of the invention further provides a display device, which comprises any one of the array substrates described in the first embodiment.
  • the display device may be: a liquid crystal panel, an electronic paper, an OLED panel, a mobile phone, a tablet computer, a television, a display, a notebook computer, a digital photo frame, a navigation device, and the like, or any product or component having a display function.
  • the number of patterning processes used in the preparation process of the array substrate is reduced, thereby effectively reducing the manufacturing cost and improving the yield.
  • the embodiment of the invention further provides a method for manufacturing an array substrate, comprising:
  • a transparent conductive film and a gate metal film are deposited on the substrate 10, and then subjected to sub-region exposure and sub-region etching by a multi-step mask process to form the pixel electrode layer 11.
  • the pattern (including the pixel electrode 111) and the pattern of the gate metal layer 12, the pattern of the gate metal layer 12 includes a gate electrode 121, a gate line, a first metal connection layer 123 located in the first lead hole 20, and a common electrode line 122.
  • the common electrode line portion extends to a corresponding position of the subsequently formed second lead hole 21. Further, the photoresist is left at a position corresponding to the first lead hole 20 of the subsequently formed pixel electrode 111 to which the drain electrode is connected.
  • the common electrode line 122 is located in the gate metal layer 12, and passes through the second metal connection layer 153 (located on the source/drain metal layer 15) located in the second lead hole 21.
  • the common electrode 171 and the common electrode line 122 are connected. Therefore, in the first patterning process of step 101, it is also required to retain the photoresist at a position corresponding to the second lead hole 21 of the common electrode layer connecting the gate metal layer 12 so as to correspond to the second lead hole 21 at the gate insulating layer.
  • the location forms a via.
  • the common electrode line 122 is located in the source/drain metal layer 15, and the gate insulating layer does not need to be provided with a via hole at the position corresponding to the second lead hole 21, so the first patterning process in step 101 is The corresponding position of the two lead holes does not require the photoresist to be retained.
  • a pattern is formed on the substrate in which the pixel electrode layer 11 pattern and the gate metal layer 12 are formed, and the photoresist is left at a predetermined position where the first lead hole 20 and the second lead hole 21 are subsequently formed.
  • the insulating layer and the semiconductor layer are removed by a ground stripping process to remove the remaining photoresist of the third thickness corresponding region and the gate insulating layer and the semiconductor layer located thereon to form the first lead hole 20 and the second lead hole 21.
  • the first patterning process in step 101 may specifically include the following steps:
  • a first transparent conductive film 100 and a gate metal film 200 are sequentially formed on the substrate, as shown in FIG. 7(a);
  • a first photoresist pattern as shown in FIG. 7(b) is formed on the substrate on which the first transparent conductive film 100 and the gate metal film 200 are formed.
  • the first photoresist pattern is shown in FIG. 7(b)
  • the second thickness, the second thickness is greater than the first thickness, that is, d3 > d2 > dl;
  • the multi-step exposure process refers to exposure of a photoresist on a deposited gate metal film by using a multi-tone mask (MTM, Multi Tone Mask), due to various portions of the multi-level mask.
  • MTM multi-tone mask
  • the different light intensity transmitted will result in less exposure intensity of each part of the photoresist.
  • the common electrode line 122 is located in the gate metal layer 12, and the first patterning process also requires a position corresponding to the second lead hole 21 (C2 area in the drawing) and a grid of the substrate edge.
  • the corresponding area of the pole lead hole 23 (the C3 area in the figure) retains the photoresist and has a thickness d3 as shown in Fig. 7(b).
  • the common electrode line 122 is located in the source/drain metal layer 15, and in the first patterning process, the photolithography is not required to remain at the corresponding position of the second lead hole 21 (C2 region in the figure). gum.
  • this step is performed to remove the unmasked region of the first photoresist pattern, that is, to remove the first transparent layer other than the gate electrode 121, the gate line, the pixel electrode, and the common electrode line region.
  • This step first uses the etching solution to have no light.
  • the gate metal film 200 in the place where the glue is blocked is etched, and the pixel electrode film (the first transparent conductive film 100) in the same place is etched by another etching liquid to obtain a gate pattern.
  • the photoresist is ashed, and the first photoresist pattern is thinned so that the photoresist of the region (A region) which subsequently forms the pixel electrode 111 is completely removed, and the gate metal layer region (B region) is completely removed.
  • the first lead hole 20 region (for the array substrate shown in FIG. 4, further includes C2 and C3 regions), the photoresist is retained, as shown in FIG. 7(d);
  • the photoresist is ashed (ash) by using plasma, and the photoresist at the thinnest portion (A region) is removed, while the rest (B region and Cl, C2, and C3 regions) The photoresist will also become thinner.
  • the gate metal film 200 of the region (A region) without photoresist blocking after the step 1015 is etched by using an etching solution to obtain a pattern of the pixel electrode 111.
  • the photoresist is again ashed, and the first photoresist pattern is further thinned to completely remove the photoresist in the gate metal layer region (B region), and the first lead hole 20 region, the second The photoresist in the region of the lead hole 21 and the region of the gate lead hole 23 is retained as shown in Fig. 7(f).
  • the common electrode line is located in the gate metal layer 12. Therefore, after the second ashing process in step 1017, the gate metal layer 12 needs to be connected to the common electrode layer. The photoresist is retained at a position (C2 region) corresponding to the second lead hole 21.
  • the common electrode line is located at the source/drain metal layer 15, and after the second ashing process in step 1017 in the first patterning process, it is not necessary to retain light at the corresponding position of the second lead hole 21. Engraved.
  • this step is a substrate in which a photoresist is left at a position where the pixel electrode layer 11 and the gate metal layer 12 are formed and the first lead hole 20, the second lead hole 21, and the gate lead hole 23 correspond.
  • a gate insulating layer 300 and a semiconductor layer 400 are sequentially formed thereon. 1019.
  • the photoresist remaining on the third thickness corresponding region and the gate insulating layer 300 and the semiconductor layer 400 disposed thereon are removed by a ground lift-off process to form an active layer, a first lead hole 20, and a second lead hole 21.
  • this step removes the photoresist remaining at the corresponding positions of the first lead hole 20, the second lead hole 21, and the gate lead hole 23 by a photoresist stripping process, so that the first lead hole 20
  • the gate insulating layer 300 and the semiconductor layer 400 at positions corresponding to the second lead holes 21 and the gate lead holes 23 are peeled off;
  • the array substrate shown in FIG. 4 is taken as an example.
  • the gate metal layer 12 and the pixel electrode layer 12 are formed and the first lead hole 20 and the gate are formed.
  • a gate insulating layer 300 and a semiconductor layer 400 are sequentially formed on the substrate on which the photoresist is left at a position corresponding to the lead hole 23;
  • Step 1019 is removed at a position corresponding to the first lead hole 20 and the gate lead hole 23 by a lift-off process.
  • the photoresist at the position causes the gate insulating layer 300 and the semiconductor layer 400 at the positions corresponding to the first lead holes 20 and the gate lead holes 23 to be peeled off.
  • the pixel electrode 111 and the gate electrode 121 can be formed by one patterning process (first patterning process).
  • a source electrode 151, a drain electrode 152, a second metal connection layer, and an insulating protective layer are formed by a second patterning process, and the drain electrode 152 is disposed through a first metal connection layer in the first lead hole 20 is connected to the pixel electrode 111;
  • the step 102 further retains the photoresist at a position corresponding to the source/drain via 22 and the gate via 23, and the step specifically includes:
  • a source/drain metal layer 15 is formed on the substrate on which the pixel electrode layer 11, the gate metal layer 12, the gate insulating layer 13, and the semiconductor layer 400 are formed.
  • a photoresist having a fourth thickness d4 is formed at a predetermined position (corresponding to the D region in the figure) of the TFT channel, and a source-drain electrode is formed subsequently.
  • a preset position (corresponding to the E region in the drawing) forms a photoresist having a fifth thickness d5, and a photoresist having a sixth thickness d6 is formed at a predetermined position (corresponding to the F3 region in the drawing) of the second lead hole 21 subsequently formed.
  • the sixth thickness is greater than the fifth thickness, and the fifth thickness is greater than the fourth thickness, that is, d6 > d5 >d4;
  • a second photoresist pattern 900 is formed on the substrate on which the active drain metal layer 500 is formed by a multi-tone masking process, as shown in FIG. 11(b), wherein, optionally, the second photolithography In the paste pattern 900, the photoresist of the sixth thickness d6 can also be retained at a predetermined position (corresponding to the F4 and F5 regions in the drawing) in which the source and drain lead holes 22 and the gate lead holes 23 are subsequently formed.
  • this step is etched to remove the region covered by the photoresist, that is, the source and drain electrodes and the TFT channel region, the second lead hole 21 region, and the source and drain leads.
  • the semiconductor layer 400 and the source/drain metal layer 500 of the remaining regions other than the predetermined positions of the holes 22 and the gate lead holes 23 are etched. Exposing the substrate 10;
  • the photoresist is ashed, and the second photoresist pattern 900 is thinned so that the photoresist at the predetermined position (D region) of the TFT channel is subsequently completely removed, and the source and drain electrodes are subsequently formed.
  • a region, a second lead hole 21, a source/drain lead hole 22, and a gate lead hole 23 at predetermined positions (F3, F4, and F5 regions) retain a photoresist, as shown in FIG. 11 U);
  • the exposed portion i.e., the predetermined position where the TFT channel is subsequently formed, corresponding to the D region in the figure
  • the exposed portion is etched to form a TFT channel, as shown in Fig. 11(e).
  • the source and drain metal layer 500 without the photoresist barrier in the channel region may be etched away by using the etching solution, and then the semiconductor layer 400 in the same place is processed by plasma etching (Plasma). Etching, a channel pattern is obtained, and a pattern of a Thin Film Transistor (TFT) is formed.
  • the semiconductor layer 400 includes a semiconductor film and a doped semiconductor film.
  • the semiconductor film to be etched to the lower layer is exposed.
  • the channel region is ensured.
  • the doped semiconductor film can be completely removed, typically a portion of the semiconductor film that etches away from the channel region.
  • the substrate is subjected to ashing treatment (second ashing treatment in the second patterning), and the remaining photoresist in the fifth thickness corresponding region (E region) is removed to form a source/drain electrode.
  • the photoresist is again ashed, the second photoresist pattern 900 is thinned, and the photoresist of the region (E region) which subsequently forms the source and drain electrodes is completely removed, and then the second lead hole is formed. 21.
  • the corresponding regions (Fl, F2, and F3 regions) of the source drain drain hole 22 and the gate lead hole 23 retain the photoresist as shown in FIG. 11(f).
  • the pixel electrode layer 11, the gate metal layer 12, the gate insulating layer 13, the active layer 14, and the source/drain metal layer 15 are formed and subsequently formed with the second lead hole 21, the source drain drain hole 22, and the gate lead hole
  • An insulating protective layer 16 is formed on the substrate on which the photoresist is retained at the preset position of 23, as shown in FIG. 12(a);
  • the grounding stripping process is used to remove the remaining photoresist and the insulating protective layer above it to form a second lead hole 21.
  • Removing the remaining photoresist by the lift-off process may further include: removing the pre-retained in the source drain drain hole 22 and the gate lead hole 23 a photoresist is disposed at a position such that the second lead hole 21, the source/drain lead hole 22, and the gate lead hole 23 are peeled off at a predetermined position to form a via hole;
  • Step 102 forming an active layer 14, a source/drain metal layer 15, and an insulating protective layer 16 by a second patterning process, and the insulating protective layer 16 is connected to the second lead hole 21 of the common electrode line at the common electrode, and the source and drain lead holes.
  • a via hole is provided at a predetermined position of the 22 and the gate lead hole 23.
  • the common electrode 171 is formed by a third patterning process, and the common electrode 171 passes through the second metal connection layer and the common electrode line disposed in the second lead hole 21. connection.
  • the third patterning process in step 103 specifically includes the following steps:
  • a second transparent conductive film 700 is deposited as shown in FIG. 13(a), step 1032 is coated with a photoresist, and step 1033 is exposed by using a conventional general mask to obtain a pattern as shown in FIG. 13(b). Photoresist pattern. Then, the second transparent conductive film 700 (for forming a common electrode) having no photoresist blocking place is etched by using an etching solution to obtain a pattern of the common electrode 171 shown in FIG. 13(c), and the storage capacitor Cs is used. The pattern, as well as the pattern of source and drain lead terminals 18 and gate lead terminals 19, ultimately requires removal of the remaining photoresist.
  • the method for manufacturing the array substrate provided by the embodiment adopts a multi-tone mask (MTM) and According to the Lift Off technique, an array substrate can be fabricated using only three masks.
  • MTM multi-tone mask
  • the array substrate manufacturing method provided in this embodiment is exemplified by the array substrate shown in FIG. 2 or FIG. 4, but is also applicable to the array substrate shown in FIG. 3, except that the common electrode line of the array substrate shown in FIG. Located in the source/drain metal layer 15, the first patterning process in step 101 does not need to retain the photoresist at a predetermined position where the second lead hole 21 is subsequently formed, and the second lead hole 21 is not required to be formed by a lift-off process. The rest of the steps are identical.
  • This embodiment further provides another method of fabricating an array substrate, corresponding to the array substrate shown in FIG. 5, the method comprising:
  • the sub-patterning process specifically includes the following steps:
  • the substrate is subjected to multi-step exposure, and after exposure and development, a photoresist having a sixth thickness d6 is formed at a predetermined position (corresponding to the H region) of the subsequent common electrode, and is subsequently Forming a predetermined position (corresponding to the I region) of the gate electrode and the common electrode line to form a photoresist having a seventh thickness d7, and the seventh thickness is greater than the sixth thickness;
  • this step may also retain a photoresist (thickness d8) having a thickness larger than that of the I region at a predetermined position (corresponding to the G region) in which the gate lead hole 23 is subsequently formed.
  • This step etches a region other than the gate electrode, the gate line, the common electrode line, the common electrode and the gate lead hole 23 (corresponding to the I, H, and G regions, respectively) to remove the first transparent conductive film and the gate metal. film.
  • the photoresist of the pole (H region) is completely removed, and the photoresist at the predetermined position (I region) of the subsequent gate is retained.
  • the photoresist is also left at a predetermined position (G region) where the gate lead hole 23 is subsequently formed.
  • the exposed portion is etched to remove the exposed gate metal film to form a common electrode; as shown in FIG. 14(b), this step etches the common electrode layer region (H region) until the first transparent conductive film 200 is exposed. To form the common electrode 171.
  • the substrate is ashed, and the remaining photoresist of the seventh thickness corresponding region (I region) is removed to form a gate electrode and a common electrode line;
  • the photoresist is retained at a predetermined position (G region) of the gate lead hole 23, and after the step 2018, the gate insulating layer and the semiconductor layer are removed by using a ground lift-off process.
  • Polar lead hole 23 the photoresist is retained at a predetermined position (G region) of the gate lead hole 23, and after the step 2018, the gate insulating layer and the semiconductor layer are removed by using a ground lift-off process.
  • a gate insulating layer 13 and a semiconductor layer 400 are deposited.
  • this step deposits the gate insulating layer 13 and the semiconductor layer 400 on the substrate on which the common electrode layer 17, the gate metal layer 12, the gate insulating layer 13, and the semiconductor layer 400 are formed.
  • the gate metal layer 12 formed in this embodiment includes a gate line and a gate.
  • the formed common electrode layer 17 includes a common electrode 171.
  • the gate metal layer 12 is directly disposed on the common electrode layer 17, such that the common electrode line 122 is directly electrically connected to the common electrode 171.
  • the source electrode 151, the drain electrode 152, and the insulating protective layer 16 are formed by a second patterning process, and the insulating protective layer 16 is provided with an insulating protective layer. Hole 24;
  • the second patterning process in step 202 specifically includes the following steps:
  • a photoresist having a tenth thickness dlO is formed at a predetermined position (D region) where the TFT channel is subsequently formed.
  • a predetermined position (E region) of the source/drain electrode to form a photoresist of the eleventh thickness dll
  • a photoresist having a twelfth thickness dl2 at a predetermined position (F1 region) where the insulating protective layer via is formed later, wherein, the twelfth thickness is greater than the eleventh thickness, and the eleventh thickness is greater than the tenth thickness; and the following steps 2024 to 2026 are shown in FIG.
  • the substrate is ashed, the remaining photoresist of the eleventh thickness corresponding region (E region) is removed, and the source electrode 151 and the drain electrode 152 are formed;
  • this step may retain the photoresist in the subsequent formation of the source drain drain hole 22 (F3 region) and the gate lead hole 22 (F4 region).
  • Steps 2027 and 2028 are shown in Figure 16.
  • a substrate on which a photoresist is left at a predetermined position where the common electrode layer 17, the gate metal layer 12, the gate insulating layer 12, the semiconductor 13 and the source/drain metal layer 15 are formed and subsequently formed with an insulating protective layer via hole is formed.
  • the grounding stripping process is used to remove the remaining photoresist and the insulating protective layer 16 above it to form an insulating protective via 24 .
  • the photoresist remaining at the position corresponding to the via 24 of the insulating protective layer is removed by a photoresist stripping process, so that the insulating protective layer 16 at the corresponding position of the insulating protective layer via 24 is peeled off, in the TFT.
  • a corresponding position above the source forms an insulating protective layer via 24;
  • the pixel electrode 111 is formed by a third patterning process, and the pixel electrode 111 is connected to the drain electrode 152 through the insulating protective layer via 24.
  • a second transparent conductive film is formed; a photoresist is coated on the substrate on which the second transparent conductive film is formed; and the substrate is exposed, developed, and etched to form a pixel electrode.
  • the embodiment of the invention provides an array substrate, a manufacturing method thereof, and a display device.
  • the gate metal layer (the metal layer where the gate is located) is directly disposed on the transparent conductive layer disposed in the same layer as the pixel electrode layer, and is sequentially formed in the preparation.
  • the first transparent conductive film and the gate metal film are processed by a multi-level mask (MTM) process by one patterning (first patterning process) to prepare the pixel electrode and the gate electrode, and then use the photolithography in forming the gate insulating layer.
  • MTM multi-level mask
  • a lift off (Lift Off) technique forms a first lead via to connect the drain electrode and the pixel electrode; a second patterning process forms an active layer and source and drain electrodes, and an insulating protective layer is formed over the source and drain electrodes.
  • the third patterning process forms a common
  • the electrode can be used to fabricate the array substrate using only three masks (Mask), which can reduce the number of patterning processes used in the preparation process of the array substrate, thereby effectively reducing the manufacturing cost and improving the yield.
  • the method for manufacturing the array substrate provided in this embodiment adopts a multi-step mask (MTM) and a photoresist lift (Lift Off) technology, and the array substrate can also be fabricated by using a mask process.
  • MTM multi-step mask
  • Lift Off photoresist lift

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Abstract

提供一种阵列基板及其制造方法、显示装置，其中所提供的阵列基板，包括基板（10），依次设置在所述基板（10）上的栅极（121）、栅绝缘层（13）、有源层（14）、源电极（151）、漏电极（152）和绝缘保护层（16），所述基板（10）上还设置有像素电极（111）和公共电极（171），以及连接所述像素电极（111）和所述漏电极（152）的第一引线孔（20）和连接所述公共电极（171）和公共电极线（122）的第二引线孔（21），所述像素电极（111）设置在所述基板（10）上，所述栅极（121）直接设置在与所述像素电极（111）同层设置的透明导电层（110）上；所述像素电极（111）通过设置在第一引线孔（20）里的第一金属连接层（123）与所述漏电极（152）相连接，所述第一金属连接层（123）与所述栅极（121）同层设置。

Description

阵列基^其制造方法、 显示装置 技术领域
本发明的实施例涉及一种阵列基板及其制造方法、 显示装置。 背景技术
高级超维场开关技术 ( Advanced-Super Dimensional Switching, 筒称：
ADS )通过同一平面内像素电极或公共电极边缘所产生的平行电场以及像素 电极与公共电极间产生的纵向电场形成多维电场， 使液晶盒内像素电极或公 共电极之间、 像素电极或公共电极正上方所有取向液晶分子都能够产生旋转 转换， 从而提高了平面取向系液晶工作效率并增大了透光效率。 高级超维场 开关技术可以提高 TFT-LCD画面品质， 具有高透过率、 宽视角、 高开口率、 低色差、 低响应时间、 无挤压水波纹（push Mura ) 波纹等优点。
ADS显示器由 ADS阵列基板和彩膜基板对盒而形成， ADS阵列基板和 彩膜基板之间滴注有液晶。 一般而言， 如图 1所示， ADS阵列基板包括： 基 板 1 , 依次设置在基板 1上的公共电极层 8、 栅极金属层 10、 栅绝缘层 12、 有源层 9、 源漏极金属层 11、 绝缘保护层 7和像素电极层 2, 栅极金属层中 包括 TFT的栅极和栅线（图中未示出）， 有源层 9包括半导体层 3和掺杂半 导体层 4, 源漏极金属层 11中包括 TFT的源极 5、 漏极 6以及数据线， 像素 电极层 2中包括像素电极， 公共电极层 8中包括公共电极， 源漏极金属层 11 的漏极 6通过过孔与像素电极层 2相连。
目前， ADS阵列基板的制造方法普遍为五次甚至是六次构图工艺， 以五 次构图工艺为例， 其实现过程一般包括： 第一次构图工艺形成公共电极层 8; 第二次构图工艺形成栅极金属层 10; 第三次构图工艺形成有源层 9 (半导体 层 3和掺杂半导体层 4 ) 、 源漏金属层 11; 第四次构图工艺形成绝缘保护层 7,并在绝缘保护层 7形成连接源漏极金属层的漏极 6和像素电极层 2的过孔； 第五次构图工艺形成像素电极层 2, 这样就完成了阵列基板的制作。
但是， 由于构图工艺的次数直接影响着制作成本与良品率， 构图工艺次 数越多， 则生产周期越长， 制作成本越高， 良品率越低。 因此， 如何有效的 减少构图工艺次数， 是阵列基板的制作过程中需要解决的技术问题。 发明内容
本发明的实施例提供一种阵列基板及其制造方法、 显示装置， 能够减少 阵列基板的制备过程中所采用的构图工艺的次数， 从而有效降低制作成本， 提高良品率。
为达到上述目的， 本发明的实施例采用如下技术方案：
一方面， 本发明的实施例提供一种阵列基板， 包括基板， 依次设置在所 述基板上的栅极、 栅绝缘层、 有源层、 源电极、 漏电极和绝缘保护层， 所述 基板上还设置有像素电极和公共电极， 以及连接所述像素电极和所述漏电极 的第一引线孔和连接所述公共电极和公共电极线的第二引线孔， 所述像素电 极设置在所述基板上， 所述栅极直接设置在与所述像素电极同层设置的透明 导电层上； 所述像素电极通过设置在第一 )线孔里的第一金属连接层与所述 漏电极相连接， 所述第一金属连接层与所述栅极同层设置。
可选地， 所述公共电极线与所述栅极同层设置，
所述公共电极和所述公共电极线通过设置在第二引线孔中的第二金属连 接层相连接， 所述第二金属连接层与所述源电极和漏电极同层设置。
可选地， 所述的阵列基板还包括： 设置在所述阵列基板边缘的源漏极引 线端子和栅极引线端子；
所述源漏极引线端子， 通过设置在源漏极引线孔里的第二金属连接层与 数据线相连接， 所述数据线与所述源电极和所述漏电极同层设置；
所述栅极引线端子， 通过设置在栅极引线孔里的第二金属连接层与栅线 相连接， 所述栅线与所述栅极同层设置。
本发明的实施例还提供另一阵列基板， 包括基板， 依次设置在所述基板 上的栅极、 栅绝缘层、 有源层、 源电极、 漏电极和绝缘保护层， 所述基板上 还设置有像素电极和公共电极， 所述公共电极设置在所述基板上， 所述栅极 直接设置在与所述公共电极同层设置的透明导电层上；
所述像素电极设置在所述绝缘保护层上， 所述绝缘保护层设置有绝缘保 护层过孔， 所述像素电极通过所述绝缘保护层过孔与所述漏电极相连接。
可选地， 公共电极线与所述栅极同层设置， 所述公共电极线直接与位于所述公共电极线下方的所述公共电极相连 接。
本发明的实施例还提供一种显示装置， 包括以上所述的阵列基板。 另一方面， 本发明的实施例还提供一种阵列基板的制造方法， 包括： 通过第一次构图工艺形成像素电极、 栅极、 第一金属连接层、 公共电极 线、 栅绝缘层、 有源层、 第一引线孔；
通过第二次构图工艺形成源电极、 漏电极、 第二金属连接层和绝缘保护 层， 所述漏电极通过设置在第一 )线孔中的第一金属连接层与所述像素电极 连接；
通过第三次构图工艺形成公共电极， 所述公共电极通过设置在第二引线 孔中的第二金属连接层与所述公共电极线连接。
备选地， 所述第一次构图工艺包括多色调掩模工艺和离地剥离技术。 可选地， 所述第一次构图工艺还形成第二引线孔， 具体包括以下步骤： 形成有第一透明导电薄膜和栅金属薄膜；
在形成有第一透明导电薄膜和栅金属薄膜的基板上涂覆光刻胶； 对基板进行多阶曝光， 经过曝光、 显影后， 在形成有第一透明导电薄膜 和栅金属薄膜的基板上形成第一光刻胶图案， 使得所述第一光刻胶图案中， 在后续形成所述像素电极的预设位置形成第一厚度的光刻胶， 在后续形 成所述栅极的预设位置形成第二厚度的光刻胶， 在后续形成所述第一引线孔 和第二引线孔的预设位置形成第三厚度的光刻胶， 且所述第三厚度大于所述 第二厚度， 所述第二厚度大于所述第一厚度；
对基板进行刻蚀， 去除露出的第一透明导电薄膜和栅金属薄膜； 对基板进行灰化处理， 去除第一厚度的光刻胶；
对基板进行刻蚀， 去除露出的栅金属薄膜；
对基板进行灰化处理， 去除第二厚度对应区域剩余的光刻胶； 形成栅绝缘层和半导体层；
采用离地剥离工艺去除第三厚度对应区域剩余的光刻胶和位于其上方的 栅绝缘层和半导体层， 形成有源层、 第一引线孔和第二引线孔。
可选地， 所述第二次构图工艺具体包括以下步骤：
形成源漏金属层； 在形成源漏金属层的基板上涂覆光刻胶；
对基板进行多阶曝光， 经过曝光、 显影后， 在后续形成 TFT沟道的预设 位置形成第四厚度的光刻胶， 在后续形成源漏电极的预设位置形成第五厚度 的光刻胶，在后续形成第二引线孔的预设位置形成第六厚度的光刻胶，其中， 所述第六厚度大于第五厚度， 第五厚度大于第四厚度；
对基板进行刻蚀， 去除露出的源漏金属层和半导体层；
对基板进行灰化处理，去除第四厚度的光刻胶，对露出的部分进行刻蚀， 形成 TFT沟道区；
对基板进行灰化处理， 去除第五厚度对应区域剩余的光刻胶， 形成源漏 电极；
形成绝缘保护层；
采用离地剥离工艺， 去除剩余的光刻胶和位于其上方的绝缘保护层， 形 成第二引线孔。
可选地， 所述第三次构图工艺具体包括以下步骤：
形成第二透明导电薄膜；
在形成第二透明导电薄膜的基板上涂覆光刻胶；
对基板进行曝光、 显影和刻蚀工艺， 形成公共电极。
另外， 本发明的实施例还提供另一阵列基板的制造方法， 包括： 通过第一次构图工艺形成公共电极、 栅极、 公共电极线、 栅绝缘层和有 源层；
通过第二次构图工艺形成源电极、 漏电极和绝缘保护层， 所述绝缘保护 层设置有绝缘保护层过孔；
通过第三次构图工艺形成像素电极， 所述像素电极通过所述绝缘保护层 过孔与所述漏电极连接。
可选地， 所述第一次构图工艺具体包括以下步骤：
在基板上形成第一透明导电薄膜和栅金属薄膜；
在形成有第一透明导电薄膜和栅金属薄膜的基板上涂覆光刻胶； 对基板进行多阶曝光， 经过曝光、 显影后， 在后续形成所述公共电极的 预设位置形成第六厚度的光刻胶， 在后续形成所述栅极、 所述公共电极线的 预设位置形成第七厚度的光刻胶， 且所述第七厚度大于所述第六厚度； 对基板进行刻蚀， 去除露出的第一透明导电薄膜和栅金属薄膜； 对基板进行灰化处理， 去除第六厚度的光刻胶，
对露出的部分进行刻蚀， 去除露出的栅金属薄膜， 形成公共电极； 对基板进行灰化处理， 去除第七厚度对应区域剩余的光刻胶， 形成栅极 和公共电极线；
沉积栅绝缘层和半导体层。
可选地， 所述第二次构图工艺具体包括以下步骤：
形成源漏金属层；
在形成源漏金属层的基板上涂覆光刻胶；
对基板进行多阶曝光， 经过曝光、 显影后， 在后续形成 TFT沟道的预设 位置形成第十厚度的光刻胶， 在后续形成源漏电极的预设位置形成第十一厚 度的光刻胶， 在后续形成绝缘保护层过孔的预设位置形成第十二厚度的光刻 胶， 其中， 所述第十二厚度大于第十一厚度， 第十一厚度大于第十厚度； 对基板进行刻蚀， 去除露出的源漏金属层和半导体层；
对基板进行灰化处理，去除第十厚度的光刻胶，对露出的部分进行刻蚀， 形成 TFT沟道区；
对基板进行灰化处理， 去除第十一厚度对应区域剩余的光刻胶， 形成源 漏电极；
形成绝缘保护层；
采用离地剥离工艺， 去除剩余的光刻胶和位于其上方的绝缘保护层， 形 成绝缘保护层过孔。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 筒单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 1为现有 ADS阵列基板的结构示意图；
图 2 ( a )和（b )分别为本发明实施例一提供的一种阵列基板的平面结 构示意图和沿 A-A线的剖面结构示意图；
图 3为本发明实施例一提供的另一阵列基板的剖面结构示意图； 图 4为本发明实施例一提供的再一阵列基板的剖面结构示意图； 图 5为本发明实施例一提供的又一阵列基板的剖面结构示意图； 图 6 (a)和（b)分别为本发明实施例二中第一构图工艺中曝光刻蚀后 基板的平面结构示意图和沿 A- A线的剖面结构示意图；
图 7 (a) ~ (f)为本发明实施例二中第一构图工艺过程的各步骤中基板 沿 A-A线的剖面示意图；
图 8为本发明实施例二第一构图工艺过程中依次形成栅绝缘薄膜和半导 体薄膜后的基板沿 A-A线的剖面示意图；
图 9为本发明实施例二第一构图工艺过程中光刻胶剥离后的基板沿 A- A 线的剖面示意图；
图 10 (a)和（b)分别为本发明实施例二中第二构图工艺后基板沿 A-A 线的剖面示意图；
图 ll(a)~(f)为本发明实施例二中第二构图工艺过程的步骤 1021~1027 基板沿 A-A线的剖面示意图；
图 12 (a)和（b)分别为本发明实施例二中形成绝缘保护薄膜后基板沿
A-A线的剖面示意图和光刻胶剥离后基板沿 A-A线的剖面示意图；
图 13 (a) ~ (c)为本发明实施例二中第三构图工艺过程中基板沿 A-A 线的剖面示意图；
图 14 (a) 为制造根据本发明实施例一的图 5所示的阵列基板的方法中 第一构图工艺的光刻胶图案， 图 14 (b)为第一构图工艺刻蚀后基板沿 A-A 线的剖面示意图， 图 14 (c) 为制造根据本发明实施例一的图 5所示的阵列 基板的方法中第一构图工艺完成后基板沿 A- A线的剖面示意图；
图 15 (a) 为制造根据本发明实施例一的图 5所示的阵列基板的方法中 第二构图工艺中的光刻胶图案， 图 15 (b)为刻蚀后基板沿 A-A线的剖面示 意图；
图 16为第制造根据本发明实施例一的图 5所示的阵列基板的方法中第二 构图工艺后基板沿 A- A线的剖面示意图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图，对本发明实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
本发明实施例提供一种阵列基板及其制造方法、 显示装置， 能够减少阵 列基板制备过程中所采用的构图工艺的次数， 从而有效降低制作成本， 提高 良品率。
下面结合附图对本发明实施例进行详细描述。 此处所描述的具体实施方 式仅仅用以解释本发明， 并不用于限定本发明。
实施例一
本发明实施例提供一种阵列基板， 如图 2 ( a )和（b )所示， 该阵列基 板包括基板 10,依次设置在基板 10上的栅极 121、栅绝缘层 13、有源层 14、 源电极 151、 漏电极 152和绝缘保护层 16, 基板 10上还设置有像素电极 111 和公共电极 171 , 以及连接像素电极 111和漏电极 152的第一引线孔 20和连 接公共电极 171和公共电极线 122的第二引线孔 21 , 其中， 像素电极 111设 置在基板 10上，栅极 121直接设置在与像素电极 111同层设置的透明导电层 上;像素电极 111通过设置在第一引线孔 20里的第一金属连接层 123与漏电 极 152相连接， 所述第一金属连接层 123与栅极 121同层设置。
备选地， 本实施例中的公共电极线 122与栅极 121同层设置， 公共电极 171和公共电极线 122通过设置在第二引线孔 21中的第二金属连接层 153相 连接， 所述第二金属连接层 153与源电极 151和漏电极 152同层设置。
本实施例所述基板 10上自下而上依次设置有像素电极层 11(像素电极 111和透明导电层 110所在层)、 栅极金属层 12 (栅极 121、 栅线、 第一金属 连接层 123和公共电极线 122所在层）、栅绝缘层 13、有源层 14、 源漏金属 层 15 (源电极 151、 漏电极 152和第二金属连接层 153所在的层)、 绝缘保护 层 16和公共电极层 17 (公共电极 171所在层） 。
其中， 像素电极层 11由透明导电薄膜形成， 像素电极层 11的图形包括 像素电极 111 , 还包括在栅极金属层 12下方保留的与栅极金属层 12具有相 同图形的透明导电层 110; 栅极金属层 12直接设置像素电极层 11上， 其图 形包括栅极 121、栅线（未示出）和公共电极线 122 , 还包括设置在第一 I线 孔 20里的第一金属连接层 123。 制备时， 先沉积透明导电薄膜（用以形成像 素电极层 11 ) , 然后直接在该透明导电薄膜上沉积栅极金属薄， 再通过多阶 调掩模工艺， 即可通过一次构图工艺 （阵列基板制备中的第一次构图工艺， 筒称第一构图工艺）形成像素电极 111、栅极金属层 121、栅线和公共电极线 122。 其中， 像素电极 111为透明导电薄膜形成的单层膜结构， 栅极 121、 栅 线和公共电极线 122实质上均为金属薄膜（对应栅极金属层 12 )和透明导电 层 110 (对应像素电极层 11 )组成的双层膜结构。 另外， 在形成栅极 121、 栅线时， 同步在第一引线孔 20 内形成第一金属连接层 123。
本实施例所述的栅绝缘层 13在第一引线孔 20及第二引线孔 21对应区域 均设置有过孔，具体实施时可通过在第一构图工艺中在第一引线孔 20及第二 引线孔 21对应区域保留光刻胶，再沉积栅绝缘层，然后通过光刻胶剥离工艺 (即离地剥离工艺）， 在栅绝缘层 13上形成第一引线孔 20及第二引线孔 21 对应区域形成过孔。通过栅绝缘层 13的过孔，后续形成的漏电极 152直接与 第一金属连接层 123接触，从而实现 TFT的漏极 152与像素电极 111的电连 接。
本实施例所述的有源层 14包括半导体层和掺杂半导体层， 有源层 14的 图形包括 TFT的有源层（TFT的沟道） ； 源漏极金属层 15由源漏极金属薄 膜形成，其图形包括 TFT的源极 151、漏极 152以及数据线（图 1中未示出）， 还包括设置在第二引线孔 21内的第二金属连接层 153。 制备时， 通过先制备 半导体薄膜（包括半导体薄膜和掺杂半导体薄膜）和源漏极金属薄膜， 同样 地再利用多阶调掩模工艺， 即可通过一次构图工艺 （阵列基板制备中的第二 次构图工艺， 筒称第二构图工艺）形成有源层 14和源电极 151、 漏电极 152 以及数据线。
本实施例所述的绝缘保护层 16 (即钝化层 ) , 覆盖在设置有像素电极层 11、 栅极金属层 12、 栅绝缘层 13、 有源层 14和源漏极金属层 15的基板上， 所述基板上还形成有贯穿绝缘保护层 16和栅绝缘层 13的第二引线孔 21 ,具 体实施时可通过在第二构图工艺中在第二引线孔 21对应区域保留光刻胶，再 沉积绝缘保护薄膜， 然后通过光刻胶剥离工艺， 形成第二引线过孔。
本实施例所述的公共电极层 17包括公共电极 171 ,且公共电极 171为狭 缝状电极，另外，公共电极 171还通过第二引线孔 21与公共电极线 122相连。 公共电极 171通过一次构图工艺 （阵列基板制备中的第三次构图工艺， 筒称 第三构图工艺）形成。
在第二引线孔 21的位置处， 栅绝缘层 13设置有过孔， 因此第二金属连 接层 153直接与公共电极线 122相接触， 另外， 绝缘保护层 16 (即钝化层） 在第二引线孔 21对应区域也设置有过孔， 因此设置在绝缘保护层 16之上的 公共电极 171与第二金属连接层 153直接接触， 从而实现了公共电极 171与 公共电极线 122的电连接。
综上所述，本实施例提供的阵列基板自下而上依次包括：像素电极层 11、 栅极金属层 12、 栅绝缘层 13、 有源层 14和源漏极金属层 15绝缘保护层 16 和公共电极层 17 , 其中， 源漏极金属层 15 ( TFT的漏电极 152 )通过第一 | 线孔与像素电极 111相连， 公共电极 171通过第二引线孔与公共电极线 122 相连。所述的第一引线孔 20中自下而上保留有透明导电像素电极 111的一部 分、 第一金属连接层 123和漏电极 152; 所述的第二引线孔 21中自下而上保 留有与像素电极同层设置的透明导电层 110、 公共电极线 122和第二金属连 接层 153, 以及公共电极 171的一部分。
本发明实施例通过改进阵列基板的结构设计， 采用了多色调掩模板 ( MTM )制备和光刻胶剥离 （Lift Off )技术， 仅使用 3次掩模板 ( Mask ) 即可制造出阵列基板。
另外， 可选地， 如图 3所示， 本实施例中的公共电极线 122还可位于源 漏极金属层 15,即公共电极线 122还可与源电极 151和漏电极 152同层设置， 公共电极 171和公共电极线 122通过设置在第二引线孔 21中的第二金属连接 层相连接。
进一步地， 如图 4所示， 本发明实施例提供的阵列基板， 还包括： 设置 在阵列基板边缘的源漏极引线端子 18和栅极引线端子 19, 源漏极引线端子 18用于数据线与外部信号输入设备（未示出）的连接从而为数据线提供电信 号， 而栅极引线端子 19用于栅线与外部信号输入设备（未示出 )的连接从而 为栅线提供电信号。
源漏极引线端子 18,通过设置在源漏极引线孔中的金属连接层与数据线 相连接， 所述数据线与源电极 151和所述漏电极 152同层设置； 栅极引线端 子 19, 通过设置在栅极引线孔里的第二金属连接层 153与栅线相连接， 所述 栅线与栅极 121同层设置。备选地，源漏极引线孔 22内设置的金属连接层可 以是对应数据线的一部分而不是另外形成的金属连接层，栅极引线孔 23内设 置有第二金属连接层 153以及对应栅线的一部分， 源漏极引线孔和栅极引线 孔的制备工艺与第二引线孔 21大致类似。
对于栅极引线孔，制备时与第二引线孔 21相同，分别通过第一和第二构 图工艺在栅极引线端子 19的位置保留光刻胶,再通过光刻胶剥离工艺在栅绝 缘层 13和绝缘保护层 16形成过孔； 对于源漏极引线孔， 制备时通过第二构 图工艺在源漏极引线端子 18的位置保留光刻胶,再通过光刻胶剥离工艺在绝 缘保护层 16形成过孔。
最终，形成的栅极引线端子 19位于栅线 (由像素电极层 11的透明导电层 和栅极金属层 12的金属膜层构成)上方， 栅极引线端子的对应位置还依次保 留有源漏极金属层 15和公共电极层 17, 从而将栅线引出， 与外部信号输入 设备相连。 形成的源漏极引线端子 18位于数据线（位于源漏极金属层 15 ) 上方， 从而将数据线引出与外部信号输入设备相连。
本发明实施例提供另一阵列基板， 如图 5所示， 与图 2~图 4所示的阵列 基板的区别之处在于， 公共电极 171和像素电极 111的位置互换， 即公共电 极 171设置在基板 10上， 栅极 121、 公共电极线直接设置在公共电极层 17 上； 像素电极 111设置在绝缘保护层 16上， 绝缘保护层 16设置有绝缘保护 层过孔 24, 像素电极 111通过绝缘保护层过孔 24与漏电极 152相连接。
还需要注意的是： 其中栅极金属层 12的图形包括栅极 121、 栅线（未示 出）和公共电极线 122, 公共电极线 122与公共电极 171直接相连， 不需要 另外设置过孔。 像素电极层 11包括像素电极 111 , 像素电极 111为狭缝状电 极， 公共电极 171为板状电极。
进一步地， 本发明实施例提供的阵列基板， 还包括： 设置在阵列基板边 缘的源漏极引线端子 18和栅极引线端子 19, 设置位置以及制备方法与图 4 所示相同， 均已做过详细叙述， 在此不再赘述。
本发明实施例提供的另一阵列基板的结构设计，公共电极层 17设置在基 板 10上，像素电极层 11设置在绝缘保护层 16上， 同样采用了多色调掩模板 ( MTM )和光刻胶剥离 （Lift Off )技术， 仅使用 3次掩模板（Mask ) 即可 制造出阵列基板。 本发明实施例提供的阵列基板， 制备过程中所采用的构图工艺的次数减 少， 从而有效降低制作成本， 提高良品率。
实施例二
本发明实施例还提供了一种显示装置， 其包括实施例一所述的任意一种 阵列基板。 所述显示装置可以为： 液晶面板、 电子纸、 OLED面板、 手机、 平板电脑、 电视机、 显示器、 笔记本电脑、 数码相框、 导航仪等任何具有显 示功能的产品或部件。
本发明实施例提供的显示装置， 采用的阵列基板在制备过程中所采用的 构图工艺的次数减少， 从而有效降低制作成本， 提高良品率。
实施例三
本发明实施例还提供了一种阵列基板的制造方法， 包括：
101、 通过第一次构图工艺形成像素电极、栅极、 第一金属连接层、公共 电极线、 栅绝缘层、 有源层、 第一引线孔 20和第二引线孔 21;
如图 6(a)和 (b)所示， 在基板 10上沉积透明导电膜和栅极金属膜， 然后 通过多阶掩模工艺进行分区域曝光、分区域刻蚀，形成像素电极层 11的图形 (包括像素电极 111 )和栅极金属层 12的图形， 栅极金属层 12的图形包括 栅极 121、 栅线、 位于第一引线孔 20内的第一金属连接层 123, 以及公共电 极线 122,公共电极线部分延伸至后续形成的第二引线孔 21对应位置。另外， 在后续形成的像素电极 111连接漏电极的第一引线孔 20对应的位置处保留光 刻胶。
具体地， 对于图 2和 4所示的阵列基板， 公共电极线 122位于栅极金属 层 12,通过位于第二引线孔 21内的第二金属连接层 153 (位于源漏极金属层 15 ) , 将公共电极 171和公共电极线 122相连接。 因此， 步骤 101的第一构 图工艺中， 还需要在公共电极层连接栅极金属层 12的第二引线孔 21对应的 位置处保留光刻胶， 以便在栅绝缘层对应第二引线孔 21所在位置形成过孔。 而对图 3所示的阵列基板， 公共电极线 122位于源漏极金属层 15, 在对应第 二引线孔 21所在位置栅绝缘层不需设置过孔，因此步骤 101的第一构图工艺 中第二引线孔对应位置在则不需要保留光刻胶。
然后， 在形成有像素电极层 11图形和栅极金属层 12图形， 且在后续形 成第一引线孔 20和第二引线孔 21预设位置保留有光刻胶的基板上， 形成栅 绝缘层和半导体层， 采用离地剥离工艺去除第三厚度对应区域剩余的光刻胶 和位于其上方的栅绝缘层和半导体层，形成第一引线孔 20和第二引线孔 21。
具体而言， 步骤 101所述第一次构图工艺具体可包括以下步骤：
1011、 在基板上依次形成第一透明导电薄膜 100和栅金属薄膜 200, 如 图 7 ( a )所示；
1012、 在形成有第一透明导电薄膜和栅金属薄膜的基板上涂覆光刻胶；
1013、 对基板进行多阶曝光， 经过曝光、 显影后， 在形成有第一透明导 电薄膜 100和栅金属薄膜 200的基板上形成如图 7 ( b )所示的第一光刻胶图 案， 使得所述第一光刻胶图案中，
在后续形成像素电极的预设位置（对应图中的 A区域）形成第一厚度 dl 的光刻胶， 在后续形成栅极的预设位置（对应图中的 B区域）形成第二厚度 d2的光刻胶， 在后续形成第一引线孔 20和第二引线孔 21的预设位置（对应 图中的 C1和 C2区域）形成第三厚度 d3的光刻胶， 且所述第三厚度大于所 述第二厚度， 所述第二厚度大于所述第一厚度， 即 d3 > d2 > dl;
多阶曝光， 即多阶调掩模工艺，指在沉积的栅金属薄膜上涂覆光刻胶后， 利用多阶调掩模板 ( MTM, Multi Tone Mask )进行曝光， 由于多阶掩模板各 个部分透过的光强不同， 会导致光刻胶相应的各个部分曝光强度也不多， 再 经过显影， 可以得到光刻 ^^度不同的光刻胶图样， 如图 7 ( b )所示的第一 光刻胶图样。
对于图 4所示的阵列基板，公共电极线 122位于栅极金属层 12中，第一 构图工艺中还需要在第二引线孔 21对应的位置处（图中的 C2区域）和基板 边缘的栅极引线孔 23对应区域（图中的 C3区域）保留光刻胶，厚度也为 d3, 如图 7 ( b )所示。 而对于图 3所示的阵列基板， 公共电极线 122位于源漏极 金属层 15, 第一构图工艺中则不需要在第二引线孔 21对应的位置处（图中 的 C2区域）保留光刻胶。
1014、 对基板进行刻蚀（第一次刻蚀） ， 去除露出的第一透明导电薄膜 和栅金属薄膜， 如图 7 ( c )所示。
对图 4所示阵列基板而言， 本步骤进行刻蚀， 去除第一光刻胶图案未遮 挡区域， 即去除后继形成栅极 121、 栅线、 像素电极和公共电极线区域以外 的第一透明导电薄膜 100和栅金属薄膜 200。 本步骤先利用刻蚀液将没有光 刻胶阻挡地方的栅金属薄膜 200进行刻蚀， 再利用另一种刻蚀液对同样地方 的像素电极薄膜（第一透明导电薄膜 100 )进行刻蚀， 得到栅极图案。
1015、 对基板进行灰化处理（第一次灰化处理） ， 去除第一厚度的光刻 胶， 如图 7 ( d )所示；
本步骤对光刻胶进行灰化处理， 减薄第一光刻胶图案， 以使后继形成像 素电极 111的区域 (A区域)的光刻胶完全去除， 而栅极金属层区域（B区域） 和第一引线孔 20区域 (对图 4所示阵列基板而言，还包括 C2和 C3区域)保留 光刻胶， 如图 7 ( d )所示；
可选地， 本步骤利用等离子（Plasma )对光刻胶进行灰化 ( Ash ) , 将最 薄处 (A区域)的光刻胶都去除， 同时其余处 (B区域和 Cl、 C2和 C3区域)的 光刻胶也会变薄。
1016、 对基板进行刻蚀（第二次刻蚀） ， 去除露出的栅金属薄膜； 本步骤刻蚀像素电极层区域（ A区域）直至露出第一透明导电薄膜， 形 成像素电极 111 , 如图 7 ( e )所示。
可选地，本步骤利用刻蚀液，将经 1015步骤处理后的没有光刻胶阻挡的 区域（A区域） 的栅金属薄膜 200进行刻蚀， 得到像素电极 111的图案。
1017、 对基板进行灰化处理（第二次灰化处理） ， 去除第二厚度对应区 域剩余的光刻胶；
本步骤再次对光刻胶进行灰化处理， 继续减薄第一光刻胶图样， 以使栅 极金属层区域（B区域）的光刻胶完全去除， 而第一引线孔 20区域、 第二引 线孔 21区域和栅极引线孔 23区域的光刻胶保留， 如图 7 ( f )所示。
需要说明的是， 以图 4所示的阵列基板为例， 公共电极线位于栅极金属 层 12, 因此， 步骤 1017第二次灰化处理后还需要在公共电极层连接栅极金 属层 12的第二引线孔 21对应的位置处（C2区域）保留光刻胶。 而对于图 3 所示的阵列基板， 公共电极线位于源漏极金属层 15, 第一构图工艺中步骤 1017第二次灰化处理后并不需要在第二引线孔 21对应的位置处保留光刻胶。
1018、 形成栅绝缘层 300和半导体层 400;
如图 8所示， 本步骤在形成有像素电极层 11和栅极金属层 12并且第一 引线孔 20、第二引线孔 21以及栅极引线孔 23对应的位置处保留有光刻胶的 基板上依次形成栅绝缘层 300和半导体层 400。 1019、 采用离地剥离工艺去除第三厚度对应区域剩余的光刻胶和位于其 上方的栅绝缘层 300和半导体层 400, 形成有源层、 第一引线孔 20和第二引 线孔 21。
如图 9所示， 本步骤通过光刻胶剥离工艺， 去除保留在第一引线孔 20、 第二引线孔 21以及栅极引线孔 23对应的位置处的光刻胶， 使得第一引线孔 20、 第二引线孔 21以及栅极引线孔 23对应的位置处的栅绝缘层 300和半导 体层 400—起剥离；
上述步骤叙述中以图 4所示的阵列基板为例， 而对于图 3所示的阵列基 板， 步骤 1017后在形成有栅极金属层 12和像素电极层 12并且第一引线孔 20以及栅极引线孔 23对应的位置处保留有光刻胶的基板上依次形成栅绝缘 层 300和半导体层 400; 步骤 1019在通过剥离工艺， 去除保留在第一引线孔 20以及栅极引线孔 23对应的位置处的光刻胶，使得第一引线孔 20以及栅极 引线孔 23对应的位置处的栅绝缘层 300和半导体层 400—起剥离。
如上所述， 经过一次构图工艺 （第一构图工艺） 即可形成像素电极 111 和栅极 121。
102、 如图 10 ( a )和（b )所示， 通过第二次构图工艺形成源电极 151、 漏电极 152、 第二金属连接层和绝缘保护层（未示出 ) , 漏电极 152通过设 置在第一引线孔 20中的第一金属连接层与像素电极 111连接；
具体而言， 以图 3或图 4所示阵列基板为例， 步骤 102还在源漏极引线 孔 22和栅极引线孔 23对应的位置处保留光刻胶， 该步骤具体包括：
1021、 形成源漏金属层 15, 如图 11 ( a )所示；
本步骤在形成有像素电极层 11、 栅极金属层 12、 栅绝缘层 13、 半导体 层 400的基板上， 形成源漏金属层 15。
1022、 在形成源漏金属层 15基板上涂覆光刻胶；
1023、 对基板进行多阶曝光， 经过曝光、 显影后， 在后续形成 TFT沟道 的预设位置（对应图中的 D区域）形成第四厚度 d4的光刻胶， 在后续形成 源漏电极的预设位置（对应图中的 E区域）形成第五厚度 d5的光刻胶， 在 后续形成第二引线孔 21的预设位置（对应图中的 F3区域）形成第六厚度 d6 的光刻胶， 其中， 所述第六厚度大于第五厚度， 第五厚度大于第四厚度， 即 d6 > d5 > d4; 本步骤通过多阶调掩模工艺， 在形成有源漏极金属层 500的基板上形成 第二光刻胶图案 900, 如图 11 ( b )所示， 其中， 可选地， 第二光刻胶图案 900中， 在后续形成源漏极引线孔 22和栅极引线孔 23的预设位置（对应图 中的 F4和 F5区域）也可保留第六厚度 d6的光刻胶。
1024、 对基板进行刻蚀（第一次刻蚀 ) , 去除露出的源漏金属层 15和半 导体层 400;
如图 11 ( c )所示， 本步骤进行刻蚀， 以使除被光刻胶遮挡的区域， 即 除后续形成源漏电极及 TFT沟道区域， 第二引线孔 21区域、 源漏极引线孔 22和栅极引线孔 23的预设位置（分别对应图中的 D、 E、 F3、 F4和 F5区域） 之外其余区域的半导体层 400和源漏极金属层 500,均被刻蚀，露出基板 10;
1025、 对基板进行灰化处理（第二次构图中的第一次灰化处理） ， 去除 第四厚度（即 D区域）的光刻胶， 对露出的部分（即 D区域）进行刻蚀， 形 成 TFT沟道区；
本步骤对光刻胶进行灰化处理， 减薄第二光刻胶图案 900, 使得后续形 成 TFT沟道的预设位置（ D区域）的光刻胶完全去除， 而后续形成源漏电极 ( E区域） 、 第二引线孔 21、 源漏极引线孔 22和以及栅极引线孔 23的预设 位置处（F3、 F4和 F5区域）则保留有光刻胶， 如图 11 U )所示；
然后， 对暴露出的部分（即后续形成 TFT沟道的预设位置， 对应图中的 D区域）进行刻蚀， 以形成 TFT沟道， 如图 11 ( e )所示。 本步骤刻蚀时， 可利用刻蚀液， 先将沟道区域没有光刻胶阻挡的源漏极金属层 500刻蚀掉， 然后再利用等离子刻蚀（Plasma )对同样地方的半导体层 400进行刻蚀， 得 到沟道图形， 形成薄膜晶体管 （Thin Film Transistor, TFT ) 的图案。 其中， 半导体层 400包括半导体薄膜和掺杂半导体薄膜， 利用等离子刻蚀（Plasma ) 对沟道区域进行刻蚀时， 需刻蚀至下层的半导体薄膜露出， 具体实施时， 为 保证沟道区域的掺杂半导体薄膜能完全去除， 一般是刻蚀掉沟道区域的部分 半导体薄膜。
1026、 对基板进行灰化处理（第二次构图中的第二次灰化处理） ， 去除 第五厚度对应区域（E区域）剩余的光刻胶， 形成源漏电极。
本步骤再次对光刻胶进行灰化处理， 减薄第二光刻胶图案 900, 使后继 形成源漏电极的区域（E区域） 的光刻胶完全去除， 而后继形成第二引线孔 21、 源漏极引线孔 22和栅极引线孔 23的对应区域（ Fl、 F2和 F3区域）则 保留光刻胶， 如图 11 ( f )所示。
1027、 形成绝缘保护层 16;
在形成有像素电极层 11、 栅极金属层 12、 栅绝缘层 13、 有源层 14和源 漏极金属层 15并且后继形成第二引线孔 21、源漏极引线孔 22和栅极引线孔 23的预设位置处保留有光刻胶的基板上， 形成绝缘保护层 16, 如图 12 ( a ) 所示；
1028、 如图 12 ( b )所示， 采用离地剥离工艺， 去除剩余的光刻胶和位 于其上方的绝缘保护层， 形成第二引线孔 21。
通过剥离工艺，去除剩余的光刻胶， 即去除保留在第二引线孔 21预设位 置处的光刻胶， 还可包括： 去除保留在源漏极引线孔 22和栅极引线孔 23的 预设位置处的光刻胶， 使得第二引线孔 21、 源漏极引线孔 22和栅极引线孔 23预设位置处的绝缘保护层 16剥离， 形成过孔；
步骤 102通过第二构图工艺， 形成有源层 14、 源漏极金属层 15和绝缘 保护层 16,并且绝缘保护层 16在公共电极连接公共电极线的第二引线孔 21、 源漏极引线孔 22和栅极引线孔 23的预设位置处设置有过孔。
103、 如图 13 ( a ) ~ ( c )所示， 通过第三次构图工艺形成公共电极 171 , 公共电极 171通过设置在第二引线孔 21中的第二金属连接层与所述公共电极 线连接。
可选地， 本步骤 103所述第三次构图工艺具体包括以下步骤：
1031、 形成第二透明导电薄膜；
1032、 在形成第二透明导电薄膜的基板上涂覆光刻胶；
1033、 对基板进行曝光、 显影和刻蚀工艺， 形成公共电极。
具体而言， 步骤 1031沉积第二透明导电膜 700如图 13 ( a )所示， 步骤 1032涂覆光刻胶，步骤 1033利用现有的一般掩模板进行曝光，得到图 13 ( b ) 所示的光刻胶图形。 然后， 利用刻蚀液将没有光刻胶阻挡地方的第二透明导 电膜 700 (用以形成公共电极）进行刻蚀， 得到图 13 ( c )所示的公共电极 171的图案， 存储电容 Cs的图案， 以及源漏极引线端子 18和栅极引线端子 19的图案， 最后还需去除剩余的光刻胶。
本实施例提供的阵列基板的制造方法， 采用了多阶调掩模板 ( MTM )和 光刻胶剥离 （Lift Off )技术， 仅使用 3次掩模板（Mask )即可制造出阵列基 板。
本实施例提供的阵列基板制造方法虽然以对图 2或图 4所示的阵列基板 为例， 但同样适用于图 3所示的阵列基板， 只不过图 3所示的阵列基板的公 共电极线位于源漏极金属层 15, 因此步骤 101第一构图工艺中并不需要在后 继形成第二引线孔 21的预设位置处保留光刻胶,也不需要通过剥离工艺形成 第二引线孔 21 , 除此之外的其余步骤则完全相同。
本实施例还提供另一阵列基板制造方法， 对应图 5所示阵列基板， 该方 法包括：
201、 通过第一次构图工艺形成公共电极、栅极、 公共电极线、栅绝缘层 和有源层；
在基板上依次形成第一透明导电薄膜和栅金属薄膜， 然后通过第一构图 工艺形成公共电极、 栅极、 公共电极线、 栅绝缘层和有源层； 具体而言， 步 骤 201所述第一次构图工艺具体包括以下步骤：
2011、 在基板上形成第一透明导电薄膜 100和栅金属薄膜 200;
2012、 在形成有第一透明导电薄膜 100和栅金属薄膜 200的基板上涂覆 光刻胶；
2013、 如图 14 ( a )所示， 对基板进行多阶曝光， 经过曝光、 显影后， 在后续形成公共电极的预设位置（对应 H区域）形成第六厚度 d6的光刻胶， 在后续形成所述栅极、 所述公共电极线的预设位置（对应 I区域）形成第七 厚度 d7的光刻胶， 且所述第七厚度大于所述第六厚度；
另外， 可选地， 本步骤还可在后继形成栅极引线孔 23的预设位置（对应 G区域）也保留厚度比 I区域还大的光刻胶（厚度为 d8 ) 。
2014、 对基板进行刻蚀， 去除露出的第一透明导电薄膜 100和栅金属薄 膜 200;
本步骤对后继形成栅极、 栅线、 公共电极线， 公共电极和栅极引线孔 23 (分别对应 I、 H和 G区域）之外区域进行刻蚀， 以去除第一透明导电薄膜 和栅金属薄膜。
2015、 对基板进行灰化处理， 去除六第厚度（H区域） 的光刻胶； 本步骤对光刻胶进行灰化处理， 减薄光刻胶图样， 以使后继形成公共电 极（H 区域） 的光刻胶完全去除， 后继形成栅极的预设位置处（I 区域） 的 光刻胶保留。 另外， 可选地， 在后继形成栅极引线孔 23的预设位置处（G区 域）也保留光刻胶。
2016、对露出的部分进行刻蚀， 去除露出的栅金属薄膜， 形成公共电极； 如图 14 ( b )所示， 本步骤刻蚀公共电极层区域（H区域）直至露出第 一透明导电薄膜 200 , 以形成公共电极 171。
2017、 对基板进行灰化处理， 去除第七厚度对应区域（I 区域）剩余的 光刻胶， 形成栅极和公共电极线；
可选地， 本步骤在后继形成栅极引线孔 23的预设位置处（ G区域）的光 刻胶保留， 在步骤 2018后采用离地剥离工艺， 去除栅绝缘层和半导体层， 已 形成栅极引线孔 23。
2018、 沉积栅绝缘层 13和半导体层 400。
如图 14 ( c )所示， 本步骤在形成有公共电极层 17、 栅极金属层 12、 栅 绝缘层 13、 半导体层 400的基板上， 沉积栅绝缘层 13和半导体层 400。
第一次构图工艺后，本实施例形成的所述栅极金属层 12包括栅线和栅极
121 ,还包括公共电极线 122, 形成的公共电极层 17包括公共电极 171。栅极 金属层 12直接设置在公共电极层 17上， 这样公共电极线 122直接与公共电 极 171电连接。
202、 如图 15 ( a ) ~ ( b )和图 16所示， 通过第二次构图工艺形成源电 极 151、漏电极 152和绝缘保护层 16,所述绝缘保护层 16设置有绝缘保护层 过孔 24;
可选地， 步骤 202所述第二次构图工艺具体包括以下步骤：
2021、 形成源漏金属层 15;
2022、 在形成源漏金属层 15的基板上涂覆光刻胶 900;
2023、 对基板进行多阶曝光， 经过曝光、 显影后， 如图 15 ( a )所示， 在后续形成 TFT沟道的预设位置（ D区域）形成第十厚度 dlO的光刻胶， 在 后续形成源漏电极的预设位置（E区域）形成第十一厚度 dll的光刻胶， 在 后续形成绝缘保护层过孔的预设位置（F1区域）形成第十二厚度 dl2的光刻 胶， 其中， 所述第十二厚度大于第十一厚度， 第十一厚度大于第十厚度； 以下步骤 2024~2026请参照图 15 ( b )所示。 2024、 对基板进行刻蚀， 去除露出的源漏金属层 15和半导体层 400, ； 本步骤对基板进行刻蚀， 去除露出部分 (除 D、 E、 Fl、 F4 、 F5之外区 域)的源漏金属层 400和半导体层 500, 露出栅绝缘层 13。
2025、 对基板进行灰化处理， 去除第十厚度（D区域)的光刻胶， 对露出 的部分（ D区域)进行刻蚀， 形成 TFT沟道区；
2026、 对基板进行灰化处理， 去除第十一厚度对应区域（E区域)剩余的 光刻胶， 形成源电极 151和漏电极 152;
可选地， 本步骤可在后继形成源漏极引线孔 22 ( F3 区域）和栅极引线 孔 22 ( F4区域）保留光刻胶。
步骤 2027和 2028请参照图 16所示。
2027、 形成绝缘保护层；
本步骤在形成有公共电极层 17、 栅极金属层 12、 栅绝缘层 12、 半导体 13和源漏极金属层 15并且后继形成绝缘保护层过孔的预设位置处保留有光 刻胶的基板上， 形成绝缘保护层 16;
2028、如图 16所示， 采用离地剥离工艺， 去除剩余的光刻胶和位于其上 方的绝缘保护层 16, 形成绝缘保护层过孔 24。
本步骤中通过光刻胶剥离工艺，去除保留在绝缘保护层过孔 24所对应的 位置处的光刻胶， 使得绝缘保护层过孔 24对应的位置处的绝缘保护层 16剥 离， 在 TFT的源极上方的对应位置形成绝缘保护层过孔 24;
203、 如图 5所示， 通过第三次构图工艺形成像素电极 111 , 所述像素电 极 111通过所述绝缘保护层过孔 24与漏电极 152连接。
本步骤中形成第二透明导电薄膜； 在形成第二透明导电薄膜的基板上涂 覆光刻胶； 对基板进行曝光、 显影和刻蚀工艺， 形成像素电极。
本发明实施例提供一种阵列基板及其制造方法、 显示装置， 将栅极金属 层（栅极所在金属层）直接设置在与像素电极层同层设置的透明导电层上， 制备时先依次形成第一透明导电薄膜和栅金属薄膜，再采用多阶掩模 ( MTM ) 工艺通过一次构图 （第一次构图工艺） 即可制备出像素电极和栅极， 然后在 形成栅绝缘层时利用光刻胶剥离 （Lift Off )技术形成第一引线过孔， 以连接 漏电极和像素电极； 第二次构图工艺形成有源层和源、 漏电极， 在源、 漏电 极之上形成绝缘保护层时再利用光刻胶剥离 （Lift Off )技术形成第二引线过 孔， 以连接源漏金属层公共电极线和公共电极， 其中所述公共电极线与栅极 同层设置， 或者所述公共电极线与源、 漏电极同层设置； 第三次构图工艺形 成公共电极， 从而仅使用 3次掩模板（Mask )即可制造出阵列基板， 能够减 少阵列基板制备过程中所采用的构图工艺的次数， 从而有效降低制作成本， 提高良品率。
本实施例提供的阵列基板的制造方法， 采用了多阶调掩模板 ( MTM )和 光刻胶剥离 （Lift Off )技术， 同样采用 3次掩模板（Mask )工艺即可制造出 阵列基板， 相比现有技术， 可减少阵列基板制备过程中构图工艺的次数， 从 而有效降低制作成本， 提高良品率。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应以权利要求的保护范围为准。

Claims

权利要求书
1、 一种阵列基板， 包括：
基板；
依次设置在所述基板上的栅极、 栅绝缘层、 有源层、 源电极、 漏电极和 绝缘保护层，
其中所述基板上还设置有像素电极和公共电极， 以及连接所述像素电极 和所述漏电极的第一引线孔和连接所述公共电极和公共电极线的第二引线 孔，
所述像素电极设置在所述基板上， 所述栅极直接设置在与所述像素电极 同层设置的透明导电层上，
所述像素电极通过设置在第一 )线孔里的第一金属连接层与所述漏电极 相连接， 所述第一金属连接层与所述栅极同层设置。
2、 根据权利要求 1所述的阵列基板， 其中
所述公共电极线与所述栅极同层设置，
所述公共电极和所述公共电极线通过设置在第二引线孔中的第二金属连 接层相连接， 所述第二金属连接层与所述源电极和漏电极同层设置。
3、根据权利要求 1所述的阵列基板，其中所述公共电极线与所述源电极 和漏电极同层设置，
所述公共电极和所述公共电极线通过所述第二引线孔中的金属相连接。
4、根据权利要求 3所述的阵列基板，其中所述第二引线孔中的金属是所 述公共电极线的一部分。
5、根据权利要求 1或 2所述的阵列基板，还包括： 设置在所述阵列基板 边缘的源漏极引线端子和栅极引线端子，
其中所述源漏极引线端子通过设置在源漏极引线孔里的金属连接层与数 据线相连接， 所述数据线与所述源电极和所述漏电极同层设置；
所述栅极引线端子， 通过设置在栅极引线孔里的第二金属连接层与栅线 相连接， 所述栅线与所述栅极同层设置， 所述第二金属连接层与所述源电极 和漏电极同层设置。
6、根据权利要求 5所述的阵列基板，其中所述源漏极引线孔里的所述金 属连接层是对应数据线的一部分。
7、根据权利要求 1所述的阵列基板，其中所述栅线下方的所述透明导电 层的图案与所述栅线相同。
8、根据权利要求 2所述的阵列基板，其中所述第一金属连接层形成在与 其具有相同图案的透明导电层上， 所述公共电极线形成在与其具有相同图案 的透明导电层上。
9、 一种阵列基板的制造方法， 包括：
通过第一次构图工艺形成像素电极、 栅极、 第一金属连接层栅绝缘层、 有源层、 第一引线孔；
通过第二次构图工艺形成源电极、 漏电极、 第二金属连接层和绝缘保护 层， 所述漏电极通过设置在第一 )线孔中的第一金属连接层与所述像素电极 连接；
通过第三次构图工艺形成公共电极， 所述公共电极通过设置在第二 I线 孔中的第二金属连接层与所述公共电极线连接。
10、 根据权利要求 9所述的方法， 其中所述第一次构图工艺和所述第二 构图工艺的每个包括多色调掩模工艺和离地剥离技术。
11、根据权利要求 9和 10之一所述的方法，其中所述第一次构图工艺中 还形成所述第二 ^ I线孔和所述公共电极线， 并具体包括以下步骤：
形成第一透明导电薄膜和栅金属薄膜；
在形成有第一透明导电薄膜和栅金属薄膜的基板上涂覆光刻胶； 采用多色调掩模对基板进行多阶曝光， 经过曝光、 显影后， 在形成有第 一透明导电薄膜和栅金属薄膜的基板上形成第一光刻胶图案， 使得所述第一 光刻胶图案中，在后续形成所述像素电极的预设位置形成第一厚度的光刻胶， 在后续形成所述栅极的预设位置形成第二厚度的光刻胶， 在后续形成所述第 一引线孔、 公共电极线、 第二引线孔的预设位置形成第三厚度的光刻胶， 且 所述第三厚度大于所述第二厚度， 所述第二厚度大于所述第一厚度；
对基板进行刻蚀， 去除露出的第一透明导电薄膜和栅金属薄膜； 对基板进行灰化处理， 去除第一厚度的光刻胶；
对基板进行刻蚀， 去除露出的栅金属薄膜， 形成所述像素电极； 对基板进行灰化处理， 去除第二厚度对应区域剩余的光刻胶； 形成栅绝 缘层和半导体层；
采用离地剥离工艺去除第三厚度对应区域剩余的光刻胶和位于其上方的 栅绝缘层和半导体层， 形成有源层、 第一引线孔和第二引线孔。
12、根据权利要求 9到 11之一所述的方法，其中所述第二次构图工艺具 体包括以下步骤：
形成源漏金属层；
在形成源漏金属层的基板上涂覆光刻胶；
采用多色调掩模对基板进行多阶曝光， 经过曝光、 显影后， 在后续形成 TFT沟道的预设位置形成第四厚度的光刻胶， 在后续形成源漏电极的预设位 置形成第五厚度的光刻胶， 在后续形成第二引线孔的预设位置形成第六厚度 的光刻胶， 其中， 所述第六厚度大于第五厚度， 第五厚度大于第四厚度； 对基板进行刻蚀， 去除露出的源漏金属层和半导体层；
对基板进行灰化处理，去除第四厚度的光刻胶，对露出的部分进行刻蚀， 形成 TFT沟道区；
对基板进行灰化处理， 去除第五厚度对应区域剩余的光刻胶， 形成源漏 电极；
形成绝缘保护层；
采用离地剥离工艺， 去除剩余的光刻胶和位于其上方的绝缘保护层， 形 成第二引线孔。
13、 根据权利要求 9所述的方法， 其中所述第三次构图工艺具体包括以 下步骤：
形成第二透明导电薄膜；
在形成第二透明导电薄膜的基板上涂覆光刻胶；
对基板进行曝光、 显影和刻蚀工艺， 形成公共电极。
14、根据权利要求 9和 10之一所述的方法，其中所述第一次构图工艺具 体包括以下步骤：
形成第一透明导电薄膜和栅金属薄膜；
在形成有第一透明导电薄膜和栅金属薄膜的基板上涂覆光刻胶； 采用多色调掩模对基板进行多阶曝光， 经过曝光、 显影后， 在形成有第 一透明导电薄膜和栅金属薄膜的基板上形成第一光刻胶图案， 使得所述第一 光刻胶图案中，在后续形成所述像素电极的预设位置形成第一厚度的光刻胶， 在后续形成所述栅极的预设位置形成第二厚度的光刻胶， 在后续形成所述第 一引线孔预设位置形成第三厚度的光刻胶， 且所述第三厚度大于所述第二厚 度， 所述第二厚度大于所述第一厚度；
对基板进行刻蚀， 去除露出的第一透明导电薄膜和栅金属薄膜； 对基板进行灰化处理， 去除第一厚度的光刻胶；
对基板进行刻蚀， 去除露出的栅金属薄膜， 形成所述像素电极； 对基板进行灰化处理， 去除第二厚度对应区域剩余的光刻胶； 形成栅绝 缘层和半导体层；
采用离地剥离工艺去除第三厚度对应区域剩余的光刻胶和位于其上方的 栅绝缘层和半导体层， 形成有源层和第一引线孔。
15、根据权利要求 9、 10和 14之一所述的方法， 其中所述第二次构图工 艺中还形成有公共电极线和第二引线孔， 并具体包括以下步骤：
形成源漏金属层；
在形成源漏金属层的基板上涂覆光刻胶；
采用多色调掩模对基板进行多阶曝光， 经过曝光、 显影后， 在后续形成 TFT沟道的预设位置形成第四厚度的光刻胶， 在后续形成源漏电极的预设位 置形成第五厚度的光刻胶， 在后续形成公共电极线和第二引线孔的预设位置 形成第六厚度的光刻胶， 其中， 所述第六厚度大于第五厚度， 第五厚度大于 第四厚度；
对基板进行刻蚀， 去除露出的源漏金属层和半导体层；
对基板进行灰化处理，去除第四厚度的光刻胶，对露出的部分进行刻蚀， 形成 TFT沟道区；
对基板进行灰化处理， 去除第五厚度对应区域剩余的光刻胶， 形成源漏 电极；
形成绝缘保护层；
采用离地剥离工艺， 去除剩余的光刻胶和位于其上方的绝缘保护层， 形 成第二引线孔。
16、 一种阵列基板， 包括基板， 依次设置在所述基板上的栅极、 栅绝缘 层、 有源层、 源电极、 漏电极和绝缘保护层， 所述基板上还设置有像素电极 和公共电极， 其中所述公共电极设置在所述基板上， 所述栅极直接设置在与 所述公共电极同层设置的透明导电层上；
所述像素电极设置在所述绝缘保护层上， 所述绝缘保护层设置有绝缘保 护层过孔， 所述像素电极通过所述绝缘保护层过孔与所述漏电极相连接。
17、 根据权利要求 16所述的阵列基板， 其中
公共电极线与所述栅极同层设置，
所述公共电极线直接与位于所述公共电极线下方的所述公共电极相连 接。
18、 一种显示装置， 包括权利要求 1-8以及 16-17任一项所述的阵列基 板。
19、 一种阵列基板的制造方法， 包括：
通过第一次构图工艺形成公共电极、 栅极、 公共电极线、 栅绝缘层和有 源层；
通过第二次构图工艺形成源电极、 漏电极和绝缘保护层， 所述绝缘保护 层设置有绝缘保护层过孔；
通过第三次构图工艺形成像素电极， 所述像素电极通过所述绝缘保护层 过孔与所述漏电极连接。
20、根据权利要求 19所述的方法，其中所述第一次构图工艺具体包括以 下步骤：
在基板上形成第一透明导电薄膜和栅金属薄膜；
在形成有第一透明导电薄膜和栅金属薄膜的基板上涂覆光刻胶； 对基板进行多阶曝光， 经过曝光、 显影后， 在后续形成所述公共电极的 预设位置形成第六厚度的光刻胶， 在后续形成所述栅极、 所述公共电极线的 预设位置形成第七厚度的光刻胶， 且所述第七厚度大于所述第六厚度； 对基板进行刻蚀， 去除露出的第一透明导电薄膜和栅金属薄膜； 对基板进行灰化处理， 去除第六厚度的光刻胶，
对露出的部分进行刻蚀， 去除露出的栅金属薄膜， 形成公共电极； 对基板进行灰化处理， 去除第七厚度对应区域剩余的光刻胶， 形成栅极 和公共电极线；
沉积栅绝缘层和半导体层。
21、 根据权利要求 19或 20所述的方法， 其中所述第二次构图工艺具体 包括以下步骤：
形成源漏金属层；
在形成源漏金属层的基板上涂覆光刻胶；
对基板进行多阶曝光， 经过曝光、 显影后， 在后续形成 TFT沟道的预设 位置形成第十厚度的光刻胶， 在后续形成源漏电极的预设位置形成第十一厚 度的光刻胶， 在后续形成绝缘保护层过孔的预设位置形成第十二厚度的光刻 胶， 其中， 所述第十二厚度大于第十一厚度， 第十一厚度大于第十厚度； 对基板进行刻蚀， 去除露出的源漏金属层和半导体层；
对基板进行灰化处理，去除第十厚度的光刻胶，对露出的部分进行刻蚀， 形成 TFT沟道区；
对基板进行灰化处理， 去除第十一厚度对应区域剩余的光刻胶， 形成源 漏电极；
形成绝缘保护层；
采用离地剥离工艺， 去除剩余的光刻胶和位于其上方的绝缘保护层， 形 成绝缘保护层过孔。
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