KR100660359B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents
박막 트랜지스터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100660359B1 KR100660359B1 KR1020050030899A KR20050030899A KR100660359B1 KR 100660359 B1 KR100660359 B1 KR 100660359B1 KR 1020050030899 A KR1020050030899 A KR 1020050030899A KR 20050030899 A KR20050030899 A KR 20050030899A KR 100660359 B1 KR100660359 B1 KR 100660359B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- semiconductor film
- electrode
- pattern
- semiconductor
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 239000010408 film Substances 0.000 claims abstract description 391
- 239000004065 semiconductor Substances 0.000 claims abstract description 153
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000012535 impurity Substances 0.000 claims abstract description 8
- 238000007788 roughening Methods 0.000 claims abstract description 5
- 238000009751 slip forming Methods 0.000 claims abstract description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 64
- 239000002184 metal Substances 0.000 claims description 40
- 229910052751 metal Inorganic materials 0.000 claims description 40
- 238000002161 passivation Methods 0.000 claims description 40
- 238000005530 etching Methods 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 30
- 230000003746 surface roughness Effects 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 11
- 229910052750 molybdenum Inorganic materials 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- 229910052804 chromium Inorganic materials 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 238000000059 patterning Methods 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 7
- 238000001459 lithography Methods 0.000 description 7
- 239000007789 gas Substances 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 238000005215 recombination Methods 0.000 description 4
- 230000006798 recombination Effects 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000004380 ashing Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910001182 Mo alloy Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명의 TFT 는, 절연 기판 상에 연속하여 형성되는 게이트 전극, 게이트 절연막 및 제 1 반도체막 패턴, 고밀도 불순물을 포함하고, 제 1 반도체막 패턴 상에 분리되어 제공되며, 양측에서 서로 대향하는 제 2 반도체막 패턴, 및 각각 분리되는 제 2 반도체막 상에 형성되는 제 1 전극 및 제 2 전극을 포함한다. 또한, 제 1 반도체막의 주변부는 제 2 반도체막의 에지로부터 외부를 향하는 돌출부를 포함하며, 돌출부의 표면은 조면화된다. 돌출부의 표면을 조면화함으로써, TFT 의 온-커런트가 유지될 수 있고, 누설 전류가 억제될 수 있다.
박막 트랜지스터
Description
도 1a 및 도 1b 는 통상의 TFT 를 나타내는 단면도.
도 2 는 다른 통상의 TFT 를 나타내는 단면도.
도 3a 는 본 발명의 실시형태의 TFT 를 나타내는 평면도.
도 3b 는 경사선을 이용하여, 채널 영역을 제외한 본 발명의 실시형태의 TFT 의 제 1 반도체막의 외부 표면을 나타내는 평면도.
도 4a 는 도 3a 의 I-I 선에 따른 단면도.
도 4b 는 도 3b 의 I-I 선에 따른 단면도.
도 4c 는 채널 영역을 제외한 도 3a 의 반도체막의 외부 표면의 확대 단면도.
도 5a 내지 도 5d 는 각 단계에서의 본 발명의 TFT 제조 방법의 제 1 실시예를 나타내는 단면도.
도 6a 내지 도 6c 는 도 5d 를 후속하여 각각의 단계에서의 본 발명의 TFT 제조 방법의 제 1 실시예를 나타내는 단면도.
도 7 은 본 발명의 TFT 제조 시 이용되는 포토마스크 패턴을 나타내는 도면.
도 8a 내지 도 8c 는 본 발명의 TFT 제조 방법의 제 2 실시예를 나타내는 단 계 동안의 단면도.
*도면의 주요 부호에 대한 부호의 설명*
1 : 투명 절연 기판
2, 101 : 게이트 전극
3, 102 : 게이트 절연막
4 : 제 1 반도체막
4A : 반도체막 돌출부
4B : 채널 영역
5 : 제 2 반도체막
6 : 소오스 및 드레인용 금속막
6A, 106 : 소오스 전극
6B, 105 : 드레인 전극
7, 107 : 보호막
8, 108 : 컨택트홀
9, 109 : 화소전극
10 : 레지스트
10a : 소오스 및 드레인 형성영역용 레지스트
10b : 채널 영역 형성용 레지스트
11 : 차광 영역
12 : 편장된 직사각형
13 : 슬릿
100 : 절연 기판
103 : a-Si 막
104 : n+ a-Si 막
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 인버스 스태거형 (inversely staggered) 구성을 갖는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
스위칭 소자로서 박막 트랜지스터 (TFT) 를 이용하는 액정 디스플레이 장치는 시장성이 널리 증가되고 있고, 인버스 스태거 구성은 반도체막용 a-Si (비정질 실리콘) 을 이용한 TFT 에 널리 이용된다.
채널 에칭에 의해 형성되는 TFT 의 제조 방법 (이하, 채널 에칭형 TFT 이라 함) 에서, 소오스 및 드레인 전극으로 형성될 도전층은 레지스트 마스크를 이용하여 에칭되며 소오스 전극 및 드레인 전극으로 분리된다. 또한, 오믹 컨택을 형성하기 위하여 n+ a-Si 를 에칭하며, 소오스 전극 컨택트 및 드레인 전극 컨택으로 분리하고, TFT 를 형성한다. 이러한 채널 에칭형 TFT 의 제조 방법으로서, 프로세스 단계수를 감소시키기 위하여. 포토마스크를 4 회 이용한 제조 방법을 이 용한다.
예를 들면, 일본 특개평 2000-164886 (이하, 특허 문헌 1 이라 함) 은 포토마스크를 다음과 같이 4 회 이용하는 채널 에칭형 TFT 의 제조 방법이다. 도 1a 는 특허문헌 1 에 개시된 제조 방법에 의해 제조되는 채널 에칭형 TFT 를 나타내는 단면도이다. 도 1a 를 참조하여, TFT 의 제조 방법을 설명한다. 먼저, 금속과 같은 도전체를 절연 기판 (100) 상에 막으로서 형성한다. 이 도전체를 리소그래피 및 에칭 기술에 의해 패터닝하여 게이트 배선 및 게이트 전극 (101) 을 형성한다. 다음으로, 절연 기판 (100), 게이트 배선 및 게이트 전극 (101) 상에 게이트 절연막 (102) 을 형성한다. 이 게이트 절연막 (102) 상에 a-Si 막 (103), n+ a-Si 막 (104) 및 소오스 및 드레인 전극용 금속막을 순차적으로 형성한다. 참조번호 (105, 106) 는 드레인 및 소오스 전극을 각각 나타내며, 금속막으로 패터닝하여 형성한다.
다음으로, 리소그래피 기술을 이용하여, 소오스 및 드레인 전극용 금속막 상에, 소오스 및 드레인 전극을 형성하는 영역에는 두껍게, 그리고 소오스 및 드레인 전극을 형성하는 영역들 사이의 영역에는 얇게, 레지스트 (미도시) 를 형성한다. 이 레지스트를 마스크로서 이용하여, 소오스 및 드레인 전극용 금속막, n+ a-Si 막 및 a-Si 막 (103) 을 에칭하여, 소오스 전극 (106), 드레인 전극 (105), a-Si 막 (103) 및 n+ a-Si 막 (104) 의 1 차 패터닝을 실시한다. n+ a-Si 막 (104) 및 a-Si 막 (103) 을 에칭할 때, 동시에 레지스트를 에칭하여, 소오스 및 드레인 전극 형성 영역들 사이에 얇은 레지스트를 제거한다. 소오스 전극 (106) 및 드레인 전극 (105) 의 형성 영역을 커버하는 두꺼운 레지스트를 에칭하여 그 두께를 감소시키지만 레지스트 자체가 잔존하도록 한다. 잔존하는 레지스트를 마스크로 이용하여, 소오스 전극 (106) 및 드레인 전극 (105) 의 형성 영역들 사이에 노출되는 소오스 및 드레인 전극용 금속막을 에칭한다. 또한, 소오스 전극 (106) 과 드레인 전극 (105) 의 형성 영역들 사이의 n+a-Si 막 (104) 을 에칭하고, 소오스 전극 (106), 드레인 전극 (105) 및 n+ a-Si 막 (106) 의 2 차 패터닝을 실시한다. 그 후, 레지스트를 제거한다.
다음으로, 절연 기판 (100) 상의 표면 전체에 패시베이션막 (107) 을 형성한다. 다음으로, 리소그래피 및 에칭 기술에 의해 패시베이션막 (107) 에 컨택트홀 (108) 을 개방한다. 다음으로, 컨택트홀 (108) 을 포함하는 패시베이션막 (107) 전체에, 투명 도전막을 막으로서 형성한다. 리소그래피 및 에칭 기술을 이용하여, 이 투명 도전막을 패터닝하여 화소 전극 (109) 을 형성한다. 다음으로, TFT 를 형성한다.
4 개의 포토마스크를 이용하는 TFT 제조 방법의 다른 예는 일본 특개평 2001-324725 에 개시된다 (이하, 특허문헌 2 라 함). 도 2 는 특허문헌 2 에 개시된 제조 방법에 의해 제조되는 TFT 를 나타내는 단면도이다. 특허 문헌 1 에서와 같이 특허 문헌 2 에서, 절연 기판 (100) 상에 게이트 전극 (101) 을 형성한다. 게이트 전극을 포함하는 절연 기판 (100) 상에 게이트 절연막 (102) 을 형성한다. 다음으로, a-Si 막 (103), n+ a-Si 막 (104) 및 소오스 및 드레인 전극용 금속막을 증착하여, 다층막을 게이트 절연막 (102) 상에 형성한다. 레지스트를 마스크로서 이용하여, 다층막을 에칭하여, 소오스 전극 (106) 및 드레인 전극 (105), n+ a-Si 막 (104) 및 a-Si 막 (103) 의 1 차 패터닝을 수행한다. 그 후, 산소 플라즈마에 의해 레지스트 두께를 감소시킴으로써, 소오스 및 드레인 전극 형성 영역 사이의 얇은 레지스트를 제거하도록 한다. 다음으로, 특허 문헌 1 과 유사한 프로세스를 통하여 TFT 를 형성한다.
특허 문헌 1 에 개시된 TFT 제조 방법에 따르면, 건식 에칭에 의해 소오스 및 드레인 전극용 금속막, N+ a-Si 막 (104) 및 a-Si 막 (103) 을 건식 에칭할 때, 도 1a 에 나타낸 바와 같이 a-Si 막 (103), n+ a-Si 막 (104), 드레인 전극 (105) 및 소오스 전극 (106) 에 의해 단차가 형성된다. 패시베이션막 (107) 에 컨택트홀 (108) 을 개방하고, ITO 와 같은 투명 도전막으로 형성되는 화소 전극 (109) 을 형성한다. 그러나, ITO 투명 도전막은 큰 단차가 발생하는 경우 쉽게 절단될 수 있다는 문제가 있었다.
그 반면, 특허 문헌 1 에서 설명한 바와 같이, 소오스 및 드레인 전극용 금속막의 에칭을 습식 에칭에 의해 수행할 때, 도 1b 에 나타낸 바와 같이 이들 사이에 일 단계로서 n+ a-Si 막 (104) 과, 소오스 (106) 및 드레인 (105) 전극을 형성할 수 있다. 따라서, 도 1b 의 TFT 에서와 같이, 이전에 설명한 투명 도전막의 단 선 문제를 회피할 수 있다.
특허 문헌 2 에서 설명한 바와 같이, 건식 에칭에 의해 소오스 및 드레인 전극용 금속막의 1 차 패터닝을 수행하고 습식 에칭에 의해 2 차 패터닝을 수행하기 때문에, 도 2 에 나타낸 바와 같이 a-Si 막 (103), n+ a-Si 막 (104), 드레인 전극 (105) 및 소오스 전극 (106) 에 의한 단차가 형성된다.
공지된 바와 같이, 광이 TFT 기판의 투명 절연 기판측으로부터 조사될 때, 게이트 전극에 의한 차단이 발생하지 않고 드레인 전극 주변의 a-Si 막으로 도달하는 광으로 인하여 TFT 의 오프-전류 (누설 전류) 가 증가한다. 광은 a-Si 막에 전자-홀쌍을 생성함으로써, 누설 전류는 전기장에 의해 이끌려지는 전자 및 홀 플로잉 (flowing) 에 의해 생성된다. 액정 디스플레이 장치의 화질 열화는 누설 전류의 결과이다.
도 1b 에 나타낸 구성과 같이 n+ a-Si 막 (104), 소오스 (106) 및 드레인 (105) 전극이 이들 사이의 단계로서 형성되는 조건에서, a-Si 막 (103) 은 게이트 전극 (101), 드레인 전극 (105) 및 소오스 전극 (106) 의 외부를 향하여 돌출된다. a-Si 막 (103) 의 돌출부의 표면 상에, n+a-Si 막 (104) 가 존재한다. 따라서, a-Si 막 (103) 내에서의 광에 의한 전자 및 홀 쌍으로부터 n+ a-Si 막 (104) 으로의 빠른 전자 흡수로 인하여, 누설 전류가 방지될 수 없다.
도 2 에 나타낸 바와 같이, 게이트 전극 (101) 과 소오스 (106) 및 드레인 (105) 전극으로부터 외부를 향하여 돌출되는 a-Si 막 (103) 의 표면 상에 n+ a-Si 막 (104) 이 존재한다. 돌출되는 a-Si 막 (103) 상의 n+ a-Si 막 (104) 의 영역은 도 1b 에서보다 작다. 그 결과, 도 2 에서, a-Si 막 (103) 의 광에 의해 생성되는 전자 및 홀 중 백 채널 측 상의 전자 및 홀 재결합으로 인하여 패시베이션막의 표면 상에 있는 전하량이 감소된다. 즉, 누설 전류가 감소한다. 또한, 그 상부에 n+ a-Si 막 (104) 를 갖지 않는 a-Si 막 (103) 의 노출되는 표면 상의 이온 조사에 의해 손상이 발생될 때, 전자 및 홀의 이동도가 감소될 수 있으며, 전자 및 홀의 재결합이 증가될 수 있다. 따라서, 누설 전류를 억제할 수 있다.
그러나, n+ a-Si 막 (104) 를 그 상부에 갖지 않는 a-Si 막 (103) 의 노출 표면 상의 이온 조사에 의해 손상이 발생될 때, 게이트 전극 (101) 상의 영역 중의 채널 영역을 형성하는 a-Si 막 (103) 은 유사한 손상을 입게 된다. 즉, 누설 전류 감소를 달성하기 위하여 노출된 a-Si 막 (103) 의 초과적인 손상이 발생되는 경우, 온-커런트 (on-current) 가 감소되는 문제가 존재한다.
본 발명의 목적은 누설 전류를 방지하고 온-커런트를 유지하는 인버스 스태거형 TFT 및 그 제조 방법을 제공하는데 있다.
특히, 누설 전류를 방지하고 온-커런트를 유지하는 인버스 스태거형 TFT 및 그 제조 방법을 제공하기 위하여, 본 발명의 대표적인 특징을 구체적으로 설명한다.
본 발명의 TFT 는, 절연 기판; 절연 기판 상에 연속하여 형성되는 게이트 전극, 게이트 절연막 및 제 1 반도체막 패턴; 고밀도 불순물을 포함하고, 제 1 반도체막 패턴 상에 분리되어 형성되며, 양측에서 서로 대향하는 제 2 반도체막 패턴을 포함한다. 본 발명의 TFT 는 서로 대향하는 제 2 반도체막 패턴 상에 형성되는 제 1 전극 및 제 2 전극을 더 포함하고, 제 1 반도체막 패턴 상에 형성되는 제 2 반도체막 패턴 상에 형성되며, 서로 양 측에서 대향한다. 또한, 제 1 반도체막의 주변부는 제 2 반도체막 패턴의 단부로부터 외부를 향하는 돌출부를 포함하고, 돌출부의 표면의 적어도 일부가 조면화되는 것을 특징으로 한다. 제 1 반도체막 패턴의 일부분은 제 1 전극과 제 2 전극 사이에 노출되며, TFT 의 채널 부분이 구성된다. 제 1 반도체막 패턴의 돌출부에서의 조면처리된 부분의 표면 조도는 채널부에서의 제 1 반도체막 패턴 상의 표면의 것보다 크다. 제 1 반도체막 패턴의 돌출부에서의 조면처리된 표면의 표면 조도 (Rmax) 의 바람직한 값은 30 nm 이상이다.
본 발명의 TFT 의 제 1 반도체막 패턴의 재료로서, a-Si 를 이용하며, 본 발명의 제 2 반도체막 패턴의 재료로서, n+ a-Si 를 이용한다. 게이트 전극의 재료 및 TFT 의 제 1 및 제 2 전극으로서, Mo, Cr, Ta, Ti, W 및 Al, 또는 그 주성분이 전술한 각각의 금속 합금으로 이루어지는 다층 또는 단일막을 이용한다. 본 발명의 TFT 의 게이트 절연막으로서, SiN 막 또는 SiO2 과 SiN 막으로 이루어진 다층막을 이용한다.
본 발명의 TFT 의 절연 기판 상에, 절연 특성을 갖는 패시베이션막을 형성하며, 이는 게이트 절연막, 제 1 반도체막, 제 2 반도체막, 및 제 1 및 제 2 전극을 더 커버한다. 패시베이션막 상에, ITO 와 같은 투명 도전막을 형성하고, 이 투명 도전막은 패시베이션막에 형성되는 개구홀을 통하여 TFT 의 제 1 및 제 2 전극 둘 중 하나에 전기적 접속된다.
본 발명의 TFT 의 제조 방법은, 절연 기판 상에 게이트 절연막과 게이트 전극을 형성한 후에, 게이트 절연막 상에 제 1 반도체막, 고밀도 불순물을 포함하는 제 2 반도체막, 및 금속막으로 이루어지는 다층막을 순차적으로 형성하는 단계; 금속막 상에 레지스트막 패턴을 형성하는 단계; 레지스트막 패턴을 마스크로서 이용하여 다층막을 에칭함으로써, 제 1 반도체막, 제 2 반도체막 및 금속막으로 이루어지는 다층막 패턴을 형성하는 단계; 박막 트랜지스터의 채널부로서 형성되는 제 1 반도체막의 영역 위의 층의 레지스트막 패턴의 일부분을 에칭하여 선택적으로 제거하는 단계; 잔존하는 레지스트막 패턴을 마스크로서 이용하여 다층막 패턴 중의 금속막을 선택적으로 에칭하여, 제 1 전극 및 제 2 전극으로 분리하는 단계; 레지스트막 패턴을 마스크로 이용하여, 에칭에 의해 제 1 전극과 제 2 전극 사이에서 노출되는 다층막 패턴 중의 제 2 반도체막을 제거하고, 제 1 반도체막을 노출시킴으로써, 채널부를 형성하고, 동시에, 제 1 전극, 제 2 전극 및 제 2 반도체막을 측면 에칭하여, 제 2 반도체막의 단부 부분으로부터 제 1 반도체막의 주변부를 돌출시키는 단계; 레지스트막 패턴을 제거할 때 동시에 제 1 반도체막의 주변부의 돌출부의 표면을 조면화하는 단계; 및 절연 기판 위의 표면 전체에 걸쳐 패시베이션막을 형성하는 단계를 포함한다.
전술한 본 발명의 박막 트랜지스터의 제조 방법에서 다층막 상의 레지스트막 패턴을 형성하는 단계에서, 레지스트막 패턴은 제 1 전극과 제 2 전극 사이의 영역의 두께가 제 1 전극 및 제 2 전극의 영역에 비하여 작도록 형성된다.
전술한 본 발명의 TFT 의 제조 방법에서는, 제 1 및 제 2 전극의 분리 단계 후 마스크로서 레지스트막 패턴으로 에칭함으로써 제 2 반도체막을 제거함으로써 채널부가 형성되도록 하여, 제 1 반도체막이 노출된다. 그러나, 채널부는 또한 제 1 반도체막이 노출되도록 레지스트막 패턴의 제거 이후 마스크로서 제 1 및 제 2 전극을 분리 형성하는 에칭에 의해 제 2 반도체막을 제거하여 형성될 수도 있다.
전술한 본 발명의 TFT 제조 방법은, 패시베이션막을 형성하는 단계 후에, 제 1 전극 또는 제 2 전극 및 게이트 전극에 도달하는 개구부를 형성하는 단계; 및 패시베이션막 상에 투명 도전막을 형성하고, 제 1 또는 제 2 전극 중 어느 하나의 전극 및 게이트 전극에 투명 도전막을 전기적 접속시키는 단계를 더 포함한다.
전술한 본 발명의 TFT 의 제조 방법에서는, 제 1 반도체막의 조면 처리된, 제 2 반도체막의 외부로부터 돌출된 부분의 표면 조도는 채널부에서의 제 1 반도체막의 표면 조도보다 크다. 전술한 제 1 반도체막의 돌출부에서 조면처리된 표면의 표면 조도 (Rmax) 의 바람직한 값은 30 nm 이상이다.
전술한 본 발명의 TFT 의 제조 방법에서는, 제 1 반도체막으로서 a-Si 를 이용하고, 제 2 반도체막으로서 n+ a-Si 를 이용한다.
본 발명의 TFT 에서, 패시베이션막을 향한 전술한 돌출부에서의 제 1 반도체막의 표면 조도는 채널부에서의 제 1 반도체막 상의 표면에서의 조도보다 크며, 제 1 반도체막에서 광에 의해 생성된 홀의 이동도를 낮은 값으로 억제할 수 있다. 또한, 제 1 반도체막의 주변에서의 패시베이션막을 향한 표면 상의 전자 및 홀의 재결합의 증가로 인하여, TFT 의 누설 전류를 억제할 수 있다.
본 발명의 전술한 그리고 다른 목적, 특징 및 이점은 첨부된 도면과 함께 할 때 보다 명확하게 이해된다.
이하, 본 발명의 TFT 의 실시형태를 도면을 참조하여 설명한다.
도 3a, 3b, 4a 및 4b 를 참조하면, 본 발명의 TFT 는, 글라스와 같은 투명 절연 기판 (1); 및 기판 상에 순차적으로 형성되는 게이트 전극 (2), 게이트 절연막 (3) 및 제 1 반도체막 패턴 (4) 을 포함한다. 본 발명의 TFT 는 고밀도 불순물을 포함하는 제 2 반도체막 패턴 (5) 이 제 1 반도체막 패턴 (4) 상에 분리되어 제공되며, 이는 양측에서 서로 대향한다. 다음으로, 소오스 전극 (6A) 및 드레인 전극 (6B) 이, 분리되어 제공되고 서로 양측이 대향하는 제 2 반도체막 패턴 (5) 상에, 제공된다. 소오스 전극 (6A) 및 드레인 전극 (6B) 사이의 제 1 반도체막 패턴 (4) 의 일부분은 TFT 의 채널부가 된다.
또한, 본 발명의 TFT 는, 절연 특성을 가지며 투명 기판 (1) 상에 소오스 전극 (6A) 및 드레인 전극 (6B) 을 커버하는 패시베이션막 (7); 및 패시베이션막 (7) 에 형성되며 패시베이션막을 통해 개방되는 컨택트홀 (8) 을 통하여 소오스 전극 (6A) 으로 전기적 접속되는 화소 전극 (9) 을 포함한다. 본 발명의 TFT 용 제 1 반도체 패턴 (4) 은 제 2 반도체막 패턴 (5) 의 단부로부터 외부로 돌출되며, 제 1 반도체 패턴 (4) 의 돌출부의 표면 (이하, 반도체막 돌출부 (4A) 라 함) 은 패시베이션막 (7) 과 접촉한다. 본 발명의 TFT 에서, 반도체막 돌출부 (4A) 의 제공에 기초하여, 소오스와 드레인 전극과 제 1 반도체 패턴 (4) 및 제 2 반도체 패턴을 구성하는 다층막 패턴 (5) 사이의 단차가 감소된다. 그 결과, 패시베이션막 (7) 상에 형성되는 화소 전극 (9) 의 패턴 단선을 방지할 수 있다.
반도체막 돌출부 (4A) 의 패시베이션막 (7) 을 향한 표면을 조면화한다. 반도체막 돌출부 (4A) 의 조면처리된 표면의 표면 조도는 채널 영역을 형성하는 제 1 반도체막 패턴 (4) 의 조도보다 크게 된다. 채널 영역을 형성하는 제 1 반도체막 패턴 (4) 의 표면의 조도보다 큰 반도체막 돌출부 (4A) 의 표면 조도를 형성함으로써, 제 1 반도체막 패턴에 광에 의해 생성되는 홀의 이동도가 낮은 값으로 억제될 수 있다. 또한, 제 1 반도체막 패턴 (4) 의 주변에 (패시베이션막을 향한) 표면 상에서의 전자와 홀의 재결합의 증가로 인하여, TFT 의 누설 전류가 억제될 수 있다. 반도체막의 전체 표면을 조면화할 필요가 없지만, 그 일부분을 조면화함으로써 (예를 들면 30 % 이상) 유사한 효과를 획득할 수 있다.
게이트 전극 (2) 용 재료로서, 예를 들면 Mo, Cr, Ta, Ti, Al 및 W 중 선택되는 하나 이상의 원소를 포함하는 금속 재료를 이용한다. 게이트 전극 (2) 은 스퍼터링 등에 의해 200 내지 300 nm 의 막으로서 형성된다.
절연막 (3) 으로서, SiN 막 또는 SiN 과 SiO2 막의 다층막을 이용하며, 게이트 절연막 (3) 을 플라즈마 CVD 에 의해 350 내지 500 nm 두께의 막으로 형성한다.
소오스 (6A) 및 드레인 (6B) 전극 용 재료로서, Mo, Cr, Ta, Ti, Al, 및 W 로부터 선택되는 하나 이상의 원자를 포함하는 금속 재료를 이용하며, 이러한 전극은 스퍼터링 등에 의해 200 내지 300 nm 두께의 막으로서 형성된다.
제 1 반도체막 (4) 으로서, a-Si 를 이용하며, 플라즈마 CVD 에 의해 100 내지 250 nm 두께의 막으로서 제 1 반도체막 (4) 을 형성한다. 또한, 제 2 반도체막 (5) 으로서, 인 도핑된 n+ a-Si 를 이용하며, 제 2 반도체막 (5) 을 플라즈마 CVD 에 의해 20 내지 50 nm 의 막으로서 형성한다.
패시베이션막 (7) 으로서, SiN 과 같은 절연막을 이용하며, 플라즈마 CVD 에 의해 패시베이션막 (7) 을 300 내지 400 nm 의 막으로서 형성한다. 또한, 화소 전극 (9) 용 재료로서, ITO 막을 이용하며, 스퍼터링등의 방법을 이용하여 화소 전극 (9) 을 40 내지 140 nm 두께의 막으로 형성한다.
이하, 실시예를 통하여 본 발명의 TFT 의 제조 방법을 설명한다.
(실시예 1)
도 3a 의 제조 방법을 도 5a 내지 도 5d, 도 6a 내지 도 6c 및 도 7 을 참조하여 설명한다.
먼저, 도 5a 에 나타낸 바와 같이, 글라스 기판과 같은 투명 절연 기판 (1) 상에, 스퍼터링 방법 등에 의해 Mo, Cr 및 Mo-W 막과 같은 금속막, 또는 Ta-Al 및 Mo 합금막과 같은 다층막을 200 내지 300 nm 두께의 막으로 형성한다. 리소그래피 및 에칭 기술에 의해 이 금속막을 패터닝하여 게이트 전극 (2) 을 형성한다. 다음으로, 도 5b 에 나타낸 바와 같이, 투명 절연 기판 (1) 상에, SiN 막 또는 SiO2 막과 SiN 막의 다층막 중 어느 하나로 구성되는 350 내지 500 nm 두께의 게이트 절연막 (3); 및 100 내지 250 nm 두께를 갖는 a-Si 로 이루어지는 제 1 반도체막 (4) 을 연속으로 형성한다. 또한, 제 1 반도체막 (4) 상에, 고밀도 불순물을 포함하고 인 도핑된 n+ a-Si 로 이루어지는 20 내지 50 nm 두께의 제 2 반도체막 (5) 을 형성한다.
다음으로, 소오스 및 드레인 전극용 금속막 (6) 으로서, 제 2 반도체막 (5) 상에 스퍼터링에 의해 Mo, Cr, Ta, Ti, Mo 및 W 와 같은 금속막 또는 Mo 및 Al 로 이루어지는 다층막을, 200 내지 300 nm 의 두께를 갖는 막으로 형성한다. 그 후, 금속막 (6) 상에, 1 내지 2 ㎛ 두께의 포지티브형 포토레지스트를 코팅한다. 다음으로, 도 7 에 나타낸 바와 같이, 포토마스크 패턴을 이용하여 금속막 (6) 노출 및 현상을 수행하여, 투명 영역, 소오스 및 드레인 형성 영역인 한 쌍의 차광 영역 (11), 및 편장된 직사각형 (12) 과 슬릿 (13) 으로 구성되는 반투명 영역을 갖는다. 이 때, 포토마스크의 투명 영역 하부의 레지스트를 제거하고, 차광 영역 하부의 레지스트의 다른 부분을 형성하여, 코팅될 때와 거의 동일하게 두께를 갖도록 형성한다. 노출량은, 편장된 직사각형 및 슬릿으로 구성되는 반투명 영역 하부의 레지스트의 두께가 포토마스크용 노출 장치의 해상도 한계 이하 치수로 구성되며 차광 영역 하부의 레지스트의 약 20 내지 60 % 인 예를 들면 약 200 내지 600 nm 가 되도록, 조절된다. 전술한 바와 같이, 도 5b 에 나타낸 바와 같이, 소오스 및 드레인 형성 영역용 레지스트 (10A) 와 채널 형성 영역용 얇은 레지스트 (10B) 로 구성되는 레지스트 (10) 를 금속막 (6) 상에 형성한다.
다음으로, 도 5c 에 나타낸 바와 같이, 이방성 건식 에칭 또는 습식 에칭에 의해 레지스트 (10) 를 이용하여 금속막 (6) 상에 패터닝을 수행한다. 예를 들면, 금속막 (6) 이 Cr 로 구성되는 경우, CeHNO3 에천트를 이용하여 습식 에칭을 수행한다. 또한, 금속막 (6) 이 Mo 로 구성되는 경우, O2 를 포함하는 SF6 또는 CF4 가스의 혼합 가스, 또는 다른 방법으로 HCl 을 포함하는 CF4 가스로 이방성 에칭을 수행한다. 그 후, n+ a-Si 로 이루어지는 제 2 반도체막 (5) 과 a-Si 막으로 이루어지는 제 1 반도체막 (4) 을 HCl 또는 Cl2 를 포함하는 SF6 또는 CF4 중 어느 하나의 가스에 의해 이방성 건식 에칭하여 제거한다. 여기서, 도 5c 에 나타낸 바와 같이, 채널 영역을 형성하기 위한 얇은 레지스트 (10B) 의 부분은 잔존한다.
다음으로, O2 가스에 의한 드라이 애싱에 의해 채널 영역을 형성하기 위한 얇은 레지스트 (10B) 인 부분을 제거한다. 채널 영역을 형성하기 위한 얇은 레지스트 (10B) 를 완전하게 제거할 때 에칭을 종료한다. 도 5d 에 나타낸 바와 같이 소오스 및 드레인 전극 영역을 형성하기 위한 레지스트 (10A) 를 잔존시킨다.
그 후, 금속막 (6) 과 제 2 반도체막 (5) 을 포함하는 1 차 패터닝과 동일한 방법의 에칭에 의해 금속막 (6) 및 제 2 반도체막 (5) 의 2 차 패터닝을 수행한다. 에칭으로 인하여, 금속막 (6) 이 분리되어 소오스 전극 (6A) 및 드레인 전극 (6B) 이 형성된다. 다음으로, 이방성 건식 에칭 기술 중 하나인 반응성 이온 에칭에 이해 제 2 반도체막 (5) 을 에칭한다. 여기서, 도 6a 에 나타낸 바와 같이, a-Si 막으로 구성되어 채널 영역 (4B) 를 형성하는 제 1 반도체막 (4) 표면의 일부분의 에칭에 의해 원래 형성되는 막의 50 내지 80 % 의 특정 막두께를 잔존시킨다. 일련의 에칭 단계를 통하여, 금속막 (6) 과 제 2 반도체막 (5) 을 측면 에칭에 투입한다. 그 결과, 도 6a 에 나타낸 바와 같이, 제 1 반도체막은 제 2 반도체막 (5) 의 단부 부분으로부터 외부로 돌출된다. 도 6a 의 참조 번호 4A 는 제 1 반도체막 (4) 의 돌출부를 나타낸다.
다음으로, 도 6b 에 나타낸 바와 같이, 레지스트 (10) 를 제거한다. 제 1 반도체막 (4) 의 돌출부 (4A) 의 표면은 채널 형성시 이용되는 얇은 레지스트 제거용 O2 가스에 의한 드라이 에싱으로 노출되고, 다음으로, 이 막 (4) 을 활성 이온 에칭에 투입한다. 따라서, 그 표면은 채널 영역에 비하여 조면화된다. 제 1 반도체막 (4) 의 최외부 주변으로부터 내부로 0.4 ㎛ 범위의 표면이 조면화되는 것으로 관찰되었다.
다음으로, 플라즈마 CVD 에 의해 SiN 으로 이루어지는 패시베이션막 (7) 을 300 내지 400 nm 의 두께를 갖는 막으로서 형성하고, 리소그래피 및 에칭 기술에 의해 패시베이션막 (7) 에 컨택트홀 (8) 을 개방한다. 다음으로, 스퍼터링에 의해, 컨택트홀을 포함하는 패시베이션막 (7) 상에 ITO 막을 40 내지 140 nm 두께를 갖는 막으로 형성한다. 이 ITO 막을 패터닝하여 소오스 전극 (6A) 에 전기적으로 접속되는 화소 전극 (9) 을 형성하고, 도 6c 에 나타낸 TFT 를 제조한다.
(실시예 2)
도 8a 내지 8c 는 본 발명의 제 2 실시예의 TFT 의 제조 방법을 나타내는 단계 동안의 단면도이다. 제 1 실시예에서, 금속막 (6) 및 제 2 반도체막 (5) 의 2 차 패터닝을 수행한 후 및 제 1 반도체막 (4) 의 표면의 일부분의 에칭을 수행한 후 소오스 및 드레인 전극을 형성하기 위한 레지스트 (10A) 를 제거한다. 실시예 2 에서, 도 8a 에 나타낸 바와 같이, 소오스 전극 (6A) 과 드레인 전극 (6B) 을 포함하는 금속막의 2 차 패터닝 (측면 에칭) 을 수행한다.
그 후, 레지스트 (10A) 를 제거한다. 다음으로, 도 8b 에 나타낸 바와 같이, 소오스 전극 (6A) 및 드레인 전극 (6B) 을 마스크로 이용하여 n+ a-Si 로 형성되는 제 2 반도체막 (5) 을 에칭한다. a-Si 로 형성되는 제 1 반도체막 (4) 에서, 표면을 그 외부 주변로부터 내부를 향하여 1.5 ㎛ 범위로 노출하고, 노출되는 표면을 조면화하였다. 도 8b 의 참조번호 (4B) 는 채널 영역을 나타내며, 참조번호 (4A) 는 연속의 에칭 단계에 의해 발생되는 제 2 반도체막 (5) 의 단부 부분으로부터 외부로 돌출되는 돌출부를 나타낸다.
그 후, 제 1 실시예의 경우로서, 다음의 단계인, 플라즈마 CVD 에 의해 SiN 의 패시베이션막 (7) 을 형성한 후 패시베이션막 (7) 에 컨택트홀 (8) 을 개방하는 단계; 다음으로, 컨택트홀 (8) 을 포함하는 패시베이션막 (7) 의 표면 상에 ITO 막을 형성하는 단계; 및 리소그래피 및 에칭 기술을 이용하여 ITO 막을 패터닝하여 화소 전극 (9) 을 형성하는 단계를 통하여 도 8c 에 나타낸 TFT 를 제조한다.
소오스 전극 (6A) 과 드레인 전극 (6B) 사이에 채널 영역 (4B) 를 형성하는 a-Si 에 의해 형성되는 제 1 반도체막의 표면 조도를 SEM 및 AFM 으로 측정할 때, 20 nm 이하의 최대 조도 (Rmax) 를 획득하였다. a-Si 로 돌출부 (4A) 의 표면 조도는 채널 영역에서 보다 크게 설정된다. 돌출부 (4A) 의 표면 조도는 30 nm 이상인 것이 바람직하다. 반도체막 돌출부 (4A) 의 표면 조도 (Rmax) 는 30 nm 보다 크다면, 표면 조도 (Rmax) 가 30 nm 이상인 경우에 비하여, 누설 전류 생성이 억제되고 온-커런트가 감소되는 것을 관찰한다. 제 1 반도체막의 돌출부 (4A) 의 표면 조도 (Rmax) 의 상한을 구체적으로 제한하지 않지만, 제 1 반도체막의 초기 두께를 고려할 때 그 상한은 일반적으로 약 100 nm 이다.
또한, 전술한 실시예에서, O2 가스를 이용하는 드라이 애싱 및 후속 건식 에칭에 의한 O2 플라즈마 하의 노출 단계에서 반도체막의 부변의 표면 조도는 증가된다. 그러나, O2 플라즈마 이외에 질소 플라즈마와 같은 다른 프로세스 및 희가스에 의한 플라즈마 프로세싱 또는 O2 이온 주입에 의해 유사한 효과를 획득할 수 있다.
또한, 본 발명자의 의도는 청구범위가 진행시 정정되더라고 청구된 발명의 모든 등가물를 포함하는 것이다.
실시예 1 및 2 에 형성되는 TFT 를 액티브 매트릭스 액정 디스플레이 장치에 이용하였다. 화소 전극에서의 패턴 단선이 발생되지 않고 표시된 화상의 품질이 안정적인 것을 관찰하였다.
특정한 바람직한 실시형태를 참조하여 본 발명을 설명하였지만, 본 발명에 의해 처리되는 목적물은 구체적인 실시형태로 제한되지 않는 것으로 이해해야 한다. 이와 반대로, 본 발명의 목적물은 다음의 특허청구범위의 정신 및 범위 내에 포함될 수 있다면 다른 변형, 변화 및 등가물을 포함하는 것이다.
본 발명의 TFT 는 제 1 반도체막 주변이 패시베이션막과 접촉하는 제 1 반도체막과 접촉하는 구성을 이용하여, 제 1 및 제 2 전극과 반도체막 (제 1 및 제 2 반도체막) 사이의 단차가 감소된다. 또한, TFT 는 제 1 반도체막의 주변에서의 패시베이션막을 향한 표면이 조면화되는 구성을 이용한다. 다음의 이점은 전술한 구성에 따른 TFT 를 액정 디스플레이 장치에 적용할 때 획득된다.
(1) TFT 패시베이션막 상에 형성되는 화소 전극과 같은 패턴의 단선이 방지될 수 있다.
(2) TFT 의 온-커런트를 유지하면서 광 누설 전류가 억제되는 액정 디스플레이 장치를 획득할 수 있다.
Claims (19)
- 절연 기판;상기 절연 기판 상에 연속하여 형성되는 게이트 전극, 게이트 절연막 및 제 1 반도체막 패턴;고밀도 불순물을 포함하고, 제 1 반도체막 패턴 상에 분리되어 제공되며, 양측에서 서로 대향하는 제 2 반도체막 패턴; 및서로 대향하고 상기 제 2 반도체막 패턴 상에 형성되는 제 1 전극 및 제 2 전극을 포함하고,상기 제 1 전극과 상기 제 2 전극 사이의 상기 제 1 반도체막 패턴의 영역은 상기 박막 트랜지스터의 채널부를 구성하고,상기 제 1 반도체막 패턴은 상기 제 2 반도체막 패턴의 단부로부터 외부로 돌출되는 돌출부를 포함하며, 상기 제 1 반도체막 패턴의 상기 돌출부의 표면의 적어도 일부분을 조면화하는, 박막 트랜지스터.
- 제 1 항에 있어서,상기 제 1 반도체막 패턴의 상기 돌출부의 표면 조도는 상기 채널 부분에서의 상기 제 1 반도체막 패턴의 표면 조도보다 큰, 박막 트랜지스터.
- 제 1 항에 있어서,상기 제 1 반도체막 패턴의 상기 돌출부의 상기 조면처리된 표면의 조도 (Rmax) 는 30 nm 이상인, 박막 트랜지스터.
- 제 1 항에 있어서,상기 제 1 반도체막 패턴의 재료는 비정질 실리콘이며,상기 제 2 반도체막 패턴의 재료는 n+ 형 비정질 실리콘인, 박막 트랜지스터.
- 제 1 항에 있어서,상기 게이트 전극의 재료, 상기 제 1 전극 및 상기 제 2 전극은 Al, Mo, Cr, Ta, Ti 및 W 로부터 선택되는 하나 이상의 원소를 포함하는, 박막 트랜지스터.
- 제 1 항에 있어서,상기 게이트 절연막은 SiO2 막과 SiN 막의 다층막 및 SiN 막으로부터 선택되는 하나의 막인, 박막 트랜지스터.
- 제 1 항에 있어서,상기 절연 기판 상에, 상기 게이트 절연막, 상기 제 1 반도체막 패턴, 상기 제 2 반도체막 패턴, 상기 제 1 전극 및 상기 제 2 전극을 커버하는 패시베이션막 이 더 형성되는, 박막 트랜지스터.
- 제 7 항에 있어서,상기 패시베이션막 상에 투명 도전막이 형성되고,상기 투명 도전막이 상기 패시베이션막에 형성되는 개구부를 통하여 상기 제 1 전극 및 상기 제 2 전극 중 하나에 전기적으로 접속되는, 박막 트랜지스터.
- 제 7 항에 있어서,상기 패시베이션막이 SiN 으로 이루어지는, 박막 트랜지스터.
- 제 8 항에 있어서,상기 투명 도전막이 ITO 막으로 이루어지는, 박막 트랜지스터.
- 절연 기판 상의 게이트 전극을 커버하는 게이트 절연막의 표면 상에, 제 1 반도체막, 고밀도 불순물을 포함하는 제 2 반도체막, 및 금속막으로 이루어지는 다층막을 순차적으로 형성하는 단계;상기 금속막 상에 레지스트막 패턴을 형성하는 단계;상기 레지스트막 패턴을 마스크로서 이용하여 다층막을 에칭함으로써, 상기 제 1 반도체막, 상기 제 2 반도체막 및 상기 금속막으로 이루어지는 다층막 패턴을 형성하는 단계;박막 트랜지스터의 채널부로서 형성되는 상기 제 1 반도체막의 영역 위의 층의 상기 레지스트막 패턴의 일부분을 에칭하여 선택적으로 제거하는 단계;상기 잔존하는 레지스트막 패턴을 마스크로서 이용하여 상기 다층막 패턴 중의 상기 금속막을 선택적으로 에칭하여, 제 1 게이트 전극 및 제 2 게이트 전극으로 분리하는 단계;상기 레지스트막 패턴을 마스크로 이용하여, 에칭에 의해 상기 제 1 전극과 상기 제 2 전극 사이에서 노출되는 상기 다층막 패턴 중의 상기 제 2 반도체막을 제거하고, 상기 제 1 반도체막을 노출시킴으로써 채널부를 형성하고, 동시에, 상기 제 1 전극, 상기 제 2 전극 및 상기 제 2 반도체막을 측면 에칭하여, 상기 제 2 반도체막의 단부 부분으로부터 상기 제 1 반도체막의 주변부를 돌출시키는 단계; 및상기 레지스트막 패턴을 제거할 때 동시에 상기 제 1 반도체막의 상기 주변부의 상기 돌출부의 표면을 조면화하는 단계를 포함하는, 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 레지스트막 패턴을 제거하는 단계 후에, 상기 절연 기판 위의 상기 모든 표면 상에 절연 특성을 갖는 패시베이션막을 형성하는 단계를 더 포함하는, 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 금속막 상에 형성되는 상기 레지스트막 패턴은, 상기 제 1 전극과 상기 제 2 전극 사이의 영역의 두께가 상기 제 1 전극 및 상기 제 2 전극의 영역에 비하여 작도록 형성되는, 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 절연 기판 위에 상기 모든 표면 위에 절연 특성을 갖는 상기 패시베이션막을 형성하는 단계 후에,상기 패시베이션막에 상기 제 1 전극 및 상기 제 2 전극 중 임의의 하나의 전극에 도달하는 개구부를 형성하는 단계; 및상기 개구부의 벽을 포함하는 상기 패시베이션막 상에 투명 도전막을 형성하고, 상기 전극 중 하나에 상기 투명 도전막을 전기적으로 접속시키는 단계를 더 포함하는, 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 제 1 반도체막의 상기 돌출부에서 상기 조면처리된 표면의 조도는 상기 채널부에서의 상기 제 1 반도체막의 표면 조도보다 큰, 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 제 1 반도체막의 상기 돌출부에서의 상기 조면처리된 표면의 표면 조도 (Rmax) 가 30 nm 이상인, 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 제 1 반도체막의 재료는 비정질 실리콘이며, 상기 제 2 반도체막의 재료는 n+ 형 비정질 실리콘인, 박막 트랜지스터의 제조 방법.
- 절연 기판 상의 게이트 전극을 커버하는 게이트 절연막의 표면 상에, 제 1 반도체막, 고밀도 불순물을 포함하는 제 2 반도체막, 및 금속막으로 이루어지는 다층막을 순차적으로 형성하는 단계;상기 금속막 상에 레지스트막 패턴을 형성하는 단계;상기 레지스트막 패턴을 마스크로 이용하여 다층막을 에칭함으로써, 상기 제 1 반도체막, 상기 제 2 반도체막 및 상기 금속막으로 이루어지는 다층막 패턴을 형성하는 단계;박막 트랜지스터의 채널부로서 형성되는 상기 제 1 반도체막의 영역 위의 층의 상기 레지스트막 패턴의 일부분을 에칭하여 선택적으로 제거하는 단계;상기 잔존하는 레지스트막 패턴을 마스크로서 이용하여 상기 다층막 패턴 중 상기 금속막을 선택적으로 에칭하여, 제 1 게이트 전극 및 제 2 게이트 전극으로 분리하는 단계;상기 레지스트막 패턴을 제거한 후, 상기 제 1 전극 및 상기 제 2 전극을 마 스크로 이용하여 에칭에 의해 상기 제 1 전극 및 상기 제 2 전극 사이에 노출되는 상기 다층막 패턴 중 상기 제 2 반도체막을 제거하고 상기 제 1 반도체막을 노출시킴으로써 채널부를 형성하고, 동시에, 상기 제 1 전극, 상기 제 2 전극 및 상기 제 2 반도체막을 측면 에칭하고 상기 제 1 반도체막의 주변에서의 돌출부의 표면을 조면화 처리하여 상기 제 2 반도체막의 단부 부분으로부터 상기 제 1 반도체막의 주변부를 돌출시키는 단계; 및상기 절연 기판 위의 상기 전체 표면 상에 절연 특성을 갖는 패시베이션막을 형성하는 단계를 포함하는, 박막 트랜지스터의 제조 방법.
- 제 18 항에 있어서,상기 제 1 반도체막의 돌출부에서의 조면처리된 표면의 표면 조도가 상기 채널부에서의 상기 제 1 반도체막의 표면 조도보다 큰, 박막 트랜지스터의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2004-00118881 | 2004-04-14 | ||
| JP2004118881A JP4299717B2 (ja) | 2004-04-14 | 2004-04-14 | 薄膜トランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060045688A KR20060045688A (ko) | 2006-05-17 |
| KR100660359B1 true KR100660359B1 (ko) | 2006-12-21 |
Family
ID=35263484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050030899A KR100660359B1 (ko) | 2004-04-14 | 2005-04-14 | 박막 트랜지스터 및 그 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7476898B2 (ko) |
| JP (1) | JP4299717B2 (ko) |
| KR (1) | KR100660359B1 (ko) |
| CN (1) | CN100490179C (ko) |
| TW (1) | TWI297544B (ko) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI268122B (en) * | 2005-01-25 | 2006-12-01 | Au Optronics Corp | Semiconductor structure having multilayer of polysilicon and display panel applied with the same |
| KR100731738B1 (ko) * | 2005-03-30 | 2007-06-22 | 삼성에스디아이 주식회사 | 박막트랜지스터, 평판표시장치 및 그 제조방법 |
| TWI305682B (en) * | 2006-08-14 | 2009-01-21 | Au Optronics Corp | Bottom substrate for liquid crystal display device and the method of making the same |
| JP5081444B2 (ja) | 2006-12-21 | 2012-11-28 | 株式会社ジャパンディスプレイイースト | 表示装置 |
| JP2008177419A (ja) * | 2007-01-19 | 2008-07-31 | Nissin Electric Co Ltd | シリコン薄膜形成方法 |
| JP2008300755A (ja) | 2007-06-04 | 2008-12-11 | Ips Alpha Technology Ltd | 表示装置 |
| US8334537B2 (en) * | 2007-07-06 | 2012-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| TWI456663B (zh) * | 2007-07-20 | 2014-10-11 | Semiconductor Energy Lab | 顯示裝置之製造方法 |
| US7897971B2 (en) | 2007-07-26 | 2011-03-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| KR101452204B1 (ko) * | 2007-11-05 | 2014-10-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막 트랜지스터 및 상기 박막 트랜지스터를 구비하는 표시 장치 |
| KR101523353B1 (ko) * | 2007-12-03 | 2015-05-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막트랜지스터 및 반도체 장치 |
| KR20090114919A (ko) * | 2008-04-30 | 2009-11-04 | 경희대학교 산학협력단 | 센터오프셋 구조를 구비한 역 스테거드형 다결정 실리콘박막트랜지스터의 제조방법 |
| TWI500159B (zh) * | 2008-07-31 | 2015-09-11 | Semiconductor Energy Lab | 半導體裝置和其製造方法 |
| US9666719B2 (en) * | 2008-07-31 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR101667909B1 (ko) * | 2008-10-24 | 2016-10-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치의 제조방법 |
| US8741702B2 (en) * | 2008-10-24 | 2014-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP2010123595A (ja) * | 2008-11-17 | 2010-06-03 | Sony Corp | 薄膜トランジスタおよび表示装置 |
| KR102157249B1 (ko) * | 2009-09-16 | 2020-09-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| US20130037807A1 (en) * | 2010-03-11 | 2013-02-14 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| JP5443588B2 (ja) * | 2010-06-22 | 2014-03-19 | パナソニック株式会社 | 発光表示装置及びその製造方法 |
| US8338240B2 (en) * | 2010-10-01 | 2012-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing transistor |
| JP5830930B2 (ja) * | 2011-05-19 | 2015-12-09 | ソニー株式会社 | 半導体素子および電子機器 |
| CN104934439B (zh) * | 2015-04-28 | 2018-10-26 | 深圳市华星光电技术有限公司 | Tft基板的制作方法及其结构 |
| WO2018208285A1 (en) * | 2017-05-09 | 2018-11-15 | Intel Corporation | Transistor arrangements with uneven gate-drain surfaces |
| CN107204374A (zh) * | 2017-05-16 | 2017-09-26 | 深圳市华星光电技术有限公司 | 一种柔性薄膜晶体管及其制备方法 |
| US10651312B2 (en) | 2017-05-16 | 2020-05-12 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Flexible thin film transistor and method for fabricating the same |
| CN107591359A (zh) * | 2017-08-15 | 2018-01-16 | 深圳市华星光电技术有限公司 | 阵列基板及其制作方法、提高膜层间的粘附性的方法 |
| CN110354691B (zh) * | 2018-03-26 | 2020-12-18 | 京东方科技集团股份有限公司 | 气体筛选膜及其制造方法和面罩 |
| CN113113475B (zh) * | 2021-04-08 | 2023-06-02 | 合肥京东方显示技术有限公司 | 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001164886A (ja) | 1999-12-07 | 2001-06-19 | Kubota Corp | コンクリートセグメント用連結金具 |
| US6678018B2 (en) | 2000-02-10 | 2004-01-13 | Samsung Electronics Co., Ltd. | Thin film transistor array substrate for a liquid crystal display and the method for fabricating the same |
| JP2001324725A (ja) * | 2000-05-12 | 2001-11-22 | Hitachi Ltd | 液晶表示装置およびその製造方法 |
| JP2002083971A (ja) | 2000-09-08 | 2002-03-22 | Nec Kagoshima Ltd | 薄膜トランジスタの製造方法 |
| JP3904828B2 (ja) * | 2000-12-07 | 2007-04-11 | 株式会社日立製作所 | 液晶表示装置 |
| JP3771456B2 (ja) | 2001-03-06 | 2006-04-26 | 株式会社日立製作所 | 液晶表示装置及び薄膜トランジスタの製造方法 |
| KR100480333B1 (ko) * | 2002-04-08 | 2005-04-06 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
| GB0210065D0 (en) * | 2002-05-02 | 2002-06-12 | Koninkl Philips Electronics Nv | Electronic devices comprising bottom gate tft's and their manufacture |
| JP4227768B2 (ja) | 2002-07-03 | 2009-02-18 | 三島光産株式会社 | 連続鋳造用鋳型 |
| JP4221314B2 (ja) * | 2004-02-10 | 2009-02-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜トランジスタとそれを用いた液晶表示装置およびその薄膜トランジスタの製造方法 |
-
2004
- 2004-04-14 JP JP2004118881A patent/JP4299717B2/ja not_active Expired - Lifetime
-
2005
- 2005-04-13 TW TW094111668A patent/TWI297544B/zh active
- 2005-04-13 US US11/104,424 patent/US7476898B2/en active Active
- 2005-04-14 KR KR1020050030899A patent/KR100660359B1/ko active IP Right Grant
- 2005-04-14 CN CNB2005100651925A patent/CN100490179C/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US7476898B2 (en) | 2009-01-13 |
| KR20060045688A (ko) | 2006-05-17 |
| CN1684273A (zh) | 2005-10-19 |
| JP2005303119A (ja) | 2005-10-27 |
| JP4299717B2 (ja) | 2009-07-22 |
| US20050230685A1 (en) | 2005-10-20 |
| TW200539455A (en) | 2005-12-01 |
| CN100490179C (zh) | 2009-05-20 |
| TWI297544B (en) | 2008-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100660359B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| KR100333274B1 (ko) | 액정표시장치 및 그 제조방법 | |
| JP2530990B2 (ja) | 薄膜トランジスタ・マトリクスの製造方法 | |
| US7161212B2 (en) | Thin film transistor, liquid crystal display using thin film transistor, and method of manufacturing thin film transistor | |
| CN109065551B (zh) | Tft阵列基板的制造方法及tft阵列基板 | |
| JP2008109102A (ja) | 薄膜トランジスタ基板の製造方法 | |
| US8476123B2 (en) | Method for manufacturing thin film transistor array panel | |
| US6403407B1 (en) | Method of forming fully self-aligned TFT with improved process window | |
| US6998640B2 (en) | Thin film transistor structure | |
| TWI424507B (zh) | 薄膜電晶體陣列基板的製造方法 | |
| KR970006733B1 (ko) | 박막트랜지스터 제조방법 | |
| JPH0918006A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3706033B2 (ja) | 液晶用マトリクス基板の製造方法 | |
| KR100663294B1 (ko) | 박막 트랜지스터 액정표시장치 제조방법 | |
| JP4892830B2 (ja) | 薄膜トランジスタの製造方法 | |
| CN113889434A (zh) | 阵列基板及其制作方法、液晶显示面板以及显示装置 | |
| KR102228288B1 (ko) | 탑 게이트 박막 트랜지스터의 제조 방법 | |
| US9029209B2 (en) | Method of manufacturing a thin film transistor substrate and thin film transistor substrate manufactured by the same | |
| JP3210196B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JPH0918005A (ja) | 液晶表示装置用薄膜トランジスター | |
| KR20080069892A (ko) | 박막트랜지스터 어레이 제조방법 | |
| US7015508B2 (en) | Thin film transistor structure | |
| KR100542980B1 (ko) | 엘디디영역을 갖는 씨모스 박막 트랜지스터의 제조방법 | |
| JPH07193245A (ja) | 薄膜トランジスタの製造方法 | |
| CN115084277A (zh) | 金属氧化物薄膜晶体管及其制作方法、阵列基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121121 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20131210 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20141205 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20151201 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20161117 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20171117 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20181121 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20191119 Year of fee payment: 14 |