CN1684273A - 薄膜晶体管及其制造方法 - Google Patents

薄膜晶体管及其制造方法 Download PDF

Info

Publication number
CN1684273A
CN1684273A CN200510065192.5A CN200510065192A CN1684273A CN 1684273 A CN1684273 A CN 1684273A CN 200510065192 A CN200510065192 A CN 200510065192A CN 1684273 A CN1684273 A CN 1684273A
Authority
CN
China
Prior art keywords
film
semiconductor film
electrode
pattern
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200510065192.5A
Other languages
English (en)
Other versions
CN100490179C (zh
Inventor
大石三真
上原雅之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hannstar Display Corp
Original Assignee
NEC LCD Technologies Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC LCD Technologies Ltd filed Critical NEC LCD Technologies Ltd
Publication of CN1684273A publication Critical patent/CN1684273A/zh
Application granted granted Critical
Publication of CN100490179C publication Critical patent/CN100490179C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明的TFT，包括：顺序地形成在绝缘衬底上的栅电极、栅绝缘膜和第一半导体膜；包括高密度杂质的第二半导体膜，其形成在第一半导体膜上并被分离成在同一平面上的部分；以及第一电极和第二电极，其每一个都形成在分离的第二半导体膜上。而且，第一半导体膜的外围部分包括从第二半导体膜的边缘向外部突出的部分，且突出部分的表面被粗糙化。通过粗糙化突出部分的表面，能够保持TFT的导通电流并能够抑制泄露电流。

Description

薄膜晶体管及其制造方法
技术领域
本发明涉及一种薄膜晶体管及其制造方法，特别涉及一种具有反向交错(inversely staggered)结构的薄膜晶体管及其制造方法。
背景技术
在市场中广泛地激增了使用薄膜晶体管(TFT)作为开关元件的液晶显示器件，并且对于使用非晶硅(α-Si)用于半导体膜的TFT，广泛地采用了反向交错的结构。
在通过蚀刻沟道形成TFT(下文称作为沟道蚀刻型TFT)的制造方法中，将形成为源和漏电极的导电层通过利用光刻胶掩模蚀刻，并分离成源电极和漏电极。而且，蚀刻用于形成欧姆接触的n+α-Si以分离源电极接触和漏电极接触，并形成了TFT。对于该沟道蚀刻型TFT的制造方法，为了减少工艺步骤的数目，采用了使用四次光掩模的制造方法。
例如，在日本专利未决No.2000-164886(下文称作为专利文献1)中，如下公开了使用四次光掩模制造沟道蚀刻型TFT的方法。图1A是示出通过专利文献1中公开的制造方法制造的沟道蚀刻型TFT的剖面图。参考图1A，描述了TFT的制造方法。首先，在绝缘衬底100上形成如金属的电导体作为膜。用光刻和蚀刻技术构图该导体形成栅布线和栅电极101。接下来，在绝缘衬底100、栅布线和栅电极101上形成栅绝缘膜102。在该栅绝缘膜102上逐步地形成α-Si膜103、n+α-Si膜104及用于源和漏电极的金属膜。参考数字105和106分别表示漏电极和源电极，该漏电极和源电极通过构图该金属膜而形成。
接下来，通过利用光刻技术，在用于源和漏电极的金属膜上，形成了光刻胶(未示出)，该光刻胶在形成源和漏电极的区域中厚而在其中形成了源和漏电极的区域之间的区域中薄。通过利用该光刻胶作掩模，蚀刻用于源和漏电极的金属膜、n+α-Si膜104和α-Si膜103，以进行源电极106、漏电极105、α-Si膜103和n+α-Si膜104的第一次构图。当蚀刻n+α-Si膜104和α-Si膜103时，同时蚀刻光刻胶，以便由此除去在形成源和漏电极的区域之间的薄光刻胶。蚀刻覆盖源电极106和漏电极105的形成区的厚光刻胶，以便减少其厚度但还保留光刻胶本身。通过利用该留下的光刻胶作掩模，蚀刻用于源和漏电极的金属膜，该金属膜暴露在源电极106和漏电极105的形成区之间。而且，蚀刻在源电极106和漏电极105的形成区之间的n+α-Si膜104，并进行源电极106、漏电极105和n+α-Si膜104的第二次构图。此后，去除光刻胶。
接下来，在绝缘衬底100之上的整个表面上形成钝化膜107。随后，用光刻和蚀刻技术在钝化膜107中开接触孔108。随后，在包括接触孔108的整个钝化膜107上，形成透明导电膜作为膜。利用光刻和蚀刻技术，通过构图该透明导电膜形成像素电极109。因而，顺利地形成了TFT。
在日本专利未决No.2001-324725(下文称作为专利文献2)中公开了其中使用四个光掩模的TFT的制造方法的另一实例。图2是示出通过专利文献2中描述的制造方法制造的TFT的剖面图。在如同专利文献1的专利文献2中，在绝缘衬底100上形成栅电极101。在包括栅电极的绝缘衬底100上形成栅绝缘膜102。接下来，在栅绝缘膜102上淀积α-Si膜103、n+α-Si膜104和用于源和漏电极的金属膜以形成多层膜。通过利用光刻胶作掩模，蚀刻多层膜以进行源电极106和漏电极105、n+α-Si膜104、α-Si膜103的第一次构图。其后，通过氧等离子体减少光刻胶的厚度，以便由此除去在形成源和漏电极的区域之间的薄光刻胶。因而，通过与专利文献1相似的工艺形成了TFT。
当通过干法蚀刻蚀刻用于源和漏电极的金属膜、n+α-Si膜104、α-Si膜103时，根据专利文献1中描述的TFT的制造方法，造成了由α-Si膜103、n+α-Si膜104、漏电极105和源电极106形成的水平面差，如图1A所示。在钝化膜107中开接触孔108，并形成了由透明导电膜如铟锡氧化物(ITO)膜形成的像素电极109。然而，存在如下问题，即在大的水平面差的情况下，招致ITO膜制成的透明导电膜易于破裂。
同时，如专利文献1所描述的，当通过湿法蚀刻进行用于源和漏电极的金属膜的蚀刻时，可以形成n+α-Si膜104以及源电极106和漏电极105作为它们之间的步骤，如图1B所示。因此，对于图1B中的TFT，能够避免上文描述的透明导电膜中的布线破裂的问题。
如专利文献2所述，由于通过干法蚀刻进行用于源和漏电极的金属膜的第一次构图以及通过湿法蚀刻进行第二次构图，所以由α-Si膜103、n+α-Si膜104、漏电极105和源电极106形成水平面差，如图2所示。
如一般公知的，当从TFT衬底的透明绝缘衬底一侧照射光时，由于到达漏电极附近的α-Si膜的光而引起TFT的截止电流(泄露电流)增加，而没有被栅电极阻挡。光在α-Si膜中产生电子-空穴对，且因此致使通过电场吸引的电子和空穴流产生了泄露电流。液晶显示器件中图像质量的恶化是泄露电流的结果。
在形成n+α-Si膜104以及源电极106和漏电极105作为它们之间的步骤的条件下，如图1B所示结构，α-Si膜103朝着栅电极101、漏电极105和源电极106的外部突出。在α-Si膜103的突出部分的表面上，存在n+α-Si膜104。因此，由于电子快速吸收到n+α-Si膜104中而脱离了由光在α-Si膜103中产生的电子和空穴对，所以不能够防止泄露电流。
如在图2所示的结构中，在朝着栅电极101以及源电极106和漏电极105外部突出的α-Si膜103的表面上存在n+α-Si膜104。在突出的α-Si膜103上的n+α-Si膜104的面积比图1B中的小。结果，在图2中，由于在背沟道侧上，即在钝化膜的表面上由光在α-Si膜103中产生的电子和空穴当中的电子和空穴的复合，使电荷量降低。换句话说，泄露电流减少了。此外，当其上没有任何n+α-Si膜104的α-Si膜103露出的表面上由照射离子而造成损伤时，能够减少电子和空穴的迁移率，且能够增加电子和空穴的复合。因此，能够抑制泄露电流。
然而，当其上没有任何n+α-Si膜104的α-Si膜103露出的表面上由照射离子而造成损伤时，在栅电极101之上的区域中形成沟道区域的α-Si膜103也遭受了相似的损伤。因此，存在如下问题，即如果为了获得减少的泄露电流使暴露出的α-Si膜103造成过度的损伤，则减少了导通电流。
发明内容
本发明的示范性特征尤其是用于防止泄露电流和提供一种保持导通电流的反向交错TFT及其制造方法。
本发明的TFT，包括：绝缘衬底；顺序地形成在衬底上的栅电极、栅绝缘膜和第一半导体膜图案；以及包括高密度杂质的第二半导体膜图案，其分离地形成在第一半导体膜图案上并在两侧彼此相对。本发明的TFT进一步包括第一电极和第二电极，其每一个都形成在第二半导体膜图案上，该第二半导体膜图案分离地形成在第一半导体膜图案上并在两侧彼此相对。此外，第一半导体膜图案的外围部分包括从第二半导体膜图案的端部向外部突出的部分，且突出部分中的至少部分的表面特征为粗糙的。在第一和第二电极之间中暴露出部分的第一半导体膜图案，且由此构成TFT的沟道部分。第一半导体膜图案的突出部分的粗糙化部分的表面粗糙度比在沟道部分的第一半导体膜图案上的表面粗糙度大。在第一半导体膜图案的突出部分的粗糙化表面的表面粗糙度(Rmax)的较佳值大于或等于30nm。
至于本发明的TFT的第一半导体膜图案的材料，使用α-Si，且至于本发明的第二半导体膜图案的材料，使用n+α-Si。至于TFT的栅电极以及第一和第二电极的材料，使用了如Mo、Cr、Ta、Ti、W和Al的金属，或者上述金属的合金的单层膜或多层，其主要成分包括以上列出的任何金属。作为本发明的TFT的栅绝缘膜，使用了SiN膜或者SiO2膜和SiN膜的多层膜。
在本发明的TFT的绝缘衬底上，形成了具有绝缘特性的钝化膜，其进一步覆盖栅绝缘膜、第一半导体膜、第二半导体膜以及第一和第二电极。在该钝化膜上，形成了透明导电膜如铟锡氧化物(ITO)膜，且该透明导电膜经由形成在钝化膜中的开口孔电连接到TFT的第一或第二电极上。
本发明的TFT的制造方法，包括如下步骤：在绝缘衬底上形成栅电极和栅绝缘膜后，在栅绝缘膜上形成第一半导体膜、包括高密度杂质的第二半导体膜和金属膜的多层膜；在金属膜上形成光刻胶膜图案；通过利用光刻胶膜图案作掩模蚀刻多层膜，形成由第一半导体膜、第二半导体膜和金属膜构成的多层膜图案；通过蚀刻选择性地除去将形成为TFT沟道部分的第一半导体膜区域上方的层中的部分光刻胶膜图案；通过利用留下的光刻胶膜图案作掩模选择性地蚀刻多层膜图案中的金属膜，分离成第一电极和第二电极；通过利用光刻胶膜图案作掩模的蚀刻除去第二半导体膜并通过暴露出第一半导体膜来形成沟道部分，多层膜图案中的第二半导体膜暴露在第一和第二电极之间，且同时通过侧向蚀刻第一电极、第二电极和第二半导体膜来将第一半导体膜的外围部分从第二半导体膜的端部突出；以及当除去光刻胶膜时，使第一半导体膜的外围中的突出部分的表面粗糙化；以及，然后在绝缘衬底之上的整个表面上形成钝化膜。
在上述的本发明的TFT的制造方法中在多层膜上形成光刻胶膜图案的步骤中，形成具有在第一和第二电极之间的区域厚度比第一和第二电极的区域厚度小的光刻胶膜图案。
在上述本发明的TFT的制造方法中，在第一和第二电极的分离步骤之后，通过利用光刻胶膜图案作掩模，蚀刻除去第二半导体膜使得暴露出第一半导体膜来形成沟道部分。然而，在除去光刻胶膜图案之后，还可通过用分离形成的第一和第二电极作掩模，蚀刻除去第二半导体膜使得暴露出第一半导体膜来形成沟道部分。
在上述本发明的TFT的制造方法中，能够在形成钝化膜的步骤之后，进一步包括如下步骤：形成开口，以到达第一电极或第二电极和栅电极；以及，在钝化膜上形成透明的导电膜，且然后将透明导电膜电连接到第一或第二电极和栅电极上。
在上述本发明的TFT的制造方法中，期望第一半导体膜的粗糙化部分的表面粗糙度比在沟道区的第一半导体膜上的表面的表面粗糙度大，该粗糙化部分从第二半导体膜的端部突出。在上述第一半导体膜的突出部分的粗糙化表面的表面粗糙度(Rmax)的较佳值是大于或等于30nm。
在上述本发明的TFT的制造方法中，至于第一半导体膜，使用α-Si，且至于第二半导体膜，使用n+α-Si。
在本发明的TFT中，由于期望在向钝化膜突出的上述部分处的第一半导体膜的表面粗糙度比在沟道部分处的第一半导体膜上的表面的表面粗糙度大，所以可以将由光在第一半导体膜中产生的空穴的迁移率抑制到较低值。此外，由于在第一半导体膜外围处向着钝化膜的表面上的电子和空穴的复合增加，所以能够抑制TFT的泄露电流。
在本发明的TFT中，通过采用其中第一半导体膜的外围与钝化膜接触的结构，减少了在第一和第二电极与半导体膜(第一和第二半导体膜)之间的水平面差。此外，该TFT采用了其中在第一半导体膜外围处朝着钝化膜的表面被粗糙化的结构。当将根据上述结构的TFT应用到液晶显示器件上时，获得了以下优点。
(1)能够防止形成在TFT钝化膜上的图案如图像电极的破裂。
(2)保持了TFT的导通电流的同时，能够获得抑制了的光泄露电流的液晶显示器件。
附图说明
当结合附图，从以下详细的说明，本发明的上述和其它目的、特征和优点将变得更加显而易见，其中：
图1A和1B是示出常规TFT的剖面图；
图2是示出另一常规TFT的剖面图；
图3A是示出本发明一个实施例的TFT的平面图；
图3B是用斜线示出本发明实施例中TFT的第一半导体膜的除了沟道区外的外围表面的平面图。
图4A是沿着图3A的I-I线得到的剖面图；
图4B是沿着图3B的I-I线得到的剖面图；
图4C是图3A的半导体膜的除了沟道区外的外围表面的放大的部分剖面图；
图5A至5D是示出各个步骤中本发明的TFT制造方法的第一实例的剖面图；
图6A至6C是示出图5D之后的各个步骤中本发明的TFT制造方法的第一实例的剖面图；
图7是示出将在本发明的TFT制造中使用的光掩模图案的图；
图8A至8C是示出本发明的TFT制造方法的第二实例在各步骤期间的剖面图。
具体实施方式
在下文，将参考附图描述本发明的TFT的实施例。
参考图3A、3B、4A和4B，本发明的TFT包括：诸如玻璃的透明绝缘衬底1；及顺序地形成在衬底上的栅电极2、栅绝缘膜3和第一半导体膜图案4。在本发明的TFT中，包括高密度杂质的第二半导体膜图案5分离地提供在第一半导体膜图案4上，并在两侧彼此相对。然后，在第二半导体膜图案5上提供了源电极6A和漏电极6B，该源电极6A和漏电极6B分离地提供并在两侧彼此相对。在源电极6A和漏电极6B之间的部分第一半导体膜图案4成为TFT的沟道部分。
而且，本发明的TFT包括：具有绝缘特性的钝化膜7，其覆盖在透明绝缘衬底1之上的源电极6A和漏电极6B；和像素电极9，其形成在钝化膜7中并经由通过钝化膜7开口的接触孔8电连接源电极6A。用于本发明的TFT的第一半导体图案4自第二半导体膜图案5的端部朝着外部突出，且第一半导体膜图案4的突出部分(在下文中，半导体膜突出部分4A)的表面与钝化膜7接触。在本发明的TFT中，基于提供的半导体膜突出部分4A，可以减少源和漏电极与构成第一半导体图案4和第二半导体图案5的多层膜图案之间的水平面差。结果，可以防止形成在钝化膜7上的像素电极9的图案破裂。
使半导体膜突出部分4A朝着钝化膜7的表面粗糙化。预期使半导体膜突出部分4A的粗糙化的表面的表面粗糙度比形成沟道区的第一半导体膜图案4的表面粗糙度大。通过使半导体膜突出部分4A的表面粗糙度比形成沟道区的第一半导体膜图案4的表面的表面粗糙度大，能够将由光在第一半导体膜图案中产生的空穴的迁移率抑制为较低值。此外，由于在第一半导体膜图案4外围的表面(朝向钝化膜)上的电子和空穴复合增加，能够抑制TFT的泄露电流。注意，不必粗糙化半导体膜突出部分4A的整个表面，但通过使其部分(例如，30％或以上)粗糙化可以获得相同的效果。
至于栅电极2的材料，例如，使用包括选自Mo、Cr、Ta、Ti、Al和W中至少一种元素的金属材料。通过溅射等将栅电极2形成为200至300nm厚的膜。
至于栅绝缘膜3，使用SiN膜或者SiO2膜和SiN膜的多层膜，且通过等离子体CVD将栅绝缘膜3形成为350至500nm厚的膜。
至于源电极6A和漏电极6B的材料，使用包括选自Mo、Cr、Ta、Ti、Al和W中至少一种元素的金属材料，并通过溅射等将这些电极形成为200至300nm厚的膜。
至于第一半导体膜4，使用α-Si，且通过等离子体CVD将第一半导体膜4形成为100至250nm厚的膜。此外，至于第二半导体膜5，使用掺杂磷的n+α-Si，并通过等离子体CVD将第二半导体膜5形成为20至50nm厚的膜。
至于钝化膜7，使用诸如SiN的绝缘膜，并通过等离子体CVD将钝化膜7形成为300至400nm厚的膜。此外，至于像素电极9的材料，使用铟锡氧化物膜(ITO膜)，并通过溅射等将像素电极9形成为40至140nm厚的膜。
在下文，采用示范性实例，描述本发明的TFT的制造方法。
(示范性实例1)
关于图3A中的TFT的制造方法，参考图5A至5D、图6A至6C和图7进行描述。
首先，如图5A所示，在诸如玻璃衬底的透明绝缘衬底1上，通过溅射等将诸如Mo、Cr和Mo-W膜的金属膜或者诸如Ta-Al和Mo膜的合金膜的多层膜形成为200至300nm厚的膜。通过用光刻和蚀刻技术构图该金属膜形成栅电极2。接下来，如图5B所示，在透明绝缘衬底1上，顺序地形成：350至500nm厚的栅绝缘膜3，其由SiN膜或者SiO2膜和SiN膜的多层膜构成；和α-Si的第一半导体膜4，其厚度为100至250nm。此外，在第一半导体膜4上，形成了包括高密度杂质的、由掺杂磷的n+α-Si构成的20至50nm厚的第二半导体膜5。
接下来，作为源和漏电极的金属膜6，通过溅射在第二半导体膜5上形成如Mo、Cr、Ta、Ti、Mo和W的金属膜或者由Mo和Al构成的多层膜，该膜具有200至300nm的厚度。其后，在金属膜6上，覆盖1至2μm厚的正型光刻胶。接下来，通过利用光掩模图案进行曝光和显影，如图7所示，该光掩模图案具有透明区、其为源和漏形成区的一对遮光区11以及由长方形12和狭缝13构成的半透明区。在此时，除去在光掩模的透明区下面的光刻胶，并形成遮光区下面的光刻胶的另一部分，以具有与当被覆盖时几乎相同的厚度。控制曝光的量，使得在由长方形和狭缝构成的半透明区下面的光刻胶的厚度成为遮光区下面的光刻胶厚度的约20至60％，例如，约薄至200至600nm，该长方形和狭缝以在光掩模的曝光装置的分辨率限度以下的尺寸构造。如上文所述，如图5B所示，在金属膜6上形成光刻胶10，该光刻胶10由用于源和漏形成区的光刻胶10A和用于沟道形成区的薄光刻胶10B构成。
接下来，如图5C所示，通过各向同性干法蚀刻或湿法蚀刻，利用光刻胶10作掩模在金属膜6上进行构图。例如，如果金属膜6由Cr构成，则用CeNHO3蚀刻剂进行湿法蚀刻。而且，如果金属膜6由Mo构成，则用包括O2作为混合物的SF6或CF4的气体、或者可替换地用包括HCl的CF4的气体进行各向同性的干法蚀刻。其后，通过用其包括HCl或Cl2的SF6或CF4气体的各向异性干法蚀刻，除去由n+α-Si组成的第二半导体膜5和由α-Si膜构成的第一半导体膜4构成的露出部分。在此，如图5C所示，保留用于形成沟道区的薄光刻胶10B的部分。
接下来，通过用O2气干法灰化除去用于形成沟道区的薄光刻胶10B的部分。当完全除去用于形成沟道区的薄光刻胶10B时，将终止蚀刻。如图5D所示，保留用于形成源和漏电极区的光刻胶10A。
其后，通过以与包括金属膜6和第二半导体膜5的第一次构图相同的方式蚀刻，来进行金属膜6和第二半导体膜5的第二次构图。由于该蚀刻，金属膜6成为分离的并形成了源电极6A和漏电极6B。随后，通过反应离子蚀刻来蚀刻第二二半导体膜5，反应离子蚀刻是各向异性干法蚀刻技术之一。在此，如图6A所示，通过蚀刻由α-Si膜构成的第一半导体膜4的部分表面而留下某一膜厚度，如最初形成的膜的50至80％，以便形成沟道区4B。经一系列蚀刻步骤，对金属膜6和第二半导体膜5进行侧向蚀刻(side ethcing)。结果，如图6A所示，第一半导体膜变成从第二半导体膜5的端部向外部突出。图6A中的参考数字4A表示第一半导体膜4的突出部分。
随后，如图6B所示，除去光刻胶10。将第一半导体膜4的突出部分4A的表面暴露到用O2气的干法灰化中，用于除去形成沟道区所使用的薄光刻胶，并接着对膜4进行反应离子蚀刻。因此，和沟道区的表面相比，使其表面粗糙化。观察到从第一半导体膜4最外的周边向内0.4μm的区域表面粗糙化了。
接下来，通过等离子体CVD形成由SiN构成的钝化膜7为300至400nm厚的膜，并通过光刻和蚀刻技术在钝化膜7中开接触孔8。然后，通过溅射在包括接触孔8的钝化膜7上形成ITO膜为40至140nm厚的膜。通过构图该ITO膜形成电连接到源电极6A的像素电极9，并制造了图6C中所示的TFT。
(示范性实例2)
图8A至8C是描述本发明的TFT的第二示范性实例的制造方法在各步骤期间的剖面图。在第一示范性实例中，在进行金属膜6和第二半导体膜5的第二次构图后以及在进行第一半导体膜4的部分表面的蚀刻后，除去用于形成源和漏电极区的光刻胶10A。在第二示范性实例中，如图8A所示，进行包括源电极6A和漏电极6B的金属膜的第二次构图(侧向蚀刻)。
其后，除去光刻胶10A。然后，如图8B所示，利用源电极6A和漏电极6B作掩模，蚀刻由n+α-Si形成的第二半导体膜5。观察到，在由α-Si形成的第一半导体膜4中，引起该表面暴露到从其最外的周边向内1.5μm的区域，并且露出的表面被粗糙化了。图8B中的参考数字4B表示沟道区，且参考数字4A表示由该系列的蚀刻步骤引起的从第二半导体膜5的端部向外部突出的突出部分。
其后，象第一示范性实例的情况那样，经由以下的步骤制造如图8C所示的TFT：在通过等离子体CVD形成SiN的钝化膜7后，在钝化膜7中开接触孔8；然后，在包括接触孔8的钝化膜7的表面上形成ITO膜；以及，通过利用光刻和蚀刻技术构图ITO膜来形成像素电极9。
当采用扫描电子显微镜和原子力显微镜(AFM)测量了由α-Si形成的第一半导体膜的表面粗糙度时，获得了小于或等于20nm的最大粗糙度(Rmax)，该第一半导体膜在源电极6A和漏电极6B之间中形成沟道区4B。将由α-Si形成的第一半导体膜突出部分4A的表面粗糙度设置得比该沟道区的表面粗糙度大。突出部分4A的表面粗糙度(Rmax)优选不小于30nm。与表面粗糙度(Rmax)小于或等于30nm的情况相比，如果半导体膜突出部分4A的表面粗糙度(Rmax)大于30nm，则观察到抑制了泄露电流的产生且没有减少导通电流。注意，没有具体地限制第一半导体膜的突出部分4A的表面粗糙度(Rmax)的上限，但考虑到第一半导体膜的初始厚度该上限一般约为100nm。
而且，在上述的实例中，通过使用O2气干法灰化的暴露在O2等离子体下以及随后干法蚀刻的步骤中，增加了半导体膜外围中的表面粗糙度。然而，通过其它处理，如除了O2等离子体或O2离子的注入之外的氮等离子体和用稀有气体等离子体处理，可以获得相同的效果。
而且，即使在审查期间修改了权利要求，本发明人的意图是保留所要求的权利要求的所有等效物。
使用了实例1和2中形成的TFT用于有源矩阵液晶显示器件。观察到，在像素电极中的图案没有任何的损坏，且显示图像的质量是稳定的。
虽然结合某些优选实施例已描述了该发明，但应理解的是，借助该发明围绕的主旨不局限于这些具体的实施例。相反，希望本发明的主旨包括如可以包括在以下权利要求书的精神和范围内的全部的替换物、修改和等效物。

Claims (19)

1.一种薄膜晶体管，包括：
绝缘衬底；
顺序地形成在绝缘衬底上的栅电极、栅绝缘膜和第一半导体膜图案；
包括高密度杂质的第二半导体膜图案，其分离地提供在第一半导体膜图案上并在两侧彼此相对；以及
第一电极和第二电极，其每一个都形成在彼此相对的第二半导体膜图案上，
其中第一电极和第二电极之间的第一半导体膜图案的区域构成薄膜晶体管的沟道部分；以及
其中第一半导体膜图案包括从第二半导体膜图案的端部向着外部突出的突出部分，且在第一半导体膜图案的突出部分中的至少部分表面被粗糙化。
2.根据权利要求1的薄膜晶体管，其中第一半导体膜图案的突出部分的表面粗糙度比在沟道部分的第一半导体膜图案的表面粗糙度大。
3.根据权利要求1的薄膜晶体管，其中第一半导体膜图案的突出部分的粗糙化表面的粗糙度(Rmax)大于或等于30nm。
4.根据权利要求1的薄膜晶体管，其中第一半导体膜图案的材料为非晶硅，且第二半导体膜图案的材料为n+型非晶硅。
5.根据权利要求1的薄膜晶体管，其中栅电极、第一电极和第二电极的材料包括选自Al、Mo、Cr、Ta、Ti和W中的至少一种元素。
6.根据权利要求1的薄膜晶体管，其中栅绝缘膜是选自SiN膜与SiO2膜和SiN膜的多层膜中的一种。
7.根据权利要求1的薄膜晶体管，其中，在绝缘衬底上，进一步形成覆盖栅绝缘膜、第一半导体膜图案、第二半导体膜图案、第一电极和第二电极的钝化膜。
8.根据权利要求7的薄膜晶体管，其中透明导电膜形成在钝化膜上，且透明导电膜经由形成在钝化膜中的开口电连接到第一电极和第二电极中的任一个。
9.根据权利要求7的薄膜晶体管，其中钝化膜由SiN构成。
10.根据权利要求8的薄膜晶体管，其中透明导电膜由铟锡氧化物膜构成。
11.一种薄膜晶体管的制造方法，包括：
在覆盖绝缘衬底上的栅电极的栅绝缘膜表面上，逐步地形成由第一半导体膜、包括高密度杂质的第二半导体膜和金属膜构成的多层膜；
在金属膜上形成光刻胶膜图案；
通过利用光刻胶膜图案作掩模蚀刻多层膜，形成由第一半导体膜、第二半导体膜和金属膜构成的多层膜图案；
通过蚀刻选择性地除去在将形成为薄膜晶体管的沟道部分的第一半导体膜的区域上方的层中的部分光刻胶膜图案；
通过利用留下的光刻胶膜图案作掩模选择性地蚀刻多层膜图案的金属膜，分离成第一电极和第二电极；
利用光刻胶膜图案作掩模，通过蚀刻除去在第一电极和第二电极之间暴露出的多层膜图案中的第二半导体膜以及通过暴露出第一半导体膜，来形成沟道部分，且同时通过侧向蚀刻第一电极、第二电极和第二半导体膜，将第一半导体膜的外围部分从第二半导体膜的端部突出；以及
当除去光刻胶膜图案时，使第一半导体膜外围中的突出部分的表面粗糙化。
12.根据权利要求11的薄膜晶体管的制造方法，进一步包括：
在除去光刻胶膜图案的步骤之后，在绝缘衬底之上的整个表面上形成具有绝缘特性的钝化膜。
13.根据权利要求11的薄膜晶体管的制造方法，其中，关于形成在金属膜上的光刻胶膜图案，在第一电极和第二电极之间的区域的厚度形成得比第一和第二电极的区域的厚度小。
14.根据权利要求11的薄膜晶体管的制造方法，在绝缘衬底之上的整个表面上形成具有绝缘特性的钝化膜的步骤之后，进一步包括：
在钝化膜中形成开口，其达到第一电极和第二电极中的任何一个；以及
在包括该开口的壁的钝化膜上形成透明导电膜，并将透明导电膜电连接到电极之一。
15.根据权利要求11的薄膜晶体管的制造方法，其中在第一半导体膜的突出部分处的粗糙化表面的表面粗糙度大于在沟道部分处的第一半导体膜的表面粗糙度。
16.根据权利要求11的薄膜晶体管的制造方法，其中在第一半导体膜的突出部分处的粗糙化表面的表面粗糙度(Rmax)大于或等于30nm。
17.根据权利要求11的薄膜晶体管的制造方法，其中第一半导体膜的材料为非晶硅，且第二半导体膜的材料为n+型非晶硅。
18.一种薄膜晶体管的制造方法，包括：
在覆盖绝缘衬底上的栅电极的栅绝缘膜的表面上，逐步地形成由第一半导体膜、包括高密度杂质的第二半导体膜和金属膜构成的多层膜；
在金属膜上形成光刻胶膜图案；
通过利用光刻胶膜图案作掩模蚀刻多层膜，形成由第一半导体膜、第二半导体膜和金属膜构成的多层膜图案；
通过蚀刻选择性地除去在将形成为薄膜晶体管的沟道部分的第一半导体膜的区域上方的层中的部分光刻胶膜图案；
通过利用留下的光刻胶膜图案作掩模选择性地蚀刻多层膜图案的金属膜，分离成第一电极和第二电极；
在除去光刻胶膜图案后，利用第一电极和第二电极作掩模，通过蚀刻除去在第一电极和第二电极之间暴露出的多层膜图案中的第二半导体膜以及通过暴露出第一半导体膜，来形成沟道部分，且同时通过侧向蚀刻第一电极、第二电极和第二半导体膜，将第一半导体膜的外围部分从第二半导体膜的端部突出，并使第一半导体膜的外围中的突出部分的表面粗糙化；以及
在绝缘衬底之上的整个表面形成具有绝缘特性的钝化膜。
19.根据权利要求18的薄膜晶体管的制造方法，其中在第一半导体膜的突出部分处的粗糙化表面的表面粗糙度大于在沟道部分处的第一半导体膜的表面粗糙度。
CNB2005100651925A 2004-04-14 2005-04-14 薄膜晶体管及其制造方法 Active CN100490179C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004118881A JP4299717B2 (ja) 2004-04-14 2004-04-14 薄膜トランジスタとその製造方法
JP2004118881 2004-04-14

Publications (2)

Publication Number Publication Date
CN1684273A true CN1684273A (zh) 2005-10-19
CN100490179C CN100490179C (zh) 2009-05-20

Family

ID=35263484

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100651925A Active CN100490179C (zh) 2004-04-14 2005-04-14 薄膜晶体管及其制造方法

Country Status (5)

Country Link
US (1) US7476898B2 (zh)
JP (1) JP4299717B2 (zh)
KR (1) KR100660359B1 (zh)
CN (1) CN100490179C (zh)
TW (1) TWI297544B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102812555A (zh) * 2010-03-11 2012-12-05 夏普株式会社 半导体装置及其制造方法
CN104934439A (zh) * 2015-04-28 2015-09-23 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
CN105609566A (zh) * 2009-09-16 2016-05-25 株式会社半导体能源研究所 半导体器件及其制造方法
CN107204374A (zh) * 2017-05-16 2017-09-26 深圳市华星光电技术有限公司 一种柔性薄膜晶体管及其制备方法
CN107591359A (zh) * 2017-08-15 2018-01-16 深圳市华星光电技术有限公司 阵列基板及其制作方法、提高膜层间的粘附性的方法
US10651312B2 (en) 2017-05-16 2020-05-12 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Flexible thin film transistor and method for fabricating the same
CN113113475A (zh) * 2021-04-08 2021-07-13 合肥京东方显示技术有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI268122B (en) * 2005-01-25 2006-12-01 Au Optronics Corp Semiconductor structure having multilayer of polysilicon and display panel applied with the same
KR100731738B1 (ko) * 2005-03-30 2007-06-22 삼성에스디아이 주식회사 박막트랜지스터, 평판표시장치 및 그 제조방법
TWI305682B (en) * 2006-08-14 2009-01-21 Au Optronics Corp Bottom substrate for liquid crystal display device and the method of making the same
JP5081444B2 (ja) 2006-12-21 2012-11-28 株式会社ジャパンディスプレイイースト 表示装置
JP2008177419A (ja) * 2007-01-19 2008-07-31 Nissin Electric Co Ltd シリコン薄膜形成方法
JP2008300755A (ja) 2007-06-04 2008-12-11 Ips Alpha Technology Ltd 表示装置
US8334537B2 (en) * 2007-07-06 2012-12-18 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
TWI456663B (zh) * 2007-07-20 2014-10-11 Semiconductor Energy Lab 顯示裝置之製造方法
US7897971B2 (en) * 2007-07-26 2011-03-01 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101452204B1 (ko) * 2007-11-05 2014-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터 및 상기 박막 트랜지스터를 구비하는 표시 장치
KR101523353B1 (ko) * 2007-12-03 2015-05-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막트랜지스터 및 반도체 장치
KR20090114919A (ko) * 2008-04-30 2009-11-04 경희대학교 산학협력단 센터오프셋 구조를 구비한 역 스테거드형 다결정 실리콘박막트랜지스터의 제조방법
US9666719B2 (en) * 2008-07-31 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI491048B (zh) 2008-07-31 2015-07-01 Semiconductor Energy Lab 半導體裝置
US8741702B2 (en) * 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101667909B1 (ko) * 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
JP2010123595A (ja) * 2008-11-17 2010-06-03 Sony Corp 薄膜トランジスタおよび表示装置
WO2011161910A1 (ja) * 2010-06-22 2011-12-29 パナソニック株式会社 発光表示装置及びその製造方法
US8338240B2 (en) * 2010-10-01 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
JP5830930B2 (ja) * 2011-05-19 2015-12-09 ソニー株式会社 半導体素子および電子機器
WO2018208285A1 (en) * 2017-05-09 2018-11-15 Intel Corporation Transistor arrangements with uneven gate-drain surfaces
CN110354691B (zh) * 2018-03-26 2020-12-18 京东方科技集团股份有限公司 气体筛选膜及其制造方法和面罩

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001164886A (ja) 1999-12-07 2001-06-19 Kubota Corp コンクリートセグメント用連結金具
US6678018B2 (en) 2000-02-10 2004-01-13 Samsung Electronics Co., Ltd. Thin film transistor array substrate for a liquid crystal display and the method for fabricating the same
JP2001324725A (ja) 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
JP2002083971A (ja) 2000-09-08 2002-03-22 Nec Kagoshima Ltd 薄膜トランジスタの製造方法
JP3904828B2 (ja) * 2000-12-07 2007-04-11 株式会社日立製作所 液晶表示装置
JP3771456B2 (ja) 2001-03-06 2006-04-26 株式会社日立製作所 液晶表示装置及び薄膜トランジスタの製造方法
KR100480333B1 (ko) 2002-04-08 2005-04-06 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
GB0210065D0 (en) * 2002-05-02 2002-06-12 Koninkl Philips Electronics Nv Electronic devices comprising bottom gate tft's and their manufacture
JP4227768B2 (ja) 2002-07-03 2009-02-18 三島光産株式会社 連続鋳造用鋳型
JP4221314B2 (ja) * 2004-02-10 2009-02-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタとそれを用いた液晶表示装置およびその薄膜トランジスタの製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105609566A (zh) * 2009-09-16 2016-05-25 株式会社半导体能源研究所 半导体器件及其制造方法
CN105609566B (zh) * 2009-09-16 2018-10-26 株式会社半导体能源研究所 半导体器件及其制造方法
CN102812555A (zh) * 2010-03-11 2012-12-05 夏普株式会社 半导体装置及其制造方法
CN102812555B (zh) * 2010-03-11 2013-07-24 夏普株式会社 半导体装置及其制造方法
CN104934439A (zh) * 2015-04-28 2015-09-23 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
CN104934439B (zh) * 2015-04-28 2018-10-26 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
CN107204374A (zh) * 2017-05-16 2017-09-26 深圳市华星光电技术有限公司 一种柔性薄膜晶体管及其制备方法
WO2018209757A1 (zh) * 2017-05-16 2018-11-22 深圳市华星光电半导体显示技术有限公司 一种柔性薄膜晶体管及其制备方法
US10651312B2 (en) 2017-05-16 2020-05-12 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Flexible thin film transistor and method for fabricating the same
CN107591359A (zh) * 2017-08-15 2018-01-16 深圳市华星光电技术有限公司 阵列基板及其制作方法、提高膜层间的粘附性的方法
CN113113475A (zh) * 2021-04-08 2021-07-13 合肥京东方显示技术有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置

Also Published As

Publication number Publication date
TW200539455A (en) 2005-12-01
US7476898B2 (en) 2009-01-13
JP4299717B2 (ja) 2009-07-22
US20050230685A1 (en) 2005-10-20
JP2005303119A (ja) 2005-10-27
CN100490179C (zh) 2009-05-20
KR20060045688A (ko) 2006-05-17
TWI297544B (en) 2008-06-01
KR100660359B1 (ko) 2006-12-21

Similar Documents

Publication Publication Date Title
CN1684273A (zh) 薄膜晶体管及其制造方法
CN1655039A (zh) 薄膜晶体管、使用其的液晶显示器、以及其制造方法
CN101064345A (zh) 薄膜晶体管及其制造方法
CN1577772A (zh) 底栅控制型多晶硅薄膜晶体管的制造方法
CN1992201A (zh) 用于形成具有鳍状结构的半导体元件的方法
US10431694B2 (en) Thin film transistor, display apparatus having the same, and fabricating method thereof
CN1728403A (zh) 像素电极的开关元件及其制造方法
CN1855393A (zh) 薄膜晶体管及其制造方法
CN100339964C (zh) 具有轻掺杂漏极的金属氧化物半导体的制作方法
CN1783458A (zh) 制造显示设备的方法和形成图案的方法
CN1079993C (zh) 在半导体衬底上制造电容器的方法
CN1740882A (zh) 液晶显示器的阵列基板及其制造方法
CN1154174C (zh) 平面显示器制造方法
EP2357672A1 (en) Semiconductor layer and method for forming same
CN100345310C (zh) 薄膜晶体管及其制作方法
CN112397573A (zh) 一种阵列基板及其制备方法、显示面板
CN1877432A (zh) 平面显示器的像素结构及其制造方法
CN101055892A (zh) 薄膜晶体管及其制造方法
CN1705086A (zh) 用于制造具有多栅氧化膜的半导体器件的方法
CN1118102C (zh) 绝缘栅型半导体器件及其制法
CN1585137A (zh) 不对称的薄膜晶体管结构
CN1992183A (zh) 使用绝缘体上硅晶片制造晶体管的方法
KR20070050572A (ko) 박막 트랜지스터 기판의 제조방법
CN110676222A (zh) 显示基板的制造方法、显示基板和显示装置
CN1231949C (zh) 形成栅极结构的方法、自对准接触孔结构及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NIPPON ELECTRIC CO., LTD.

Free format text: FORMER OWNER: NEC LCD TECHNOLOGY CO.,LTD

Effective date: 20100611

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: KAWASAKI-SHI, KANAGAWA-KEN, JAPAN TO: TOKYO, JAPAN

TR01 Transfer of patent right

Effective date of registration: 20100611

Address after: Tokyo, Japan

Patentee after: NEC Corp.

Address before: Kawasaki, Kanagawa, Japan

Patentee before: NEC LCD Technologies, Ltd.

ASS Succession or assignment of patent right

Owner name: JINZHEN CO., LTD.

Free format text: FORMER OWNER: NEC CORP.

Effective date: 20130423

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130423

Address after: Samoa Apia hiSoft Center No. 217 mailbox

Patentee after: Jinzhen Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: NEC Corp.

TR01 Transfer of patent right

Effective date of registration: 20230506

Address after: Floor 4, No. 15, Lane 168, Xingshan Road, Neihu District, Taipei City, Taiwan, China, 114762, China

Patentee after: HANNSTAR DISPLAY Corp.

Address before: Samoa Apia, hiSoft center, No. 217 mailbox

Patentee before: Jinzhen Co.,Ltd.

TR01 Transfer of patent right