CN105609566B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN105609566B
CN105609566B CN201610184323.XA CN201610184323A CN105609566B CN 105609566 B CN105609566 B CN 105609566B CN 201610184323 A CN201610184323 A CN 201610184323A CN 105609566 B CN105609566 B CN 105609566B
Authority
CN
China
Prior art keywords
layer
tft
oxide semiconductor
transistor
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610184323.XA
Other languages
English (en)
Other versions
CN105609566A (zh
Inventor
山崎舜平
津吹将志
乡户宏充
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN105609566A publication Critical patent/CN105609566A/zh
Application granted granted Critical
Publication of CN105609566B publication Critical patent/CN105609566B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)
  • Shift Register Type Memory (AREA)

Abstract

一个目的是提供一种包括氧化物半导体膜、具有稳定电特性的高度可靠的薄膜晶体管。包括氧化物半导体膜的薄膜晶体管的沟道长度在1.5μm至100μm(包括两端)、优选地为3μm至10μm(包括两端)的范围之内；当阈值电压的变化量在室温至180℃(包括两端)或者‑25℃至‑150℃(包括两端)的工作温度范围中小于或等于3V、优选地小于或等于1.5V时，能够制造具有稳定电特性的半导体器件。具体来说，在作为半导体器件的一个实施例的显示装置中，能够降低因阈值电压的变化而引起的显示不均匀性。

Description

半导体器件及其制造方法
技术领域
本发明涉及包括氧化物半导体的半导体器件及其制造方法。
在本说明书中，半导体器件一般表示能够通过利用半导体特性来起作用的所有器件，并且电光器件、半导体电路和电子装置都是半导体器件。
背景技术
近年来，用于通过使用在具有绝缘表面的衬底之上形成的半导体薄膜(具有大约数纳米至数百纳米的厚度)来形成薄膜晶体管(TFT)的技术已经引起关注。薄膜晶体管适用于诸如IC或电光器件之类的宽广范围的电子装置，并且具体来说，推动用作图像显示装置中的开关元件的薄膜晶体管迅速发展。各种金属氧化物用于各种应用。氧化铟是众所周知的材料，并且用作液晶显示器等等中所需的透明电极材料。
一些金属氧化物具有半导体特性。具有半导体特性的这类金属氧化物的示例包括氧化钨、氧化锡、氧化铟、氧化锌等。其中使用具有半导体特性的这种金属氧化物来形成沟道形成区的薄膜晶体管是已知的(专利文献1和2)。
[参考文献]
[专利文献]
[专利文献1]日本已发表专利申请No.2007-123861
[专利文献2]日本已发表专利申请No.2007-096055
发明内容
在有源矩阵显示装置中，电路中包含的薄膜晶体管的电特性是重要的，并且显示装置的性能取决于薄膜晶体管的电特性。在薄膜晶体管的电特性之中，阈值电压(以下又称作阈值或Vth)特别重要。甚至当场效应迁移率较高时薄膜晶体管的阈值电压也较高或者为负时，难以控制包括薄膜晶体管的电路。当薄膜晶体管具有高阈值电压以及其阈值电压的大绝对值时，在以低电压驱动薄膜晶体管时薄膜晶体管不能作为TFT来执行开关功能，并且可能是负载。此外，当阈值电压值为负时，电流趋向于在源电极与漏电极之间流动，即使栅极电压为0V，即，薄膜晶体管趋向于常通。
在n沟道薄膜晶体管的情况下，优选的薄膜晶体管具有一种结构，其中形成沟道并且漏极电流在施加作为栅极电压的正电压之后开始流动。其中如果不升高驱动电压则不形成沟道的薄膜晶体管以及其中形成沟道并且漏极电流甚至在施加负电压时也流动的薄膜晶体管不适合于电路中使用的薄膜晶体管。
例如，在半导体器件中，当电路中包含的薄膜晶体管的特性极大地改变时，因薄膜晶体管的阈值电压的变化而可能引起故障。因此，本发明的一个实施例的目的是提供在宽广温度范围中稳定操作的薄膜晶体管以及包括薄膜晶体管的半导体器件。
按照本说明书中公开的本发明的一个实施例，半导体器件包括：在具有绝缘表面的衬底之上形成的栅电极层；在栅电极层之上形成的栅极绝缘层；在栅极绝缘层之上形成的氧化物半导体层；在氧化物半导体层之上形成的源电极层和漏电极层；以及在栅极绝缘层、氧化物半导体层、源电极层和漏电极层之上形成为与氧化物半导体层的一部分相接触的绝缘层。
按照本说明书中公开的本发明的另一个实施例，用于制造半导体器件的方法包括下列步骤：在具有绝缘表面的衬底之上形成栅电极层；在栅电极层之上形成栅极绝缘层；在栅极绝缘层之上形成氧化物半导体层；在形成氧化物半导体层之后执行第一热处理；在氧化物半导体层之上形成源电极层和漏电极层；在栅极绝缘层、氧化物半导体、源电极层和漏电极层之上形成与氧化物半导体层的一部分相接触的绝缘层，并且在形成绝缘层之后执行第二热处理。
注意，第一热处理优选在氮气氛或稀有气体气氛中执行。另外，第一热处理优选地在大于或等于350℃且小于或等于750℃的温度下执行。
第二热处理优选地在空气、氧气氛、氮气氛或者稀有气体气氛中执行。另外，第二热处理优选在大于或等于100℃且小于或等于第一热处理的温度下执行。
通过上述结构，能够实现上述目的的至少一个。
使用本说明书中所述的氧化物半导体来形成由InMO3(ZnO)m(m＞0)所表示的材料的薄膜，并且制造包括作为氧化物半导体层的薄膜的薄膜晶体管。注意，m不一定为整数。此外，M表示从Ga、Fe、Ni、Mn和Co中选取的一种金属元素或多种金属元素。作为一个示例，M可以是Ga，或者除了Ga之外还可包括上述金属元素，例如，M可以是Ga和Ni或者Ga和Fe。此外，在上述氧化物半导体中，在一些情况下，除了作为M所包含的金属元素之外，还包含诸如Fe或Ni之类的过渡金属元素或者过渡金属的氧化物作为杂质元素。在本说明书中，对于其组成分子式由InMO3(ZnO)m(m＞0)表示的氧化物半导体层，其中包含Ga作为M的氧化物半导体称作In-Ga-Zn-O基氧化物半导体，并且其薄膜称作In-Ga-Zn-O基非单晶膜。
作为应用于氧化物半导体层的氧化物半导体，除了上述之外，还能够应用任意下列氧化物半导体：In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体、Sn-Al-Zn-O基氧化物半导体、In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、In-O基氧化物半导体、Sn-O基氧化物半导体和Zn-O基氧化物半导体。氧化硅可包含在氧化物半导体层中。当阻止晶化的氧化硅(SiOx(x＞0))包含于氧化物半导体层时，在制造过程中形成氧化物半导体层之后执行热处理的情况下，能够抑制氧化物半导体层的晶化。注意，氧化物半导体层的优选状态是非晶的，或者其部分晶化是可接受的。
氧化物半导体优选地是包含In的氧化物半导体，更优选地是包含In和Ga的氧化物半导体。脱水和脱氢在形成i型(本征)氧化物半导体层中是有效的。
取决于热处理的条件或者氧化物半导体层的材料，非晶状态的氧化物半导体层可转变为微晶膜或多晶膜。甚至当氧化物半导体层为微晶膜或多晶膜时，也能够得到作为TFT的开关特性。
能够制造其阈值电压没有极大地改变并且其电特性是稳定的薄膜晶体管。因此，能够提供包括高度可靠的薄膜晶体管、具有有利电特性的半导体器件。
附图说明
图1A至图1E是示出半导体器件的制造过程的视图。
图2A至图2C是各示出半导体器件的视图。
图3A和图3B是分析中使用的样品的示意截面结构图以及示出氧化物半导体层中的氢浓度的分析结果的图表。
图4A至图4C是各示出示例1中的薄膜晶体管的电流对电压特性的图表。
图5A和图5B是示出示例1中的薄膜晶体管的工作温度与阈值电压之间的关系的表和图表。
图6是示出本说明书中如何定义阈值电压的图表。
图7A和图7B是半导体器件的框图。
图8A和图8B是示出信号线驱动器电路的结构的简图以及示出其操作的时序图。
图9A至图9D是各示出移位寄存器的结构的电路图。
图10A和图10B是示出移位寄存器的结构的简图以及示出其操作的时序图。
图11A-1至图11B是示出半导体器件的视图。
图12是示出半导体器件的视图。
图13是示出半导体器件的视图。
图14是示出半导体器件的像素的等效电路的简图。
图15A至图15C是各示出半导体器件的视图。
图16A和图16B是示出半导体器件的视图。
图17是示出半导体器件的视图。
图18是示出半导体器件的视图。
图19是示出半导体器件的视图。
图20是示出半导体器件的结构的电路图。
图21是示出半导体器件的视图。
图22是示出半导体器件的视图。
图23是示出半导体器件的视图。
图24是示出半导体器件的结构的电路图。
图25是示出电子书阅读器的示例的视图。
图26A和图26B分别是示出电视机的示例的视图以及示出数码相框的示例的视图。
图27A和图27B是示出游戏机的示例的视图。
图28A和图28B分别是示出便携计算机的示例的视图以及示出移动电话的示例的视图。
图29A至图29D是示出计算中使用的半导体器件的截面结构的视图以及示出半导体器件的计算结果的图表。
图30是示出薄膜晶体管的电流对电压特性的图表。
图31A和图31B是示出薄膜晶体管的工作温度与阈值电压之间的关系的表和图表。
图32A和图32B是各示出半导体器件的计算中使用的截面结构的视图。
图33A至图33D是示出半导体器件的计算结果的图表。
图34A和图34B是各示出示例2中的薄膜晶体管的电流对电压特性的图表。
图35A和图35B是示出示例2中的薄膜晶体管的工作温度与阈值电压之间的关系的表和图表。
具体实施方式
下面将参照附图来详细描述本发明的实施例。但是，本发明并不局限于以下描述，本领域的技术人员易于理解，其模式和细节能够按照各种方式来修改。因此，本发明不是要被理解为局限于实施例的描述。
注意，电压指的是两个点的电位之间的差，而电位指的是在静电场中的给定点处的单位电荷的静电能量(电势能)。注意，一般来说，一点的电位与参考电位(例如地电位)之间的差只是称作电位或电压，并且电位和电压在许多情况下用作同义词。因此，在本说明书中，电位可改述为电压，而电压可改述为电位，除非另加说明。
注意，薄膜晶体管是具有栅极、漏极和源极至少三个端子的元件。薄膜晶体管具有半导体，其中沟道区在与栅极重叠的区域中形成，并且通过沟道区在漏极与源极之间流动的电流能够通过控制栅极的电位来控制。在这里，由于薄膜晶体管的源极和漏极可根据晶体管的结构、操作条件等等而互换，所以难以定义哪一个是源极或漏极。因此，在一些情况下，用作源极或漏极的区域不称作源极或漏极。在这种情况下，例如，源极和漏极其中之一可称作第一端予，而另一个可称作第二端子。
[实施例1]
在本实施例中，将参照图1A至图1D来描述用于制造图1D所示的薄膜晶体管150的方法的一个实施例，图1A至图1D是示出薄膜晶体管的制造过程的截面图。图1E是图1D所示的薄膜晶体管150的顶视图。薄膜晶体管150是一种称作沟道蚀刻晶体管的底栅晶体管，并且也是一种反交错晶体管(inverted staggered transistor)。
首先，在作为具有绝缘表面的衬底的衬底100之上，通过借助于光掩模的光刻步骤来设置栅电极层101。注意，抗蚀剂掩模可通过喷墨方法来形成。当抗蚀剂掩模通过喷墨方法来形成时，因为没有使用光掩模；所以能够降低制造成本。
优选玻璃衬底用作衬底100。当以后执行的热处理的温度较高时，应变点为大于或等于730℃的玻璃衬底优选地用作衬底100。此外，作为玻璃衬底100的材料，例如使用诸如铝硅酸盐玻璃、铝硼硅酸盐玻璃或钡硼硅酸盐玻璃之类的玻璃材料。注意，通过包含氧化钡(BaO)和氧化硼以使得氧化钡的量比氧化硼要大，能够得到耐热并且具有更大实际用途的玻璃衬底。因此，优选使用包含使得BaO的量比B2O3要大的BaO和B2O3的玻璃衬底。
注意，衬底100可以是由诸如陶瓷衬底、石英衬底或蓝宝石衬底之类的绝缘体代替上述玻璃衬底所形成的衬底。备选地，能够使用晶化玻璃等。
另外，用作基底膜的绝缘膜可设置在衬底100与栅电极层101之间。基底膜具有防止杂质元素从衬底100扩散的功能，并且能够使用氮化硅膜、氧化硅膜、氮氧化硅膜和氧氮化硅膜中的一个或多个来形成为具有单层或成层结构。
当基底膜包含诸如氯或氟之类的卤族元素时，防止杂质元素从衬底100扩散的功能能够进一步改进。要包含在基底膜中的卤族元素的浓度的峰值通过使用二次离子质谱仪(SIMS)的分析来测量，并且优选在1×1015原子/cm3至1×1020原子/cm3的范围之内(包括两端)。
栅电极层101能够使用金属导电膜来形成。作为金属导电膜的材料，优选使用从下列项中选取的元素：Al、Cr、Cu、Ta、Ti、Mo和W，包含任意这些元素的作为成分的合金，组合地包含任意这些元素的合金；等等。例如，铝层层叠在钛层之上并且钛层层叠在铝层之上的三层结构或者铝层层叠在钼层之上并且钼层层叠在铝层之上的三层结构是优选的。不用说，金属导电膜可具有单层结构、两层结构或者四层或更多层的成层结构。
然后，栅极绝缘层102在栅电极层101之上形成。
能够通过等离子体CVD方法、溅射方法等，将栅极绝缘层102形成为具有使用氧化硅层、氮化硅层、氧氮化硅层和氮氧化硅层中的一个或多个的单层结构或者成层结构。例如，可通过等离子体CVD方法，使用SiH4、氧和氮作为沉积气体来形成氧氮化硅层。栅极绝缘层102的厚度设置成100nm至500nm(包括两端)。在成层结构的情况下，例如采用厚度为50nm至200nm(包括两端)的第一栅极绝缘层以及第一栅极绝缘层之上的厚度为5nm至300nm(包括两端)的第二栅极绝缘层的成层结构。
在形成氧化物半导体膜之前，可在惰性气体气氛(例如氮气氛、氦气氛、氖气氛或氩气氛)中执行热处理(大于或等于400℃且小于衬底的应变点)，以去除栅极绝缘层102中包含的诸如氢和水之类的杂质。
厚度为5nm至200nm(包括两端)、优选地为10nm至50nm(包括两端)的氧化物半导体膜在栅极绝缘层102之上形成。氧化物半导体膜的优选厚度小于或等于50nm，使得甚至在形成氧化物半导体膜之后执行用于脱水或脱氢的热处理时，氧化物半导体膜也能够具有非晶结构。通过氧化物半导体膜的小厚度，当热处理跟随氧化物半导体膜的形成时，能够抑制晶化。
注意，在氧化物半导体膜通过溅射方法来形成之前，附于栅极绝缘层102的表面的灰尘优选通过其中引入氩气并且生成等离子体的逆溅射去除。逆溅射指的是一种方法，其中没有将电压施加到靶侧，而是使用RF电源在氩气氛中将电压施加到衬底侧，以便在衬底附近生成等离子体并且修正表面。注意，代替氩气氛，可使用氮气氛、氦气氛等。
使用In-Ga-Zn-O基非单晶膜、In-Sn-Zn-O基氧化物半导体膜、In-Al-Zn-O基氧化物半导体膜、Sn-Ga-Zn-O基氧化物半导体膜、Al-Ga-Zn-O基氧化物半导体膜、Sn-Al-Zn-O基氧化物半导体膜、In-Zn-O基氧化物半导体膜、Sn-Zn-O基氧化物半导体膜、Al-Zn-O基氧化物半导体膜、In-Ga-O基氧化物半导体膜、In-O基氧化物半导体膜、Sn-O基氧化物半导体膜或者Zn-O基氧化物半导体膜来形成氧化物半导体膜。在本实施例中，例如，氧化物半导体膜通过溅射方法、借助于In-Ga-Zn-O基氧化物半导体靶来形成。另外，氧化物半导体膜能够通过溅射方法在稀有气体(通常为氩)气氛、氧气氛或者包含稀有气体(通常为氩)和氧的气氛中形成。在使用溅射方法的情况下，优选地，借助于包含2wt.％至10wt.％(包括两端)的SiO2的靶来执行沉积，使得阻止晶化的SiOx(x＞0)包含在氧化物半导体膜中。因此，能够防止氧化物半导体膜在以后执行的用于脱水或脱氢的热处理中被晶化。注意，优选使用脉冲直流(DC)电源作为电源，由此能够减少灰尘，并且能够使厚度分布变平。
氧化物半导体靶中的氧化物半导体的相对密度优选大于或等于99％，这引起所形成的氧化物半导体膜中的杂质浓度的降低；因此，能够得到具有高电特性或可靠性的薄膜晶体管。在本实施例中，使用其中氧化物半导体的相对密度为97％的氧化物半导体靶。
溅射方法的示例包括：RF溅射方法，其中高频电力用作溅射电源；DC溅射方法；以及脉冲DC溅射方法，其中以脉冲方式来施加偏压。RF溅射方法主要用于形成绝缘膜的情况，而DC溅射方法主要用于形成金属膜的情况。
另外，还存在多源溅射设备，其中能够设置不同材料的多个靶。通过多源溅射设备，不同材料的膜能够沉积为层叠在同一室中，或者多种材料的膜能够通过在同一室中同时放电来沉积。
另外，存在一种溅射设备，配备有室内部的磁系统并且用于磁控管溅射方法，并且存在一种用于ECR溅射方法的溅射设备，其中使用借助于微波所产生的等离子体，而无需使用辉光放电。
此外，作为使用溅射方法的沉积方法，还存在反应溅射方法，其中靶物质和溅射气体成分在沉积期间相互起化学反应，以便形成其化合物薄膜，并且存在偏压溅射方法，其中电压在沉积期间还施加到衬底。
栅极绝缘层102和氧化物半导体膜可接连形成，而没有暴露于空气。没有暴露于空气的膜形成使得有可能得到层叠层之间的界面，该界面没有受到大气成分或者空气中包含的诸如水或烃之类的杂质元素污染。因此，能够减小薄膜晶体管的特性的变化。
然后，通过光刻步骤将氧化物半导体膜处理成岛状氧化物半导体层103(参见图1A)。用于形成岛状氧化物半导体层103的抗蚀剂掩模可通过喷墨方法来形成。当抗蚀剂掩模通过喷墨方法来形成时，因为没有使用光掩模，所以能够降低制造成本。
随后，执行第一热处理，使得对氧化物半导体层103脱水或脱氢。用于脱水或脱氢的第一热处理的温度大于或等于350℃且小于750℃，优选大于或等于425℃。注意，热处理可在温度大于或等于425℃时执行一小时或更短，并且热处理优选在温度小于425℃时执行超过一小时。例如，将衬底放入作为一种热处理设备的电炉中，并且在氮气氛中对氧化物半导体层执行热处理。然后，氧化物半导体层没有暴露于空气，这防止水或氢进入氧化物半导体层，使得能够得到氧化物半导体层103。在本实施例中，在一个电炉中，在氮气氛下，从以其对氧化物半导体层103进行脱水或脱氢的加热温度T到足够防止水进入的低的温度、具体来说到比加热温度T低100℃或更多的温度来执行缓慢冷却。并不局限于氮气氛，在氦、氖、氩等的气氛中执行脱水或脱氢。
通过第一热处理，在氧化物半导体层103中包含的氧化物半导体中引起原子能级的重新排列。第一热处理是重要的，因为它实现阻碍氧化物半导体层103中的载流子传输的畸变的解除。
注意，在第一热处理中，优选水、氢等没有包含在氮或者诸如氦、氖或氩之类的稀有气体中。备选地，优选引入热处理设备中的氮或者诸如氦、氖或氩之类的稀有气体的纯度大于或等于6N(99.9999％)、优选大于或等于7N(99.99999％)；也就是说，杂质浓度设置成小于或等于1ppm，优选地小于或等于0.1ppm。
用于第一热处理的热处理设备并不局限于电炉，而是可具有用于通过来自诸如电阻加热元件之类的加热元件的热传导或热辐射来加热待处理对象的装置。例如，可使用诸如气体快速热退火(GRTA)设备或灯快速热退火(LRTA)设备之类的快速热退火(RTA)设备。LRTA设备是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压水银灯之类的灯所发射的光(电磁波)的辐射来加热待处理对象的设备。GRTA设备是用于使用高温气体来执行热处理的设备。作为气体，使用诸如氮之类的不会通过热处理来与待处理对象发生反应的惰性气体或者诸如氩之类的稀有气体。
取决于第一热处理的条件或者氧化物半导体层的材料，在一些情况下，氧化物半导体层被晶化并且转变为微晶膜或多晶膜。氧化物半导体层成为微晶膜，其结晶度大于或等于80％或者在一些情况下大于或等于90％。此外，取决于材料，氧化物半导体层在一些情况下不具有晶体。
氧化物半导体膜的第一热处理能够在将氧化物半导体膜处理成岛状氧化物半导体层103之前对氧化物半导体膜来执行。在该情况下，在第一热处理之后，衬底从加热设备中取出，并且经受光刻步骤。
在这里，描述分析已经脱氢的氧化物半导体层中的氢浓度以及尚未脱氢的氧化物半导体层中的氢浓度的结果。图3A是分析中使用的样品的示意截面结构图。氧氧化物绝缘层401通过等离子体CVD方法在玻璃衬底400之上形成，以及In-Ga-Zn-O基氧化物半导体层402在氧氧化物绝缘层401之上形成为大约40nm的厚度。此样品分为两个样品：一个尚未脱氢，而另一个通过GRTA方法、在氮气氛中以650℃脱氢6分钟。通过测量各样品的氧化物半导体层中的氢浓度来检查通过热处理进行脱氢的效果。
氧化物半导体层中的氢浓度通过二次离子质谱法(SIMS)来测量。图3B是示出沿氧化物半导体层的厚度方向的氢浓度的分布的SIMS分析结果的图表。横轴表示离样品表面的深度，并且深度为0nm的左端对应于样品的最外面的表面(氧化物半导体层的最外面的表面)。图3A中的分析方向403示出执行SIMS分析的方向。沿从氧化物半导体层的最外面的表面到玻璃衬底400的方向来执行分析。也就是说，沿从图3B的横轴的左端至其右端的方向来执行分析。图3B的纵轴是表示在样品的某个深度的氢浓度和氧的离子强度的对数轴。
图3B中，氢浓度分布曲线412是尚未脱氢的氧化物半导体层中的氢浓度分布曲线，而氢浓度分布曲线413是通过热处理来脱氢的氧化物半导体层中的氢浓度分布曲线。氧离子强度分布曲线411示出在测量氢浓度分布曲线412中得到的氧的离子强度。氧离子强度分布曲线411没有极大地改变并且基本上是恒定的，这表示SIMS分析被正确地执行。虽然未示出，当测量氢浓度分布曲线413时，也测量氧的离子强度，其基本上也是恒定的。使用借助于与样品相似的In-Ga-Zn-O基氧化物半导体层所形成的参考样品来量化氢浓度分布曲线412和氢浓度分布曲线413。
已知的是，在SIMS分析中，难以得到样品表面附近或者因其原理而使用不同材料所形成的层叠膜之间的界面附近的准确数据。在这个分析中，由于样品中从最外面的表面到大约15nm的深度的区域中的数据可能是不准确的，所以评估其深度超过15nm的区域中的分布。
从氢浓度分布412发现，氢以大约大于或等于3×1020原子/cm3且小于或等于5×1020原予/cm3包含在没有脱氢的氧化物半导体层中，并且平均氢浓度大约为4×1020原子/cm3。从氢浓度分布413发现，氧化物半导体层中的平均氢浓度能够通过脱氢来降低到大约2×1019原子/cm3。
这个分析表明，通过热处理所执行的脱氢能够降低氧化物半导体层中的氢浓度，并且通过GRTA方法在氮气氛中以650℃来执行6分钟的脱氢能够将氧化物半导体层中的氢浓度降低到十分之一或更小。
随后，用于形成源电极层和漏电极层的导电膜在栅极绝缘层102和氧化物半导体层103之上形成。
用于形成源电极层和漏电极层的导电膜能够使用金属导电膜、按照与栅电极层101相似的方式来形成。作为金属导电膜的材料，优选使用从下列项中选取的元素：Al、Cr、Cu、Ta、Ti、Mo和W，包含任意这些元素作为成分的合金，组合地包含任意这些元素的合金；等等。例如，铝层层叠在钛层之上并且钛层层叠在铝层之上的三层结构或者铝层层叠在钼层之上并且钼层层叠在铝层之上的三层结构是优选的。不用说，金属导电膜可具有单层结构、两层结构或者四层或更多层的成层结构。
用于形成源电极层和漏电极层的导电膜经受使用光掩模的光刻步骤，使得形成源电极层105a和漏电极层105b(参见图1B)。另外，此时还蚀刻氧化物半导体层103的一部分，使得氧化物半导体层103具有沟槽(凹陷部分)。
用于形成源电极层105a和漏电极层105b的抗蚀剂掩模可通过喷墨方法来形成。当抗蚀剂掩模通过喷墨方法来形成时，因为没有使用光掩模，所以能够降低制造成本。
另外，具有比氧化物半导体层103更低的电阻的氧化物导电层可在氧化物半导体层103与源电极层105a和/或漏电极层105b之间形成。这种成层结构能够改进薄膜晶体管的耐受电压。具体来说，具有低电阻的氧化物导电层中的载流子浓度优选地是在1×1020/cm3至1×1021/cm3的范围之内。
随后，形成保护绝缘层107，保护绝缘层107覆盖栅极绝缘层102、氧化物半导体层103、源电极层105a和漏电极层105b，并且与氧化物半导体层103的一部分相接触(参见图1C)。保护绝缘层107能够适当地使用诸如CVD方法或溅射方法之类的防止诸如水或氢之类的杂质进入保护绝缘层107的方法来形成为至少1nm的厚度。在这里，保护绝缘层107通过溅射方法来形成。形成为与氧化物半导体层103的一部分相接触的保护绝缘层107没有包含诸如水分、氢离子和OH-之类的杂质，并且使用阻止它们从外部进入的无机绝缘膜来形成。具体来说，能够使用氧化硅膜、氮氧化硅膜、氮化硅膜、氧化铝膜、氧氮化铝膜或者氮化铝膜。
备选地，保护绝缘层107可具有这样一种结构，使得氮化硅膜或氮化铝膜层叠在氧化硅膜、氮氧化硅膜、氧化铝膜或氧氮化铝膜之上。氮化硅膜是优选的，因为它没有包含诸如水分、氢离子或OH-之类的杂质，并且有效地阻止杂质从外部进入。
在沉积保护绝缘层107时的衬底温度可在室温至300℃(包括两端)的范围之内。通过溅射方法形成氧化硅膜能够在稀有气体(通常为氩)气氛、氧气氛或者包含稀有气体(通常为氩)和氧的气氛中执行。作为靶，能够使用氧化硅靶或硅靶。例如，借助于硅靶，氧化硅膜能够通过溅射方法、在包含氧和氮的气氛中形成。
然后，执行第二热处理。第二热处理在大于或等于100℃且小于或等于第一热处理的温度下执行。例如，将衬底放入作为一种热处理设备的电炉中，并且在氮气氛中执行热处理。第二热处理可在任何时间执行，只要在形成保护绝缘层107之后执行。
通过上述过程，能够形成具有下列结构的沟道蚀刻薄膜晶体管150：栅电极层101设置在作为具有绝缘表面的衬底的衬底100之上，栅极绝缘层102设置在栅电极层101之上，氧化物半导体层103设置在栅极绝缘层102之上，源电极层105a和漏电极层105b设置在氧化物半导体层103之上，以及设置与氧化物半导体层103的一部分相接触并且覆盖栅极绝缘层102、氧化物半导体层103以及源电极层105a和漏电极层105b的保护绝缘层107(参见图1D)。
图1E是本实施例中所述的薄膜晶体管150的顶视图。图1D示出沿图1E的线X1-X2所截取的截面结构。图1E中，L表示沟道长度，以及W表示沟道宽度。另外，A表示其中氧化物半导体层103没有与源电极层105a或漏电极层105b重叠的区域沿与沟道宽度方向平行的方向的长度。Ls表示源电极层105a与栅电极层101重叠的部分的长度，以及Ld表示漏电极层105b与栅电极层101重叠的部分的长度。
在本实施例中，虽然作为薄膜晶体管150描述具有单栅结构的薄膜晶体管，但是能够根据需要来形成具有包括多个沟道形成区的多栅结构的薄膜晶体管或者具有其中第二栅电极层设置在保护绝缘层107之上的结构的薄膜晶体管。
在本实施例中描述了沟道蚀刻薄膜晶体管150的制造方法；但是，本实施例的结构并不局限于此。图2A所示的底栅底部接触(inverted coplanar：反向共面)薄膜晶体管160、图2B所示的包括沟道保护层110的沟道保护(沟道阻止)薄膜晶体管170等能够使用与薄膜晶体管150相似的材料和方法来形成。图2C示出沟道蚀刻薄膜晶体管的另一个示例。图2C所示的薄膜晶体管180具有一种结构，其中栅电极层101的端部延伸到氧化物半导体层103的端部之外。
注意，将薄膜晶体管150的沟道长度L(图1E中的L)定义为源电极层105a与漏电极层105b之间的距离，以及将沟道保护薄膜晶体管170的沟道长度定义为沟道保护层沿与载流子流动方向平行的方向的宽度。
按照本实施例，能够形成包括氧化物半导体层的薄膜晶体管，其中以其形成沟道的阈值电压尽可能地接近0V。
另外，当薄膜晶体管的沟道长度为3μm至10μm(包括两端)或者1.5μm至100μm(包括两端)时，薄膜晶体管的阈值电压的变化量在室温至180℃(包括两端)的工作温度范围中能够小于或等于3V、特别地小于或等于1.5V。
此外，薄膜晶体管的阈值电压的变化量在-25℃至150℃(包括两端)的工作温度范围中能够小于或等于3V、特别地小于或等于1.5V。
本实施例可适当地结合其它实施例中所述的结构来实现。
现在描述在室温至180℃(包括两端)的环境下的薄膜晶体管的特性的评估结果和二维器件模拟。对于以上所述使用具有图29A所示的成层结构的薄膜晶体管。图29A示出薄膜晶体管850的截面结构。
钨层作为栅电极层802在玻璃衬底801之上形成为100nm的厚度，氧氮化物层作为栅极绝缘层803在栅电极层802之上形成为100nm的厚度，In-Ga-Zn-O基氧化物半导体层804在栅极绝缘层803之上形成为50nm的厚度，以及钛层作为源电极层805和漏电极层806在氧化物半导体层804之上形成。按照这种方式来制造薄膜晶体管850。注意，薄膜晶体管850的沟道长度L为10μm，以及沟道宽度W为100μm。
然后，测量薄膜晶体管850的电流对电压特性，同时在测量中按如下所述来改变衬底温度(工作温度)：室温(25℃)、40℃、60℃、85℃、100℃、120℃、140℃、160℃和180℃。通过将源极与漏极之间的电压(以下称作漏极电压或Vd)设置为10V，并且通过将源极与栅极之间的电压(以下称作栅极电压或Vg)从-10V转变成10V，来测量电流对电压特性。这样，得到示出相对于栅极电压的变化的漏极电流的变化的薄膜晶体管的Vg-Id曲线。
图29B示出在这个测量中得到的Vg-Id曲线。图29B中，曲线811是当测量中的衬底温度为室温(25℃)时的Vg-Id曲线。随着测量中的衬底温度上升，Vg-Id曲线依次沿图29B的左方向、即Vg的负方向偏移。虽然并非所有Vg-Id曲线都通过参考标号来表示，但是最左边的曲线818是衬底温度为180℃时的Vg-Id曲线。按照图29B，我们发现，当比较室温(25℃)下的阈值电压和180℃下的阈值电压时，阈值电压改变5V或更多。
假定图29B所示的阈值电压的变化通过因温度引起的电子的激发而引起，通过二维器件模拟来再现此变化。采用Silvaco Data Systems Inc生产的器件模拟器“ATLAS”来执行模拟。假定氧化物半导体层的带隙(Eg)和电子迁移率(μn)为3.05eV和15cm2/Vs，并且具有与薄膜晶体管850相同结构的底栅TFT用于模拟：在这种条件下计算电流对电压特性。
图29C示出通过模拟来再现的Vg-Id曲线。曲线821是对于室温(25℃)的Vg-Id曲线，以及曲线828是对于180℃的Vg-Id曲线。图29B中的实际测量值在图29C中很好地再现。
图29D示出通过模拟结果得到的氧化物半导体层中的状态密度。横轴表示氧化物半导体的带隙，以及纵轴表示状态密度。图29D中，曲线831和曲线832表明带隙中的施主能级密度的分布，以及曲线833表明带隙中的受主能级密度的分布。
曲线831表明，施主能级密度从导带广泛地分布到带隙的深部，以及曲线832表明，施主能级密度在导带附近的极窄范围中分布，并且具有极锐的峰值。曲线831可源自氧缺陷，以及曲线832可源自氢。
然后，制造与图29B中所得到的不同的样品，并且在0℃至150℃(包括两端)的环境下测量薄膜晶体管的特性的变化。基于测量结果，按如下所述来调查阈值电压的温度相关性。
通过经由溅射方法形成厚度为300nm、以使得覆盖具有图29A所示的成层结构的薄膜晶体管的氧化硅膜，来制造样品，并且测量样品的电流对电压特性。注意，薄膜晶体管的沟道长度L为3μm，以及沟道宽度W为50μm。
然后，测量薄膜晶体管850的电流对电压特性，同时在测量中按如下所述来改变衬底温度(工作温度)：0℃、室温(25℃)、50℃、100℃和150℃。通过将漏极电压Vd设置为10V，并且通过将栅极电压Vg从-20V转变成20V，来测量电流对电压特性。这样，得到示出相对于栅极电压Vg的变化的漏极电流Id的变化的薄膜晶体管的Vg-Id曲线。
图30示出在此测量中得到的Vg-Id曲线。图30中，曲线911是当测量中的衬底温度为0℃时的Vg-Id曲线。随着测量中的衬底温度上升，Vg-Id曲线沿图30的左方向、即Vg的负方向偏移。位于左边的这样得到的曲线918是当衬底温度为150℃时的Vg-Id曲线。
图31A是示出从Vg-Id曲线所得到的Vth(阈值电压)的表。图31A中，底部单元格中的Vth的变化量是0℃的Vth与150℃的Vth之间的差。
图31B是基于图31A的图表。横轴上的测量温度是测量薄膜晶体管的电流对电压特性中的衬底温度(工作温度)，以及纵轴上的Vth是各衬底温度下的阈值电压。
按照图31A，我们发现，当比较0℃的Vth和150℃的Vth时，阈值电压的变化量能够小至大约1.5V。
按照如下所述来调查阈值电压(Vth)的温度相关性。
费米能级随温度变得更高而接近本征费米能级。反相阈值电压表示为费米电势的函数，如等式(1)所示。将费米电势定义为本征费米能级与费米能级之间的差(等式2)。也就是说，当可能为n型或p型的半导体用于沟道时，阈值电压取决于温度。
[等式1]
[等式2]
例如，在p型半导体用于沟道的n型Si晶体管中，φF在温度变得更高时接近零，使得阈值电压负向偏移。注意，当沟道为i型(本征)时，阈值电压没有偏移。
在具有图30所示的测量结果的薄膜晶体管中，阈值电压在衬底温度升高时负向偏移。一般来说，氧化物半导体不太可能是p型，而可能是n型。当假定用于形成沟道的氧化物半导体为n型时，费米能级相反地改变(当沟道为n型时，阈值电压应当正向偏移)。因此，需要想出与费米能级不同的机制，作为氧化物半导体的阈值电压变化的原因。
以上论述是假定在理想的单晶半导体中的近似解，应当考虑因各种能级而引起的晶体缺陷或温度相关性。在示出氧化物半导体的温度相关性的Vg-Id曲线中，电流量在阈值区域中显著增加。一般来说，缺陷经常假定为控制那个区域中的电流量的机制。具体来说，在具有非晶状态的氧化物半导体的情况下，缺陷能级一般表示为具有分布的函数。
其沟道使用氧化物半导体来形成的薄膜晶体管的Vth的温度相关性通过计算来再现。图32A和图32B各示出计算中使用的结构。在计算中使用包括使用氧氮化硅膜所形成的100nm厚的栅极绝缘层702以及使用氧化物半导体在栅电极层701之上形成的30nm厚的沟道703的反交错薄膜晶体管。在薄膜晶体管中，沟道长度L为3μm，以及沟道宽度为20μm(L/W＝3/20μm)。假定两种TFT：具有图32A中的结构的TFT，其中不仅沟道703而且整个氧化物半导体层为i型；以及具有图32B的结构的TFT，其包括i型沟道703以及源电极层704a和漏电极层704b下面的N+区域705a和705b。在图32B的结构中，施主(Nd)的浓度在N+区域705a和705b中假定为1×1019/cm3。氧化物半导体的带隙Eg设置为3.15eV，电子亲合势χ设置4.3eV，以及介电常数设置为15。此外，用于源电极层和漏电极层704b和704a的金属的功函数设置为4.3eV，这与氧化物半导体的电子亲合势相同。
另外，假定缺陷能级极大地影响非晶半导体的温度相关性，并且在计算中假定作为图29D的曲线833的带隙中的受主能级密度的分布。计算结果如图33A至图33D所示。图33A至图33D示出在施主能级密度的分布被假定的情况下以及在没有被假定的情况下对图32A的结构和图32B的结构执行计算的结果。此外，在图33A至图33D中，示出通过使温度从0℃上升到150℃以及因该上升而引起的Vth的变化(ΔVth)所得到的Vg-Id曲线。图33A示出在图32A的结构中没有假定受主能级密度的分布的情况下的计算结果。图33B示出在图32B的结构中没有假定受主能级密度的分布的情况下的计算结果。图33C示出在图32A的结构中假定受主能级密度的分布的情况下的计算结果。图33D示出在图32B的结构中假定受主能级密度的分布的情况下的计算结果。
当没有假定带隙中的受主能级密度的分布时，按照图33A和图33B的结果，因温度变化而引起的Vth的变化在图32A的结构和图32B的结构中均大约为0.1V。按照费米-狄拉克统计，当温度从0℃上升到150℃时，本征载流子浓度增加大约11位。本征载流子浓度(ni)的增加按照等式(3)来增加载流子(电子)。
[等式3]
因此，对于在沟道中诱发载流子仅需要低栅极电压，并且Vth负向偏移。偏移量对应于0.1V。
当假定带隙中的受主能级密度的分布时，即，按照图33C和图33D的结果，则ΔVth增加，并且在图32A的结构和图32B的结构中均在计算中得到接近实际测量结果的值。甚至当假定氧化物半导体为本征时，在带隙中存在受主能级密度的分布时也可观测到温度相关性。
通过假定带隙中的受主能级密度的分布，捕捉载流子(电子)，但是通过提高温度来释放所捕捉的载流子；因此，沟道中的载流子浓度增加，并且Vth负向偏移。虽然氧化物半导体基本上为本征，但是受主能级密度的分布可能引起Vth的温度相关性。
在将图32A的结构的结果与图32B的结构的结果进行比较时，它们之间没有差异。由于计算中使用的TFT的沟道长度L为3μm，所以N+区域的影响较小。
[实施例2]
在本实施例中，下面将描述一个示例，其中驱动器电路的至少一部分和设置在像素部分中的薄膜晶体管在一个衬底之上形成。
设置在像素部分中的薄膜晶体管按照实施例1来形成。实施例1中所述的薄膜晶体管是n沟道TFT，并且因此，驱动器电路之中包括n沟道TFT的驱动器电路的一部分在与像素部分的薄膜晶体管相同的衬底之上形成。
图7A示出有源矩阵显示装置的框图的一个示例。在显示装置的衬底5300之上，设置像素部分5301、第一扫描线驱动器电路5302、第二扫描线驱动器电路5303和信号线驱动器电路5304。在像素部分5301中，设置从信号线驱动器电路5304所延伸的多个信号线，并且设置从第一扫描线驱动器电路5302和第二扫描线驱动器电路5303所延伸的多个扫描线。注意，各包括显示元件的像素以矩阵设置在扫描线和信号线彼此相交的区域中。此外，显示装置中的衬底5300通过诸如柔性印刷电路(FPC)之类的连接部分连接到定时控制电路5305(又称作控制器或控制器IC)。
图7A中，第一扫描线驱动器电路5302、第二扫描线驱动器电路5303和信号线驱动器电路5304设置在与像素部分5301相同的衬底5300之上。相应地，诸如设置在外部的驱动器电路之类的组件的数量减少，使得能够实现成本的降低。此外，如果驱动器电路设置在衬底5300外部，则布线需要延长，并且布线的连接数量会增加，但是通过将驱动器电路设置在衬底5300之上，布线的连接数量能够减少。相应地，能够实现可靠性和成品率的提高。
注意，定时控制电路5305例如向第一扫描线驱动器电路5302提供第一扫描线驱动器电路启动信号(GSP1)(启动脉冲)和扫描线驱动器电路时钟信号(GCK1)。定时控制电路5305例如向第二扫描线驱动器电路5303提供第二扫描线驱动器电路启动信号(GSP2)(又称作启动脉冲)和扫描线驱动器电路时钟信号(GCK2)。例如，定时控制电路5305向信号线驱动器电路5304提供信号线驱动器电路启动信号(SSP)、信号线驱动器电路时钟信号(SCK)、视频信号数据(DATA)(又简单地称作视频信号)和闩锁信号(LAT)。注意，时钟信号可以是其周期不同的多个时钟信号，或者可连同反相时钟信号(CKB)一起提供。注意，有可能省略第一扫描线驱动电路5302和第二扫描线驱动电路5303其中之一。
图7B示出一种结构，其中具有较低驱动频率的电路(例如第一扫描线驱动器电路5302和第二扫描线驱动器电路5303)在其中形成像素部分5301的衬底5300之上形成，并且信号线驱动器电路5304在与其中形成像素部分5301的衬底5300不同的衬底之上形成。通过这种结构，在衬底5300之上形成的驱动器电路能够由场效应迁移率比使用单晶半导体所形成的晶体管要低的薄膜晶体管来构成。相应地，能够实现显示装置的尺寸的增加、步骤数量的减少、成本的降低、成品率的提高等等。
实施例1中所述的薄膜晶体管是n沟道TFT。参照图8A和图8B，描述使用n沟道TFT所形成的信号线驱动器电路的结构的示例和操作。
信号线驱动器电路包括移位寄存器5601和开关电路5602。开关电路5602包括多个开关电路5602_1至5602_N(N为自然数)。开关电路5602_1至5602_N各包括多个薄膜晶体管5603_1至5603_k(k为自然数)。将描述其中薄膜晶体管5603_1至5603_k是n沟道TFT的示例。
通过使用开关电路5602_1作为示例来描述信号线驱动器电路的连接关系。薄膜晶体管5603_1至5603_k的第一端子分别连接到布线5604_1至5604_k。薄膜晶体管5603_1至5603_k的第二端子分别连接到信号线S1至Sk。薄膜晶体管5603_1至5603_k的栅极连接到布线5604_1。
移位寄存器5601具有向布线5605_1至5605_N依次输出H电平信号(又称作H信号或者高电源电位电平)以及依次选择开关电路5602_1至5602_N的功能。
开关电路5602_1具有控制布线5604_1至5604_k与信号线S1至Sk之间的电连续性(第一端子与第二端子之间的电连续性)的功能，即，控制是否向信号线S1至Sk提供布线5604_1至5604_k的电位的功能。这样，开关电路5602_1用作选择器。此外，薄膜晶体管5603_1至5603_k各具有控制布线5604_1至5604_k与其相应信号线S1至Sk之间的电连续性的功能，即，向其相应信号线S1至Sk提供布线5604_1至5604_k的电位的功能。这样，薄膜晶体管5603_1至5603_k的每个用作开关。
注意，将视频信号数据(DATA)输入到布线5604_1至5604_k的每个。在许多情况下，视频信号数据(DATA)是与图像数据或图像信号对应的模拟信号。
接下来，参照图8B的时序图来描述图8A中的信号线驱动器电路的操作。图8B示出信号Sout_1至Sout_N和信号Vdata_1至Vdata_k的示例。信号Sout_1至Sout_N是移位寄存器5601的输出信号的示例，以及信号Vdata_1至Vdata_k是输入到布线5604_1至5604_k的信号的示例。注意，信号线驱动器电路的一个操作期间对应于显示装置中的一个栅极选择期间。例如，一个栅极选择期间分为期间T1至TN。期间T1至TN是用于将视频信号数据(DATA)写到属于所选行的像素的期间。
注意，在本实施例中，为了简洁起见，附图等所示的各结构中的信号波形失真等在一些情况下被放大。因此，本实施例不一定局限于附图等所示的标度。
在期间T1至TN中，移位寄存器5601向布线5605_1至5605_N依次输出H电平信号。例如，在期间T1，移位寄存器5601向布线5605_1输出高电平信号。然后，薄膜晶体管5603_1至5603_k导通，使得布线5604_1至5604_k和信号线S1至Sk具有电连续性。在这种情况下，Data(S1)至Data(Sk)分别输入到布线5604_1至5604_k。Data(S1)至Data(Sk)分别通过薄膜晶体管5603_1至5603_k输入到所选行中的第一至第k列的像素。这样，在期间T1至TN中，视频信号数据(DATA)依次写到所选行中的k列的像素。
通过将视频信号数据(DATA)写到多列的像素，能够减少视频信号数据(DATA)的数量或者布线的数量。因此，能够减少连到外部电路的连接的数量。通过将视频信号写到多列的像素，能够延长写入时间，并且能够防止视频信号的不充分写入。
注意，包括实施例1中所述的薄膜晶体管的电路能够用作移位寄存器5601和开关电路5602。在该情况下，移位寄存器5601能够仅由n沟道晶体管或者仅由p沟道晶体管来构成。
接下来描述的是扫描线驱动器电路的结构。扫描线驱动器电路包括移位寄存器。另外，在一些情况下，扫描线驱动器电路可包括电平移位器、缓冲器等。在扫描线驱动电路中，当时钟信号(CK)和起始脉冲信号(SP)输入到移位寄存器时，生成选择信号。所生成的选择信号由缓冲器来缓冲和放大，并且将所产生的信号提供给对应扫描线。一行的像素中的晶体管的栅电极连接到扫描线。由于一行的像素中的晶体管必须同时导通，所以使用能够提供大电流的缓冲器。
参照图9A至图9D以及图10A和图10B来描述用于扫描线驱动器电路和/或信号线驱动器电路的一部分的移位寄存器的一个实施例。
参照图9A至图9D以及图10A和图10B来描述扫描线驱动器电路和/或信号线驱动器电路的移位寄存器。移位寄存器包括第一至第N脉冲输出电路10_1至10_N(N为自然数并且大于或等于3)(参见图9A)。在图9A所示的移位寄存器中，第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4分别从第一布线11、第二布线12、第三布线13和第四布线14提供给第一至第N输出电路10_1至10_N。启动脉冲SP1(第一启动脉冲)从第五布线15输入到第一脉冲输出电路10_1。来自前级的脉冲输出电路的信号(又称作前级信号Out(n-1)(n是大于或等于2的自然数))输入到第二和后级的第n脉冲输出电路10_n(n为大于或等于2且小于或等于N的自然数)。另外，来自第一脉冲输出电路10_1两级之后的第三脉冲输出电路101_3的信号输入到第一脉冲输出电路10_1。类似地，来自第n脉冲输出电路10_n两级之后的第(n+2)脉冲输出电路10_(n+2)的信号(又称作后级信号OUT(n+2))输入到第二或后级的第n脉冲输出电路10_n。因此，从各级的脉冲输出电路，输出将要输入到下一级的脉冲输出电路和/或前级之前的级的脉冲输出电路的第一输出信号(OUT(1)(SR)至OUT N(SR))以及输入到不同布线的第二输出信号(OUT(1)至OUT(N))等。注意，例如，由于后一级信号OUT(n+2)没有输入到如图9A所示的移位寄存器的最后两级，所以第二启动脉冲SP2和第三启动脉冲SP3可输入到最后两级的脉冲输出电路。
注意，时钟信号(CK)是以恒定间隔重复地变为H电平和L电平(又称作L信号或者低电源电位电平)的信号。第一至第四时钟信号(CK1)至(CK4)依次延迟1/4周期。在本实施例中，通过使用第一至第四时钟信号(CK1)至(CK4)，执行脉冲输出电路的驱动的控制等。注意，在一些情况下，取决于时钟信号输入到其中的驱动器电路，时钟信号又称作GCK或SCK；在以下描述中，时钟信号称作CK。
第一至第N脉冲输出电路10_1至10_N的每个包括第一输入端子21、第二输入端子22、第三输入端子23、第四输入端子24、第五输入端子25、第一输出端子26以及第二输出端子27(参见图9B)。第一输入端子21、第二输入端子22和第三输入端子23电连接到第一至第四布线11至14的任一个。例如，图9A中，第一脉冲输出电路10_1的第一输入端子21电连接到第一布线11，第一脉冲输出电路10_1的第二输入端子22电连接到第二布线12，以及第一脉冲输出电路10_1的第三输入端子23电连接到第三布线13。另外，第二脉冲输出电路10_2的第一输入端子21电连接到第二布线12，第二脉冲输出电路10_2的第二输入端子22电连接到第三布线13，以及第二脉冲输出电路10_2的第三输入端子23电连接到第四布线14。
在第一脉冲输出电路10_1中，第一时钟信号CK1输入到第一输入端子21，第二时钟信号CK2输入到第二输入端子22，第三时钟信号CK3输入到第三输入端子23，启动脉冲SP1输入到第四输入端子24，后一级信号OUT(3)(SR)输入到第五输入端子25，第一输出信号OUT(1)(SR)从第一输出端子26输出，以及第二输出信号OUT(1)从第二输出端子27输出。
在第一至第N脉冲输出电路10_1至10_N中，除了具有三个端子的薄膜晶体管之外，还能够使用具有四个端子的薄膜晶体管。图9C示出下面在附图等中使用的具有四个端子的薄膜晶体管28的符号。薄膜晶体管28是能够控制入(IN)端子与出(OUT)端子之间的电流的元件，其中具有输入到第一栅电极的第一控制信号G1以及输入到第二栅电极的第二控制信号G2。
通过为薄膜晶体管28的沟道形成区上面和下面的栅电极设置夹入上栅电极与沟道形成区之间以及下栅电极和沟道形成区之间的栅极绝缘膜，并且通过控制上栅电极的电位和/或下栅电极的电位，能够将图9C所示的薄膜晶体管28的阈值电压控制为预期电平。
接下来参照图9D来描述脉冲输出电路的特定电路结构的示例。
第一脉冲输出电路10_1包括第一至第十三晶体管31至43(参见图9D)。除了以上所述的第一至第五输入端子21至25、第一输出端子26和第二输出端子27之外，信号或电源电位还从提供第一高电源电位VDD的电源线51、提供第二高电源电位VCC的电源线52以及提供低电源电位VSS的电源线53提供给第一至第十三晶体管31至43。图9D中的电源线的电源电位的关系如下：第一电源电位VDD高于或等于第二电源电位VCC，以及第二电源电位VCC高于第三电源电位VSS。第一至第四时钟信号(CK1)至(CK4)是以恒定间隔重复地变为H电平和L电平的信号。当时钟信号处于H电平时，电位为VDD，而当时钟信号处于L电平时，电位为VSS。注意，当电源线51的电位VDD设置为高于电源线52的电位VCC时，施加到晶体管的栅电极的电位能够保持较低，而没有不利地影响操作；因此，能够减小晶体管的阈值电压的偏移，并且能够抑制劣化。注意，如图9D中那样，图9C所示的具有四个端子的薄膜晶体管28优选地用作第一至第十三晶体管31至43之中的第一晶体管31和第六至第九晶体管36至39。第一晶体管31和第六至第九晶体管36至39需要根据栅电极的控制信号来切换用作源极或漏极的一个电极与其连接的结点的电位，并且能够通过对输入到栅电极的控制信号的快速响应(导通电流的陡峭上升)来减少脉冲输出电路的故障。通过使用图9C所示的具有四个端子的薄膜晶体管28，能够控制阈值电压，并且能够进一步减少脉冲输出电路的故障。注意，虽然第一控制信号G1和第二控制信号G2在图9D中是相同控制信号，但是第一控制信号G1和第二控制信号G2可以是不同的控制信号。
图9D中，第一晶体管31的第一端子电连接到电源线51，第一晶体管31的第二端子电连接到第九晶体管39的第一端子，以及第一晶体管31的栅电极(第一栅电极和第二栅电极)电连接到第四输入端子24。第二晶体管32的第一端子电连接到电源线53，第二晶体管32的第二端子电连接到第九晶体管39的第一端子，以及第二晶体管32的栅电极电连接到第四晶体管34的栅电极。第三晶体管33的第一端子电连接到第一输入端子21，以及第三晶体管33的第二端子电连接到第一输入端子26。第四晶体管34的第一端子电连接到电源线53，以及第四晶体管34的第二端子电连接到第一输出端子26。第五晶体管35的第一端子电连接到电源线53，第五晶体管35的第二端子电连接到第二晶体管32的栅电极和第四晶体管34的栅电极，以及第五晶体管35的栅电极电连接到第四输入端子24。第六晶体管36的第一端子电连接到电源线52，第六晶体管36的第二端子电连接到第二晶体管32的栅电极和第四晶体管34的栅电极，以及第六晶体管36的栅电极(第一栅电极和第二栅电极)电连接到第五输入端子25。第七晶体管37的第一端子电连接到电源线52，第七晶体管37的第二端子电连接到第八晶体管38的第二端子，以及第七晶体管37的栅电极(第一栅电极和第二栅电极)电连接到第三端子23。第八晶体管38的第一端子电连接到第二晶体管32的栅电极和第四晶体管34的栅电极，以及第八晶体管38的栅电极(第一栅电极和第二栅电极)电连接到第二输入端子22。第九晶体管39的第一端子电连接到第一晶体管31的第二端予和第二晶体管32的第二端子，第九晶体管39的第二端子电连接到第三晶体管33的栅电极和第十晶体管40的栅电极，以及第九晶体管39的栅电极(第一栅电极和第二栅电极)电连接到电源线52。第十晶体管40的第一端子电连接到第一输入端子21，第十晶体管40的第二端子电连接到第二输出端子27，以及第十晶体管40的栅电极电连接到第九晶体管39的第二端子。第十一晶体管41的第一端子电连接到电源线53，第十一晶体管41的第二端子电连接到第二输出端子27，以及第十一晶体管41的栅电极电连接到第二晶体管32的栅电极和第四晶体管34的栅电极。第十二晶体管42的第一端子电连接到电源线53，第十二晶体管42的第二端子电连接到第二输出端子27，以及第十二晶体管42的栅电极电连接到第七晶体管37的栅电极(第一栅电极和第二栅电极)。第十三晶体管43的第一端子电连接到电源线53，第十三晶体管43的第二端子电连接到第一输出端子26，以及第十三晶体管43的栅电极电连接到第七晶体管37的栅电极(第一栅电极和第二栅电极)。
图9D中，其中第三晶体管33的栅电极、第十晶体管40的栅电极和第九晶体管39的第二端子相互连接的部分称作结点A。其中第二晶体管32的栅电极、第四晶体管34的栅电极、第五晶体管35的第二端子、第六晶体管36的第二端子、第八晶体管38的第一端子和第十一晶体管41的栅电极相互连接的部分称作结点B。
图10A示出在图9D所示的脉冲输出电路应用于第一脉冲输出电路10_1的情况下输入到第一至第五输入端子21至25以及从第一和第二输出端子26和27输出的信号。
具体来说，第一时钟信号CK1输入到第一输入端子21，第二时钟信号CK2输入到第二输入端子22，第三时钟信号CK3输入到第三输入端子23，启动脉冲输入到第四输入端子24，后级信号OUT(3)输入到第五输入端子25，第一输出信号OUT(1)(SR)从第一输出端子26输出，以及第二输出信号OUT(1)从第二输出端子27输出。
注意，薄膜晶体管是具有栅极、漏极和源极至少三个端子的元件。薄膜晶体管具有一种半导体，其中沟道区在与栅极重叠的区域中形成，并且通过沟道区在漏极与源极之间流动的电流能够通过控制栅极的电位来控制。在这里，由于薄膜晶体管的源极和漏极可根据晶体管的结构、操作条件等等而互换，所以难以定义哪一个是源极或漏极。因此，在一些情况下，用作源极或漏极的区域不称作源极或漏极。在这种情况下，例如，源极和漏极其中之一可称作第一端子，而另一个可称作第二端子。
注意，在图9D和图10A中，还可设置用于通过使结点A进入浮动状态来执行自举操作(bootstrap operation)的电容器。还可设置其一个电极电连接到结点B的电容器，以便保持结点B的电位。
图10B是包括图10A所示的多个脉冲输出电路的移位寄存器的时序图。注意，当移位寄存器包含在扫描线驱动器电路中时，图10B中的期间61对应于垂直回扫期间，并且期间62对应于栅极选择期间。
注意，如图10A所示，当设置第二电源电位VCC施加到其栅极的第九晶体管39时，在自举操作之前或之后存在下列优点。
在没有设置第二电位VCC施加到其栅电极的第九晶体管39的情况下，当结点A的电位因自举操作而增加时，作为第一晶体管31的第二端子的源极的电位增加到比第一电源电位VDD高的值。然后，第一晶体管31的第一端子、即电源线51侧的端子成为或用作源极。因此，在第一晶体管31中，施加大偏压，并且因此相当大的应力施加在栅极与源极之间以及栅极与漏极之间，这会引起晶体管的劣化。通过设置第二电源电位VCC施加到其栅电极的晶体管39，结点A的电位通过自举操作来升高，但是同时能够防止第一晶体管31的第二端子的电位的增加。换言之，通过设置第九晶体管39，施加在第一晶体管31的栅极与源极之间的负偏压能够降低。相应地，通过本实施例中的电路结构，施加在第一晶体管31的栅极与源极之间的负偏压能够降低，使得因应力而引起的第一晶体管31的劣化能够进一步抑制。
注意，第九晶体管39可设置成使得采用第一端子和第二端子连接在第一晶体管31的第二端子与第三晶体管33的栅极之间。此外，在本实施例中，当包括多个脉冲输出电路的移位寄存器包含在具有比扫描线驱动器电路更大数量的级的信号线驱动器电路时，第九晶体管39能够省略，这对于减少晶体管的数量而是有利的。
注意，当氧化物半导体用于第一至第十三晶体管31至43的半导体层时，薄膜晶体管的截止电流能够降低，导通电流和场效应迁移率能够增大，并且劣化程度能够降低，由此电路的故障能够减少。此外，通过将高电位施加到栅电极所导致的使用氧化物半导体的晶体管的劣化程度比使用非晶硅的晶体管小。因此，甚至当第一电源电位VDD提供给对其提供第二电源电位VCC的电源线时，能够执行类似操作，并且能够减少设置在电路中的电源线的数量，使得能够使电路小型化。
注意，即使布线连接改变成使得通过第三输入端子23提供给第七晶体管37的栅电极(第一栅电极和第二栅电极)的时钟信号以及通过第二输入端子22提供给第八晶体管38的栅电极(第一栅电极和第二栅电极)的时钟信号分别是通过第二输入端子提供给第七晶体管37的栅电极(第一栅电极和第二栅电极)的时钟信号以及通过第三输入端子23提供给第八晶体管38的栅电极(第一栅电极和第二栅电极)的时钟信号，也能够得到类似效果。注意，在图10A所示的移位寄存器中，在第七晶体管37和第八晶体管38均导通之后，第七晶体管37截止，而第八晶体管38仍然导通，然后，第七晶体管37仍然截止，而第八晶体管38截止。因此，通过第二输入端子22和第三输入端子23的电位的降低而引起的结点B的电位的降低由于第七晶体管37的栅电极的电位的降低以及第八晶体管38的栅电极的电位的降低而发生两次。另一方面，当图10A所示的移位寄存器中的第七晶体管37和第八晶体管38的状态改变成使得第七晶体管37和第八晶体管38均导通时，则第七晶体管37导通而第八晶体管38截止，然后，第七晶体管37和第八晶体管38截止，因第二输入端子22和第三输入端子23的电位的降低而引起的结点B的电位的下降仅通过第八晶体管38的栅电极的电位的降低引起一次。因此，优选的是，将时钟信号CK3从第三输入端子23提供给第七晶体管37的栅电极(第一栅电极和第二栅电极)以及将时钟信号CK2从第二输入端子22提供给第八晶体管38的栅电极(第一栅电极和第二栅电极)，以便减小结点B的电位的变化并且因而降低噪声。
这样，在第一输出端子26和第二输出端子27的电位保持在L电平的期间，H电平信号定期提供给结点B；因此，能够抑制脉冲输出电路的故障。
通过借助于实施例1中所述的用于制造薄膜晶体管的方法来制造上述驱动器电路中包含的薄膜晶体管，能够实现包含在驱动器电路部分中的薄膜晶体管的高速操作，使得能够降低功率消耗。
本实施例能够适当地结合其它实施例中所述的结构来实现。
[实施例3]
在本实施例中，将描述其中制造薄膜晶体管并且制造将薄膜晶体管用于像素部分和驱动器电路的具有显示功能的半导体器件(又称作显示装置)的情况。此外，驱动器电路的部分或全部能够借助于薄膜晶体管在与像素部分相同的衬底之上形成，由此能够得到面板上系统。
显示装置包括显示元件。作为显示元件，能够使用液晶元件(又称作液晶显示元件)或发光元件(又称作发光显示元件)。发光元件在其范畴内包括其亮度通过电流或电压来控制的元件，并且在其范畴内具体包括无机电致发光(EL)元件、有机EL元件等等。此外，能够使用其对比度通过电效应来改变、如电子墨水的显示介质。
另外，显示装置包括其中密封了显示元件的面板以及其中包括控制器的IC等安装到面板上的模块。液晶显示装置涉及在液晶显示装置的制造过程中完成显示元件之前的元件衬底的一个实施例，并且元件衬底配备有用于向多个像素的每个中的显示元件提供电流的部件。具体来说，元件衬底可处于其中仅设置显示元件的像素电极的状态、形成要作为像素电极的导电膜之后但在蚀刻导电膜以形成像素电极之前的状态或者任何其它状态。
注意，本说明书中的显示装置表示图像显示装置、显示装置或者光源(包括照明装置)。此外，显示装置在其范畴内包括下列模块：包括诸如柔性印刷电路(FPC)、带式自动接合(TAB)带或者带载封装(TCP)之类的连接器的模块；具有在其端部设置有印刷线路板的TAB带或TCP的模块；以及具有通过玻璃上芯片(COG)方法直接安装在显示元件上的集成电路(IC)的模块。
在本实施例中，作为本发明的一个实施例的半导体器件来描述液晶显示装置的一个示例。首先，参照图11A-1、图11A-2和图11B来描述作为半导体器件的一个实施例的液晶显示面板的外观和截面。图11A-1和图11A-2分别是面板的顶视图，其中在第一衬底4001之上形成的各包括In-Ga-Zn-O基非单晶膜的半导体层的高度可靠的薄膜晶体管4010和4011以及液晶元件4013采用密封剂4505密封在第一衬底4001与第二衬底4006之间。图11B对应于图11A-1和图11A-2的沿线M-N的截面图。
密封剂4005设置成使得包围设置在第一衬底4001之上的像素部分4002和扫描线驱动器电路4004。第二衬底4006设置在像素部分4002和扫描线驱动器电路4004之上。因此，像素部分4002和扫描线驱动器电路4004连同液晶层4008一起由第一衬底4001、密封剂4005和第二衬底4006来密封。使用单独准备的衬底之上的单晶半导体膜或多晶半导体膜来形成的信号线驱动器电路4003安装在与第一衬底4001之上的密封剂4005所包围的区域不同的区域中。
注意，没有具体限制单独形成的驱动器电路的连接方法，并且能够使用COG方法、导线接合方法、TAB方法等。图11A-1示出通过COG方法来安装信号线驱动器电路4003的一个示例，以及图11A-2示出通过TAB方法来安装信号线驱动器电路4003的一个示例。
此外，设置在第一衬底4001之上的像素部分4002和扫描线驱动器电路4004各包括多个薄膜晶体管。图11B示出像素部分4002中包含的薄膜晶体管4010以及扫描线驱动电路4004中包含的薄膜晶体管4011。在薄膜晶体管4010和4011之上设置绝缘层4020和4021。
在实施例1中描述的包括氧化物半导体层的高度可靠的薄膜晶体管能够用作薄膜晶体管4010和4011的每个。在本实施例中，薄膜晶体管4010和4011是n沟道薄膜晶体管。
导电层4040设置在与驱动电路的薄膜晶体管4011中的氧化物半导体层的沟道形成区重叠的绝缘层4021的一部分之上。导电层4040设置在与氧化物半导体层的沟道形成区重叠的位置处，由此能够减小在BT测试之前和之后的薄膜晶体管4011的阈值电压的变化量。导电层4040的电位可与薄膜晶体管4011的栅电极层的电位相同或不同。导电层4040还能够用作第二栅电极层。另外，导电层4040的电位可以是GND或0V，或者导电层4040可处于浮动状态。
液晶元件4013中包含的像素电极层4030电连接到薄膜晶体管4010。液晶元件4013的对电极层4031设置在第二衬底4006上。其中像素电极层4030、对电极层4031和液晶层4008相互重叠的部分对应于液晶元件4013。注意，像素电极层4030和对电极层4031分别配备有各用作取向膜的绝缘层4032和绝缘层4033，并且液晶层4008隔着绝缘层4032和绝缘层4033夹在像素电极层4030与对电极层4031之间。
注意，第一衬底4001和第二衬底4006能够由玻璃、金属(通常为不锈钢)、陶瓷或塑料来形成。作为塑料，能够使用玻璃纤维增强塑料(FRP)板、聚氟乙烯膜、聚酯膜或丙烯酸树脂膜。另外，能够使用具有其中铝箔夹在PVF膜或聚酯膜之间的结构的薄片。
隔离件4035是通过有选择地蚀刻绝缘膜所得到的柱状隔离件，并且被设置以便控制像素电极层4030与对电极层4031之间的距离(单元间隙)。备选地，可使用球形隔离件。另外，对电极层4031电连接到在与薄膜晶体管4010相同的衬底之上形成的公共电位线。借助于公共连接部分，对电极层4031和公共电位线能够通过设置在一对衬底之间的导电粒子相互电连接。注意，导电粒子包含在密封剂4005中。
另外，可使用不需要取向膜的呈现蓝相的液晶。蓝相是就在胆甾相在胆甾型液晶的温度增加的同时变成各向同性相之前生成的液晶相位之一。由于蓝相仅在窄温度范围中生成，所以包含大于或等于5wt％的手性试剂的液晶组合物用于液晶层4008，以便拓宽温度范围。包括呈现蓝相的液晶和手性试剂的液晶组合物具有小于或等于1毫秒的短响应时间，具有使得不需要取向处理的光学各向异性，并且具有较小的视角相关性。
注意，本实施例中所述的液晶显示装置是透射液晶显示装置的示例；但是，液晶显示装置能够应用于反射液晶显示装置或者半透射液晶显示装置。
示出本实施例中所述的液晶显示装置的一个示例，其中起偏振片设置在衬底的外表面(观看者侧)上，并且用于显示元件的着色层和电极层按照这个顺序设置在衬底的内表面上；但是，起偏振片可设置在衬底的内表面上。起偏振片和着色层的成层结构并不局限于本实施例中的结构，而是可根据起偏振片和着色层的材料以及制造过程的条件来适当地设置。此外，可根据需要来设置用作黑色矩阵的遮光膜。
另外，在本实施例中，为了降低薄膜晶体管的表面粗糙度以及提高薄膜晶体管的可靠性，薄膜晶体管覆盖有各用作保护膜或起偏振绝缘膜的绝缘层(绝缘层4020和绝缘层4021)。注意，保护膜设置成防止空气中包含的诸如有机物质、金属或水蒸汽之类的污染杂质进入，并且优选地是致密膜。保护膜可通过溅射方法采用氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜和氮氧化铝膜中的一个或多个的单层或叠层来形成。虽然在本实施例中描述通过溅射方法来形成保护膜的示例，但是本发明并不局限于这种方法，而是可采用各种方法。
在本实施例中，形成作为保护膜的具有成层结构的绝缘层4020。在这里，氧化硅膜通过溅射方法作为绝缘层4020的第一层来形成。氧化硅膜用作保护膜具有防止用作源和漏电极层的铝膜的小丘(hillock)的效果。
作为保护膜的第二层，形成绝缘层。在这里，氮化硅膜通过溅射方法作为绝缘层4020的第二层来形成。氮化硅膜用作保护膜能够防止钠等的离子进入半导体区，使得能够抑制TFT的电特性的变化。
在形成保护膜之后，半导体层可经受退火(300℃至400℃)。
形成作为平面化绝缘膜的绝缘层4021。作为绝缘层4021，能够使用诸如聚酰亚胺、丙烯酸、苯并环丁烯、聚酰胺或环氧树酯之类的具有耐热性的有机材料。除了这类有机材料，还有可能使用低介电常数材料(低k材料)、硅氧烷基树脂、PSG(磷硅酸玻璃)、BPSG(硼磷硅玻璃)等。注意，可通过层叠由这些材料所形成的多个绝缘膜，来形成绝缘层4021。
注意，硅氧烷基树脂对应于包括使用硅氧烷基材料作为起始材料所形成的Si-O-Si接合的树脂。硅氧烷基树脂可包括有机基团(例如烷基或芳基)或者氟基团作为取代基。另外，有机基团可包括氟基团。
对用于形成绝缘层4021的方法没有具体限制。能够取决于材料，通过诸如溅射方法、SOG方法、旋涂方法、浸涂方法、喷涂方法或微滴排放方法(例如喷墨方法、丝网印刷或胶印)之类的方法或者诸如刮刀、辊涂机、幕涂机或刮刀式涂层机之类的工具(设备)，来形成绝缘层4021。在使用材料溶液来形成绝缘层4021的情况下，半导体层的退火(300℃至400℃)可与烘焙步骤同时执行。绝缘层4021的烘焙步骤还充当半导体层的退火，由此能够有效地制造半导体器件。
能够使用诸如包含氧化钨的氧化铟、包含氧化钨的氧化锌、包含氧化钛的氧化铟、包含氧化钛的氧化铟锡、氧化铟锡(以下称作ITO)、氧化铟锌或者添加了氧化硅的氧化铟锡等的透光导电材料来形成像素电极层4030和对电极层4031。
包含导电高分子(又称作导电聚合物)的导电成分能够用于像素电极层4030和对电极层4031。使用导电成分所形成的像素电极优选地在波长550nm具有小于或等于每平方10000欧姆的表面电阻以及大于或等于70％的透射率。此外，导电组成中包含的导电高分子的电阻率优选地为小于或等于0.1Ω·cm。
作为导电高分子，可使用所谓的π电子共轭导电聚合物。例如，能够给出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、它们的两种或更多种的共聚物等等。
此外，各种信号和电位从FPC 4018提供给单独形成的信号线驱动器电路4003、扫描线驱动器电路4004或像素部分4002。
在本实施例中，连接端子电极4015由与液晶元件4013中包含的像素电极层4030相同的导电膜来形成，以及端子电极4016由与薄膜晶体管4010和4011的源和漏电极层相同的导电膜来形成。
连接端子电极4015经由各向异性导电膜4019电连接到FPC 4018中包含的端子。
图11A-1、图11A-2和图11B示出其中信号线驱动器电路4003单独形成并且安装到第一衬底4001上的示例；但是，本实施例并不局限于这个结构。扫描线驱动器电路可单独形成然后再安装，或者只有信号线驱动器电路的部分或者扫描线驱动器电路的部分可单独形成然后再安装。
图12示出其中对应于半导体器件的一个实施例的液晶显示模块使用TFT衬底2600来形成的一个示例。
图12示出液晶显示模块的一个示例，其中，TFT衬底2600和对衬底2601采用密封剂2602相互固定，并且包括TFT等的像素部分2603、包括液晶层的显示元件2604和着色层2605设置在衬底之间以形成显示区域。着色层2605是执行彩色显示所需的。在RGB系统中，为相应像素设置与红、绿和蓝的颜色对应的相应着色层。起偏振片2606、2607和扩散片2613设置在TFT衬底2600和对衬底2601的外部。光源包括冷阴极管2610和反射片2611，以及电路衬底2612通过柔性布线板2609连接到TFT衬底2600的布线电路部分2608，并且包括诸如控制电路或电源电路之类的外部电路。起偏振片和液晶层可隔着相位差片(retardation plate)来层叠。
液晶显示模块能够采用TN(扭转向列)模式、IPS(共面转换)模式、FFS(边缘场转换)模式、MVA(多畴垂直取向)模式、PVA(图案垂直取向)模式、ASM(轴向对称定向微单元)模式、OCB(光学补偿双折射)模式、FLC(铁电液晶)模式、AFLC(反铁电液晶)模式等。
通过这个过程，能够制造作为半导体器件的高度可靠的液晶显示装置。
通过使用实施例1中所述的薄膜晶体管来制造液晶显示装置的像素部分中的薄膜晶体管，能够抑制因像素的薄膜晶体管的阈值电压的变化而引起的显示不均匀性。
通过使用实施例1中所述的用于制造薄膜晶体管的方法来制造液晶显示装置的驱动器电路中的薄膜晶体管，能够实现驱动器电路部分中的薄膜晶体管的高速操作，使得能够降低功率消耗。
本实施例能够适当地结合其它实施例中所述的结构来实现。
[实施例4]
将描述作为半导体器件的一个实施例的电子纸的示例。
实施例1中所述的薄膜晶体管能够用于电子纸，其中电子墨水由电连接到开关元件的元件来驱动。电子纸又称作电泳显示装置(电泳显示器)，并且其优点在于，它具有与常规纸张相同等级的可读性、比其它显示装置更小的功率消耗，并且能够设置成具有薄而轻便形式。
电泳显示器能够具有各种模式。电泳显示器包含散布于溶剂或溶解物中的多个微胶囊，每个微胶囊包含带正电的第一粒子和带负电的第二粒子。通过将电场施加到微胶囊，微胶囊中的粒子沿彼此相反的方向移动，并且仅显示在一侧所聚集的粒子的颜色。注意，第一粒子和第二粒子各包含着色剂，并且在没有电场时不移动。此外，第一粒子和第二粒子具有不同颜色(可以是无色的)。
因此，电泳显示器是利用所谓的介电泳效应的显示器，通过介电泳效应，具有高介电常数的物质移动到高电场区域。
其中上述微胶囊散布于溶剂中的溶液称作电子墨水。电子墨水能够印刷到玻璃、塑料、布匹、纸张等之上。此外，通过使用滤色片或者包括着色剂的粒子，能够实现彩色显示器。
另外，如果多个上述微胶囊适当地设置在有源矩阵衬底之上以便夹入两个电极之间，则有源矩阵显示装置能够完成，并且显示能够通过向微胶囊施加电场来执行。例如，能够使用通过采用实施例1中描述的薄膜晶体管所得到的有源矩阵衬底。
注意，微胶囊中的第一粒子和第二粒子可以各由从导电材料、绝缘材料、半导体材料、磁性材料、液晶材料、铁电材料、电致发光材料、电致变色材料和磁泳材料中选取的单一材料来形成，或者由任意这些材料的合成材料来形成。
图13示出作为半导体器件的一个示例的有源矩阵电子纸。用于半导体器件的薄膜晶体管581能够按照与实施例1中所述的作为包括氧化物半导体层的高度可靠的薄膜晶体管的薄膜晶体管相似的方式来形成。
图13的电子纸是使用扭转球显示系统的显示装置的一个示例。扭转球显示系统指的是一种方法，其中，各以黑色和白色着色的球形粒子设置在作为用于显示元件的电极层的第一电极层与第二电极层之间，并且电位差在第一电极层与第二电极层之间生成，以便控制球形粒子的取向，从而进行显示。
在衬底580之上形成的薄膜晶体管581是底栅薄膜晶体管，并且覆盖有与半导体层相接触的绝缘膜583。薄膜晶体管581的源或漏电极层通过绝缘层583和585中形成的开口来接触并且电连接到第一电极层587。球形粒子589设置在第一电极层587与衬底596上形成的第二电极层588之间。球形粒子589的每个包括黑色区域590a、白色区域590b以及填充有围绕黑色区域590a和白色区域590b的液体的空腔594。球形粒子589的周边填充有诸如树脂之类的填充剂595(参见图13)。第一电极层587对应于像素电极，而第二电极层588对应于公共电极。第二电极层588电连接到设置在与薄膜晶体管581相同的衬底之上的公共电位线。借助于公共连接部分，第二电极层588能够通过设置在衬底对之间的导电粒子电连接到公共电位线。
此外，使用电泳元件代替扭转球。使用直径大约为10μm至200μm、其中封装透明液体、带正电的白色微粒和带负电的黑色微粒的微胶囊。在设置于第一电极层与第二电极层之间的微胶囊中，当电场由第一电极层和第二电极层来施加时，白色微粒和黑色微粒沿相反方向移动，使得能够显示白色或黑色。使用这种原理的显示元件是电泳显示元件，并且一般称作电子纸。电泳显示元件具有比液晶显示元件更高的反射率，因此辅助光是不必要的，功耗低，并且在昏暗场所可识别显示部分。另外，甚至当没有向显示部分提供电力时，也能够保持曾经已经显示的图像。相应地，即使具有显示功能的半导体器件(可简单地称作显示装置或者配备有显示装置的半导体器件)远离电波源，也能够存储所显示的图像。
通过上述过程，能够制造作为半导体器件的高度可靠的电子纸。
本实施例能够适当地结合其它实施例中所述的结构来实现。
[实施例5]
将描述作为半导体器件的发光显示装置的一个示例。作为显示装置中包含的显示元件，在这里描述利用电致发光的发光元件。利用电致发光的发光元件按照发光材料是有机化合物还是无机化合物来分类。一般来说，前一种称作有机EL元件，而后一种称作无机EL元件。
在有机EL元件中，通过向发光元件施加电压，电子和空穴从一对电极分别注入包含发光有机化合物的层，并且电流流动。载流子(即电子和空穴)复合，并且因而激发发光有机化合物。发光有机化合物从激发状态返回到基态，由此发光。由于这种机制，这个发光元件称作电流激发发光元件。
无机EL元件按照其元件结构分为分散型无机EL元件和薄膜无机EL元件。分散型无机EL元件具有发光层，其中发光材料的粒子在粘合剂中分散，并且其光发射机制是利用施主能级和受主能级的施主-受主复合型光发射。薄膜无机EL元件具有一种结构，其中发光层夹在介电层之间，并且其光发射机制是利用金属离子的内壳电子跃迁的局部型光发射，其中介电层又夹在电极之间。注意，在这里描述作为发光元件的有机EL元件的示例。
图14作为半导体器件的一个示例示出数字时间灰度驱动能够适用的像素结构的一个示例。
描述数字时间灰度驱动能够适用的像素的结构和操作。在这里，一个像素包括两个n沟道晶体管，其中的每个包括氧化物半导体层作为沟道形成区。
像素6400包括开关晶体管6401、用于驱动发光元件的晶体管6402、发光元件6404和电容器6403。开关晶体管6401的栅极连接到扫描线6406，开关晶体管6401的第一电极(源电极和漏电极其中之一)连接到信号线6405，并且开关晶体管6401的第二电极(源电极和漏电极中的另一个)连接到用于驱动发光元件的晶体管6402的栅极。用于驱动发光元件的晶体管6402的栅极通过电容器6403连接到电源线6407，晶体管6402的第一电极连接到电源线6407，并且晶体管6402的第二电极连接到发光元件6404的第一电极(像素电极)。发光元件6404的第二电极对应于公共电极6408。公共电极6408电连接到设置在同一衬底之上的公共电位线。
发光元件6404的第二电极(公共电极6408)设置成具有低电源电位。注意，低电源电位是参考对于电源线6407设置的高电源电位满足低电源电位＜高电源电位的电位。作为低电源电位，例如可采用GND、0V等。高电源电势与低电源电势之间的电位差施加到发光元件6404，并且将电流提供给发光元件6404，使得发光元件6404发光。在这里，为了使发光元件6404发光，各电位设置成使得高电源电位与低电源电位之间的电位差大于或等于发光元件6404的正向阈值电压。
当用于驱动发光元件的晶体管6402的栅极电容用作电容器6403的替代时，能够省略电容器6403。用于驱动发光元件的晶体管6402的栅极电容可在沟道区与栅电极之间形成。
在这里，在使用电压输入电压驱动方法的情况下，将视频信号输入到用于驱动发光元件的晶体管6402的栅极，以便使用于驱动发光元件的晶体管6402完全导通或截止。也就是说，用于驱动发光元件的晶体管6402工作在线性区域。由于用于驱动发光元件的晶体管6402工作在线性区域，所以比电源线6407的电压高的电压施加到用于驱动发光元件的晶体管6402的栅极。注意，大于或等于(电源线电压+用于驱动发光元件的晶体管6402的Vth)的电压施加到信号线6405。
在执行模拟灰度驱动而不是数字时间灰度驱动的情况下，能够通过改变信号输入来使用与图14中相同的像素结构。
在使用模拟灰度驱动的情况下，大于或等于(发光元件6404的正向电压+用于驱动发光元件的晶体管6402的Vth)的电压施加到用于驱动发光元件的晶体管6402的栅极。发光元件6404的正向电压表示以其来得到预期亮度的电压，并且至少包括正向阈值电压。通过输入视频信号以便使用于驱动发光元件的晶体管6402能够工作在饱和区域，能够将电流提供给发光元件6404。为了用于驱动发光元件的晶体管6402能够工作在饱和区域，电源线6407的电位高于用于驱动发光元件的晶体管6402的栅极电位。当使用模拟视频信号时，有可能按照视频信号将电流馈送到发光元件6404，并且执行模拟灰度驱动。
注意，像素结构并不局限于图14所示。例如，开关、电阻器、电容器、晶体管、逻辑电路等可添加到图14所示的像素。
接下来将参照图15A至图15C来描述发光元件的结构。在这里，以n沟道驱动TFT为例来描述像素的截面结构。图15A、图15B和图15C分别示出的半导体器件中使用的各作为用于驱动发光元件的TFT的驱动TFT 7011、7021和7001能够按照与实施例1所述的薄膜晶体管相似的方式来形成，并且是各包括氧化物半导体层的高度可靠的薄膜晶体管。
为了取出从发光元件所发射的光，阳极和阴极中的至少一个是透明的即可。薄膜晶体管和发光元件在衬底之上形成。发光元件能够具有：顶部发光结构，其中光发射通过与衬底相对的表面来取出；底部发光结构，其中光发射通过衬底侧上的表面来取出；或者双重发光结构，其中光发射通过与衬底相对的表面和衬底侧上的表面来取出。像素结构能够适用于具有这些发光结构的任一种的发光元件。
接下来将参照图15A来描述具有底部发光结构的发光元件。
图15A是在TFT 7001是n沟道晶体管并且光从发光元件7012发射到阴极7013侧的情况下的像素的截面图。图15A中，发光元件7012的阴极7013在电连接到TFT 7011的透光导电膜7017之上形成，并且EL层7014和阳极7015按照这个顺序层叠在阴极7013之上。注意，透光导电膜7017通过在氧化物绝缘层7013、覆盖层7034和保护绝缘层7035中形成的接触孔电连接到TFT 7011的漏电极层。
作为透光导电膜7017，能够使用诸如包含氧化钨的氧化铟、包含氧化钨的氧化铟锌、包含氧化钛的氧化铟、包含氧化钛的氧化铟锡、氧化铟锡(以下称作ITO)、氧化铟锌或者添加了氧化硅的氧化铟锡的膜之类的透光导电膜。
各种材料的任一种能够用于阴极7013。具体来说，阴极7013优选地使用具有低功函数的材料来形成，例如诸如Li或Cs之类的碱金属、诸如Mg、Ca或Sr之类的碱土金属、包含任意这些金属的合金(例如MG∶Ag或Al∶Li)或者诸如Yb或Er之类的稀土金属。图15A中，阴极7013的厚度是能够透射光的厚度(优选地大约为5nm至30nm)。例如，厚度为20nm的铝膜用于阴极7013。
注意，透光导电膜和铝膜可层叠并且有选择地蚀刻以形成透光导电膜7017和阴极7013；在这种情况下，透光导电膜和铝膜能够借助于相同掩模来蚀刻，这是优选的。
阴极7013的周边部分覆盖有间隔物7019。间隔物7019使用聚酰亚胺、丙烯酸、聚酰胺、环氧树脂等的有机树脂膜、无机绝缘膜或者有机聚硅氧烷来形成。特别优选的是，间隔物7019使用光敏树脂材料来形成，以便在阴极7013之上具有开口，使得开口的侧壁作为具有连续曲率的斜面来形成。在光敏树脂材料用于间隔物7019的情况下，能够省略形成抗蚀剂掩模的步骤。
在阴极7013和间隔物7019之上形成的EL层7014可使用单层或者层叠的多层来形成。当EL层7014使用多层来形成时，通过将电子注入层、电子传输层、发光层、空穴传输层和空穴注入层按照这个顺序层叠在阴极7013之上，来形成EL层7014。不需要形成所有这些层。
层叠顺序并不局限于上述层叠顺序，而是空穴注入层、空穴传输层、发光层、电子传输层和电子注入层可按照这个顺序层叠在阴极7013之上。但是，当比较功率消耗时，由于较低功率消耗，电子注入层、电子传输层、发光层、空穴传输层和空穴注入层优选按照这个顺序层叠在阴极7013之上。
作为在EL层7014之上形成的阳极7015，能够采用各种材料，并且例如优选地使用具有高功函数的诸如氮化钛、ZrN、Ti、W、Ni、Pt或Cr之类的材料或者诸如ITO、IZO(氧化铟氧化锌)或ZnO之类的透明导电材料。作为阳极7015之上的遮光膜7016，例如使用遮挡光的金属、反射光的金属等。在本实施例中，ITO膜用于阳极7015，并且Ti膜用于遮光膜7016。
发光元件7012对应于其中阴极7013和阳极7015夹EL层7014的区域。在图15A所示的元件结构的情况下，光从发光元件7012发射到阴极7013侧，如箭头所示。
注意，透光导电膜用作栅电极层的示例如图15A所示，从发光元件7012所发射的光经过滤色片层7033以及TFT 7011的栅和源电极层以便发射。透光导电膜用作驱动TFT 7011的栅和源电极层，并且因此能够改进孔径比。
滤色片层7033通过诸如喷墨方法的微滴排放方法、印刷方法、借助于光刻技术的蚀刻方法等来形成。
滤色片层7033覆盖有覆盖层7034，并且还覆盖有保护绝缘层7035。注意，具有小厚度的覆盖层7034如图15A所示；但是，覆盖层7034具有使因滤色片层7033而具有不均匀性的表面平面化的功能。
在氧化物绝缘层7031、覆盖层7034和保护绝缘层7035中形成并且达到漏电极层的接触孔设置在与间隔物7019重叠的部分中。图15A中，达到漏电极层和间隔物7019的接触孔相互重叠，由此能够改进孔径比。
接下来将参照图15B来描述具有双重发光结构的发光元件。
图15B中，发光元件7022的阴极7023在电连接到TFT 7021的透光导电膜7027之上形成，并且EL层7024和阳极7025按照这个顺序层叠在阴极7023之上。注意，透光导电膜7027通过在氧化物绝缘层7041、覆盖层7044和保护绝缘层7045中形成的接触孔电连接到TFT7021的漏电极层。
对于透光导电膜7027，能够使用包含氧化钨的氧化铟、包含氧化钨的氧化铟锌、包含氧化钛的氧化铟、包含氧化钛的氧化铟锡、氧化铟锡(以下称作ITO)、氧化铟锌或者添加了氧化硅的氧化铟锡等的透光导电膜。
各种材料的任一种能够用于阴极7023。具体来说，阴极7023优选使用具有低功函数的材料来形成，例如诸如Li或Cs之类的碱金属、诸如Mg、Ca或Sr之类的碱土金属、包含任意这些金属的合金(例如MG∶Ag或Al∶Li)或者诸如Yb或Er之类的稀土金属。在本实施例中，阴极7023的厚度形成为能够透射光的厚度(优选地大约为5nm至30nm)。例如，20nm厚的铝膜用作阴极7023。
注意，透光导电膜和铝膜可层叠然后有选择地蚀刻，由此可形成透光导电膜7027和阴极7023。在这种情况下，蚀刻能够借助于相同掩模来执行，这是优选的。
阴极7023的周边覆盖有间隔物7029。间隔物7029使用聚酰亚胺、丙烯酸、聚酰胺、环氧树脂等的有机树脂膜、无机绝缘膜或者有机聚硅氧烷来形成。特别优选的是，间隔物7029使用光敏树脂材料来形成，以便在阴极7023之上具有开口，使得开口的侧壁作为具有连续曲率的斜面来形成。在光敏树脂材料用于间隔物7029的情况下，能够省略形成抗蚀剂掩模的步骤。
在阴极7023和间隔物7029之上形成的EL层7024可使用单层或者层叠的多层来形成。当EL层7024使用多层来形成时，通过将电子注入层、电子传输层、发光层、空穴传输层和空穴注入层按照这个顺序层叠在阴极7023之上，来形成EL层7024。并不需要形成所有这些层。
层叠顺序并不局限于上述层叠顺序，而是空穴注入层、空穴传输层、发光层、电子传输层和电子注入层可按照这个顺序层叠在阴极7023之上。注意，当比较功率消耗时，将电子注入层、电子传输层、发光层、空穴传输层和空穴注入层按照这个顺序层叠在阴极7023之上引起低功率消耗，并且因此是更优选的。
各种材料的任一种能够用于在EL层7024之上形成的阳极7025。例如，具有高功函数的材料、例如诸如ITO、IZO或ZnO之类的透明导电材料是优选的。在本实施例中，包含氧化硅的ITO膜用于阳极7025。
发光元件7022对应于其中EL层7024夹在阴极7023与阳极7025之间的区域。在图15B所示的元件结构的情况下，光从发光元件7022发射到阳极7025侧和阴极7023侧，如箭头所示。
注意，图15B中，示出其中透光导电膜用作栅电极层的一个示例。从发光元件7022发射到阴极7023侧的光经过滤色片层7043，并且经过TFT 7021的栅电极层和源电极层以便发射。当透光导电膜用于TFT7021的栅电极层和源电极层时，阳极7025侧上的孔径比能够与阴极7023侧上的孔径比近似相同。
滤色片层7043通过诸如喷墨方法的微滴排放方法、印刷方法、借助于光刻技术的蚀刻方法等来形成。
另外，滤色片层7043覆盖有覆盖层7044，并且还覆盖有保护绝缘层7045。
在氧化物绝缘层7041、覆盖层7044和保护绝缘层7045中形成并且达到漏电极层的接触孔设置在与间隔物7029重叠的部分中。达到漏电极层和间隔物7029的接触孔相互重叠，由此阳极7025侧上的孔径比能够与阴极7023侧上的孔径比近似相同。
注意，当使用具有双重发光结构的发光元件并且对两个显示表面执行全色显示时，来自阳极7025侧的光没有经过滤色片层7043；因此，配备有另一个滤色片层的密封衬底优选地设置在阳极7025之上。
接下来参照图15C来描述具有顶部发光结构的发光元件。
图15C是在驱动TFT 7001是n沟道晶体管并且光从发光元件7002发射到阳极7005侧的情况下的像素的截面图。图15C中，发光元件7002的阴极7003电连接到TFT 7001，并且EL层7004和阳极7005按照这个顺序层叠在阴极7003之上。
各种材料的任一种能够用于阴极7003。具体来说，阴极7003优选使用具有低功函数的材料来形成，例如诸如Li或Cs之类的碱金属、诸如Mg、Ca或Sr之类的碱土金属、包含任意这些金属的合金(例如MG∶Ag或Al∶Li)或者诸如Yb或Er之类的稀土金属。
阴极7003的周边覆盖有间隔物7009。间隔物7009使用聚酰亚胺、丙烯酸、聚酰胺、环氧树脂等的有机树脂膜、无机绝缘膜或者有机聚硅氧烷来形成。特别优选的是，间隔物7009使用光敏树脂材料来形成，以便在阴极7003之上具有开口，使得开口的侧壁作为具有连续曲率的斜面来形成。在光敏树脂材料用于间隔物7009的情况下，能够省略形成抗蚀剂掩模的步骤。
在阴极7003和间隔物7009之上形成的EL层7004可使用单层或者层叠的多层来形成。当EL层7004使用多层来形成时，通过将电子注入层、电子传输层、发光层、空穴传输层和空穴注入层按照这个顺序层叠在阴极7004之上，来形成EL层7003。并不需要形成所有这些层。
层叠顺序并不局限于上述层叠顺序，而是空穴注入层、空穴传输层、发光层、电子传输层和电子注入层可按照这个顺序层叠在阴极7003之上。在这些层按照这个顺序层叠的情况下，阴极7003用作阳极。
图15C中，空穴注入层、空穴传输层、发光层、电子传输层和电子注入层按照这个顺序层叠在其中Ti膜、铝膜和Ti膜按照这个顺序层叠的层叠膜之上，并且其上形成MG∶Ag合金薄膜的层叠层。
但是，当比较功率消耗时，由于较低功率消耗，优选的是电子注入层、电子传输层、发光层、空穴传输层和空穴注入层优选地按照这个顺序层叠在阴极7003之上。
阳极7005使用透光导电材料来形成，并且例如可使用包含氧化钨的氧化铟、包含氧化钨的氧化铟锌、包含氧化钛的氧化铟、包含氧化钛的氧化铟锡、氧化铟锡、氧化铟锌或者添加了氧化硅的氧化铟锡等。
发光元件7002对应于其中阴极7003和阳极7005夹EL层7004的区域。在图15C所示的像素的情况下，光从发光元件7002发射到阳极7005侧，如箭头所示。
图15C中，示出薄膜晶体管150用作TFT 7001的一个示例；但是没有具体限制，并且能够使用薄膜晶体管160、170和180中的任一个。
另外，图15C中，阴极7003通过在氧化物绝缘层7051、平面化绝缘层7053和绝缘层7055中形成的接触孔电连接到TFT 7001的漏电极层。平面化绝缘层7053能够使用诸如聚酰亚胺、丙烯酸、苯并环丁烯、聚酰胺或环氧树酯之类的树脂材料来形成。除了这类树脂材料之外，还有可能使用低介电常数材料(低k材料)、硅氧烷基树脂、磷硅酸玻璃(PSG)、硼磷硅玻璃(BPSG)等。注意，可通过层叠由这些材料所形成的多个绝缘膜，来形成平面化绝缘层7053。对于用于形成平面化绝缘层7053的方法没有具体限制，并且平面化绝缘层7053能够根据材料、通过诸如溅射方法、SOG方法、旋涂方法、浸涂方法、喷涂或者微滴排放方法(例如喷墨方法、丝网印刷、胶印等)之类的方法或者采用诸如刮刀、辊涂机、幕涂机或刮刀式涂层机之类的工具(设备)来形成。
间隔物7009设置成使得将阴极7003和相邻像素的阴极绝缘。间隔物7009使用聚酰亚胺、丙烯酸、聚酰胺、环氧树脂等的有机树脂膜、无机绝缘膜或者有机聚硅氧烷来形成。特别优选的是，间隔物7009使用光敏树脂材料来形成，以便在阴极7003之上具有开口，使得开口的侧壁作为具有连续曲率的斜面来形成。
在图15C所示的结构中，对于执行全色显示，发光元件7002、相邻发光元件之一以及相邻发光元件的另一个例如分别是绿色发射发光元件、红色发射发光元件和蓝色发射发光元件。备选地，除了三种发光元件之外，还可使用包括白色发光元件的四种发光元件来制造能够进行全色显示的发光显示装置。
进一步备选地，在图15C的结构中，所设置的多个发光元件全部可以是白色发光元件，并且具有滤色片的密封衬底等等可设置在发光元件7002之上，使得可制造能够进行全色显示的发光显示装置。呈现单色、如白色的材料被形成并且与滤色片或颜色转换层相结合，由此能够执行全色显示。
不用说，能够执行单色光发射的显示。例如，照明系统可借助于白光发射来形成，或者背景色发光装置可借助于单色光发射来形成。
必要时，可设置光学膜、例如包括圆偏振片的起偏振膜。
注意，虽然有机EL元件在这里描述为发光元件，但是无机EL元件能够作为发光元件来提供。
注意，描述其中控制发光元件的驱动的薄膜晶体管(驱动TFT)电连接到发光元件的示例；但是可采用其中用于电流控制的TFT连接在驱动TFT与发光元件之间的结构。
接下来，参照图16A和图16B来描述对应于半导体器件的一个实施例的发光显示面板(又称作发光面板)的外观和截面。图16A是其中在第一衬底之上形成的薄膜晶体管和发光元件采用密封剂密封在第一衬底与第二衬底之间的面板的平面图。图16B是沿图16A的线H-I所截取的截面图。
密封剂4505设置成使得包围设置在第一衬底4501之上的像素部分4502、信号线驱动器电路4503a和4503b以及扫描线驱动器电路4504a和4504b。另外，第二衬底4506设置在像素部分4502、信号线驱动器电路4503a和4503b以及扫描线驱动器电路4504a和4504b之上。相应地，像素部分4502、信号线驱动器电路4503a和4503b以及扫描线驱动器电路4504a和4504b连同填充剂4507一起通过第一衬底4501、密封剂4505和第二衬底4506进行密封。优选的是，按照这种方式，面板采用保护膜(例如层压膜或紫外线固化树脂膜)或者具有高气密和极小脱气的覆盖材料来封装(密封)，使得面板没有暴露于外部空气。
在第一衬底4501之上形成的像素部分4502、信号线驱动器电路4503a和4503b以及扫描线驱动器电路4504a和4504b各包括多个薄膜晶体管，并且像素部分4502中包含的薄膜晶体管4510以及信号线驱动器电路4503a中包含的薄膜晶体管4509在图16B中作为示例示出。
对于薄膜晶体管4509和4510，能够采用在实施例1中所述的包括氧化物半导体层的高度可靠的薄膜晶体管。在本实施例中，薄膜晶体管4509和4510是n沟道薄膜晶体管。
导电层4540设置在与驱动器电路的薄膜晶体管4544中的氧化物半导体层的沟道形成区重叠的绝缘层4509的一部分之上。导电层4540设置在与氧化物半导体层的沟道形成区重叠的位置处，由此能够减小在BT测试之前和之后的薄膜晶体管4509的阈值电压的变化量。导电层4540的电位可与薄膜晶体管4509的栅电极层的电位相同或不同。导电层4540还能够用作第二栅电极层。另外，导电层4540的电位可以是GND或0V，或者导电层4540可处于浮动状态。
在薄膜晶体管4509中，绝缘层4541作为保护绝缘膜形成为与包括沟道形成区的半导体层接触。绝缘层4541能够使用与实施例1中所述的保护绝缘层107相似的材料和方法来形成。此外，用作平面化绝缘膜的绝缘层4544覆盖薄膜晶体管，以便降低薄膜晶体管所引起的表面不均匀性。在这里，作为绝缘层4541，氧化硅膜通过溅射方法、按照与实施例1中的保护绝缘层107相似的方式来形成。
形成作为平面化绝缘膜的绝缘层4544。绝缘层4544可使用与实施例2中所述的绝缘层4021相似的材料和方法来形成。在这里，丙烯酸类物质用于绝缘层4544。
此外，参考标号4511表示发光元件。作为发光元件4511中包含的像素电极的第一电极层4517电连接到薄膜晶体管4510的源电极层或漏电极层。注意，发光元件4511的结构非限制性地是包括第一电极层4517、电致发光层4512和第二电极层4513的成层结构。发光元件4511的结构能够根据从发光元件4511取出光的方向等等适当地改变。
间隔物4520使用有机树脂膜、无机绝缘膜或有机聚硅氧烷来形成。特别优选的是，间隔物4520使用光敏材料来形成，并且在第一电极层4517上形成开口，以使得开口的侧壁作为具有连续曲率的斜面来形成。
电致发光层4512可采用单层或层叠的多层来形成。
保护膜可在第二电极层4513和间隔物4520之上形成，以便防止氧、氢、水分、二氧化碳等进入发光元件4511。作为保护膜，能够形成氮化硅膜、氧氮化硅膜、DLC膜等。
另外，各种信号和电位从FPC 4518a和4518b提供给信号线驱动器电路4503a和4503b、扫描线驱动器电路4504a和4504b或者像素部分4502。
连接端子电极4515由与发光元件4511中包含的第一电极层4517相同的导电膜来形成，并且端子电极4516由与薄膜晶体管4509和4510中包含的源和漏电极层相同的导电膜来形成。
连接端子电极4515经由各向异性导电膜4519电连接到FPC 4518a中包含的端子。
位于从发光元件4511取出光的方向中的衬底需要具有透光性质。在那种情况下，诸如玻璃板、塑料板、聚酯膜或丙烯酸膜之类的透光材料用于第二衬底4506。
作为填充剂4507，除了诸如氮或氩之类的惰性气体之外，还能够使用紫外线固化树脂或热固树脂。例如，能够使用PVC(聚氯乙烯)、丙烯酸、聚酰亚胺、环氧树脂、硅树脂、PVB(聚乙烯醇缩丁醛)或EVA(乙烯醋酸乙烯酯)。例如，氮用于填充剂。
另外，在需要时，诸如起偏振片、圆偏振片(包括椭圆偏振片)、相位差片(四分之一波片或半波片)和滤色片之类的光学膜可适当地设置在发光元件的发光表面上。此外，起偏振片或圆偏振片可设置有抗反射膜。例如，能够执行防眩光处理，通过该处理，反射光能够经由表面的凸起和凹陷来扩散，以便降低眩光。
信号线驱动器电路4503a和4503b以及扫描线驱动器电路4504a和4504b可作为使用单晶半导体膜或者多晶半导体膜在单独准备的衬底之上形成的驱动器电路来安装。备选地，只有信号线驱动器电路或其一部分或者扫描线驱动器电路或其一部分可单独形成并且安装。本实施例并不局限于图16B和图16B所示的结构。
通过上述过程，能够制造作为半导体器件的高度可靠的发光显示装置(显示面板)。
通过使用实施例1中所述的用于制造薄膜晶体管的方法来制造发光显示装置的像素部分中的薄膜晶体管，能够抑制因像素的薄膜晶体管的阈值电压的变化而引起的显示不均匀性。
通过使用实施例1中所述的用于制造薄膜晶体管的方法来制造发光显示装置的驱动器电路的薄膜晶体管，能够实现驱动器电路部分中的薄膜晶体管的高速操作，使得能够降低功率消耗。
本实施例能够适当地结合其它实施例中所述的结构来实现。
[实施例6]
在本实施例中，作为半导体器件的一个实施例，将参照图17、图18、图19和图20来描述包括实施例1中所述的薄膜晶体管并且使用液晶元件的液晶显示装置的示例。实施例1中所述的薄膜晶体管能够用于TFT 628和629，TFT 628和TFT 629用于图17、图18、图19和图20所示的液晶显示装置。此外，TFT 628和629能够通过与实施例1相似的过程来制造，并且具有高电特性和高可靠性。TFT 628和TFT 629各包括作为沟道形成区的氧化物半导体层。参照图17、图18、图19和图20来描述其中图2C所示的薄膜晶体管用作薄膜晶体管的一个示例，但是本实施例并不局限于此。
下面描述垂直取向(VA)模式液晶显示装置。VA模式液晶显示装置具有一种形式，其中控制液晶显示元件的液晶分子的取向。在VA模式液晶显示装置中，液晶分子在没有施加电压时相对于面板表面沿垂直方向取向。在本实施例中，具体来说，像素分为一些区域(子像素)，并且分子在其相应区域中沿不同方向取向。这称作多畴(multi-domain)或多畴设计。下面描述多畴设计的液晶显示装置。
图18和图19分别示出像素电极和对电极。图18是配备有像素电极的衬底侧的平面图。图17示出沿图18的线E-F所截取的截面结构。图19是其上形成对电极的衬底侧的平面图。下面参照这些附图进行描述。
图17中，其上形成TFT 628、连接到TFT 628的像素电极层624和存储电容器部分630的衬底600以及其上设置对电极层640等的对衬底601相互重叠，并且将液晶注入衬底600与对衬底601之间。
虽然未示出，高于凸起644的柱状隔离件在衬底600与对衬底601之间形成，使得使像素电极层624与对电极层640之间的距离(单元间隙)是均匀的。取向膜648在像素电极层624之上形成，并且取向膜646类似地在对电极层640上形成。液晶层650在取向膜646与648之间形成。
虽然柱状隔离件在这里用于隔离件，但是可散布珠形隔离件。此外，隔离件可在设置于衬底600之上的像素电极层624之上形成。
TFT 628、连接到TFT 628的像素电极层624和存储电容器部分630在衬底600之上形成。像素电极层624通过接触孔623连接到布线618，其中接触孔623穿透覆盖TFT 628的绝缘膜620、布线616和存储电容器部分630，并且还穿透覆盖绝缘膜620的绝缘膜622。实施例1中所述的薄膜晶体管能够适当地用于TFT 628。此外，存储电容器部分630包括：第一电容器布线604，与TFT 628的栅极布线602同时形成；栅极绝缘膜606；以及第二电容器布线617，与布线616和布线618同时形成。
像素电极层624、液晶层650和对电极层640相互重叠，使得形成液晶元件。
图18示出衬底600之上的平面结构。能够使用诸如包含氧化钨的氧化铟、包含氧化钨的氧化锌、包含氧化钛的氧化铟、包含氧化钛的氧化铟锡、氧化铟锡(以下称作ITO)、氧化铟锌或者添加了氧化硅的氧化铟锡之类的透光导电材料来形成像素电极层624。
包含导电高分子(又称作导电聚合物)的导电成分能够用于像素电极层624。使用导电成分所形成的像素电极优选地在波长550nm具有小于或等于每平方10000欧姆的表面电阻以及大于或等于70％的透射率。此外，导电合成物中包含的导电高分子的电阻率优选地为小于或等于0.1Ω·cm。
作为导电高分子，可使用所谓的π电子共轭导电聚合物。例如，能够给出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、它们的两种或更多种的共聚物等等。
狭缝625在像素电极层624中形成。形成狭缝625以控制液晶的取向。
图18所示的TFT 629、连接到TFT 628的像素电极层626和存储电容器部分631能够分别按照与TFT 628、像素电极层624和存储电容器部分630相似的方式来形成。TFT 628和629均连接到布线616。本液晶显示面板的像素包括像素电极层624和626。像素电极层624和626各构成子像素。
图19示出对衬底侧的一种平面结构。对电极层640优选使用与像素电极层624相似的材料来形成。控制液晶的取向的凸起644在对电极层640上形成。
图20示出这个像素结构的等效电路。TFT 628和629均连接到栅极布线602和布线616。在这种情况下，当电容器布线604和电容器布线605的电位相互不同时，液晶元件651和652的操作能够改变。也就是说，通过单独控制电容器布线604和605的电位，液晶的取向受到准确控制并且增加视角。
当电压施加到设置有狭缝625的像素电极层624时，电场(倾斜电场)的失真在狭缝625附近产生。对衬底601侧上的狭缝645和凸起624交替设置，并且因此有效地产生倾斜电场以控制液晶的取向，使得液晶的取向方向根据位置而改变。也就是说，通过畴增加来增加液晶显示面板的视角。
接下来参照图21、图22、图23和图24来描述与以上所述不同的VA模式液晶显示装置。
图21和图22示出VA模式液晶显示面板的像素结构。图22是衬底600的平面图。图21示出沿图22的线Y-Z所截取的截面结构。下面参照这两个附图给出描述。
在这个像素结构中，多个像素电极设置在一个像素中，并且TFT连接到每个像素电极。多个TFT构造成使得通过不同栅极信号来驱动。也就是说，相互无关地控制施加到多畴像素中的单独像素电极的信号。
像素电极层624在接触孔623中通过布线618连接到TFT 628。另外，像素电极层626在接触孔627中通过布线619连接到TFT 629。TFT 628的栅极布线602与TFT 629的栅极布线603分隔，使得能够提供不同的栅极信号。另一方面，用作数据线的布线616由TFT 628和629共享。实施例1中所述的薄膜晶体管能够适当地用于TFT 628和629。还设置电容器布线690。
像素电极层624的形状与像素电极层626不同，并且像素电极层626形成为使得包围扩展成V形的像素电极层624的外侧。TFT 628和629使施加到像素电极层624和626的电压相互不同，由此控制液晶的取向。图24示出这个像素结构的等效电路。TFT 628连接到栅极布线602，并且TFT 629连接到栅极布线603。TFT 628和TFT 629均连接到布线616。当相互无关地控制提供给栅极布线602和603的信号时，施加到液晶元件651和652的电压能够改变。换言之，当单独控制TFT 628和629的操作时，液晶元件651和652的液晶的取向能够改变；相应地，视角能够增加。
对衬底601配备有着色膜636和对电极层640。此外，平面化膜637在着色膜636与对电极层640之间形成，以便防止液晶的取向失调。图23示出对衬底侧的结构。对电极层640由多个像素共享，并且狭缝641在对电极640中形成。像素电极层624和626侧上的狭缝641和狭缝625交替设置成使得有效地产生倾斜电场，以便控制液晶的取向。相应地，液晶的取向能够根据位置而改变，使得拓宽视角。注意，图23中，虚线表示在衬底600之上形成的像素电极层624和626，并且对电极层640设置成与像素电极层624和626相互重叠。
取向膜648在像素电极层624和626之上形成，并且取向膜646按照相似方式在对电极层640上形成。液晶层650在衬底600与对衬底601之间形成。此外，像素电极层624、液晶层650和对电极层640相互重叠，使得形成第一液晶元件。另外，像素电极层626、液晶层650和对电极层640相互重叠，使得形成第二液晶元件。图21、图22、图23和图24所示的显示面板的像素结构是多畴结构，其中第一液晶元件和第二液晶元件设置在一个像素中。
虽然VA-模式液晶显示装置在本实施例中描述为包括实施例1中所述的薄膜晶体管的液晶显示装置，但是实施例1中所述的薄膜晶体管能够应用于IPS模式液晶显示装置、TN模式液晶显示装置等。
通过借助于实施例1中所述的用于制造薄膜晶体管的方法来制造液晶显示装置的像素部分中的薄膜晶体管，能够抑制因像素中的薄膜晶体管的阈值电压的变化而引起的显示不均匀性。
[实施例7]
本说明书中公开的半导体器件能够适用于电子纸。电子纸可用于各种领域的电子装置，只要它们能够显示数据。例如，电子纸能够应用于电子书(电子书籍)阅读器、海报、诸如列车之类的车辆中的广告、诸如信用卡之类的各种卡的显示等。电子装置的一个示例如图25所示。
图25示出电子书阅读器的一个示例。例如，电子书阅读器2700包括两个壳体，即壳体2701和壳体2703。壳体2701和壳体2703与铰链2711结合，以使得电子书阅读器2700能够采用铰链2711作为轴来开启和闭合。通过这种结构，电子书阅读器2700能够像纸书一样进行操作。
显示部分2705和显示部分2707分别结合在壳体2701和壳体2703中。显示部分2705和显示部分2707可显示一个图像或者不同图像。在其中显示部分2705和显示部分2707显示不同图像的情况下，例如，文本能够在右侧的显示部分(图25中的显示部分2705)显示，而图形能够在左侧的显示部分(图25中的显示部分2707)显示。
图25示出其中壳体2701配备有操作部分等的一个示例。例如，壳体2701配备有电源开关2721、操作按键2723、扬声器2725等。通过操作按键2723能够翻页。注意，键盘、指针装置等等可设置在其上设置显示部分的壳体的表面。此外，外部连接端子(耳机端子、USB端子、能够连接到例如AC适配器和USB缆线等各种缆线的端子等等)、记录介质插入部分等等可设置在壳体的背面或侧表面上。此外，电子书阅读器2700可具有电子词典的功能。
电子书阅读器2700可具有能够无线传送和接收数据的配置。通过无线通信，预期书籍数据等等能够从电子书籍服务器购买和下载。
[实施例8]
本说明书中公开的半导体器件可适用于各种电子装置(包括游戏机)。电子装置的示例包括电视机(又称作电视或电视接收器)、计算机等的监视器、诸如数码相机或数码摄像机之类的照相装置、数码相框、移动电话(又称作手提电话或移动电话机)、便携游戏控制台、便携信息终端、音频再现装置、诸如弹球盘机之类的大型游戏机等等。
图26A示出电视机的一个示例。在电视机9600中，显示部分9603结合在壳体9601中。显示部分9603能够显示图像。在这里，壳体9601由支架9605来支承。
电视机9600能够采用壳体9601的操作开关或者独立遥控器9610来操作。频道和音量能够采用遥控器9610的操作按键9609来控制，使得能够控制显示部分9603显示的图像。此外，遥控器9610可配备有显示部分9607，用于显示从遥控器9610输出的数据。
注意，电视机9600配备有接收器、调制解调器等。借助于接收器，能够接收一般电视广播。此外，当电视机通过有线或无线经由调制解调器连接到通信网络时，能够执行单向(从发送器到接收器)或双向(在发送器与接收器之间或者在接收器之间)数据通信。
图26B示出数码相框的一个示例。例如，在数码相框9700中，显示部分9703结合到壳体9701中。显示部分9703能够显示各种图像。例如，显示部分9703能够显示采用数码相机等拍摄的图像的数据，并且用作普通相框。
注意，数码相框9700配备有操作部分、外部连接部分(例如USB端子、能够连接到诸如USB缆线之类的各种缆线的端子等)、记录介质插入部分等等。虽然这些组件可设置在其上设置了显示部分的表面，但对于数码相框9700的设计，优选的是将它们设置在侧表面或背面。例如，将存储采用数码相机所拍摄的图像的数据的存储器插入数码相框的记录介质插入部分，由此图像数据可被传递然后在显示部分9703上显示。
数码相框9700可配置成无线传送和接收数据。在预期图像数据无线传递以便显示的情况下，可采用该结构。
图27A示出包括两个壳体、即壳体9881和壳体9891的便携游戏机。壳体9881和9891与连接部分9893连接，使得能够开启和闭合便携游戏机。显示部分9882和显示部分9883分别结合在壳体9881和壳体9891中。另外，图27A所示的便携游戏机包括扬声器部分9884、记录介质插入部分9886、LED灯9890、输入部件(操作按键9885、连接端子9887、传感器9888(具有测量力、位移、位置、速度、加速度、角速度、转动频率、距离、光、液体、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射、流率、湿度、梯度、振荡、气味或红外线的功能的传感器)或者话筒9889)等等。不用说，便携游戏机的结构并不局限于以上所述，而是能够采用配备有本说明书中公开的至少一个半导体器件的其它结构。便携游戏机可适当地包括其它辅助设备。图27A所示的便携游戏机具有读取记录介质中存储的程序或数据以将它在显示部分显示的功能，以及通过无线通信与另一个便携游戏机共享信息的功能。图27A所示的便携游戏机可具有各种功能，而并没有局限于以上所述。
图27B示出作为大型游戏机的投币式游戏机的一个示例。在投币式游戏机9900中，显示部分9903结合在壳体9901中。另外，投币式游戏机9900包括例如起动杆或停止开关、投币孔、扬声器等操作部件。不用说，投币式游戏机9900的结构并不局限于以上所述，而是可采用配备有本说明书中公开的至少一个半导体器件的其它结构。投币式游戏机9900可适当地包括其它辅助设备。
图28A是示出便携计算机的一个示例的透视图。
在图28A所示的便携计算机中，具有显示部分9303的顶部壳体9301和具有键盘9304的底部壳体9302能够通过闭合连接顶部壳体9301和底部壳体9302的铰链单元相互重叠。因此，图28A所示的便携计算机方便携带。此外，在将键盘用于输入数据的情况下，铰链单元开启，以使得用户能够看着显示部分9303来输入数据。
除了键盘9304之外，底部壳体9302还包括能够用以执行输入的指针装置9306。此外，当显示部分9303是触摸面板时，输入能够通过触摸显示部分的一部分来执行。底部壳体9302包括算术功能部分，例如CPU或硬盘。另外，底部壳体9302包括外部连接端口9305，例如符合USB通信标准的通信缆线等的另一个装置插入其中。
还包括显示部分9307并且能够通过将显示部分9307朝顶部壳体9301内部滑动来将其保持在其中的顶部壳体9301能够具有大显示屏幕。另外，用户能够调整能够保持在顶部壳体9301中的显示部分9307的屏幕的方位。当能够保持在顶部壳体9301中的显示部分9307是触摸面板时，输入能够通过触摸能够保持在顶部壳体9301中的显示部分9307的一部分来执行。
显示部分9303或者能够保持在顶部壳体9301中的显示部分9307使用诸如液晶显示面板之类的图像显示装置或者例如有机发光元件或无机发光元件等发光显示面板来形成。
另外，图28A中能够配备有接收器等的便携计算机能够接收电视广播，以便在显示部分9303或者显示部分9307上显示图像。当通过在连接顶部壳体9301和底部壳体9302的铰链单元保持闭合的同时滑动显示部分9307来展现显示部分9307的整个屏幕时，用户能够通过调整屏幕角度来观看电视广播。在这种情况下，铰链单元没有开启，并且没有在显示部分9303上执行显示。另外，仅执行用于显示电视广播的电路的启动。因此，功率消耗能够为最小，这对于其电池容量受到限制的便携计算机是有用的。
图28B是示出用户能够像手表一样佩戴在手腕上的移动电话的一个示例的透视图。
移动电话具有下列部件而形成：主体，包括至少包括电话功能的通信装置和电池；带部分，使主体能够佩戴于手腕上；调整部分9205，用于使带部分的固定适应于手腕；显示部分9201；扬声器9207；以及话筒9208。
另外，主体包括操作开关9203。除了充当电源开关、用于开/关显示器的开关、用于开始拍摄图像的指令的开关等之外，操作开关9203还能够例如用作用于在按压时启动因特网的程序的开关。
通过采用手指或输入笔触摸显示部分9201，操纵操作开关9203，或者将语音输入话筒9208，来执行对这个移动电话的输入。图28B中，能够通过采用手指等触摸显示部分9201中显示的显示按钮9202，来执行输入。
此外，主体包括照相装置部分9206，其中包括将通过照相装置镜头形成的对象的图像转换成电子图像信号的图像拾取部件。注意，不一定设置照相装置部分。
图28B所示的移动电话可配备有电视广播的接收器等，并且因此能够通过接收电视广播在显示部分9201显示图像。另外，图28B所示的移动电话可配备有诸如存储器之类的存储装置等，并且因此能够在存储器中记录电视广播。图28B所示的移动电话可具有收集诸如GPS之类的位置信息的功能。
诸如液晶显示面板或者例如有机发光元件或无机发光元件等发光显示面板之类的图像显示装置用作显示部分9201。图28B所示的移动电话小巧轻便，但电池容量受到限制。由于上述原因，能够以低功率消耗来驱动的面板优选地用作显示部分9201的显示装置。
注意，图28B示出佩戴于手腕的电子装置；但是本实施例并不局限于此，只要采用便携形状。
[示例1]
薄膜晶体管通过实施例1中所述的制造方法来制造，并且评估室温(25℃)至180℃的环境下的薄膜晶体管的特性。在这个示例中描述评估结果。
在这个示例中，在一个衬底之上制造沟道长度L为3μm的薄膜晶体管、沟道长度为5μm的薄膜晶体管以及沟道长度为10μm的薄膜晶体管，并且评估在室温至180℃的环境下的薄膜晶体管的特性。注意，在各薄膜晶体管中，沟道宽度W为20μm。首先描述用于制造薄膜晶体管的方法。
首先，厚度为100nm的氧氮化硅膜通过CVD方法作为基底膜在玻璃衬底之上形成，并且为了栅电极层，厚度为150nm的钨膜通过溅射方法在氧氮化硅膜之上形成。有选择地蚀刻钨膜，由此形成栅电极层。
然后，作为栅极绝缘层，厚度为100nm的氧氮化硅膜通过CVD方法在栅电极层之上形成。
随后，在包含氩和氧的气氛(氩∶氧＝30sccm∶15sccm)中、在下列条件下通过以室温(25℃)的膜形成使用In-Ga-Zn-O基氧化物半导体靶(In2O3∶Ga2O3∶ZnO＝1∶1∶1)在栅极绝缘层之上形成厚度为50nm的氧化物半导体层：衬底与靶之间的距离为60mm，压力为0.4Pa，以及直流(DC)电源为0.5kW。有选择地蚀刻氧化物半导体层，由此形成岛状氧化物半导体层。
随后，在氮气氛中以450℃对氧化物半导体层执行热处理1小时。
然后，对于源和漏电极层，钛膜(厚度为50nm)、其中层叠铝膜(厚度为100nm)和钛膜(厚度为50nm)的导电膜通过溅射方法以室温(25℃)在氧化物半导体层之上形成。有选择地蚀刻导电膜，以便形成源和漏电极层。这样，制造各具有20μm的沟道宽度W的沟道长度L为3μm的薄膜晶体管、沟道长度L为5μm的薄膜晶体管以及沟道长度L为10μm的薄膜晶体管。
随后，厚度为300nm的氧化硅膜作为保护绝缘层通过溅射方法以100℃来形成为使得与氧化物半导体层相接触。有选择地蚀刻用作保护层的氧化硅膜，由此在栅电极层以及源和漏电极层之上形成开口。
作为用于测量的电极层，通过溅射方法在室温(25℃)下层叠钛膜(厚度为50nm)、铝膜(厚度为100nm)和钛膜(厚度为5nm)。有选择地蚀刻用于测量的电极层，使得形成通过开口电连接到栅电极层的用于测量的电极层、通过开口电连接到源电极层的用于测量的电极层以及通过开口电连接到漏电极层的用于测量的电极层。此后，第二热处理以250℃在氮气氛中执行1小时。
通过上述过程，在一个衬底之上制造各具有20μm的沟道宽度W的沟道长度L为3μm的薄膜晶体管、沟道长度L为5μm薄膜晶体管以及沟道长度L为10μm的薄膜晶体管。
然后测量各薄膜晶体管的电流对电压特性。图4A至图4C各示出Vg-Id曲线，示出在源极与漏极之间流动的电流(以下称作漏极电流或Id)相对于在薄膜晶体管的源极与栅极之间的电压(以下称作栅极电压或Vg)的变化的变化。图4A示出沟道长度为3μm的薄膜晶体管的Vg-Id曲线。图4B示出沟道长度为5μm的薄膜晶体管的Vg-Id曲线。图4C示出沟道长度为10μm的薄膜晶体管的Vg-Id曲线。在图4A至图4C的每个中，在横轴上基于线性标度来绘制栅极电压，并且在纵轴上基于对数标度来绘制漏极电流。
通过将源极与漏极之间的电压设置为10V，并且通过将栅极电压从-20V转变成20V，来测量电流对电压特性。另外，测量中的衬底温度按照如下方式改变：室温(25℃)、40℃、75℃、100℃、125℃、150℃和180℃。测量各衬底温度(工作温度)下的电流对电压特性。注意，为了易于理解测量中的衬底温度与Vg-Id曲线之间的关系，图4A至图4C分别仅示出从-10V至10V的栅极电压。
图4A中的曲线201、图4B中的曲线211和图4C中的曲线221各示出当测量中的衬底温度为室温(25℃)时的Vg-Id曲线。随着测量中的衬底温度增加，Vg-Id曲线依次沿图4A至图4C的每个中的左方向、即Vg的负方向偏移，这表示晶体管变为常通。为了避免附图中的复杂化，并非所有Vg-Id曲线均通过参考标号来表示；定位在最左侧的曲线207、曲线217和曲线227是当测量中的衬底温度为180℃时的Vg-Id曲线。
从所得Vg-Id曲线来计算各晶体管的阈值电压。虽然在本说明书中没有详细描述，但是在假定栅极绝缘层的相对介电常数为4.1的同时来计算的场效应迁移率的最大值在上述所有测量条件下均大于或等于20cm2/Vs。
在本说明书中的Vth的定义如下所述。图6中，在横轴上基于线性标度来绘制栅极电压，以及在纵轴上基于线性标度来绘制漏极电流的平方根(以下又称作)。曲线501表示相对于栅极电压的变化的漏极电流的平方极，并且示出通过将Vd设置为10V所得到的具有平方根的Vg-Id曲线的Id(这种Vd-Id曲线在下方中又称作曲线)。
首先，从通过将Vd设置为10V的测量所得到的Vg-Id曲线来得到曲线(曲线501)。然后，得到具有其中曲线的Vg为5V的点502以及其中Vg为20V的点503的直线504。直线504延伸，并且在直线504上的Id为0A的点处的Vg、即直线504与栅极电压轴的截距505处的值定义为Vth。
图5A是示出从图4A至图4C的Vg-Id曲线所得到的Vth的表。图5A中，TFT 303的一列示出沟道长度L为3μm的薄膜晶体管的Vth，TFT 305的一列示出沟道长度为5μm的薄膜晶体管的Vth，以及TFT310的一列示出沟道长度为10μm的薄膜晶体管的Vth。另外，底部单元格中的Vth的变化是各薄膜晶体管的测量温度范围之内的Vth的最大值与Vth的最小值之间的差。
图5B示出基于图5A的图表。横轴上的测量温度是测量薄膜晶体管的电流对电压特性中的衬底温度(工作温度)，以及纵轴上的Vth是各衬底温度下的阈值电压。由“空心圆圈”所表示的阈值电压313是其沟道长度L为3μm的薄膜晶体管的阈值电压。由“空心矩形”所表示的阈值电压315是其沟道长度L为5μm的薄膜晶体管的阈值电压。由“叉”所表示的阈值电压320是其沟道长度L为10μm的薄膜晶体管的阈值电压。
证实在这个示例中制造的薄膜晶体管的阈值电压的变化量在室温至180℃(包括两端)的环境下小于或等于3V。
[示例2]
薄膜晶体管通过实施例1中所述的制造方法来制造，并且评估在-25℃至150℃的环境下的薄膜晶体管的特性。在这个示例中描述评估结果。
在这个示例中，在一个衬底之上制造沟道长度L为3μm、沟道宽度W为50μm的薄膜晶体管以及沟道长度为20μm、沟道宽度W为20μm的薄膜晶体管，并且评估在-25℃至150℃(包括两端)的环境下的薄膜晶体管的特性。首先描述用于制造薄膜晶体管的方法。
首先，厚度为100nm的氧氮化硅膜通过CVD方法作为基底膜在玻璃衬底之上形成，并且为了栅电极层，厚度为150nm的钨膜通过溅射方法在氧氮化硅膜之上形成。有选择地蚀刻钨膜，由此形成栅电极层。
然后，作为栅极绝缘层，厚度为100nm的氧氮化硅膜通过CVD方法在栅电极层之上形成。
随后，在包含氩和氧的气氛(氩∶氧＝30sccm∶15sccm)中、在下列条件下通过以室温(25℃)的膜形成使用In-Ga-Zn-O基氧化物半导体靶(In2O3∶Ga2O3∶ZnO＝1∶1∶1)在栅极绝缘层之上形成厚度为50nm的氧化物半导体层：衬底与靶之间的距离为60mm，压力为0.4Pa，以及直流(DC)电源为0.5kW。有选择地蚀刻氧化物半导体层，由此形成岛状氧化物半导体层。
随后，在氮气氛中以450℃对氧化物半导体层执行热处理1小时。
然后，对于源和漏电极层，钛膜(厚度为100nm)、其中层叠铝膜(厚度为200nm)和钛膜(厚度为50nm)的导电膜通过溅射方法以室温(25℃)在氧化物半导体层之上形成。有选择地蚀刻导电膜，以便形成源和漏电极层，使得制造沟道长度为3μm、沟道宽度W为50μm的薄膜晶体管以及沟道长度L为20μm、沟道宽度为20μm的薄膜晶体管。
随后，厚度为300nm的氧化硅膜通过溅射方法在100℃下作为保护绝缘层来形成为使得与氧化物半导体层相接触。有选择地蚀刻用作保护层的氧化硅膜，由此在栅电极层以及源和漏电极层之上形成开口。
随后，作为用于测量的电极层，ITO膜(厚度为110nm)通过溅射方法在室温(25℃)下形成。有选择地蚀刻用于测量的电极层，使得形成通过开口电连接到栅电极层的用于测量的电极层、通过开口电连接到源电极层的用于测量的电极层以及通过开口电连接到漏电极层的用于测量的电极层。此后，第二热处理以250℃在氮气氛中执行1小时。
通过上述过程，在一个衬底之上制造沟道长度为3μm、沟道宽度W为50μm的薄膜晶体管以及沟道长度L为20μm、沟道宽度W为20μm的薄膜晶体管。
然后测量薄膜晶体管的电流对电压特性。图34A和图34B各示出Vg-Id曲线，示出在源极与漏极之间流动的电流(以下称作漏极电流或Id)相对于在薄膜晶体管的源极与栅极之间的电压(以下称作栅极电压或Vg)的变化的变化。图34A示出沟道长度L为3μm、沟道宽度W为50μm的薄膜晶体管的Vg-Id曲线，以及图34B示出沟道长度L为20μm、沟道宽度W为20μm的薄膜晶体管的Vg-Id曲线。在图34A和图34B的每个中，在横轴上基于线性标度来绘制栅极电压，并且在纵轴上基于对数标度来绘制漏极电流。
通过将源极与漏极之间的电压设置为10V，并且通过将栅极电压从-20V转变成20V，来测量电流对电压特性。另外，测量中的衬底温度按照如下方式改变：-25℃、0℃、室温(25℃)、40℃、85℃、100℃、125℃和150℃。测量各衬底温度(工作温度)下的电流对电压特性。注意，为了易于理解测量中的衬底温度与Vg-Id曲线之间的关系，图34A和图34B分别仅示出从-10V至10V的栅极电压。
图34A中的曲线251和图34B中的曲线261各示出测量中的衬底温度为-25℃时的Vg-Id曲线。随着测量中的衬底温度上升，Vg-Id曲线依次沿图34A和图34B的左方向、即Vg的负方向偏移。具体来说，图34A中，随着测量中的衬底温度上升，晶体管趋向于从常断类型(其中Id在Vg为0V时极少流动)转变成常通类型。为了避免附图中的复杂化，并非所有Vg-Id曲线均通过参考标号来表示；定位在最左侧的曲线258和曲线268是当测量中的衬底温度为150℃时的Vg-Id曲线。
在图34A和图34B中，Id在Vg为负值的区域中具有小于或等于1×1012A的值。这是在测量中产生的噪声。注意，这个噪声没有影响Vth的计算。
各晶体管的Vth通过与示例1相似的方法从所得Vg-Id曲线来计算。
图35A是示出从图34A和图34B的Vg-Id曲线所得到的Vth的表。图35A中，TFT 331的一列显示沟道长度L为3μm、沟道宽度W为50μm的薄膜晶体管，以及TFT 332的一列示出沟道长度L为20μm、沟道宽度W为20μm的薄膜晶体管的Vth。另外，底部单元格中的Vth的变化量是各薄膜晶体管的测量温度范围之内的Vth的最大值与Vth的最小值之间的差。
图35B示出基于图35A的图表。横轴上的测量温度是测量薄膜晶体管的电流对电压特性中的衬底温度(工作温度)，以及纵轴上的Vth是各衬底温度下的阈值电压。由“实心圆圈”所表示的阈值电压341是其沟道长度L为3μm、其沟道宽度W为50μm的薄膜晶体管的阈值电压。由“空心三角形”所表示的阈值电压342是其沟道长度L为20μm、其沟道宽度W为20μm的薄膜晶体管的阈值电压。
证实在这个示例中制造的薄膜晶体管的阈值电压的变化量在-25℃至150℃(包括两端)的环境下小于或等于2V。
本申请基于2009年9月16日向日本专利局提交的序号为2009-215077的日本专利申请以及2010年2月19日向日本专利局提交的序号为2010-035349的日本专利申请，通过引用将其完整内容结合于此。
[参考标号说明]
10：脉冲输出电路，11：第一布线，12：第二布线，13：第三布线，14：第四布线，15：第五布线，21：第一输入端予，22：第二输入端子，23：第三输入端子，24：第四输入端子，25：第五输入端予，26：第一输出端子，27：第二输出端子，28：薄膜晶体管，31：第一晶体管，32：第二晶体管，33：第三晶体管，34：第四晶体管，35：第五晶体管，36：第六晶体管，37：第七晶体管，38：第八晶体管，39：第九晶体管，40：第十晶体管，41：第十一晶体管，42：第十二晶体管，43：第十三晶体管，51：电源线，52：电源线，53：电源线，61：期间，62：期间，100：衬底，101：栅电极层，102：栅极绝缘层，103：氧化物半导体层，107：保护绝缘层，110：沟道保护层，150：薄膜晶体管，160：薄膜晶体管，170：薄膜晶体管，180：薄膜晶体管，201：曲线，207：曲线，211：曲线，217：曲线，221：曲线，227：曲线，251：曲线，258：曲线，261：曲线，268：曲线，303：TFT，305：TFT，310：TFT，313：值，315：值，320：值，331：TFT，332：TFT，341：值，342：值，400：玻璃衬底，401：氧氮化物绝缘层，402：In-Ga-Zn-O基氧化物半导体层，403：分析方向，411：氧离子强度分布曲线，412：氢浓度分布曲线，413：氢浓度分布曲线，501：曲线，502：点，503：点，504：直线，505：截距，580：衬底，581：薄膜晶体管，583：绝缘膜，585：绝缘层，587：第一电极层，588：第二电极层，589：球形粒子，594：空腔，595：填充剂，596：衬底，600：衬底，601：对衬底，602：栅极布线，603：栅极布线，604：电容器布线，605：电容器布线，606：栅极绝缘膜，616：布线，617：电容器布线，618：布线，619：布线，620：绝缘膜，622：绝缘膜，623：接触孔，624：像素电极层，625：狭缝，626：像素电极层，627：接触孔，628：TFT，629：TFT，630：存储电容器部分，631：存储电容器部分，636：着色膜，637：平面化膜，640：对电极层，641：狭缝，644：凸起，646：取向膜，648：取向膜，650：液晶层，651：液晶元件，652：液晶元件，690：电容器布线，701：栅电极层，702：栅极绝缘层，703：沟道，801：玻璃衬底，802：栅电极层，803：栅极绝缘层，804：氧化物半导体层，805：源电极层，806：漏电极层，811：曲线，818：曲线，821：曲线，828：曲线，831：曲线，832：曲线，833：曲线，850：薄膜晶体管，911：曲线，918：曲线，2600：TFT衬底，2601：对衬底，2602：密封剂，2603：像素部分，2604：显示元件，2605：着色层，2606：起偏振片，2607：起偏振片，2608：布线电路部分，2609：柔性布线板，2610：冷阴极管，2611：反射片，2612：电路衬底，2613：扩散片，2700：电子书阅读器，2701：壳体，2703：壳体，2705：显示部分，2707：显示部分，2711：铰链，2721：电源开关，2723：操作按键，2725：扬声器，4001：第一衬底，4002：像素部分，4003：信号线驱动器电路，4004：扫描线驱动器电路，4005：密封剂，4006：第二衬底，4008：液晶层，4010：薄膜晶体管，4011：薄膜晶体管，4013：液晶元件，4015：连接端子电极，4016：端子电极，4018：FPC，4019：各向异性导电膜，4020：绝缘层，4021：绝缘层，4030：像素电极层，4031：对电极层，4032：绝缘层，4040：导电层，4501：第一衬底，4502：像素部分，4505：密封剂，4506：第二衬底，4507：填充剂，4509：薄膜晶体管，4510：薄膜晶体管，4511：发光元件，4512：电致发光层，4513：第二电极层，4515：连接端子电极，4516：端子电极，4517：第一电极层，4519：各向异性导电膜，4520：间隔物，4540：导电层，4541：绝缘层，4544：绝缘层，5300：衬底，5301：像素部分，5302：第一扫描线驱动器电路，5302：第二扫描线驱动器电路，5304：信号线驱动器电路，5305：定时控制电路，5601：移位寄存器，5602：开关电路，5603：薄膜晶体管，5604：布线，5605：布线，6400：像素，6401：开关晶体管，6402：用于驱动发光元件的晶体管，6403：电容器，6404：发光元件，6405：信号线，6406：扫描线，6407：电源线，6408：公共电极，7001：TFT，7002：发光元件，7003：阴极，7004：EL层，7005：阳极，7009：间隔物，7011：TFT，7012：发光元件，7013：阴极，7014：EL层，7015：阳极，7016：遮光膜，7017：导电膜，7019：间隔物，7021：TFT，7022：发光元件，7023：阴极，7024：EL层，7025：阳极，7027：导电膜，7029：间隔物，7031：氧化物绝缘层，7033：滤色片层，7034：覆盖层，7035：保护绝缘层，7041：氧化物绝缘层，7043：滤色片层，7044：覆盖层，7045：保护绝缘层，7051：氧化物绝缘层，7053：平面化极绝缘层，7055：绝缘层，9201：显示部分，9202：显示按钮，9203：操作开关，9205：调整部分，9206：照相装置部分，9207：扬声器，9208：话筒，9301：上壳体，9302：下壳体，9303：显示部分，9304：键盘，9305：外部连接端口，9306：指针装置，9307：显示部分，9600：电视机，9601：壳体，9603：显示部分，9605：支架，9607：显示部分，9609：操作按键，9610：遥控器，9700：数码相框，9701：壳体，9703：显示部分，9881：壳体，9882：显示部分，9883：显示部分，9884：扬声器部分，9886：记录介质插入部分，9887：连接端子，9888：传感器，9889：话筒，9890：LED灯，9891：壳体，9893：连接部分，9900：投币式游戏机，9901：壳体，9903：显示部分，105a：源电极层，105b：漏电极层，4503a：信号线驱动器电路，4504a：扫描线驱动器电路，4518a：FPC，590a：黑色区域，590b：白色区域，704a：漏电极层，704b：源电极层，705a：N+区域，705b：N+区域。

Claims (7)

1.一种半导体装置的制造方法，其特征在于，所述半导体装置具有：
包含结晶部的氧化物半导体层；
栅电极，隔着栅极绝缘膜与所述氧化物半导体层重叠；
源电极，与所述氧化物半导体层电连接；
漏电极，与所述氧化物半导体层电连接；以及
绝缘层，具有与所述氧化物半导体层接触的区域，
所述氧化物半导体层具有铟、镓和锌，所述绝缘层在与所述氧化物半导体层接触的区域具有氧化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝或氮化铝，
其中，对所述氧化物半导体层进行第1热处理，
对所述绝缘层进行第2热处理，
所述第2热处理在100℃以上且所述第1热处理的温度以下进行。
2.一种半导体装置的制造方法，其特征在于，所述半导体装置具有：
包含结晶部的氧化物半导体层；
栅电极，隔着栅极绝缘膜与所述氧化物半导体层重叠；
源电极，与所述氧化物半导体层电连接；
漏电极，与所述氧化物半导体层电连接；以及
绝缘层，具有与所述氧化物半导体层接触的区域，
所述氧化物半导体层具有铟、镓和锌，所述绝缘层具有第1绝缘层和所述第1绝缘层上的第2绝缘层，所述第1绝缘层在与所述氧化物半导体层接触的区域具有氧化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝或氮化铝，所述第2绝缘层具有氮化硅，
其中，对所述氧化物半导体层进行第1热处理，
对所述绝缘层进行第2热处理，
所述第2热处理在100℃以上且所述第1热处理的温度以下进行。
3.如权利要求1或2所述的半导体装置的制造方法，其特征在于，
所述氧化物半导体层具有源于氧缺陷及氢的施主。
4.如权利要求1或2所述的半导体装置的制造方法，其特征在于，
所述第2热处理在空气气氛、氧气氛、氮气氛或者稀有气体气氛下进行。
5.如权利要求1或2所述的半导体装置的制造方法，其特征在于，
所述半导体装置的阈值的变化量在室温至180℃的温度范围中小于或等于3 V。
6.如权利要求1或2所述的半导体装置的制造方法，其特征在于，
所述半导体装置的阈值的变化量在-25℃至150℃的温度范围中小于或等于3 V。
7.如权利要求1或2所述的半导体装置的制造方法，其特征在于，
所述氧化物半导体层包含氧化硅。
CN201610184323.XA 2009-09-16 2010-09-03 半导体器件及其制造方法 Active CN105609566B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2009-215077 2009-09-16
JP2009215077 2009-09-16
JP2010-035349 2010-02-19
JP2010035349 2010-02-19
CN201080041841.7A CN102511082B (zh) 2009-09-16 2010-09-03 半导体器件及其制造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201080041841.7A Division CN102511082B (zh) 2009-09-16 2010-09-03 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN105609566A CN105609566A (zh) 2016-05-25
CN105609566B true CN105609566B (zh) 2018-10-26

Family

ID=43729606

Family Applications (4)

Application Number Title Priority Date Filing Date
CN201080041841.7A Active CN102511082B (zh) 2009-09-16 2010-09-03 半导体器件及其制造方法
CN201610182437.0A Active CN105789322B (zh) 2009-09-16 2010-09-03 半导体器件及其制造方法
CN201610184323.XA Active CN105609566B (zh) 2009-09-16 2010-09-03 半导体器件及其制造方法
CN201610182265.7A Active CN105609565B (zh) 2009-09-16 2010-09-03 半导体器件及其制造方法

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN201080041841.7A Active CN102511082B (zh) 2009-09-16 2010-09-03 半导体器件及其制造方法
CN201610182437.0A Active CN105789322B (zh) 2009-09-16 2010-09-03 半导体器件及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201610182265.7A Active CN105609565B (zh) 2009-09-16 2010-09-03 半导体器件及其制造方法

Country Status (6)

Country Link
US (4) US20110062435A1 (zh)
EP (1) EP2478563B1 (zh)
JP (12) JP5618724B2 (zh)
KR (6) KR102293198B1 (zh)
CN (4) CN102511082B (zh)
WO (1) WO2011033993A1 (zh)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102511082B (zh) * 2009-09-16 2016-04-27 株式会社半导体能源研究所 半导体器件及其制造方法
WO2011043206A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101812683B1 (ko) * 2009-10-21 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR101928402B1 (ko) 2009-10-30 2018-12-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
US8947337B2 (en) 2010-02-11 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5699628B2 (ja) * 2010-07-26 2015-04-15 住友電気工業株式会社 半導体装置
JP6110075B2 (ja) * 2011-05-13 2017-04-05 株式会社半導体エネルギー研究所 表示装置
US9954110B2 (en) 2011-05-13 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. EL display device and electronic device
JP2013168926A (ja) 2012-01-18 2013-08-29 Semiconductor Energy Lab Co Ltd 回路、センサ回路及びセンサ回路を用いた半導体装置
JP6088253B2 (ja) * 2012-01-23 2017-03-01 株式会社半導体エネルギー研究所 半導体装置
JP6063757B2 (ja) * 2012-02-03 2017-01-18 株式会社半導体エネルギー研究所 トランジスタ及び半導体装置
KR20130092848A (ko) * 2012-02-13 2013-08-21 삼성전자주식회사 박막 트랜지스터 및 이를 채용한 디스플레이 패널
US20160315196A1 (en) * 2012-04-13 2016-10-27 The Governors Of The University Of Alberta Buried source schottky barrier thin film transistor and method of manufacture
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6199583B2 (ja) * 2012-04-27 2017-09-20 株式会社半導体エネルギー研究所 半導体装置
US8995607B2 (en) 2012-05-31 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
KR20150029000A (ko) * 2012-06-29 2015-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6117022B2 (ja) * 2012-07-06 2017-04-19 株式会社半導体エネルギー研究所 半導体装置
JP6142151B2 (ja) 2012-07-31 2017-06-07 株式会社Ｊｏｌｅｄ 表示装置および電子機器
JP6142200B2 (ja) * 2013-09-30 2017-06-07 株式会社Ｊｏｌｅｄ 薄膜半導体装置及びその製造方法
US20160254280A1 (en) * 2013-11-06 2016-09-01 Joled Inc. Thin-film transistor and method of manufacturing the same
JP6330595B2 (ja) * 2014-09-15 2018-05-30 株式会社デンソー 荷重センサ
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
KR102669385B1 (ko) * 2015-02-04 2024-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제조 방법, 또는 반도체 장치를 포함하는 표시 장치
CN106684125B (zh) * 2015-11-05 2020-05-08 群创光电股份有限公司 显示设备
CN105870201B (zh) * 2016-06-08 2019-01-22 深圳市华星光电技术有限公司 Tft器件结构及其制作方法
WO2018155347A1 (ja) * 2017-02-23 2018-08-30 シャープ株式会社 駆動回路、マトリックス基板および表示装置
WO2019053558A1 (en) 2017-09-15 2019-03-21 Semiconductor Energy Laboratory Co., Ltd. SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
CN109616065A (zh) * 2018-12-29 2019-04-12 武汉华星光电技术有限公司 显示面板的显示方法
CN110767084B (zh) * 2019-02-01 2022-07-08 云谷（固安）科技有限公司 显示面板及其制作方法和显示装置
US11626520B2 (en) * 2019-02-06 2023-04-11 Japan Display Inc. Semiconductor substrate and display device
KR102103986B1 (ko) * 2019-03-14 2020-04-24 삼성전자주식회사 박막 트랜지스터 및 이를 채용한 디스플레이 패널
CN110046611B (zh) * 2019-04-29 2021-05-07 上海天马微电子有限公司 一种显示面板和显示装置
CN110568220B (zh) * 2019-08-27 2021-04-30 华东光电集成器件研究所 一种抗干扰耐过载mems加速度计
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
US11823739B2 (en) 2020-04-06 2023-11-21 Crossbar, Inc. Physically unclonable function (PUF) generation involving high side programming of bits
US12087397B1 (en) 2020-04-06 2024-09-10 Crossbar, Inc. Dynamic host allocation of physical unclonable feature operation for resistive switching memory
CN115273932A (zh) 2020-04-06 2022-11-01 昕原半导体(上海)有限公司 利用芯片上电阻存储器阵列的不可克隆特性的独特芯片标识符
JP7550542B2 (ja) * 2020-06-09 2024-09-13 武漢天馬微電子有限公司 表示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1684273A (zh) * 2004-04-14 2005-10-19 Nec液晶技术株式会社 薄膜晶体管及其制造方法

Family Cites Families (152)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3711155A1 (de) * 1987-04-02 1988-10-13 Bayer Ag Verfahren zur herstellung von maleinsaeuredimethylester
DE69107101T2 (de) * 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
CN1136067A (zh) * 1995-02-22 1996-11-20 智索公司 酯衍生物、液晶组合物和液晶显示元件
WO1997006554A2 (en) * 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
CN1153296C (zh) * 1998-05-27 2004-06-09 世界先进积体电路股份有限公司 堆叠栅极存储单元的结构及其制造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP4761643B2 (ja) * 2001-04-13 2011-08-31 東芝モバイルディスプレイ株式会社 シフトレジスタ、駆動回路、電極基板及び平面表示装置
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
KR100415617B1 (ko) * 2001-12-06 2004-01-24 엘지.필립스 엘시디 주식회사 에천트와 이를 이용한 금속배선 제조방법 및박막트랜지스터의 제조방법
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004095671A (ja) * 2002-07-10 2004-03-25 Seiko Epson Corp 薄膜トランジスタ、スイッチング回路、アクティブ素子基板、電気光学装置、電子機器、サーマルヘッド、液滴吐出ヘッド、印刷装置、薄膜トランジスタ駆動発光表示装置
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4460822B2 (ja) * 2002-11-29 2010-05-12 東芝モバイルディスプレイ株式会社 双方向シフトレジスタ、これを用いた駆動回路、平面表示装置
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4620046B2 (ja) * 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
WO2006017035A1 (en) * 2004-07-07 2006-02-16 Promerus Llc Photosensitive dielectric resin compositions and their uses
TWI247930B (en) * 2004-08-10 2006-01-21 Ind Tech Res Inst Mask reduction of LTPS-TFT array by use of photo-sensitive low-k dielectrics
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP4543315B2 (ja) * 2004-09-27 2010-09-15 カシオ計算機株式会社 画素駆動回路及び画像表示装置
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5118810B2 (ja) * 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2708335A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
AU2005302963B2 (en) * 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
WO2006051995A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP4964780B2 (ja) * 2004-11-12 2012-07-04 スタッツ・チップパック・インコーポレイテッド ワイヤボンド相互接続、半導体パッケージ、および、ワイヤボンド相互接続の形成方法
US7417254B2 (en) * 2005-01-14 2008-08-26 Au Optronics Corp. Switching device for a pixel electrode and methods for fabricating the same
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) * 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) * 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4870404B2 (ja) * 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4870403B2 (ja) * 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5006598B2 (ja) * 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP3614442A3 (en) * 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) * 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
US7432737B2 (en) * 2005-12-28 2008-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR100785038B1 (ko) * 2006-04-17 2007-12-12 삼성전자주식회사 비정질 ＺｎＯ계 ＴＦＴ
JP2007311404A (ja) * 2006-05-16 2007-11-29 Fuji Electric Holdings Co Ltd 薄膜トランジスタの製造方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4404881B2 (ja) * 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP2008053617A (ja) * 2006-08-28 2008-03-06 Canon Inc 電流モデル作成方法および電子回路
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5116290B2 (ja) * 2006-11-21 2013-01-09 キヤノン株式会社 薄膜トランジスタの製造方法
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
TWI478347B (zh) * 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
JP5121254B2 (ja) * 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
CN101680081B (zh) * 2007-03-20 2012-10-31 出光兴产株式会社 溅射靶、氧化物半导体膜及半导体器件
JP2008276212A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
JP2008276211A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置およびパターニング方法
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
JP2009031742A (ja) * 2007-04-10 2009-02-12 Fujifilm Corp 有機電界発光表示装置
KR100991559B1 (ko) * 2007-04-13 2010-11-04 주식회사 엘지화학 박막트랜지스터 제조방법 및 이에 의해 제조된박막트랜지스터
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
JP5408842B2 (ja) * 2007-04-27 2014-02-05 キヤノン株式会社 発光装置およびその製造方法
KR20080099084A (ko) * 2007-05-08 2008-11-12 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
JP5261979B2 (ja) * 2007-05-16 2013-08-14 凸版印刷株式会社 画像表示装置
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
JP5406449B2 (ja) * 2007-05-30 2014-02-05 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置
JP5241143B2 (ja) * 2007-05-30 2013-07-17 キヤノン株式会社 電界効果型トランジスタ
KR101415561B1 (ko) * 2007-06-14 2014-08-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
US7897971B2 (en) * 2007-07-26 2011-03-01 Semiconductor Energy Laboratory Co., Ltd. Display device
US8330887B2 (en) * 2007-07-27 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
KR101270172B1 (ko) * 2007-08-29 2013-05-31 삼성전자주식회사 산화물 박막 트랜지스터 및 그 제조 방법
JP5354999B2 (ja) * 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP4759598B2 (ja) * 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
US20090090915A1 (en) * 2007-10-05 2009-04-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device having thin film transistor, and method for manufacturing the same
JP2009092841A (ja) * 2007-10-05 2009-04-30 Sharp Corp 液晶表示装置
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP5489445B2 (ja) * 2007-11-15 2014-05-14 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
KR101375831B1 (ko) * 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
JP5213421B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 酸化物半導体薄膜トランジスタ
CN103258857B (zh) * 2007-12-13 2016-05-11 出光兴产株式会社 使用了氧化物半导体的场效应晶体管及其制造方法
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US8461583B2 (en) * 2007-12-25 2013-06-11 Idemitsu Kosan Co., Ltd. Oxide semiconductor field effect transistor and method for manufacturing the same
KR20090069806A (ko) * 2007-12-26 2009-07-01 삼성전자주식회사 표시 기판, 이를 포함하는 표시 장치 및 표시 기판의 제조방법
US20100295042A1 (en) * 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
JP4626659B2 (ja) * 2008-03-13 2011-02-09 ソニー株式会社 表示装置
JP5305730B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の製造方法ならびにその製造装置
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP5430248B2 (ja) * 2008-06-24 2014-02-26 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
TWI473896B (zh) * 2008-06-27 2015-02-21 Idemitsu Kosan Co From InGaO 3 (ZnO) crystal phase, and a method for producing the same
KR100963026B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5511157B2 (ja) * 2008-07-03 2014-06-04 キヤノン株式会社 発光表示装置
TWI626744B (zh) * 2008-07-31 2018-06-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR101539354B1 (ko) * 2008-09-02 2015-07-29 삼성디스플레이 주식회사 액정 표시 장치
JP5339825B2 (ja) * 2008-09-09 2013-11-13 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
KR101542840B1 (ko) * 2008-09-09 2015-08-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
JP5552753B2 (ja) * 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
JP4752927B2 (ja) * 2009-02-09 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
US8450144B2 (en) * 2009-03-26 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5322787B2 (ja) * 2009-06-11 2013-10-23 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー
JP5528734B2 (ja) * 2009-07-09 2014-06-25 富士フイルム株式会社 電子素子及びその製造方法、表示装置、並びにセンサー
KR101506124B1 (ko) * 2009-09-04 2015-03-25 가부시끼가이샤 도시바 박막 트랜지스터 및 그 제조 방법
CN102511082B (zh) * 2009-09-16 2016-04-27 株式会社半导体能源研究所 半导体器件及其制造方法
US9715845B2 (en) * 2009-09-16 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
WO2011043206A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1684273A (zh) * 2004-04-14 2005-10-19 Nec液晶技术株式会社 薄膜晶体管及其制造方法

Also Published As

Publication number Publication date
EP2478563A4 (en) 2013-01-30
WO2011033993A1 (en) 2011-03-24
EP2478563B1 (en) 2021-04-07
JP2023178324A (ja) 2023-12-14
KR102293198B1 (ko) 2021-08-24
KR20200108928A (ko) 2020-09-21
JP2017120919A (ja) 2017-07-06
JP6700367B2 (ja) 2020-05-27
KR20180122753A (ko) 2018-11-13
JP2017120918A (ja) 2017-07-06
CN102511082B (zh) 2016-04-27
KR20190141023A (ko) 2019-12-20
CN105609566A (zh) 2016-05-25
US20110062435A1 (en) 2011-03-17
JP2022174076A (ja) 2022-11-22
JP5618724B2 (ja) 2014-11-05
JP2021057601A (ja) 2021-04-08
KR20210104938A (ko) 2021-08-25
JP6437023B2 (ja) 2018-12-12
CN105609565B (zh) 2019-02-22
JP2014131056A (ja) 2014-07-10
CN102511082A (zh) 2012-06-20
JP6138391B1 (ja) 2017-05-31
KR20170116246A (ko) 2017-10-18
JP2022084585A (ja) 2022-06-07
US20220328693A1 (en) 2022-10-13
US20240038899A1 (en) 2024-02-01
JP7132449B2 (ja) 2022-09-06
EP2478563A1 (en) 2012-07-25
JP7390520B1 (ja) 2023-12-01
JP2024028719A (ja) 2024-03-05
CN105789322A (zh) 2016-07-20
JP2011192958A (ja) 2011-09-29
CN105789322B (zh) 2018-09-28
CN105609565A (zh) 2016-05-25
KR102057221B1 (ko) 2019-12-18
KR20120091082A (ko) 2012-08-17
JP7360516B2 (ja) 2023-10-12
US20210005755A1 (en) 2021-01-07
JP2019057720A (ja) 2019-04-11
KR102157249B1 (ko) 2020-09-17
JP2015053486A (ja) 2015-03-19
KR101785745B1 (ko) 2017-10-16
JP5886505B2 (ja) 2016-03-16
JP2020034922A (ja) 2020-03-05

Similar Documents

Publication Publication Date Title
CN105609566B (zh) 半导体器件及其制造方法
JP6538143B2 (ja) 液晶表示装置の作製方法
CN102484140B (zh) 半导体器件的制造方法
CN105070749B (zh) 半导体装置以及制造半导体装置的方法
CN104733540B (zh) 半导体器件
CN102473729B (zh) 制造半导体装置的方法
CN102498553B (zh) 晶体管及显示设备
CN102751295B (zh) 半导体装置与用于制造半导体装置的方法
CN102473735A (zh) 半导体装置及其制造方法
JP6318272B2 (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant