KR20130092848A - 박막 트랜지스터 및 이를 채용한 디스플레이 패널 - Google Patents

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KR20130092848A
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안승언
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삼성전자주식회사
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Abstract

박막 트랜지스터 및 이를 채용한 디스플레이 패널이 개시된다. 개시된 박막 트랜지스터는 게이트; 상기 게이트를 덮는 제1패시베이션층; 상기 제1패시베이션층 위에 형성되고 반도체 물질로 이루어진 채널층; 상기 제1패시베이션층 위에, 상기 채널층의 양측에 각각 접촉되게 형성된 소스 및 드레인; 상기 채널층, 소스 및 드레인을 전체적으로 덮는 제2패시베이션층; 상기 제2패시베이션층 위에, 서로 이격 형성된 제1투명전극층과 제2투명전극층; 상기 제2패시베이션층을 관통하여 상기 소스와 상기 제1투명전극층을 연결하는 것으로 투명 전도성 산화물로 이루어진 제1 투명전도성비어; 상기 제2패시베이션층을 관통하여 상기 드레인과 상기 제2투명전극층을 연결하는 것으로 투명 전도성 산화물로 이루어진 제2 투명전도성비어;를 포함하며, 상기 게이트 단면의 크기는 상기 채널층, 소스 및 드레인 전체가 형성하는 단면 크기보다 크게 형성되어 있다.

Description

박막 트랜지스터 및 이를 채용한 디스플레이 패널{Thin film transistor and display panel employing the same}
본 개시는 박막 트랜지스터 및 이를 채용한 디스플레이 패널에 관한 것이다.
박막 트랜지스터(Thin film transistor)는 다양한 응용 분야에 이용되고 있으며 특히, 디스플레이 분야에서 스위칭 및 구동 소자로 이용되고 있다.
최근에, 박막 트랜지스터는 광 터치 스크린 장치의 광센싱 소자로 사용되는 것이 제안되고 있다. 터치 스크린 장치란 디스플레이 화면의 특정 위치에 사용자의 손이나 펜이 닿으면 그 위치를 파악하여 소프트웨어에 의해 특정 처리를 할 수 있도록, 화면에서 직접 입력 자료를 받을 수 있게 만든 장치를 말한다. 지금까지 널리 사용되고 있는 터치 스크린 장치는 손이나 펜 등을 이용하여 디스플레이 장치의 화면에 직접 터치하는 방식이다. 그러나, 디스플레이 장치가 점차 대형화되면서 사용자와 디스플레이 장치 사이의 거리가 멀어지는 경우에는 이러한 직접 터치 방식을 적용하기가 어려울 수 있다. 광 터치 스크린 장치는 손이나 펜의 접촉 대신에 광을 감지하여 기존의 터치 스크린과 동일한 기능을 수행할 수 있는 장치로서, 사용자와 단말기 간의 의사소통뿐만 아니라 사용자와 사용자 간의 의사소통에도 유리할 것으로 기대되고 있다.
이와 같이 박막 트랜지스터가 디스플레이 소자에 채용될 때, 박막 트랜지스터의 성능은 채널층을 이루는 반도체 물질에 크게 좌우되는데, 채널층의 성능이 외부 광이나, 온도에 의해 열화되는 것이 보고되고 있다. 더욱이, 디스플레이 소자로 수광형 소자인 액정 표시 소자가 사용되는 경우, 화상 형성용 광원으로 백라이트(back light)가 함께 구비되는데, 이로부터의 광이 채널층에 입사되는 경우 채널층의 성능이 열화될 수 있다.
본 개시는 외부광이 채널층에 입사하는 것을 가능한 줄일 수 있는 구조의 박막 트랜지스터 및 이를 채용한 디스플레이 패널을 제공하고자 한다.
일 유형에 따르는 박막 트랜지스터는 게이트; 상기 게이트를 덮는 제1패시베이션층; 상기 제1패시베이션층 위에 형성되고 반도체 물질로 이루어진 채널층; 상기 제1패시베이션층 위에, 상기 채널층의 양측에 각각 접촉되게 형성된 소스 및 드레인; 상기 채널층, 소스 및 드레인을 전체적으로 덮는 제2패시베이션층; 상기 제2패시베이션층 위에, 서로 이격 형성된 제1투명전극층과 제2투명전극층; 상기 제2패시베이션층을 관통하여 상기 소스와 상기 제1투명전극층을 연결하는 것으로 투명 전도성 산화물로 이루어진 제1 투명전도성비어; 상기 제2패시베이션층을 관통하여 상기 드레인과 상기 제2투명전극층을 연결하는 것으로 투명 전도성 산화물로 이루어진 제2 투명전도성비어;를 포함하며, 상기 게이트 단면의 크기는 상기 채널층, 소스 및 드레인 전체가 형성하는 단면 크기보다 크게 형성되어 있다.
상기 소스 및 드레인이 상기 제1패시베이션층에 접하는 크기는 상기 게이트의 측하부로부터 상기 게이트를 경유하지 않는 방향으로 비스듬이 입사한 광이 상기 소스 또는 드레인이 상기 제1패시베이션층에 접하는 면과 만나지 않고 상기 투명전극층을 투과하도록 정해질 수 있다.
상기 소스, 드레인, 게이트는 금속 재질로 이루어질 수 있다.
상기 투명전극층은 투명 전도성 산화물로 이루어질 수 있다.
상기 채널층은 산화물 반도체로 이루어질 수 있다.
또한, 일 유형에 따르는 디스플레이 패널은 디스플레이 셀 및 상기 디스플레이 셀의 온/오프를 제어하기 위한 구동 트랜지스터를 구비하는 다소의 화소를 포함하는 디스플레이 패널에 있어서, 상기 구동 트랜지스터는 게이트; 상기 게이트를 덮는 제1패시베이션층; 상기 제1패시베이션층 위에 형성되고 반도체 물질로 이루어진 채널층; 상기 제1패시베이션층 위에, 상기 채널층의 양측에 각각 접촉되게 형성된 소스 및 드레인; 상기 채널층, 소스 및 드레인을 전체적으로 덮는 제2패시베이션층; 상기 제2패시베이션층 위에, 서로 이격 형성된 제1투명전극층과 제2투명전극층; 상기 제2패시베이션층을 관통하여 상기 소스와 상기 제1투명전극층을 연결하는 것으로 투명 전도성 산화물로 이루어진 제1 투명전도성비어; 상기 제2패시베이션층을 관통하여 상기 드레인과 상기 제2투명전극층을 연결하는 것으로 투명 전도성 산화물로 이루어진 제2 투명전도성비어;를 포함하며, 상기 게이트 단면의 크기는 상기 채널층, 소스 및 드레인 전체가 형성하는 단면 크기보다 크게 형성되어 있다.
디스플레이 셀은 액정 셀로 이루어질 수 있다.
상기 다수의 화소 각각의 상부에는 블랙 매트릭스와 컬러필터가 마련되고, 상기 제1투명전극층은 상기 제1투명도전성비어로부터 상기 게이트와 마주하는 영역 범위까지만 연장되고, 상기 제1투명전극층이 상기 제1투명도전성비어와 연결된 일단의 타단에서 상기 블랙 매트릭스와 마주하는 영역 범위까지는 메탈 전극이 형성될 수 있다. 또한, 상기 제2투명전극층은 상기 제2투명도전성비어로부터 상기 게이트와 마주하는 영역 범위까지만 연장되고, 상기 제2투명전극층이 상기 제2투명도전성비어와 연결된 일단의 타단으로부터 상기 블랙 매트릭스와 마주하는 영역 범위까지는 메탈 전극이 형성될 수 있다.
또한, 일 유형에 따르는 광터치 디스플레이 패널은 디스플레이 셀, 상기 디스플레이 셀의 온/오프를 제어하기 위한 구동 트랜지스터, 입사광을 감지하는 광센싱 트랜지스터 및 상기 광센싱 트랜지스터로부터 데이터를 출력하기 위한 스위치 트랜지스터를 구비하는 다소의 화소를 포함하는 광터치 디스플레이 패널에 있어서, 상기 구동 트랜지스터, 광센싱 트랜지스터 및 스위치 트랜지스터 각각은 게이트; 상기 게이트를 덮는 제1패시베이션층; 상기 제1패시베이션층 위에 형성되고 반도체 물질로 이루어진 채널층; 상기 제1패시베이션층 위에, 상기 채널층의 양측에 각각 접촉되게 형성된 소스 및 드레인; 상기 채널층, 소스 및 드레인을 전체적으로 덮는 제2패시베이션층; 상기 제2패시베이션층 위에, 서로 이격 형성된 제1투명전극층과 제2투명전극층; 상기 제2패시베이션층을 관통하여 상기 소스와 상기 제1투명전극층을 연결하는 것으로 투명 전도성 산화물로 이루어진 제1 투명전도성비어; 상기 제2패시베이션층을 관통하여 상기 드레인과 상기 제2투명전극층을 연결하는 것으로 투명 전도성 산화물로 이루어진 제2 투명전도성비어;를 포함하며, 상기 게이트 단면의 크기는 상기 채널층, 소스 및 드레인 전체가 형성하는 단면 크기보다 크게 형성될 수 있다.
상술한 박막 트랜지스터는 외부로부터의 광이 채널층에 입사되는 것을 최소화하는 구조를 가지며, 따라서, 전기 광학적 신뢰성이 높다. 또한, 이러한 박막 트랜지스터의 제조를 위해 기존 공정 대비 추가적인 마스크가 필요하지 않아 용이하게 이를 구현할 수 있다.
따라서, 이러한 박막 트랜지스터는 디스플레이를 위한 구동 트랜지스터나 스위치 트랜지스터 또는 광터치 기능을 가지는 디스플레이를 위한 광센싱 트랜지스터 등에 적용될 수 있다.
도 1은 실시예에 따른 박막 트랜지스터의 개략적인 구조를 보이는 단면도이다.
도 2는 비교예에 따른 박막 트랜지스터의 개략적인 구조를 보이는 단면도이다.
도 3a 내지 도 3c는 비교예에 따른 박막 트랜지스터에 대해 각각 게이트 크기를 변화시킨 경우의 동작 특성을 나타낸 그래프들이다.
도 4a 내지 도 4c는 실시예에 따른 박막 트랜지스터에 대해 각각 게이트 크기를 변화시킨 경우의 동작 특성을 나타낸 그래프들이다.
도 5는 실시예에 따른 디스플레이 패널의 한 화소에 대한 개략적인 구조를 보이는 단면도이다.
도 6은 다른 실시예에 따른 디스플레이 패널의 한 화소에 대한 개략적인 구조를 보이는 단면도이다.
도 7은 또 다른 실시예에 따른 디스플레이 패널의 한 화소에 대한 예시적인 구조를 보이는 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
도 1은 실시예에 따른 박막 트랜지스터(100)의 개략적인 구조를 보이는 단면도이다.
도면을 참조하면, 박막 트랜지스터(100)는 기판(110) 상에 형성된 게이트(120), 게이트(120)를 덮는 제1패시베이션층(130), 제1패시베이션층(130) 위에 형성되고 반도체 물질로 이루어진 채널층(140), 제1패시베이션층(130) 위에, 채널층(140)의 양측에 각각 접촉되게 형성된 소스(160) 및 드레인(150)을 포함한다. 또한, 제1패시베이션층(130) 위에는 채널층(140), 소스(160) 및 드레인(150)을 전체적으로 덮는 제2패시베이션층(170)이 형성되어 있고, 제2패시베이션층(170) 위에, 서로 이격 형성된 제1투명전극층(181)과 제2투명전극층(182)이 형성되어 있다.
본 실시예에서, 게이트(120) 단면의 크기는 채널층(140), 소스(160) 및 드레인(150) 전체가 형성하는 단면 크기보다 크게 형성되어 있다. 소스(160)와 드레인(150)에 전기 신호의 입출력을 위한 전극 배선으로 제1투명전극층(181), 제2투명전극층(182)이 사용되며, 이에 따라, 제2패시베이션층(170)을 관통하여 소스(160)와 제1투명전극층(181)을 연결하는 제1투명전도성비어(TV1)와, 제2패시베이션층(170)을 관통하여 드레인(150)과 제2투명전극층(182)을 연결하는 제2 투명전도성비어(TV2)가 형성되어 있다.
기판(110)은 유리, 실리콘 등과 같은 일반적인 기판 재료를 사용할 수 있다.
제1패시베이션층(130), 제2패시베이션층(170)은 절연 물질로서 실리콘 산화물 또는 실리콘 질화물을 사용할 수 있다. 예를 들어, SiO2 또는 SiO2보다 유전율이 높은 High-K 물질인 HfO2, Al2O3, Si3N4 또는 이들의 혼합물을 사용할 수 있다. 또는 이들 물질로 이루어지는 이중층 막을 사용할 수 있다.
또한, 게이트(120), 소스(160), 드레인(150)은 전기 전도성이 높은 금속 재질, 예를 들어, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu등의 재료를 사용할 수 있다.
실시예에 따른 박막 트랜지스터(100)는 산화물 박막 트랜지스터가 될 수 있으며, 즉, 채널층(140)은 산화물 반도체로 이루어질 수 있다. 산화물 박막 트랜지스터는 비정질 실리콘 박막트랜지스터(a-Si TFT)의 장점과 다결정 박막트랜지스터(poly-Si TFT)의 장점을 지닐 수 있다는 점에서 각광받는 소자이다. 예를 들어, ZnO계 반도체 소자는 저온 공정으로 제작이 가능하고 비정질 상이기 때문에 대면적화가 용이한 장점을 가진다. 또한, ZnO계 반도체 필름은 고이동도의 물질로서 다결정 실리콘과 같은 매우 양호한 전기적 특성을 갖는다. 채널층(140)은 예를 들어, ZnO, InO, SnO, InZnO, ZnSnO, InSnO 등과 같은 산화물 반도체 재료를 사용하거나, 또는 전술한 산화물 반도체 재료에 Hf, Zr, Ti, Ta, Ga, Nb, V, Al, Sn 등의 재료가 하나 이상 추가적으로 혼합된 재료를 사용할 수 있다. 채널층(140)은 하나의 단일 층으로 형성될 수 있지만, 박막 트랜지스터(100)의 성능 및 신뢰성을 향상시키기 위하여 다층 구조로 형성될 수도 있다.
제1투명전극층(181), 제2투명전극층(182), 제1 투명도전성비어(TV1) 및 제2 투명도전성비어(TV2)는 투명 전도성 산화물, 예를 들어, IZO(Indium Zinc Oxide) 또는 ITO(Indium Tin Oxide)로 이루어질 수 있다.
상술한 구조의 박막 트랜지스터(100)는 채널층(140)에 입사하는 광(L)에 의해 박막 트랜지스터(100)의 성능이 열화되는 것을 최소화 할 수 있도록 제시된 것이다. 외부로부터의 광(L)은 예를 들어, 박막 트랜지스터(100)가 디스플레이의 구동소자로 이용될 때, 화상 형성광으로 제공되는 백라이트 광일 수 있는데, 이 때, 기판(110) 하부 쪽으로부터 입사된 광(L)의 일부가 채널층(140)에 입사되는 경우 이는 전기 광학 신뢰성에 악영향을 미친다. 예를 들어, 게이트 전압(VGS) 대 드레인 전류(IDS) 특성이 일정하게 나타나지 않고, 시간에 따라 변하게 된다. 본 발명의 실시예에 의한 박막 트랜지스터(100)는 외부로부터의 광(L)이 채널층(140)에 입사되는 것을 최소화하여 전기 광학 신뢰성이 저하되는 것을 방지하고 있다.
이에 대해 도 2를 함께 참조하여 설명하기로 한다. 도 2는 비교예에 따른 박막 트랜지스터(100')의 개략적인 구조를 보이는 단면도이다. 비교예의 박막 트랜지스터(100')는 기판(10), 기판(10) 상에 형성된 게이트(20), 게이트(20)를 덮는 제1패시베이션층(30), 제1패시베이션층(30) 위에 형성된 채널층(40), 제1패시베이션층(30) 위에, 채널층(40)의 양측에 각각 접촉 형성된 소스(60) 및 드레인(50)과, 소스(60), 드레인(50), 채널층(40)을 전체적으로 덮는 제2패시베이션층(70)을 포함한다. 비교예의 박막 트랜지스터(100')는 소스(60), 채널층(40), 드레인(50) 전체가 차지하는 단면 크기가 게이트(20)의 단면 크기보다 크게 형성된 것으로, 소스(60), 드레인(50)이 채널층(40)에 입출력되는 전기 신호를 위한 배선 역할을 겸하고 있다.
도 1 및 도 2를 참조하면, 외부로부터의 광(L)은 게이트(120)(20)의 측하부로부터 채널층(140)(40)을 향하는 방향으로 입사될 수 있다. 게이트(120)(20)의 재질인 금속은 광을 반사시키는 성질을 가지므로 광(L)이 채널층(120)(20)에 입사하는 것을 막을 수 있고, 또한, 게이트(120)(20)의 단면 크기가 채널층(140(40))의 단면에 비해 클수록 이러한 효과는 커진다. 한편, 게이트(120)(20)의 측하부로부터 게이트(120)(20)를 경유하지 않는 방향으로 채널층(140)(40)을 향하는 광은 채널층(140)(40)에 입사할 수 있다. 또한, 도 2에 도시된 바와 같이, 채널층(40)을 직접적으로 향하지 않는 광(L)이더라도, 금속 재질로 된 소스(60) 또는 드레인(50)과 게이트(20)의 표면에서 일어나는 반사에 의해 채널층(40)을 향하는 방향으로 가이드될 수 있다. 본 실시예에서는 소스(160) 및 드레인(150)이 제1패시베이션층(130)에 접하는 크기를 가능한 줄이고 있으며, 즉, 도 1에 도시된 바와 같이, 게이트(120)의 측하부로부터 게이트(120)를 경유하지 않는 방향으로 비스듬이 입사하는 광(L)이 소스(160) 또는 드레인(150)의 하면과 만나지 않게 되어 투명한 성질을 갖는 제1투명전극층(181)을 투과하도록 하고 있다.
도면에서는 한 방향의 광선만을 예시하였으나, 상술한 실시예의 구조는 도 2의 비교예의 구조와 비교할 때, 게이트(120)의 측하부로부터 게이트(120)를 경유하지 않는 방향으로 비스듬이 입사하는 광의 대부분이 채널층(140)에 입사되지 않도록 제시된 것이다.
도 3a 내지 도 3c는 비교예에 따른 박막 트랜지스터(100')에 대해 각각 게이트(20) 크기를 변화시킨 경우의 동작 특성을 나타낸 그래프들이다.
도 3a 내지 도 3c는 게이트(20)의 단면 크기가 각각 60um X 100um, 70um X 120um, 90um X 140um 인 경우, 백라이트의 유(Back Light), 무(Dark)에 따른 동작 특성을 보이고 있다. 그래프들을 참조하면, 백라이트가 있는 경우, 박막 트랜지스터(100')에 문턱 전압보다 낮은 게이트 전압(VGS)이 인가될 경우의 드레인 전류(IDS)는 백라이트의 유(Back Light), 무(Dark)에 따라 차이가 있다. 이것은 채널층(20)에 입사된 광량이 트랜지스터의 성능에 영향을 미치는 것을 의미하며, 이러한 정도는 게이트(20) 단면의 크기가 커질수록 약해진다.
도 4a 내지 도 4c는 실시예에 따른 박막 트랜지스터(100)에 대해 각각 게이트 크기를 변화시킨 경우의 동작 특성을 나타낸 그래프들이다.
도 4a 내지 도 4c는 게이트(120)의 단면 크기가 각각 60um X 100um, 70um X 120um, 90um X 140um 인 경우, 백라이트의 유(Back Light), 무(Dark)에 따른 동작 특성을 보이고 있다. 그래프들을 참조하면, 백라이트가 있는 경우, 박막 트랜지스터(100)에 문턱 전압보다 낮은 게이트 전압(VGS)이 인가될 경우의 드레인 전류(IDS)는 백라이트의 유(Back Light), 무(Dark)에 따라 차이가 있다. 한편, 드레인(150), 채널층(140), 소스(160) 전체가 차지하는 단면 크기를 게이트(120) 단면의 크기보다 작게 하고, 제1 및 제2 투명전도성비어(TV1)(TV2)를 도입한 실시예의 경우, 백라이트의 유(Back Light), 무(Dark)에 따른 차이는 더 줄어들고 있다.
상술한 박막 트랜지스터(100)는 게이트(120) 단면 크기를 증가시키고, 이와 함께, 제1 및 제2투명도전성비어(TV1)(TV2)를 도입하여, 외부광이 채널층(140)에 입사하는 것을 최소화하고 있다. 제1 및 제2 투명전도성비어(TV1)(TV2)는 각각 소스(160)와 제1투명전극층(181), 드레인(150)과 제2투명전극층(182)간의 브릿지(bridge) 역할을 하며, 또한, 제1 및 제2투명전극층(181)(182)과 동일한 재질로 형성할 수 있어 박막 트랜지스터(100)의 제조시 기존 공정 대비 추가적인 마스크가 필요하지 않아 기존 공정과 동일한 공정 수로 제조될 수 있다.
도 5는 실시예에 따른 디스플레이 패널(200)의 한 화소에 대한 개략적인 구조를 보이는 단면도이다.
디스플레이 패널(200)은 디스플레이 셀(260) 및 디스플레이 셀(260)의 온/오프를 제어하기 위한 구동 트랜지스터를 구비하는 다소의 화소를 포함하며, 다만, 도면에는 하나의 화소만을 도시하고 있다.
디스플레이 패널(200)은 서로 마주하여 배치된 투명한 배면 기판(210)과 투명한 전면 기판(270), 배면 기판(210)과 전면 기판(270) 사이의 디스플레이 셀(160) 및 인접한 두 화소를 분리하기 위한 스페이서(275)을 포함할 수 있다.
디스플레이 셀(260)은 액정물질로 이루어진 액정셀일 수 있다.
배면 기판(210)의 상면에는 디스플레이 셀(260)의 온/오프를 제어하기 위한 구동 트랜지스터가 형성되어 있다. 구동 트랜지스터는 배면 기판(210) 상에 마련된 게이트(213), 게이트(213)를 덮는 제1패시베이션층(216), 제1패시베이션층(216) 위에 형성되고 반도체 물질로 이루어진 채널층(219), 제1패시베이션층(216) 위에, 채널층(219)의 양측에 각각 접촉되게 형성된 소스(225) 및 드레인(222), 채널층(219), 소스(225) 및 드레인(222)을 전체적으로 덮는 제2패시베이션층(228), 제2패시베이션층(228) 위에, 서로 이격 형성된 제1투명전극층(233)과 제2투명전극층(231), 제2패시베이션층(228)을 관통하여 소스(225)와 제1투명전극층(233)을 연결하는 것으로 투명 전도성 산화물로 이루어진 제1 투명전도성비어(TV1), 제2패시베이션층(228)을 관통하여 드레인(222)과 제2투명전극층(231)을 연결하는 것으로 투명 전도성 산화물로 이루어진 제2 투명전도성비어(TV2)를 포함한다. 게이트(213) 단면의 크기는 채널층(219), 소스(225) 및 드레인(222) 전체가 형성하는 단면 크기보다 크게 형성되어 있다. 구동 트랜지스터의 구조나 재질은 도 1의 박막 트랜지스터(100)와 실질적으로 동일하다.
한편, 전면 기판(270)의 하면에는 출사되는 광의 색을 한정하기 위한 컬러 필터(252)와 구동 트랜지스터를 가리기 위한 블랙 매트릭스(254)가 부분적으로 형성되어 있다. 블랙 매트릭스(254)와 컬러 필터(252)를 덮도록 제3패시베이션층(239)이 전체적으로 도포되어 있으며, 제3패시베이션층(239) 위에는 투명전극층(236)이 형성되어 있다.
디스플레이 셀(260)의 하부 및 상부에는 각각 액정의 계면 특성 및 배향 특성을 향상시키기 위하여 제1배향막(242), 제2배향막(248)이 형성될 수 있다. 또한, 배면 기판(219)의 하면에는 제1편광판(282)이, 전면 기판(270)의 상면에는 제2 편광판(284)이 배치될 수 있다.
도 6은 다른 실시예에 따른 디스플레이 패널(300)의 한 화소에 대한 개략적인 구조를 보이는 단면도이다.
본 실시예는 도 5의 디스플레이 패널(200)과 비교할 때, 제1투명전극층(333), 제2투명전극층(331)이 형성된 범위에서 차이가 있다. 도 1에서 제시된 박막 트랜지스터(100)의 구조는 광을 반사시키는 금속 재질의 드레인, 소스, 게이트에 의해 채널층에 광이 가이드되는 것을 방지하기 위해 투명 전도성 산화물이 광을 투과시키는 점을 활용하고 있으나, 투명 전도성 산화물은 금속 재질에 비해 저항이 크다. 따라서, 본 실시예에서는 전기 저항을 고려하여, 투명 전도성 산화물이 적용되는 범위를 보다 효율적으로 정하고 있다.
즉, 도시된 바와 같이, 제1 투명전극층(333)은 제1 투명도전성비어(TV1)로부터 게이트(213)와 마주하는 영역 범위까지만 연장되게 하고, 제1 투명전극층(333)이 제1 투명도전성비어(TV1)와 연결된 일단의 타단에서 블랙 매트릭스(254)와 마주하는 영역 범위까지는 금속 재질로, 제1 메탈전극층(334)을 형성한다. 다음, 컬러 필터(252)와 마주하는 영역에서는 제3 투명전극층(335)을 제1 메탈전극층(334)과 연결되게 형성한다.
마찬가지로, 제2 투명전극층(331)은 제2 투명도전성비어(TV2)로부터 게이트(213)와 마주하는 영역 범위까지만 연장되게 하고 제2 투명전극층(331)이 제2 투명도전성비어(TV2)와 연결된 일단의 타단으로부터 블랙 매트릭스와 마주하는 영역 범위까지는 금속 재질로 제2 메탈전극층(332)를 형성한다.
도 7은 또 다른 실시예에 따른 디스플레이 패널(400)의 한 화소에 대한 예시적인 구조를 보이는 회로도이다.
본 실시예의 디스플레이 패널(400)은 광센싱 트랜지스터를 구비한 광터치 디스플레이 패널이다.
디스플레이 패널(400)은 디스플레이 셀(DS)과 디스플레이 셀(DS)의 온/오프를 제어하기 위한 구동 트랜지스터(T1), 입사광을 감지하는 광센싱 트랜지스터(T2) 및 광센싱 트랜지스터(T2)로부터 데이터를 출력하기 위한 스위치 트랜지스터(T3)를 구비하는 다소의 화소를 포함하며, 도면은 하나의 화소에 대한 회로도이다.
구동 트랜지스터(T1), 광센싱 트랜지스터(T2) 및 스위치 트랜지스터(T3)의 구성은 도 1에서 예시한 박막 트랜지스터(100)와 실질적으로 동일하며, 다만, 각각에 필요한 성능에 맞게 채널층의 구조나 재질이 달라질 수 있다. 예를 들어, 광센싱 트랜지스터(T2)는 빛에 민감할 것이 요구되는 반면, 구동 트랜지스터(T1)와 스위치 트랜지스터(T2)는 빠른 동작 속도와 안정성이 요구된다. 이를 위해, 구동 트랜지스터(T1)와 스위치 트랜지스터(T3)의 채널층 구조 및 재료를 광센싱 트랜지스터(T2)의 채널층의 구조 및 재료와 다르게 형성할 수 있다.
구동 트랜지스터(T1)와 스위치 트랜지스터(T3)의 게이트는 하나의 게이트 라인(Gate)에 연결되어 있다. 또한, 구동 트랜지스터(T1)의 드레인은 영상 데이터 라인(Source)에 연결되어 있으며 소스는 디스플레이 셀(DS)에 연결될 수 있다. 광센싱 트랜지스터(T2)는 스위치 트랜지스터(T3)와 직렬로 연결될 수 있다. 즉, 스위치 트랜지스터(T3)의 드레인은 광센싱 트랜지스터(T2)의 소스와 연결될 수 있다. 그리고, 스위치 트랜지스터(T3)의 소스는 광센싱 라인(Sensing)에 연결되며, 광센싱 트랜지스터(T2)의 드레인은 구동 전압 라인(Vdd)에 연결되고, 광센싱 트랜지스터(T2)의 게이트는 리셋 라인(Reset)에 연결될 수 있다.
구동 트랜지스터(T1), 광센싱 트랜지스터(T2) 및 스위치 트랜지스터(T3)에는 각각 전극간 연결을 위해 투명 전도성 산화물로 이루어진 투명전극 브릿지가 적용될 수 있다. 즉, 구동 트랜지스터(T1)의 소스와 디스플레이 셀(DS)의 화소 전극 사이에 제1투명도전성비어(TV1)가 형성될 수 있고, 구동 트랜지스터(T1)의 드레인과 영상 데이터 라인(Source) 사이에 제2 투명도전성비어(TV2)가 형성될 수 있다. 또한, 광센싱 트랜지스터(T2)의 드레인과 구동 전압 라인(Vdd) 사이에 제3 투명도전성비어(TV3)가 형성될 수 있고, 스위치 트랜지스터(T3)의 드레인과 광센싱 트랜지스터(T2)의 소스 사이에 제4 투명도전성비어(TV4)가 형성될 수 있으며, 스위치 트랜지스터(T3)의 소스는 광센싱 라인(Sensing) 사이에 제5 투명도전성비어(TV5)가 형성될 수 있다.
이러한 구조에서, 게이트 라인(Gate)을 통해 구동 트랜지스터(T1)와 스위치 트랜지스터(T3)에 게이트 전압이 인가되면, 구동 트랜지스터(T1)와 스위치 트랜지스터(T3)가 ON 상태가 된다. 그러면, 디스플레이 화소(DS)에서는 영상 데이터 라인(Source)의 영상 신호가 디스플레이 셀(DS)에 인가되어 디스플레이 셀(DS)이 영상을 표시한다. 한편, 광센싱 트랜지스터(T2)의 소스로부터 광센싱 라인(Sensing)으로 전류가 흐르게 된다. 이 때, 광센싱 트랜지스터(T2)로부터 광센싱 라인(Sensing)으로 흐르는 전류의 양은 광센싱 트랜지스터(T2)에 입사하는 빛의 세기에 따라 변화하게 된다. 따라서, 광센싱 라인(Sensing)을 통해 흐르는 전류의 양을 측정하면 광센싱 트랜지스터(T2)에 입사하는 빛의 세기를 계산할 수 있다. 광센싱 신호를 출력하기 위해 스위치 트랜지스터(T3)가 ON 상태에 있는 동안에는, 광센싱 트랜지스터(T2)의 게이트에는 문턱전압보다 낮은 전압이 인가된다. 반면, 스위치 트랜지스터(T3)에 게이트 전압이 인가되지 않는 동안에는, 스위치 트랜지스터(22)가 OFF 상태가 되므로 광센싱 라인(Sensing)에 전류가 흐르지 않게 된다. 따라서, 스위치 트랜지스터(T3)의 제어를 통해 광센싱 신호를 출력할 수 있으며, 광센싱 신호의 크기로부터 광센싱 트랜지스터(T2)에 빛이 입사하는지 여부 및 빛의 세기를 알 수 있다. 광센싱 트랜지스터(T2)에서 한번 광을 측정한 후, 다음의 측정을 위해 광센싱 트랜지스터(T2)의 게이트에는 리셋 라인(Reset)을 통해 양의 게이트 전압이 인가될 수 있다.
상기 구조에서 다섯개의 투명 도전성 비어(TV1~TV5)를 예시하였으나, 이는 예시적인 것이고, 외부광이 입사되는 경로와의 위치관계에 따라 어느 일부가 생략될 수도 있을 것이다.
이러한 본원 발명인 박막 트랜지스터 및 이를 채용한 디스플레이 패널은 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
100...박막 트랜지스터, 200,300,400...디스플레이 패널
120, 213...게이트 150, 222...드레인
160, 225...소스 TV1...제1투명도전성비어
TV2...제2투명도전성비어 181, 233, 333...제1투명전극층
182, 231, 331...제2투명전극층 130, 216...제1 패시베이션층
170, 228...제2 패시베이션층

Claims (21)

  1. 게이트;
    상기 게이트를 덮는 제1패시베이션층;
    상기 제1패시베이션층 위에 형성되고 반도체 물질로 이루어진 채널층;
    상기 제1패시베이션층 위에, 상기 채널층의 양측에 각각 접촉되게 형성된 소스 및 드레인;
    상기 채널층, 소스 및 드레인을 전체적으로 덮는 제2패시베이션층;
    상기 제2패시베이션층 위에, 서로 이격 형성된 제1투명전극층과 제2투명전극층;
    상기 제2패시베이션층을 관통하여 상기 소스와 상기 제1투명전극층을 연결하는 것으로 투명 전도성 산화물로 이루어진 제1 투명전도성비어;
    상기 제2패시베이션층을 관통하여 상기 드레인과 상기 제2투명전극층을 연결하는 것으로 투명 전도성 산화물로 이루어진 제2 투명전도성비어;를 포함하며,
    상기 게이트 단면의 크기는 상기 채널층, 소스 및 드레인 전체가 형성하는 단면 크기보다 큰 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 소스 및 드레인이 상기 제1패시베이션층에 접하는 크기는
    상기 게이트의 측하부로부터 상기 게이트를 경유하지 않는 방향으로 비스듬이 입사한 광이 상기 소스 또는 드레인이 상기 제1패시베이션층에 접하는 면과 만나지 않고 상기 투명전극층을 투과하도록 정해지는 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 소스, 드레인, 게이트는 금속 재질로 이루어지는 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 투명전극층은 투명 전도성 산화물로 이루어지는 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 채널층은 산화물 반도체로 이루어진 박막 트랜지스터.
  6. 디스플레이 셀 및 상기 디스플레이 셀의 온/오프를 제어하기 위한 구동 트랜지스터를 구비하는 다소의 화소를 포함하는 디스플레이 패널에 있어서,
    상기 구동 트랜지스터는
    게이트;
    상기 게이트를 덮는 제1패시베이션층;
    상기 제1패시베이션층 위에 형성되고 반도체 물질로 이루어진 채널층;
    상기 제1패시베이션층 위에, 상기 채널층의 양측에 각각 접촉되게 형성된 소스 및 드레인;
    상기 채널층, 소스 및 드레인을 전체적으로 덮는 제2패시베이션층;
    상기 제2패시베이션층 위에, 서로 이격 형성된 제1투명전극층과 제2투명전극층;
    상기 제2패시베이션층을 관통하여 상기 소스와 상기 제1투명전극층을 연결하는 것으로 투명 전도성 산화물로 이루어진 제1 투명전도성비어;
    상기 제2패시베이션층을 관통하여 상기 드레인과 상기 제2투명전극층을 연결하는 것으로 투명 전도성 산화물로 이루어진 제2 투명전도성비어;를 포함하며,
    상기 게이트 단면의 크기는 상기 채널층, 소스 및 드레인 전체가 형성하는 단면 크기보다 큰 디스플레이 패널.
  7. 제6항에 있어서,
    디스플레이 셀은 액정 셀로 이루어지는 디스플레이 패널.
  8. 제6항에 있어서,
    상기 소스 및 드레인이 상기 제1패시베이션층에 접하는 크기는
    상기 게이트의 측하부로부터 상기 게이트를 경유하지 않는 방향으로 비스듬이 입사한 광이 상기 소스 또는 드레인이 상기 제1패시베이션층에 접하는 면과 만나지 않고 상기 투명전극층을 투과하도록 정해지는 디스플레이 패널.
  9. 제6항에 있어서,
    상기 소스, 드레인, 게이트는 금속 재질로 이루어지는 디스플레이 패널.
  10. 제6항에 있어서,
    상기 투명전극층은 투명 전도성 산화물로 이루어지는 디스플레이 패널.
  11. 제6항에 있어서,
    상기 채널층은 산화물 반도체로 이루어진 디스플레이 패널.
  12. 제6항에 있어서,
    상기 다수의 화소 각각의 상부에는 블랙 매트릭스와 컬러필터가 마련되고,
    상기 제1투명전극층은 상기 제1투명도전성비어로부터 상기 게이트와 마주하는 영역 범위까지만 연장되고,
    상기 제1투명전극층이 상기 제1투명도전성비어와 연결된 일단의 타단에서 상기 블랙 매트릭스와 마주하는 영역 범위까지는 메탈 전극이 형성된 디스플레이 패널.
  13. 제6항에 있어서,
    상기 다수의 화소 각각의 상부에는 블랙 매트릭스와 컬러필터가 마련되고,
    상기 제2투명전극층은 상기 제2투명도전성비어로부터 상기 게이트와 마주하는 영역 범위까지만 연장되고,
    상기 제2투명전극층이 상기 제2투명도전성비어와 연결된 일단의 타단으로부터 상기 블랙 매트릭스와 마주하는 영역 범위까지는 메탈 전극이 형성된 디스플레이 소자.
  14. 디스플레이 셀, 상기 디스플레이 셀의 온/오프를 제어하기 위한 구동 트랜지스터, 입사광을 감지하는 광센싱 트랜지스터 및 상기 광센싱 트랜지스터로부터 데이터를 출력하기 위한 스위치 트랜지스터를 구비하는 다소의 화소를 포함하는 광터치 디스플레이 패널에 있어서,
    상기 구동 트랜지스터, 광센싱 트랜지스터 및 스위치 트랜지스터 중 적어도 어느 하나는
    게이트;
    상기 게이트를 덮는 제1패시베이션층;
    상기 제1패시베이션층 위에 형성되고 반도체 물질로 이루어진 채널층;
    상기 제1패시베이션층 위에, 상기 채널층의 양측에 각각 접촉되게 형성된 소스 및 드레인;
    상기 채널층, 소스 및 드레인을 전체적으로 덮는 제2패시베이션층;
    상기 제2패시베이션층 위에, 서로 이격 형성된 제1투명전극층과 제2투명전극층;
    상기 제2패시베이션층을 관통하여 상기 소스와 상기 제1투명전극층을 연결하는 것으로 투명 전도성 산화물로 이루어진 제1 투명전도성비어;
    상기 제2패시베이션층을 관통하여 상기 드레인과 상기 제2투명전극층을 연결하는 것으로 투명 전도성 산화물로 이루어진 제2 투명전도성비어;를 포함하며,
    상기 게이트 단면의 크기는 상기 채널층, 소스 및 드레인 전체가 형성하는 단면 크기보다 큰 광터치 디스플레이 패널.
  15. 제14항에 있어서,
    디스플레이 셀은 액정 셀로 이루어지는 광터치 디스플레이 패널.
  16. 제14항에 있어서,
    상기 소스 및 드레인이 상기 제1패시베이션층에 접하는 크기는
    상기 게이트의 측하부로부터 상기 게이트를 경유하지 않는 방향으로 비스듬이 입사한 광이 상기 소스 또는 드레인이 상기 제1패시베이션층에 접하는 면과 만나지 않고 상기 투명전극층을 투과하도록 정해지는 광터치 디스플레이 패널.
  17. 제14항에 있어서,
    상기 소스, 드레인, 게이트는 금속 재질로 이루어지는 광터치 디스플레이 패널.
  18. 제14항에 있어서,
    상기 투명전극층은 투명 전도성 산화물로 이루어지는 광터치 디스플레이 패널.
  19. 제14항에 있어서,
    상기 채널층은 산화물 반도체로 이루어진 광터치 디스플레이 패널.
  20. 제14항에 있어서,
    상기 다수의 화소 각각의 상부에는 블랙 매트릭스와 컬러필터가 마련되고,
    상기 제1투명전극층은 상기 제1투명도전성비어로부터 상기 게이트와 마주하는 영역 범위까지만 연장되고,
    상기 제1투명전극층이 상기 제1투명도전성비어와 연결된 일단의 타단에서 상기 블랙 매트릭스와 마주하는 영역 범위까지는 메탈 전극이 형성된 광터치 디스플레이 패널.
  21. 제14항에 있어서,
    상기 다수의 화소 각각의 상부에는 블랙 매트릭스와 컬러필터가 마련되고,
    상기 제2투명전극층은 상기 제2투명도전성비어로부터 상기 게이트와 마주하는 영역 범위까지만 연장되고,
    상기 제2투명전극층이 상기 제2투명도전성비어와 연결된 일단의 타단으로부터 상기 블랙 매트릭스와 마주하는 영역 범위까지는 메탈 전극이 형성된 광터치 디스플레이 패널.
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